JP3587636B2 - 半導体装置およびその作製方法 - Google Patents
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Description
【発明が属する技術分野】
本明細書で開示する発明は、結晶性を有する半導体膜を用いた半導体装置およびその作製方法に関する。特に、半導体膜として単結晶シリコン膜を用いたCMOS構造を有する半導体装置に関する。
【0002】
【従来の技術】
近年、絶縁ゲイト型トランジスタを用いたCMOS技術が盛んに開発されている。ところが、特開平4−206971号公報や特開平4−286339号公報に記載されている様に、結晶性珪素膜を活性層とするN型トランジスタの電気特性はデプレッション方向(負側)にシフトし、P型トランジスタはエンハンスメント方向(負側)にシフトする傾向にある。この原因は、導電型の違いによるゲイト電極と活性層との仕事関数差によるものと考えられている。
【0003】
上述のトランジスタの電気特性(Id−Vg 特性) の模式図を図2に示す。横軸Vgはゲイト電圧であり、縦軸Idはドレイン電流である。また、201はN型トランジスタの特性であり、202はP型トランジスタの特性を示す。なお、201および202で示されるId−Vg 特性がVg軸と接する接点がしきい値電圧を示している。
【0004】
ここで203で示されるのはウィンドウ幅(Vwin )であり、N型トランジスタのしきい値電圧(Vth,n) およびP型トランジスタのしきい値電圧(Vth,p)の差(=Vth,n−Vth,p)で定義される。また、204はウィンドウ中心(Vcen )であり、ウィンドウ幅の中央値( =1/2 Vwin )で定義される。
【0005】
この時、従来のCMOS回路はウィンドウ幅(Vwin )が全体的に負側にシフトするため結果的にウィンドウ中心(Vcen )が0V以下となる。特開平4−206971号公報によると、このしきい値電圧の相違による出力電圧の偏りがCMOS回路の特性を低下させる原因となるのである。
【0006】
この解決案としてチャネル形成領域に対して一導電性を付与する不純物(リンまたはボロン)を添加してしきい値制御を行う方法(以後、チャネルドープ法と呼ぶ)がある。しかしながら、この方法では不純物イオンがキャリアの散乱を招き、動作速度を低下させる要因となることが問題となる。
【0007】
特に、チャネル長が0.01〜0.1 μmとなるディープサブミクロン領域ではチャネル領域に存在する不純物イオンは1個乃至数個であるため、不純物イオンの存在によって電気特性がまるで変わってしまうことが報告されている。
【0008】
【発明に至る背景】
ここで本発明者らが提案する短チャネル効果抑制技術(ピニング技術)について触れておく必要がある。以下に図3を用いて概略を記載する。
【0009】
短チャネル効果とは、しきい値電圧の低下、パンチスルー現象に伴う耐圧の劣化およびサブスレッショルド特性の劣化などの総称である。また、これらの現象はドレイン側の空乏層がソース領域にまで広がることで、ゲイト電圧のみによるキャリアの制御が困難な状況となるために起こる。
【0010】
即ち、ドレイン側の空乏層の広がりを抑止する技術がピニング技術であり、チャネル形成領域に対して人為的かつ局部的に不純物領域を設けることで達成しうるのである。なお、本発明者らは「ピニング」という言葉を「抑止」という意味で用いている。
【0011】
具体的にはトランジスタの活性領域を図3に示す様な構造とする。図3(A)において、301はソース領域、302はドレイン領域、303はチャネル形成領域であり、チャネル形成領域303の中には人為的に不純物領域304が形成される。また、チャネル形成領域303中、不純物領域304以外の領域305は、実質的に真性な領域であり、キャリアが移動する領域となる。
【0012】
なお、不純物領域304は電子描画法等によって微細なパターン形成を行って得られる。また、図3(A)は不純物領域を線状パターン形状にした例を示すが、点状のドットパターン形状とすることもできる。
【0013】
また、図3(A)をA−A’で切断した断面図を図3(B)に示す。306は素子間を分離するフィールド酸化膜であり、307はチャネルストッパーである。また、図3(A)をB−B’で切断した断面図を図3(C)に示す。
【0014】
この時、チャネル形成領域303内に配置された不純物領域304はチャネル形成領域内に局部的に拡散電位(エネルギー障壁)の高い領域を形成する。そして、そのエネルギー障壁がドレイン側空乏層のソース側への広がりを効果的に抑止(ピニング)しうるのである。
【0015】
なお、不純物領域304には酸素、窒素、炭素のいずれを添加しても十分なエネルギー障壁を形成することができる。また、N型トランジスタならばB(ボロン)を、P型トランジスタならばP(リン)を添加しても良い。
【0016】
以上の様な構成とすることで、短チャネル効果の一つであるしきい値電圧の低下を効果的に抑止することが期待される。勿論、パンチスルー現象に伴う耐圧やサブスレッショルド特性の劣化を抑制することも可能である。
【0017】
また、図3に示す構成は、上述の効果とは別に狭チャネル効果を生じることが予想される。即ち、不純物領域304の間隔を十分狭くすることで、キャリアが移動する領域305に人為的に狭チャネル効果を発生しうるのである。
【0018】
以上に説明した様に、本発明者らの提案するピニング技術は短チャネル効果が発生する程度(チャネル長2μm以下) から、さらに微細化されたディープサブミクロン領域(チャネル長0.01〜0.1 μm)のデバイス素子にまで効果を発揮する技術である。
【0019】
しかしながら、従来例で述べた様な、ゲイト電極と活性層との仕事関数差の違いによるウィンドウ中心(Vcen )のシフトはピニング技術においても同様に生じる現象である。従って、サブミクロン領域では短チャネル効果を抑止しつつしきい値電圧を制御することが必要となる。
【0020】
【発明が解決しようとする課題】
本発明は短チャネル効果が生じうる程度(0.01〜2μm) にまで微細化されたCMOS回路において、チャネルドープ法以外の方法でしきい値電圧の相違を是正する技術を提供することを課題とする。
【0021】
換言すれば、上述のウィンドウ中心(Vcen )を極力0Vに近づけるための技術を提供する。この事はNチャネル型およびPチャネル型半導体装置のしきい値電圧の絶対値が概略同一となる様に制御することを意味する。
【0022】
【課題を解決するための手段】
本発明の主旨は、デバイス素子の微細化に伴って生じる短チャネル効果(Short Channel Effect:SCE )および狭チャネル効果(Nallow Channel Effect :NCE )を利用してしきい値電圧(Vth)のバランスをとり、CMOS回路のVthの相違を是正することにある。
【0023】
そこで、本明細書で開示する発明の構成は、
Nチャネル型半導体装置およびPチャネル型半導体装置とを相補的に組み合わせたCMOS構造を有する半導体装置において、
前記Nチャネル型半導体装置および前記Pチャネル型半導体装置のしきい値電圧の絶対値が概略同一となる様に、前記Nチャネル型半導体装置には狭チャネル効果を強める手段が施され、前記Pチャネル型半導体装置には短チャネル効果を強める手段が施されていることを特徴とする。
【0024】
具体的には、前記Nチャネル型半導体装置およびPチャネル型半導体装置のチャネル形成領域にはチャネル方向と概略平行に人為的かつ局部的に不純物領域が配置されており、
前記狭チャネル効果を強める手段とは前記Nチャネル型半導体装置に配置される前記不純物領域の配置間隔を意図的に狭くする手段であり、
前記短チャネル効果を強める手段とはPチャネル型半導体装置に配置される前記不純物領域の配置間隔を、前記Nチャネル型半導体装置における配置間隔よりも相対的に広くする手段であることを特徴とする。
【0025】
【発明の実施の形態】
CMOS構造を有する半導体装置を作製する際に問題となるNチャネル型半導体装置とPチャネル型半導体装置のしきい値電圧の絶対値の相違を、チャネルドープ法によらない新しい手段で是正する。
【0026】
そのために、短チャネル効果によるしきい値電圧の減少および狭チャネル効果によるしきい値電圧の増加を利用して、Nチャネル型半導体装置とPチャネル型半導体装置のしきい値電圧を別々にシフトさせる。
【0027】
狭チャネル効果が強く現れる様にする構成は、ピニング技術を利用してチャネル形成領域に配置する不純物領域の間隔を狭くする、即ちピニング効果を強くすることで達成しうる。また、逆に不純物領域の間隔を広めに設計すればピニング効果は弱まり、短チャネル効果が強めに現れる様な構成となる。
【0028】
【実施例】
〔実施例1〕
本実施例では、ピニング技術を利用した絶縁ゲイト型トランジスタ(IGFET)を用いてCMOS回路を設計する際に、活性領域の構造をN型トランジスタとP型トランジスタとで異なるものとする例を示す。
【0029】
従来例で述べた様に、チャネル形成領域が結晶性珪素膜である場合、N型トランジスタおよびP型トランジスタの電気特性(Id−Vg 特性)は、双方マイナス側(負側)にシフトする傾向にあり、ウィンドウ中心(Vcen )は0V以下となる。
【0030】
そのため、ウィンドウ中心(Vcen )を0VにするためにはN型トランジスタのしきい値電圧(Vth,n)は増加する方向に動かし、P型トランジスタのしきい値電圧(Vth,p) は減少する方向に動かす必要がある。
【0031】
即ち、N型トランジスタの活性領域には狭チャネル効果が強めに発生し、P型トランジスタの活性領域には短チャネル効果が強めに発生する様に、チャネル形成領域に対して不純物領域を配置すれば良い(実際には短チャネル効果を強めるという事は相対的に狭チャネル効果を弱めるという事を意味する)。
【0032】
ここで、本実施例を実施した場合のN型トランジスタおよびP型トランジスタの構造を簡略化して図1(A)、(B)に示す。なお、チャネル長は0.01〜2 μmの範囲とし、チャネル幅は希望するオン電流と信頼性との兼ね合いから任意の範囲で決定すれば良い。
【0033】
図1(A)において、101はソース領域、102はドレイン領域、103はチャネル形成領域である。不純物領域104の間隔は所望のしきい値電圧が得られる様に調節する。図1(A)はN型トランジスタの活性領域となるため、狭チャネル効果が強めに現れる様に、不純物領域104の間隔を狭く調節することが重要である。
【0034】
なお、本発明を利用するに際して、必要とされるしきい値電圧のシフト量は実施者によって異なる。即ち、実施者の作製する本来の(本発明によらない)半導体装置のしきい値電圧を鑑みて、実験的に所望のしきい値電圧が得られる様に不純物領域の間隔を設計する必要がある。
【0035】
代表的には、狭チャネル効果を強めるために不純物領域104の間隔を30〜1000Å( 好ましくは50〜500 Å) とすれば良い。換言すれば、チャネル形成領域の幅を 100〜1000個程度に分割する様に不純物領域104を配置すれば良い。
【0036】
本発明によれば、図1(A)に示す様な構造の活性領域を有するN型トランジスタのしきい値電圧(Vth,n) は図1(B)に示す様に変化すると推測される。なお、図1(B)において点線は本発明を実施しない場合、実線は本発明を実施した場合の例である。
【0037】
即ち、狭チャネル効果が強めに現れる様な構成とすることでVth,nは増加する方向にシフトする。また、空乏層をピニングする効果が強まるのでサブスレッショルド特性も向上する(図1(B)において実線で示されるId−Vg 特性の傾きが大きくなる) と考えられる。
【0038】
また、図1(C)はP型トランジスタの活性領域となるため、短チャネル効果が強めに現れる様に不純物領域105の間隔を広く調節することが重要となる。代表的には、チャネル形成領域の幅を 5〜100 個程度に分割する様に不純物領域105を配置すれば短チャネル効果が強く現れる様になる。その結果、P型トランジスタのしきい値電圧(Vth,p) は図1(D)に示す様に変化すると推測される。
【0039】
ただし、短チャネル効果が強めに現れるということは電気特性は悪化する方向に進むことを意味する。従って、図1(D)に示す様に実線で示されるId−Vg 特性の傾きは小さくなるので、特性の悪化とVth,pの制御との兼ね合いに注意しなければならない。
【0040】
以上の様に、ピニング技術を利用して意図的に短チャネル効果を強くしたり、狭チャネル効果を強くしたりすることでN型トランジスタおよびP型トランジスタのしきい値電圧を制御することで、CMOS回路におけるしきい値電圧の絶対値の相違を是正しうる。即ち、従来のピニング技術とは、導電型の違いによって不純物領域の間隔を異なるものとする点で異なるのである。
【0041】
また、従来は素子の微細化を妨げる要因としか認識されていなかった短チャネル効果および狭チャネル効果を、しきい値電圧の制御に利用するという発想は全く新しいものである。本発明により、チャネルドープ法によらないしきい値電圧の制御が可能となるのである。
【0042】
従って、本発明を利用した場合、チャネル形成領域内のキャリアが移動する領域は、真性または実質的に真性な領域である。真性または実質的に真性であるとは、活性化エネルギーがほぼ1/2 (フェルミレベルが禁制帯の中央に位置する)であること、スピン密度よりも不純物濃度が低い領域であること、意図的に不純物を添加しないアンドープ領域であることを意味している。
【0043】
〔実施例2〕
本実施例では、実施例1を適用したCMOS回路の構造に関する説明を図4を用いて行うこととする。なお、CMOS回路の基本的な構造は公知であるので、必要な部分のみを符号をつけて説明する。
【0044】
図4(A)は本発明を適用した場合のCMOS回路の上面図である。左側はN型トランジスタ、右側はP型トランジスタであり、基本的に同一構造となっている。401、402は活性領域であり、その上方にはゲイト電極403とデータ配線404が配置されている。
【0045】
また、N型トランジスタの活性領域401のチャネル形成領域にはピニング技術による不純物領域405が配置され、P型トランジスタの活性領域402のチャネル形成領域には同様に不純物領域406が配置される。
【0046】
その際、本発明に従って不純物領域405を配置する間隔は、不純物領域406を配置する間隔よりも狭く設定する。具体的な数値等は実施者が実験的に求める必要がある。
【0047】
図4(A)をA−A’およびB−B’で切断した断面を図4(B)、(C)に示す。407で示されるのは単結晶シリコン基板である。この時、図4(B)には活性領域401のチャネル幅方向の断面が現れ、図4(C)には活性領域402のチャネル幅方向の断面が現れる。
【0048】
また、図4(D)は図4(A)をC−C’で切断した時に現れる断面を示している。なお、408はフィールド酸化膜、409はゲイト絶縁膜である。図4(D)において、不純物領域405と406を記載する際にハッチングを変えたのはN型トランジスタとP型トランジスタとで配置密度が異なることを示すためである。
【0049】
以上の様に、実施例1に示す本発明の構成をCMOS回路に適用した場合、図4(B)、(C)に明らかな様に、N型トランジスタに配置される不純物領域405の間隔は、P型トランジスタに配置される不純物領域406の間隔に比べて狭いものとなる。
【0050】
〔実施例3〕
本実施例では本発明を適用したCMOS回路の実施例を図5を用いて説明する。なお、CMOS回路の構造は公知であるので、概略の構造のみを符号を付して説明することとする。
【0051】
図5(A)に示すCMOS回路は公知の技術によってソース領域またはドレイン領域とチャネル形成領域との間に電界緩和のための低濃度不純物領域を設けた構造である。基本的にN型トランジスタとP型トランジスタは導電型が異なるのみで構造的な差異はないので、N型トランジスタを主体に説明する。
【0052】
図5(A)において、501は単結晶シリコン基板、502はフィールド酸化膜である。活性領域はソース領域503、ドレイン領域504、低濃度不純物領域505で構成される。そして、506はゲイト絶縁膜、507はゲイト電極、508は層間絶縁膜、509はデータ配線である。
【0053】
ゲイト電極507直下のチャネル形成領域には本圧発明により不純物領域510、511が配置される。なお、N型トランジスタに配置される不純物領域510は、P型トランジスタに配置される不純物領域511よりも不純物領域の配置間隔が狭くなっていることをハッチングによって表現している。
【0054】
次に、図5(B)に示す構造は、本発明をSOI構造に適用した場合の例である。本実施例に示す図5(B)ではSOI基板としてSIMOX基板を例としているがSOS基板や貼り合わせ基板などに適用することは容易である。
【0055】
単結晶シリコン薄膜で形成される活性層は、ソース領域513、ドレイン領域514、低濃度不純物領域515、チャネル形成領域516で構成される。また、517はゲイト絶縁膜、518はゲイト電極、519は層間絶縁膜、520はデータ配線である。
【0056】
図5(B)に示す様に、本発明による不純物領域521、522も、図5(A)に示したと同様にハッチングによってN型トランジスタの方が配置間隔が狭いことを表現している(ハッチングパターンは図5(A)と同じものを使用している)。
【0057】
次に、図5(C)に示す構造は、CMOS回路とバイポーラトランジスタとを組み合わせたBiCMOS回路である。図5(C)において、501はP型シリコン基板であり、523は埋め込みN+ 領域、524はエピタキシャル成長により形成されたpウェルであり、埋め込みN+ 領域523上のpウェルはN型に反転されてコレクタとして機能するnウェル525となっている。また、526は埋め込みN+ 領域523からの取り出し電極となるDeepN+ 領域である。
【0058】
527は通常の選択酸化法で形成されたフィールド酸化膜であり、pウェル524にはn+ 領域528、nウェル領域525にはp+ 領域529が形成されている。なお、バイポーラトランジスタを構成する側のnウェル525には活性ベースとなるp− 領域530がまず形成され、次いで外部ベースとなるp+ 領域531、n+ 領域532が配置される。
【0059】
なお、P型トランジスタおよびN型トンジスタの両方には不純物領域533、534が配置される。勿論、本発明によりN型トランジスタに配置される不純物領域533の方が配置間隔が狭い。
【0060】
そして、ゲイト電極535、層間絶縁膜536、データ配線537を配置してBiCMOS回路を構成する。BiCMOS回路はバイポーラトランジスタの高速動作性とCMOS回路の低消費電力性を有効に併用するための回路構成であるので、本発明によるCMOS回路の低消費電力化は非常に意義がある。
【0061】
以上に示したCMOS回路の構造は一実施例を示すものであり、他の構造に本発明を適用することは実施者の自由である。従って、例えばマルチゲイト型構造(ダブルゲイト型やトリプルゲイト型)をとることもできるし、逆スタガ型FETでCMOS回路を構成する場合にも本発明を適用できる。
【0062】
〔実施例4〕
本発明を利用した半導体装置は同一基板上に画素マトリクス回路とロジック回路とを集積化したアクティブマトリクス型電気光学装置に適用することもできる。電気光学装置としては、液晶表示装置、EL表示装置、EC表示装置などが含まれる。
【0063】
なお、ロジック回路とは、例えば周辺駆動回路やコントロール回路等の様に電気光学装置を駆動するための集積化回路を指す。また、コントロール回路とはプロセッサ回路、メモリ回路、クロック発生回路、A/D(D/A)コンバータ回路等の電気光学装置を駆動するに必要な全ての電気回路を含むものとする。
【0064】
本発明を適用したFETは動作速度を落とさずにしきい値電圧の制御を行っているので、高性能な集積化回路を構成することができる。また、ウィンドウ中心(Vcen)を0Vにしたり、ウィンドウ幅(Vwin)を狭くすることで必要な駆動電圧を低減し、低消費電力の電気光学装置を作製することが可能である。
【0065】
〔実施例5〕
本明細書中において「半導体装置」とは、半導体を利用することで機能する装置全般を指す。従って、単体FET、半導体集積回路(CMOS回路、DRAM回路、SRAM回路等のロジック回路)、アクティブマトリクス型電気光学装置およびその応用製品は半導体装置の範疇に含まれるものとする。
【0066】
本実施例では、その応用製品について図例を挙げて説明する。本発明を利用した半導体装置としてはTVカメラ、ヘッドマウントディスプレイ、カーナビゲーション、プロジェクション(フロント型とリア型がある)、ビデオカメラ、パーソナルコンピュータ、携帯機器(携帯電話やモバイルコンピュータなど)等が挙げられる。簡単な説明を図6を用いて行う。
【0067】
図6(A)はモバイルコンピュータであり、本体2001、カメラ部2002、受像部2003、操作スイッチ2004、表示装置2005で構成される。本発明は表示装置2005や装置内部に組み込まれる集積化回路2006に対して適用される。
【0068】
図6(B)はカーナビゲーションであり、本体2101、表示装置2102、操作スイッチ2103、アンテナ2104で構成される。本発明は表示装置2102や装置内部の集積化回路2105に適用できる。車載式なので電圧変動に強い信頼性の高い半導体装置が必要となる。
【0069】
図6(C)は携帯電話であり、本体2301、音声出力部2302、音声入力部2303、表示装置2304、操作スイッチ2305、アンテナ2306で構成される。本発明は表示装置2304や装置内部の集積化回路2105に適用できる。スタンバイ状態における消費電力を減らすことが重要となるため、本発明は非常に有効であると言える。
【0070】
図6(D)はビデオカメラであり、本体2401、表示装置2402、音声入力部2403、操作スイッチ2404、バッテリー2405、受像部2406で構成される。本発明は表示装置2402や装置内部の集積化回路2407に適用できる。バッテリー駆動による長時間使用が要求されるため、本発明により低消費電力化することは非常に有意義である。
【0071】
【発明の効果】
デバイス素子の微細化に伴って生じる短チャネル効果および狭チャネル効果を利用することで、チャネルドープ法を用いることなくCMOS回路のVthの相違を是正することが可能となる。
【0072】
従って、しきい値電圧の偏りに起因して引き起こされるCMOS回路の動作速度の低下や誤動作を防ぐだけでなく、チャネル形成領域における不純物散乱の影響をも低減した高速動作の可能な半導体装置を実現しうる。また、半導体装置のしきい値電圧の絶対値を小さくすることができるので、半導体装置の低消費電力化を実現しうる。
【0073】
また、チャネル形成領域においてチャネル方向と概略平行に形成されるエネルギー障壁(不純物領域や結晶粒界)によって、0.01〜2 μmの微細な領域においても短チャネル効果による特性の劣化を問題としない高い信頼性の半導体装置を実現しうる。
【図面の簡単な説明】
【図1】活性層の構成を説明するための図。
【図2】従来例を説明するための図。
【図3】ピニング技術を説明するための図。
【図4】CMOS回路の構成を示す図。
【図5】CMOS回路の構成を示す図。
【図6】半導体装置(応用製品)の例を示す図。
【符号の説明】
101 ソース領域
102 ドレイン領域
103 チャネル形成領域
104 Nチャネル型半導体装置の不純物領域
105 Nチャネル型半導体装置の不純物領域
Claims (4)
- 単結晶シリコン基板に形成されたNチャネル型トランジスタおよびPチャネル型トランジスタとを相補的に組み合わせたCMOS回路を有する半導体装置において、
前記Nチャネル型トランジスタは、前記単結晶シリコン基板中に形成された第1の活性層と、前記第1の活性層に形成される第1のソース領域、第1のドレイン領域及び第1のチャネル形成領域を有し、
前記Pチャネル型トランジスタは、前記単結晶シリコン基板中に形成された第2の活性層と、前記第2の活性層に形成される第2のソース領域、第2のドレイン領域及び第2のチャネル形成領域を有し、
前記第1のチャネル形成領域には、チャネル方向と平行に局部的に炭素、窒素のいずれかが添加された複数の第1の不純物領域が形成され、且つ前記第1のチャネル形成領域において、前記第1の不純物領域以外の領域は真性または実質的に真性な領域であり、
前記第2のチャネル形成領域には、チャネル方向と平行に局部的に炭素、窒素のいずれかが添加された複数の第2の不純物領域が形成され、且つ前記第2のチャネル形成領域において、前記第2の不純物領域以外の領域は真性または実質的に真性な領域であり、
前記複数の第1の不純物領域の間隔は、前記複数の第2の不純物領域の間隔より狭いことを特徴とする半導体装置。 - 請求項1において、
前記複数の第1の不純物領域の間隔は30〜1000Åであることを特徴とする半導体装置。 - 請求項1において、
前記複数の第1の不純物領域の間隔は50〜500Åであることを特徴とする半導体装置。 - 単結晶シリコン基板にNチャネル型トランジスタおよびPチャネル型トランジスタとを相補的に組み合わせたCMOS回路を有する半導体装置の作製方法において、
前記単結晶シリコン基板に前記Nチャネル型トランジスタの第1の活性層及び前記Pチャネル型トランジスタの第2の活性層を形成し、
前記第1の活性層に、第1のソース領域、第1のドレイン領域及び第1のチャネル形成領域を形成し、
前記第2の活性層に、第2のソース領域、第2のドレイン領域及び第2のチャネル形成領域を形成し、
前記第1のチャネル形成領域に、チャネル方向と平行に局部的に炭素、窒素のいずれかが添加された複数の第1の不純物領域を形成し、前記第1の不純物領域以外の領域を真性または実質的に真性な領域とし、
前記第2のチャネル形成領域に、チャネル方向と平行に局部的に炭素、窒素のいずれかが添加された複数の第2の不純物領域を形成し、前記第2の不純物領域以外の領域を真性または実質的に真性な領域とし、
前記複数の第1の不純物領域の間隔は、前記複数の第2の不純物領域の間隔より狭くすることを特徴とする半導体装置の作製方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
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JP30868696A JP3587636B2 (ja) | 1996-11-04 | 1996-11-04 | 半導体装置およびその作製方法 |
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