JP3587636B2 - 半導体装置およびその作製方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、結晶性を有する半導体膜を用いた半導体装置およびその作製方法に関する。特に、半導体膜として単結晶シリコン膜を用いたＣＭＯＳ構造を有する半導体装置に関する。
【０００２】
【従来の技術】
近年、絶縁ゲイト型トランジスタを用いたＣＭＯＳ技術が盛んに開発されている。ところが、特開平４−２０６９７１号公報や特開平４−２８６３３９号公報に記載されている様に、結晶性珪素膜を活性層とするＮ型トランジスタの電気特性はデプレッション方向（負側）にシフトし、Ｐ型トランジスタはエンハンスメント方向（負側）にシフトする傾向にある。この原因は、導電型の違いによるゲイト電極と活性層との仕事関数差によるものと考えられている。
【０００３】
上述のトランジスタの電気特性（Ｉｄ−Ｖｇ 特性） の模式図を図２に示す。横軸Ｖｇはゲイト電圧であり、縦軸Ｉｄはドレイン電流である。また、２０１はＮ型トランジスタの特性であり、２０２はＰ型トランジスタの特性を示す。なお、２０１および２０２で示されるＩｄ−Ｖｇ 特性がＶｇ軸と接する接点がしきい値電圧を示している。
【０００４】
ここで２０３で示されるのはウィンドウ幅（Ｖｗｉｎ ）であり、Ｎ型トランジスタのしきい値電圧（Ｖｔｈ，ｎ） およびＰ型トランジスタのしきい値電圧（Ｖｔｈ，ｐ）の差（＝Ｖｔｈ，ｎ−Ｖｔｈ，ｐ）で定義される。また、２０４はウィンドウ中心（Ｖｃｅｎ ）であり、ウィンドウ幅の中央値（ ＝１／２ Ｖｗｉｎ ）で定義される。
【０００５】
この時、従来のＣＭＯＳ回路はウィンドウ幅（Ｖｗｉｎ ）が全体的に負側にシフトするため結果的にウィンドウ中心（Ｖｃｅｎ ）が０Ｖ以下となる。特開平４−２０６９７１号公報によると、このしきい値電圧の相違による出力電圧の偏りがＣＭＯＳ回路の特性を低下させる原因となるのである。
【０００６】
この解決案としてチャネル形成領域に対して一導電性を付与する不純物（リンまたはボロン）を添加してしきい値制御を行う方法（以後、チャネルドープ法と呼ぶ）がある。しかしながら、この方法では不純物イオンがキャリアの散乱を招き、動作速度を低下させる要因となることが問題となる。
【０００７】
特に、チャネル長が０．０１〜０．１ μｍとなるディープサブミクロン領域ではチャネル領域に存在する不純物イオンは１個乃至数個であるため、不純物イオンの存在によって電気特性がまるで変わってしまうことが報告されている。
【０００８】
【発明に至る背景】
ここで本発明者らが提案する短チャネル効果抑制技術（ピニング技術）について触れておく必要がある。以下に図３を用いて概略を記載する。
【０００９】
短チャネル効果とは、しきい値電圧の低下、パンチスルー現象に伴う耐圧の劣化およびサブスレッショルド特性の劣化などの総称である。また、これらの現象はドレイン側の空乏層がソース領域にまで広がることで、ゲイト電圧のみによるキャリアの制御が困難な状況となるために起こる。
【００１０】
即ち、ドレイン側の空乏層の広がりを抑止する技術がピニング技術であり、チャネル形成領域に対して人為的かつ局部的に不純物領域を設けることで達成しうるのである。なお、本発明者らは「ピニング」という言葉を「抑止」という意味で用いている。
【００１１】
具体的にはトランジスタの活性領域を図３に示す様な構造とする。図３（Ａ）において、３０１はソース領域、３０２はドレイン領域、３０３はチャネル形成領域であり、チャネル形成領域３０３の中には人為的に不純物領域３０４が形成される。また、チャネル形成領域３０３中、不純物領域３０４以外の領域３０５は、実質的に真性な領域であり、キャリアが移動する領域となる。
【００１２】
なお、不純物領域３０４は電子描画法等によって微細なパターン形成を行って得られる。また、図３（Ａ）は不純物領域を線状パターン形状にした例を示すが、点状のドットパターン形状とすることもできる。
【００１３】
また、図３（Ａ）をＡ−Ａ’で切断した断面図を図３（Ｂ）に示す。３０６は素子間を分離するフィールド酸化膜であり、３０７はチャネルストッパーである。また、図３（Ａ）をＢ−Ｂ’で切断した断面図を図３（Ｃ）に示す。
【００１４】
この時、チャネル形成領域３０３内に配置された不純物領域３０４はチャネル形成領域内に局部的に拡散電位（エネルギー障壁）の高い領域を形成する。そして、そのエネルギー障壁がドレイン側空乏層のソース側への広がりを効果的に抑止（ピニング）しうるのである。
【００１５】
なお、不純物領域３０４には酸素、窒素、炭素のいずれを添加しても十分なエネルギー障壁を形成することができる。また、Ｎ型トランジスタならばＢ（ボロン）を、Ｐ型トランジスタならばＰ（リン）を添加しても良い。
【００１６】
以上の様な構成とすることで、短チャネル効果の一つであるしきい値電圧の低下を効果的に抑止することが期待される。勿論、パンチスルー現象に伴う耐圧やサブスレッショルド特性の劣化を抑制することも可能である。
【００１７】
また、図３に示す構成は、上述の効果とは別に狭チャネル効果を生じることが予想される。即ち、不純物領域３０４の間隔を十分狭くすることで、キャリアが移動する領域３０５に人為的に狭チャネル効果を発生しうるのである。
【００１８】
以上に説明した様に、本発明者らの提案するピニング技術は短チャネル効果が発生する程度（チャネル長２μｍ以下） から、さらに微細化されたディープサブミクロン領域（チャネル長０．０１〜０．１ μｍ）のデバイス素子にまで効果を発揮する技術である。
【００１９】
しかしながら、従来例で述べた様な、ゲイト電極と活性層との仕事関数差の違いによるウィンドウ中心（Ｖｃｅｎ ）のシフトはピニング技術においても同様に生じる現象である。従って、サブミクロン領域では短チャネル効果を抑止しつつしきい値電圧を制御することが必要となる。
【００２０】
【発明が解決しようとする課題】
本発明は短チャネル効果が生じうる程度（０．０１〜２μｍ） にまで微細化されたＣＭＯＳ回路において、チャネルドープ法以外の方法でしきい値電圧の相違を是正する技術を提供することを課題とする。
【００２１】
換言すれば、上述のウィンドウ中心（Ｖｃｅｎ ）を極力０Ｖに近づけるための技術を提供する。この事はＮチャネル型およびＰチャネル型半導体装置のしきい値電圧の絶対値が概略同一となる様に制御することを意味する。
【００２２】
【課題を解決するための手段】
本発明の主旨は、デバイス素子の微細化に伴って生じる短チャネル効果（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ：ＳＣＥ ）および狭チャネル効果（Ｎａｌｌｏｗ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ ：ＮＣＥ ）を利用してしきい値電圧（Ｖｔｈ）のバランスをとり、ＣＭＯＳ回路のＶｔｈの相違を是正することにある。
【００２３】
そこで、本明細書で開示する発明の構成は、
Ｎチャネル型半導体装置およびＰチャネル型半導体装置とを相補的に組み合わせたＣＭＯＳ構造を有する半導体装置において、
前記Ｎチャネル型半導体装置および前記Ｐチャネル型半導体装置のしきい値電圧の絶対値が概略同一となる様に、前記Ｎチャネル型半導体装置には狭チャネル効果を強める手段が施され、前記Ｐチャネル型半導体装置には短チャネル効果を強める手段が施されていることを特徴とする。
【００２４】
具体的には、前記Ｎチャネル型半導体装置およびＰチャネル型半導体装置のチャネル形成領域にはチャネル方向と概略平行に人為的かつ局部的に不純物領域が配置されており、
前記狭チャネル効果を強める手段とは前記Ｎチャネル型半導体装置に配置される前記不純物領域の配置間隔を意図的に狭くする手段であり、
前記短チャネル効果を強める手段とはＰチャネル型半導体装置に配置される前記不純物領域の配置間隔を、前記Ｎチャネル型半導体装置における配置間隔よりも相対的に広くする手段であることを特徴とする。
【００２５】
【発明の実施の形態】
ＣＭＯＳ構造を有する半導体装置を作製する際に問題となるＮチャネル型半導体装置とＰチャネル型半導体装置のしきい値電圧の絶対値の相違を、チャネルドープ法によらない新しい手段で是正する。
【００２６】
そのために、短チャネル効果によるしきい値電圧の減少および狭チャネル効果によるしきい値電圧の増加を利用して、Ｎチャネル型半導体装置とＰチャネル型半導体装置のしきい値電圧を別々にシフトさせる。
【００２７】
狭チャネル効果が強く現れる様にする構成は、ピニング技術を利用してチャネル形成領域に配置する不純物領域の間隔を狭くする、即ちピニング効果を強くすることで達成しうる。また、逆に不純物領域の間隔を広めに設計すればピニング効果は弱まり、短チャネル効果が強めに現れる様な構成となる。
【００２８】
【実施例】
〔実施例１〕
本実施例では、ピニング技術を利用した絶縁ゲイト型トランジスタ（ＩＧＦＥＴ）を用いてＣＭＯＳ回路を設計する際に、活性領域の構造をＮ型トランジスタとＰ型トランジスタとで異なるものとする例を示す。
【００２９】
従来例で述べた様に、チャネル形成領域が結晶性珪素膜である場合、Ｎ型トランジスタおよびＰ型トランジスタの電気特性（Ｉｄ−Ｖｇ 特性）は、双方マイナス側（負側）にシフトする傾向にあり、ウィンドウ中心（Ｖｃｅｎ ）は０Ｖ以下となる。
【００３０】
そのため、ウィンドウ中心（Ｖｃｅｎ ）を０ＶにするためにはＮ型トランジスタのしきい値電圧（Ｖｔｈ，ｎ）は増加する方向に動かし、Ｐ型トランジスタのしきい値電圧（Ｖｔｈ，ｐ） は減少する方向に動かす必要がある。
【００３１】
即ち、Ｎ型トランジスタの活性領域には狭チャネル効果が強めに発生し、Ｐ型トランジスタの活性領域には短チャネル効果が強めに発生する様に、チャネル形成領域に対して不純物領域を配置すれば良い（実際には短チャネル効果を強めるという事は相対的に狭チャネル効果を弱めるという事を意味する）。
【００３２】
ここで、本実施例を実施した場合のＮ型トランジスタおよびＰ型トランジスタの構造を簡略化して図１（Ａ）、（Ｂ）に示す。なお、チャネル長は０．０１〜２ μｍの範囲とし、チャネル幅は希望するオン電流と信頼性との兼ね合いから任意の範囲で決定すれば良い。
【００３３】
図１（Ａ）において、１０１はソース領域、１０２はドレイン領域、１０３はチャネル形成領域である。不純物領域１０４の間隔は所望のしきい値電圧が得られる様に調節する。図１（Ａ）はＮ型トランジスタの活性領域となるため、狭チャネル効果が強めに現れる様に、不純物領域１０４の間隔を狭く調節することが重要である。
【００３４】
なお、本発明を利用するに際して、必要とされるしきい値電圧のシフト量は実施者によって異なる。即ち、実施者の作製する本来の（本発明によらない）半導体装置のしきい値電圧を鑑みて、実験的に所望のしきい値電圧が得られる様に不純物領域の間隔を設計する必要がある。
【００３５】
代表的には、狭チャネル効果を強めるために不純物領域１０４の間隔を３０〜１０００Å（ 好ましくは５０〜５００ Å） とすれば良い。換言すれば、チャネル形成領域の幅を １００〜１０００個程度に分割する様に不純物領域１０４を配置すれば良い。
【００３６】
本発明によれば、図１（Ａ）に示す様な構造の活性領域を有するＮ型トランジスタのしきい値電圧（Ｖｔｈ，ｎ） は図１（Ｂ）に示す様に変化すると推測される。なお、図１（Ｂ）において点線は本発明を実施しない場合、実線は本発明を実施した場合の例である。
【００３７】
即ち、狭チャネル効果が強めに現れる様な構成とすることでＶｔｈ，ｎは増加する方向にシフトする。また、空乏層をピニングする効果が強まるのでサブスレッショルド特性も向上する（図１（Ｂ）において実線で示されるＩｄ−Ｖｇ 特性の傾きが大きくなる） と考えられる。
【００３８】
また、図１（Ｃ）はＰ型トランジスタの活性領域となるため、短チャネル効果が強めに現れる様に不純物領域１０５の間隔を広く調節することが重要となる。代表的には、チャネル形成領域の幅を ５〜１００ 個程度に分割する様に不純物領域１０５を配置すれば短チャネル効果が強く現れる様になる。その結果、Ｐ型トランジスタのしきい値電圧（Ｖｔｈ，ｐ） は図１（Ｄ）に示す様に変化すると推測される。
【００３９】
ただし、短チャネル効果が強めに現れるということは電気特性は悪化する方向に進むことを意味する。従って、図１（Ｄ）に示す様に実線で示されるＩｄ−Ｖｇ 特性の傾きは小さくなるので、特性の悪化とＶｔｈ，ｐの制御との兼ね合いに注意しなければならない。
【００４０】
以上の様に、ピニング技術を利用して意図的に短チャネル効果を強くしたり、狭チャネル効果を強くしたりすることでＮ型トランジスタおよびＰ型トランジスタのしきい値電圧を制御することで、ＣＭＯＳ回路におけるしきい値電圧の絶対値の相違を是正しうる。即ち、従来のピニング技術とは、導電型の違いによって不純物領域の間隔を異なるものとする点で異なるのである。
【００４１】
また、従来は素子の微細化を妨げる要因としか認識されていなかった短チャネル効果および狭チャネル効果を、しきい値電圧の制御に利用するという発想は全く新しいものである。本発明により、チャネルドープ法によらないしきい値電圧の制御が可能となるのである。
【００４２】
従って、本発明を利用した場合、チャネル形成領域内のキャリアが移動する領域は、真性または実質的に真性な領域である。真性または実質的に真性であるとは、活性化エネルギーがほぼ１／２ （フェルミレベルが禁制帯の中央に位置する）であること、スピン密度よりも不純物濃度が低い領域であること、意図的に不純物を添加しないアンドープ領域であることを意味している。
【００４３】
〔実施例２〕
本実施例では、実施例１を適用したＣＭＯＳ回路の構造に関する説明を図４を用いて行うこととする。なお、ＣＭＯＳ回路の基本的な構造は公知であるので、必要な部分のみを符号をつけて説明する。
【００４４】
図４（Ａ）は本発明を適用した場合のＣＭＯＳ回路の上面図である。左側はＮ型トランジスタ、右側はＰ型トランジスタであり、基本的に同一構造となっている。４０１、４０２は活性領域であり、その上方にはゲイト電極４０３とデータ配線４０４が配置されている。
【００４５】
また、Ｎ型トランジスタの活性領域４０１のチャネル形成領域にはピニング技術による不純物領域４０５が配置され、Ｐ型トランジスタの活性領域４０２のチャネル形成領域には同様に不純物領域４０６が配置される。
【００４６】
その際、本発明に従って不純物領域４０５を配置する間隔は、不純物領域４０６を配置する間隔よりも狭く設定する。具体的な数値等は実施者が実験的に求める必要がある。
【００４７】
図４（Ａ）をＡ−Ａ’およびＢ−Ｂ’で切断した断面を図４（Ｂ）、（Ｃ）に示す。４０７で示されるのは単結晶シリコン基板である。この時、図４（Ｂ）には活性領域４０１のチャネル幅方向の断面が現れ、図４（Ｃ）には活性領域４０２のチャネル幅方向の断面が現れる。
【００４８】
また、図４（Ｄ）は図４（Ａ）をＣ−Ｃ’で切断した時に現れる断面を示している。なお、４０８はフィールド酸化膜、４０９はゲイト絶縁膜である。図４（Ｄ）において、不純物領域４０５と４０６を記載する際にハッチングを変えたのはＮ型トランジスタとＰ型トランジスタとで配置密度が異なることを示すためである。
【００４９】
以上の様に、実施例１に示す本発明の構成をＣＭＯＳ回路に適用した場合、図４（Ｂ）、（Ｃ）に明らかな様に、Ｎ型トランジスタに配置される不純物領域４０５の間隔は、Ｐ型トランジスタに配置される不純物領域４０６の間隔に比べて狭いものとなる。
【００５０】
〔実施例３〕
本実施例では本発明を適用したＣＭＯＳ回路の実施例を図５を用いて説明する。なお、ＣＭＯＳ回路の構造は公知であるので、概略の構造のみを符号を付して説明することとする。
【００５１】
図５（Ａ）に示すＣＭＯＳ回路は公知の技術によってソース領域またはドレイン領域とチャネル形成領域との間に電界緩和のための低濃度不純物領域を設けた構造である。基本的にＮ型トランジスタとＰ型トランジスタは導電型が異なるのみで構造的な差異はないので、Ｎ型トランジスタを主体に説明する。
【００５２】
図５（Ａ）において、５０１は単結晶シリコン基板、５０２はフィールド酸化膜である。活性領域はソース領域５０３、ドレイン領域５０４、低濃度不純物領域５０５で構成される。そして、５０６はゲイト絶縁膜、５０７はゲイト電極、５０８は層間絶縁膜、５０９はデータ配線である。
【００５３】
ゲイト電極５０７直下のチャネル形成領域には本圧発明により不純物領域５１０、５１１が配置される。なお、Ｎ型トランジスタに配置される不純物領域５１０は、Ｐ型トランジスタに配置される不純物領域５１１よりも不純物領域の配置間隔が狭くなっていることをハッチングによって表現している。
【００５４】
次に、図５（Ｂ）に示す構造は、本発明をＳＯＩ構造に適用した場合の例である。本実施例に示す図５（Ｂ）ではＳＯＩ基板としてＳＩＭＯＸ基板を例としているがＳＯＳ基板や貼り合わせ基板などに適用することは容易である。
【００５５】
単結晶シリコン薄膜で形成される活性層は、ソース領域５１３、ドレイン領域５１４、低濃度不純物領域５１５、チャネル形成領域５１６で構成される。また、５１７はゲイト絶縁膜、５１８はゲイト電極、５１９は層間絶縁膜、５２０はデータ配線である。
【００５６】
図５（Ｂ）に示す様に、本発明による不純物領域５２１、５２２も、図５（Ａ）に示したと同様にハッチングによってＮ型トランジスタの方が配置間隔が狭いことを表現している（ハッチングパターンは図５（Ａ）と同じものを使用している）。
【００５７】
次に、図５（Ｃ）に示す構造は、ＣＭＯＳ回路とバイポーラトランジスタとを組み合わせたＢｉＣＭＯＳ回路である。図５（Ｃ）において、５０１はＰ型シリコン基板であり、５２３は埋め込みＮ＋ 領域、５２４はエピタキシャル成長により形成されたｐウェルであり、埋め込みＮ＋ 領域５２３上のｐウェルはＮ型に反転されてコレクタとして機能するｎウェル５２５となっている。また、５２６は埋め込みＮ＋ 領域５２３からの取り出し電極となるＤｅｅｐＮ＋ 領域である。
【００５８】
５２７は通常の選択酸化法で形成されたフィールド酸化膜であり、ｐウェル５２４にはｎ＋ 領域５２８、ｎウェル領域５２５にはｐ＋ 領域５２９が形成されている。なお、バイポーラトランジスタを構成する側のｎウェル５２５には活性ベースとなるｐ− 領域５３０がまず形成され、次いで外部ベースとなるｐ＋ 領域５３１、ｎ＋ 領域５３２が配置される。
【００５９】
なお、Ｐ型トランジスタおよびＮ型トンジスタの両方には不純物領域５３３、５３４が配置される。勿論、本発明によりＮ型トランジスタに配置される不純物領域５３３の方が配置間隔が狭い。
【００６０】
そして、ゲイト電極５３５、層間絶縁膜５３６、データ配線５３７を配置してＢｉＣＭＯＳ回路を構成する。ＢｉＣＭＯＳ回路はバイポーラトランジスタの高速動作性とＣＭＯＳ回路の低消費電力性を有効に併用するための回路構成であるので、本発明によるＣＭＯＳ回路の低消費電力化は非常に意義がある。
【００６１】
以上に示したＣＭＯＳ回路の構造は一実施例を示すものであり、他の構造に本発明を適用することは実施者の自由である。従って、例えばマルチゲイト型構造（ダブルゲイト型やトリプルゲイト型）をとることもできるし、逆スタガ型ＦＥＴでＣＭＯＳ回路を構成する場合にも本発明を適用できる。
【００６２】
〔実施例４〕
本発明を利用した半導体装置は同一基板上に画素マトリクス回路とロジック回路とを集積化したアクティブマトリクス型電気光学装置に適用することもできる。電気光学装置としては、液晶表示装置、ＥＬ表示装置、ＥＣ表示装置などが含まれる。
【００６３】
なお、ロジック回路とは、例えば周辺駆動回路やコントロール回路等の様に電気光学装置を駆動するための集積化回路を指す。また、コントロール回路とはプロセッサ回路、メモリ回路、クロック発生回路、Ａ／Ｄ（Ｄ／Ａ）コンバータ回路等の電気光学装置を駆動するに必要な全ての電気回路を含むものとする。
【００６４】
本発明を適用したＦＥＴは動作速度を落とさずにしきい値電圧の制御を行っているので、高性能な集積化回路を構成することができる。また、ウィンドウ中心（Ｖｃｅｎ）を０Ｖにしたり、ウィンドウ幅（Ｖｗｉｎ）を狭くすることで必要な駆動電圧を低減し、低消費電力の電気光学装置を作製することが可能である。
【００６５】
〔実施例５〕
本明細書中において「半導体装置」とは、半導体を利用することで機能する装置全般を指す。従って、単体ＦＥＴ、半導体集積回路（ＣＭＯＳ回路、ＤＲＡＭ回路、ＳＲＡＭ回路等のロジック回路）、アクティブマトリクス型電気光学装置およびその応用製品は半導体装置の範疇に含まれるものとする。
【００６６】
本実施例では、その応用製品について図例を挙げて説明する。本発明を利用した半導体装置としてはＴＶカメラ、ヘッドマウントディスプレイ、カーナビゲーション、プロジェクション（フロント型とリア型がある）、ビデオカメラ、パーソナルコンピュータ、携帯機器（携帯電話やモバイルコンピュータなど）等が挙げられる。簡単な説明を図６を用いて行う。
【００６７】
図６（Ａ）はモバイルコンピュータであり、本体２００１、カメラ部２００２、受像部２００３、操作スイッチ２００４、表示装置２００５で構成される。本発明は表示装置２００５や装置内部に組み込まれる集積化回路２００６に対して適用される。
【００６８】
図６（Ｂ）はカーナビゲーションであり、本体２１０１、表示装置２１０２、操作スイッチ２１０３、アンテナ２１０４で構成される。本発明は表示装置２１０２や装置内部の集積化回路２１０５に適用できる。車載式なので電圧変動に強い信頼性の高い半導体装置が必要となる。
【００６９】
図６（Ｃ）は携帯電話であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示装置２３０４、操作スイッチ２３０５、アンテナ２３０６で構成される。本発明は表示装置２３０４や装置内部の集積化回路２１０５に適用できる。スタンバイ状態における消費電力を減らすことが重要となるため、本発明は非常に有効であると言える。
【００７０】
図６（Ｄ）はビデオカメラであり、本体２４０１、表示装置２４０２、音声入力部２４０３、操作スイッチ２４０４、バッテリー２４０５、受像部２４０６で構成される。本発明は表示装置２４０２や装置内部の集積化回路２４０７に適用できる。バッテリー駆動による長時間使用が要求されるため、本発明により低消費電力化することは非常に有意義である。
【００７１】
【発明の効果】
デバイス素子の微細化に伴って生じる短チャネル効果および狭チャネル効果を利用することで、チャネルドープ法を用いることなくＣＭＯＳ回路のＶｔｈの相違を是正することが可能となる。
【００７２】
従って、しきい値電圧の偏りに起因して引き起こされるＣＭＯＳ回路の動作速度の低下や誤動作を防ぐだけでなく、チャネル形成領域における不純物散乱の影響をも低減した高速動作の可能な半導体装置を実現しうる。また、半導体装置のしきい値電圧の絶対値を小さくすることができるので、半導体装置の低消費電力化を実現しうる。
【００７３】
また、チャネル形成領域においてチャネル方向と概略平行に形成されるエネルギー障壁（不純物領域や結晶粒界）によって、０．０１〜２ μｍの微細な領域においても短チャネル効果による特性の劣化を問題としない高い信頼性の半導体装置を実現しうる。
【図面の簡単な説明】
【図１】活性層の構成を説明するための図。
【図２】従来例を説明するための図。
【図３】ピニング技術を説明するための図。
【図４】ＣＭＯＳ回路の構成を示す図。
【図５】ＣＭＯＳ回路の構成を示す図。
【図６】半導体装置（応用製品）の例を示す図。
【符号の説明】
１０１ ソース領域
１０２ ドレイン領域
１０３ チャネル形成領域
１０４ Ｎチャネル型半導体装置の不純物領域
１０５ Ｎチャネル型半導体装置の不純物領域
【発明が属する技術分野】
本明細書で開示する発明は、結晶性を有する半導体膜を用いた半導体装置およびその作製方法に関する。特に、半導体膜として単結晶シリコン膜を用いたＣＭＯＳ構造を有する半導体装置に関する。
【０００２】
【従来の技術】
近年、絶縁ゲイト型トランジスタを用いたＣＭＯＳ技術が盛んに開発されている。ところが、特開平４−２０６９７１号公報や特開平４−２８６３３９号公報に記載されている様に、結晶性珪素膜を活性層とするＮ型トランジスタの電気特性はデプレッション方向（負側）にシフトし、Ｐ型トランジスタはエンハンスメント方向（負側）にシフトする傾向にある。この原因は、導電型の違いによるゲイト電極と活性層との仕事関数差によるものと考えられている。
【０００３】
上述のトランジスタの電気特性（Ｉｄ−Ｖｇ 特性） の模式図を図２に示す。横軸Ｖｇはゲイト電圧であり、縦軸Ｉｄはドレイン電流である。また、２０１はＮ型トランジスタの特性であり、２０２はＰ型トランジスタの特性を示す。なお、２０１および２０２で示されるＩｄ−Ｖｇ 特性がＶｇ軸と接する接点がしきい値電圧を示している。
【０００４】
ここで２０３で示されるのはウィンドウ幅（Ｖｗｉｎ ）であり、Ｎ型トランジスタのしきい値電圧（Ｖｔｈ，ｎ） およびＰ型トランジスタのしきい値電圧（Ｖｔｈ，ｐ）の差（＝Ｖｔｈ，ｎ−Ｖｔｈ，ｐ）で定義される。また、２０４はウィンドウ中心（Ｖｃｅｎ ）であり、ウィンドウ幅の中央値（ ＝１／２ Ｖｗｉｎ ）で定義される。
【０００５】
この時、従来のＣＭＯＳ回路はウィンドウ幅（Ｖｗｉｎ ）が全体的に負側にシフトするため結果的にウィンドウ中心（Ｖｃｅｎ ）が０Ｖ以下となる。特開平４−２０６９７１号公報によると、このしきい値電圧の相違による出力電圧の偏りがＣＭＯＳ回路の特性を低下させる原因となるのである。
【０００６】
この解決案としてチャネル形成領域に対して一導電性を付与する不純物（リンまたはボロン）を添加してしきい値制御を行う方法（以後、チャネルドープ法と呼ぶ）がある。しかしながら、この方法では不純物イオンがキャリアの散乱を招き、動作速度を低下させる要因となることが問題となる。
【０００７】
特に、チャネル長が０．０１〜０．１ μｍとなるディープサブミクロン領域ではチャネル領域に存在する不純物イオンは１個乃至数個であるため、不純物イオンの存在によって電気特性がまるで変わってしまうことが報告されている。
【０００８】
【発明に至る背景】
ここで本発明者らが提案する短チャネル効果抑制技術（ピニング技術）について触れておく必要がある。以下に図３を用いて概略を記載する。
【０００９】
短チャネル効果とは、しきい値電圧の低下、パンチスルー現象に伴う耐圧の劣化およびサブスレッショルド特性の劣化などの総称である。また、これらの現象はドレイン側の空乏層がソース領域にまで広がることで、ゲイト電圧のみによるキャリアの制御が困難な状況となるために起こる。
【００１０】
即ち、ドレイン側の空乏層の広がりを抑止する技術がピニング技術であり、チャネル形成領域に対して人為的かつ局部的に不純物領域を設けることで達成しうるのである。なお、本発明者らは「ピニング」という言葉を「抑止」という意味で用いている。
【００１１】
具体的にはトランジスタの活性領域を図３に示す様な構造とする。図３（Ａ）において、３０１はソース領域、３０２はドレイン領域、３０３はチャネル形成領域であり、チャネル形成領域３０３の中には人為的に不純物領域３０４が形成される。また、チャネル形成領域３０３中、不純物領域３０４以外の領域３０５は、実質的に真性な領域であり、キャリアが移動する領域となる。
【００１２】
なお、不純物領域３０４は電子描画法等によって微細なパターン形成を行って得られる。また、図３（Ａ）は不純物領域を線状パターン形状にした例を示すが、点状のドットパターン形状とすることもできる。
【００１３】
また、図３（Ａ）をＡ−Ａ’で切断した断面図を図３（Ｂ）に示す。３０６は素子間を分離するフィールド酸化膜であり、３０７はチャネルストッパーである。また、図３（Ａ）をＢ−Ｂ’で切断した断面図を図３（Ｃ）に示す。
【００１４】
この時、チャネル形成領域３０３内に配置された不純物領域３０４はチャネル形成領域内に局部的に拡散電位（エネルギー障壁）の高い領域を形成する。そして、そのエネルギー障壁がドレイン側空乏層のソース側への広がりを効果的に抑止（ピニング）しうるのである。
【００１５】
なお、不純物領域３０４には酸素、窒素、炭素のいずれを添加しても十分なエネルギー障壁を形成することができる。また、Ｎ型トランジスタならばＢ（ボロン）を、Ｐ型トランジスタならばＰ（リン）を添加しても良い。
【００１６】
以上の様な構成とすることで、短チャネル効果の一つであるしきい値電圧の低下を効果的に抑止することが期待される。勿論、パンチスルー現象に伴う耐圧やサブスレッショルド特性の劣化を抑制することも可能である。
【００１７】
また、図３に示す構成は、上述の効果とは別に狭チャネル効果を生じることが予想される。即ち、不純物領域３０４の間隔を十分狭くすることで、キャリアが移動する領域３０５に人為的に狭チャネル効果を発生しうるのである。
【００１８】
以上に説明した様に、本発明者らの提案するピニング技術は短チャネル効果が発生する程度（チャネル長２μｍ以下） から、さらに微細化されたディープサブミクロン領域（チャネル長０．０１〜０．１ μｍ）のデバイス素子にまで効果を発揮する技術である。
【００１９】
しかしながら、従来例で述べた様な、ゲイト電極と活性層との仕事関数差の違いによるウィンドウ中心（Ｖｃｅｎ ）のシフトはピニング技術においても同様に生じる現象である。従って、サブミクロン領域では短チャネル効果を抑止しつつしきい値電圧を制御することが必要となる。
【００２０】
【発明が解決しようとする課題】
本発明は短チャネル効果が生じうる程度（０．０１〜２μｍ） にまで微細化されたＣＭＯＳ回路において、チャネルドープ法以外の方法でしきい値電圧の相違を是正する技術を提供することを課題とする。
【００２１】
換言すれば、上述のウィンドウ中心（Ｖｃｅｎ ）を極力０Ｖに近づけるための技術を提供する。この事はＮチャネル型およびＰチャネル型半導体装置のしきい値電圧の絶対値が概略同一となる様に制御することを意味する。
【００２２】
【課題を解決するための手段】
本発明の主旨は、デバイス素子の微細化に伴って生じる短チャネル効果（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ：ＳＣＥ ）および狭チャネル効果（Ｎａｌｌｏｗ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ ：ＮＣＥ ）を利用してしきい値電圧（Ｖｔｈ）のバランスをとり、ＣＭＯＳ回路のＶｔｈの相違を是正することにある。
【００２３】
そこで、本明細書で開示する発明の構成は、
Ｎチャネル型半導体装置およびＰチャネル型半導体装置とを相補的に組み合わせたＣＭＯＳ構造を有する半導体装置において、
前記Ｎチャネル型半導体装置および前記Ｐチャネル型半導体装置のしきい値電圧の絶対値が概略同一となる様に、前記Ｎチャネル型半導体装置には狭チャネル効果を強める手段が施され、前記Ｐチャネル型半導体装置には短チャネル効果を強める手段が施されていることを特徴とする。
【００２４】
具体的には、前記Ｎチャネル型半導体装置およびＰチャネル型半導体装置のチャネル形成領域にはチャネル方向と概略平行に人為的かつ局部的に不純物領域が配置されており、
前記狭チャネル効果を強める手段とは前記Ｎチャネル型半導体装置に配置される前記不純物領域の配置間隔を意図的に狭くする手段であり、
前記短チャネル効果を強める手段とはＰチャネル型半導体装置に配置される前記不純物領域の配置間隔を、前記Ｎチャネル型半導体装置における配置間隔よりも相対的に広くする手段であることを特徴とする。
【００２５】
【発明の実施の形態】
ＣＭＯＳ構造を有する半導体装置を作製する際に問題となるＮチャネル型半導体装置とＰチャネル型半導体装置のしきい値電圧の絶対値の相違を、チャネルドープ法によらない新しい手段で是正する。
【００２６】
そのために、短チャネル効果によるしきい値電圧の減少および狭チャネル効果によるしきい値電圧の増加を利用して、Ｎチャネル型半導体装置とＰチャネル型半導体装置のしきい値電圧を別々にシフトさせる。
【００２７】
狭チャネル効果が強く現れる様にする構成は、ピニング技術を利用してチャネル形成領域に配置する不純物領域の間隔を狭くする、即ちピニング効果を強くすることで達成しうる。また、逆に不純物領域の間隔を広めに設計すればピニング効果は弱まり、短チャネル効果が強めに現れる様な構成となる。
【００２８】
【実施例】
〔実施例１〕
本実施例では、ピニング技術を利用した絶縁ゲイト型トランジスタ（ＩＧＦＥＴ）を用いてＣＭＯＳ回路を設計する際に、活性領域の構造をＮ型トランジスタとＰ型トランジスタとで異なるものとする例を示す。
【００２９】
従来例で述べた様に、チャネル形成領域が結晶性珪素膜である場合、Ｎ型トランジスタおよびＰ型トランジスタの電気特性（Ｉｄ−Ｖｇ 特性）は、双方マイナス側（負側）にシフトする傾向にあり、ウィンドウ中心（Ｖｃｅｎ ）は０Ｖ以下となる。
【００３０】
そのため、ウィンドウ中心（Ｖｃｅｎ ）を０ＶにするためにはＮ型トランジスタのしきい値電圧（Ｖｔｈ，ｎ）は増加する方向に動かし、Ｐ型トランジスタのしきい値電圧（Ｖｔｈ，ｐ） は減少する方向に動かす必要がある。
【００３１】
即ち、Ｎ型トランジスタの活性領域には狭チャネル効果が強めに発生し、Ｐ型トランジスタの活性領域には短チャネル効果が強めに発生する様に、チャネル形成領域に対して不純物領域を配置すれば良い（実際には短チャネル効果を強めるという事は相対的に狭チャネル効果を弱めるという事を意味する）。
【００３２】
ここで、本実施例を実施した場合のＮ型トランジスタおよびＰ型トランジスタの構造を簡略化して図１（Ａ）、（Ｂ）に示す。なお、チャネル長は０．０１〜２ μｍの範囲とし、チャネル幅は希望するオン電流と信頼性との兼ね合いから任意の範囲で決定すれば良い。
【００３３】
図１（Ａ）において、１０１はソース領域、１０２はドレイン領域、１０３はチャネル形成領域である。不純物領域１０４の間隔は所望のしきい値電圧が得られる様に調節する。図１（Ａ）はＮ型トランジスタの活性領域となるため、狭チャネル効果が強めに現れる様に、不純物領域１０４の間隔を狭く調節することが重要である。
【００３４】
なお、本発明を利用するに際して、必要とされるしきい値電圧のシフト量は実施者によって異なる。即ち、実施者の作製する本来の（本発明によらない）半導体装置のしきい値電圧を鑑みて、実験的に所望のしきい値電圧が得られる様に不純物領域の間隔を設計する必要がある。
【００３５】
代表的には、狭チャネル効果を強めるために不純物領域１０４の間隔を３０〜１０００Å（ 好ましくは５０〜５００ Å） とすれば良い。換言すれば、チャネル形成領域の幅を １００〜１０００個程度に分割する様に不純物領域１０４を配置すれば良い。
【００３６】
本発明によれば、図１（Ａ）に示す様な構造の活性領域を有するＮ型トランジスタのしきい値電圧（Ｖｔｈ，ｎ） は図１（Ｂ）に示す様に変化すると推測される。なお、図１（Ｂ）において点線は本発明を実施しない場合、実線は本発明を実施した場合の例である。
【００３７】
即ち、狭チャネル効果が強めに現れる様な構成とすることでＶｔｈ，ｎは増加する方向にシフトする。また、空乏層をピニングする効果が強まるのでサブスレッショルド特性も向上する（図１（Ｂ）において実線で示されるＩｄ−Ｖｇ 特性の傾きが大きくなる） と考えられる。
【００３８】
また、図１（Ｃ）はＰ型トランジスタの活性領域となるため、短チャネル効果が強めに現れる様に不純物領域１０５の間隔を広く調節することが重要となる。代表的には、チャネル形成領域の幅を ５〜１００ 個程度に分割する様に不純物領域１０５を配置すれば短チャネル効果が強く現れる様になる。その結果、Ｐ型トランジスタのしきい値電圧（Ｖｔｈ，ｐ） は図１（Ｄ）に示す様に変化すると推測される。
【００３９】
ただし、短チャネル効果が強めに現れるということは電気特性は悪化する方向に進むことを意味する。従って、図１（Ｄ）に示す様に実線で示されるＩｄ−Ｖｇ 特性の傾きは小さくなるので、特性の悪化とＶｔｈ，ｐの制御との兼ね合いに注意しなければならない。
【００４０】
以上の様に、ピニング技術を利用して意図的に短チャネル効果を強くしたり、狭チャネル効果を強くしたりすることでＮ型トランジスタおよびＰ型トランジスタのしきい値電圧を制御することで、ＣＭＯＳ回路におけるしきい値電圧の絶対値の相違を是正しうる。即ち、従来のピニング技術とは、導電型の違いによって不純物領域の間隔を異なるものとする点で異なるのである。
【００４１】
また、従来は素子の微細化を妨げる要因としか認識されていなかった短チャネル効果および狭チャネル効果を、しきい値電圧の制御に利用するという発想は全く新しいものである。本発明により、チャネルドープ法によらないしきい値電圧の制御が可能となるのである。
【００４２】
従って、本発明を利用した場合、チャネル形成領域内のキャリアが移動する領域は、真性または実質的に真性な領域である。真性または実質的に真性であるとは、活性化エネルギーがほぼ１／２ （フェルミレベルが禁制帯の中央に位置する）であること、スピン密度よりも不純物濃度が低い領域であること、意図的に不純物を添加しないアンドープ領域であることを意味している。
【００４３】
〔実施例２〕
本実施例では、実施例１を適用したＣＭＯＳ回路の構造に関する説明を図４を用いて行うこととする。なお、ＣＭＯＳ回路の基本的な構造は公知であるので、必要な部分のみを符号をつけて説明する。
【００４４】
図４（Ａ）は本発明を適用した場合のＣＭＯＳ回路の上面図である。左側はＮ型トランジスタ、右側はＰ型トランジスタであり、基本的に同一構造となっている。４０１、４０２は活性領域であり、その上方にはゲイト電極４０３とデータ配線４０４が配置されている。
【００４５】
また、Ｎ型トランジスタの活性領域４０１のチャネル形成領域にはピニング技術による不純物領域４０５が配置され、Ｐ型トランジスタの活性領域４０２のチャネル形成領域には同様に不純物領域４０６が配置される。
【００４６】
その際、本発明に従って不純物領域４０５を配置する間隔は、不純物領域４０６を配置する間隔よりも狭く設定する。具体的な数値等は実施者が実験的に求める必要がある。
【００４７】
図４（Ａ）をＡ−Ａ’およびＢ−Ｂ’で切断した断面を図４（Ｂ）、（Ｃ）に示す。４０７で示されるのは単結晶シリコン基板である。この時、図４（Ｂ）には活性領域４０１のチャネル幅方向の断面が現れ、図４（Ｃ）には活性領域４０２のチャネル幅方向の断面が現れる。
【００４８】
また、図４（Ｄ）は図４（Ａ）をＣ−Ｃ’で切断した時に現れる断面を示している。なお、４０８はフィールド酸化膜、４０９はゲイト絶縁膜である。図４（Ｄ）において、不純物領域４０５と４０６を記載する際にハッチングを変えたのはＮ型トランジスタとＰ型トランジスタとで配置密度が異なることを示すためである。
【００４９】
以上の様に、実施例１に示す本発明の構成をＣＭＯＳ回路に適用した場合、図４（Ｂ）、（Ｃ）に明らかな様に、Ｎ型トランジスタに配置される不純物領域４０５の間隔は、Ｐ型トランジスタに配置される不純物領域４０６の間隔に比べて狭いものとなる。
【００５０】
〔実施例３〕
本実施例では本発明を適用したＣＭＯＳ回路の実施例を図５を用いて説明する。なお、ＣＭＯＳ回路の構造は公知であるので、概略の構造のみを符号を付して説明することとする。
【００５１】
図５（Ａ）に示すＣＭＯＳ回路は公知の技術によってソース領域またはドレイン領域とチャネル形成領域との間に電界緩和のための低濃度不純物領域を設けた構造である。基本的にＮ型トランジスタとＰ型トランジスタは導電型が異なるのみで構造的な差異はないので、Ｎ型トランジスタを主体に説明する。
【００５２】
図５（Ａ）において、５０１は単結晶シリコン基板、５０２はフィールド酸化膜である。活性領域はソース領域５０３、ドレイン領域５０４、低濃度不純物領域５０５で構成される。そして、５０６はゲイト絶縁膜、５０７はゲイト電極、５０８は層間絶縁膜、５０９はデータ配線である。
【００５３】
ゲイト電極５０７直下のチャネル形成領域には本圧発明により不純物領域５１０、５１１が配置される。なお、Ｎ型トランジスタに配置される不純物領域５１０は、Ｐ型トランジスタに配置される不純物領域５１１よりも不純物領域の配置間隔が狭くなっていることをハッチングによって表現している。
【００５４】
次に、図５（Ｂ）に示す構造は、本発明をＳＯＩ構造に適用した場合の例である。本実施例に示す図５（Ｂ）ではＳＯＩ基板としてＳＩＭＯＸ基板を例としているがＳＯＳ基板や貼り合わせ基板などに適用することは容易である。
【００５５】
単結晶シリコン薄膜で形成される活性層は、ソース領域５１３、ドレイン領域５１４、低濃度不純物領域５１５、チャネル形成領域５１６で構成される。また、５１７はゲイト絶縁膜、５１８はゲイト電極、５１９は層間絶縁膜、５２０はデータ配線である。
【００５６】
図５（Ｂ）に示す様に、本発明による不純物領域５２１、５２２も、図５（Ａ）に示したと同様にハッチングによってＮ型トランジスタの方が配置間隔が狭いことを表現している（ハッチングパターンは図５（Ａ）と同じものを使用している）。
【００５７】
次に、図５（Ｃ）に示す構造は、ＣＭＯＳ回路とバイポーラトランジスタとを組み合わせたＢｉＣＭＯＳ回路である。図５（Ｃ）において、５０１はＰ型シリコン基板であり、５２３は埋め込みＮ＋ 領域、５２４はエピタキシャル成長により形成されたｐウェルであり、埋め込みＮ＋ 領域５２３上のｐウェルはＮ型に反転されてコレクタとして機能するｎウェル５２５となっている。また、５２６は埋め込みＮ＋ 領域５２３からの取り出し電極となるＤｅｅｐＮ＋ 領域である。
【００５８】
５２７は通常の選択酸化法で形成されたフィールド酸化膜であり、ｐウェル５２４にはｎ＋ 領域５２８、ｎウェル領域５２５にはｐ＋ 領域５２９が形成されている。なお、バイポーラトランジスタを構成する側のｎウェル５２５には活性ベースとなるｐ− 領域５３０がまず形成され、次いで外部ベースとなるｐ＋ 領域５３１、ｎ＋ 領域５３２が配置される。
【００５９】
なお、Ｐ型トランジスタおよびＮ型トンジスタの両方には不純物領域５３３、５３４が配置される。勿論、本発明によりＮ型トランジスタに配置される不純物領域５３３の方が配置間隔が狭い。
【００６０】
そして、ゲイト電極５３５、層間絶縁膜５３６、データ配線５３７を配置してＢｉＣＭＯＳ回路を構成する。ＢｉＣＭＯＳ回路はバイポーラトランジスタの高速動作性とＣＭＯＳ回路の低消費電力性を有効に併用するための回路構成であるので、本発明によるＣＭＯＳ回路の低消費電力化は非常に意義がある。
【００６１】
以上に示したＣＭＯＳ回路の構造は一実施例を示すものであり、他の構造に本発明を適用することは実施者の自由である。従って、例えばマルチゲイト型構造（ダブルゲイト型やトリプルゲイト型）をとることもできるし、逆スタガ型ＦＥＴでＣＭＯＳ回路を構成する場合にも本発明を適用できる。
【００６２】
〔実施例４〕
本発明を利用した半導体装置は同一基板上に画素マトリクス回路とロジック回路とを集積化したアクティブマトリクス型電気光学装置に適用することもできる。電気光学装置としては、液晶表示装置、ＥＬ表示装置、ＥＣ表示装置などが含まれる。
【００６３】
なお、ロジック回路とは、例えば周辺駆動回路やコントロール回路等の様に電気光学装置を駆動するための集積化回路を指す。また、コントロール回路とはプロセッサ回路、メモリ回路、クロック発生回路、Ａ／Ｄ（Ｄ／Ａ）コンバータ回路等の電気光学装置を駆動するに必要な全ての電気回路を含むものとする。
【００６４】
本発明を適用したＦＥＴは動作速度を落とさずにしきい値電圧の制御を行っているので、高性能な集積化回路を構成することができる。また、ウィンドウ中心（Ｖｃｅｎ）を０Ｖにしたり、ウィンドウ幅（Ｖｗｉｎ）を狭くすることで必要な駆動電圧を低減し、低消費電力の電気光学装置を作製することが可能である。
【００６５】
〔実施例５〕
本明細書中において「半導体装置」とは、半導体を利用することで機能する装置全般を指す。従って、単体ＦＥＴ、半導体集積回路（ＣＭＯＳ回路、ＤＲＡＭ回路、ＳＲＡＭ回路等のロジック回路）、アクティブマトリクス型電気光学装置およびその応用製品は半導体装置の範疇に含まれるものとする。
【００６６】
本実施例では、その応用製品について図例を挙げて説明する。本発明を利用した半導体装置としてはＴＶカメラ、ヘッドマウントディスプレイ、カーナビゲーション、プロジェクション（フロント型とリア型がある）、ビデオカメラ、パーソナルコンピュータ、携帯機器（携帯電話やモバイルコンピュータなど）等が挙げられる。簡単な説明を図６を用いて行う。
【００６７】
図６（Ａ）はモバイルコンピュータであり、本体２００１、カメラ部２００２、受像部２００３、操作スイッチ２００４、表示装置２００５で構成される。本発明は表示装置２００５や装置内部に組み込まれる集積化回路２００６に対して適用される。
【００６８】
図６（Ｂ）はカーナビゲーションであり、本体２１０１、表示装置２１０２、操作スイッチ２１０３、アンテナ２１０４で構成される。本発明は表示装置２１０２や装置内部の集積化回路２１０５に適用できる。車載式なので電圧変動に強い信頼性の高い半導体装置が必要となる。
【００６９】
図６（Ｃ）は携帯電話であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示装置２３０４、操作スイッチ２３０５、アンテナ２３０６で構成される。本発明は表示装置２３０４や装置内部の集積化回路２１０５に適用できる。スタンバイ状態における消費電力を減らすことが重要となるため、本発明は非常に有効であると言える。
【００７０】
図６（Ｄ）はビデオカメラであり、本体２４０１、表示装置２４０２、音声入力部２４０３、操作スイッチ２４０４、バッテリー２４０５、受像部２４０６で構成される。本発明は表示装置２４０２や装置内部の集積化回路２４０７に適用できる。バッテリー駆動による長時間使用が要求されるため、本発明により低消費電力化することは非常に有意義である。
【００７１】
【発明の効果】
デバイス素子の微細化に伴って生じる短チャネル効果および狭チャネル効果を利用することで、チャネルドープ法を用いることなくＣＭＯＳ回路のＶｔｈの相違を是正することが可能となる。
【００７２】
従って、しきい値電圧の偏りに起因して引き起こされるＣＭＯＳ回路の動作速度の低下や誤動作を防ぐだけでなく、チャネル形成領域における不純物散乱の影響をも低減した高速動作の可能な半導体装置を実現しうる。また、半導体装置のしきい値電圧の絶対値を小さくすることができるので、半導体装置の低消費電力化を実現しうる。
【００７３】
また、チャネル形成領域においてチャネル方向と概略平行に形成されるエネルギー障壁（不純物領域や結晶粒界）によって、０．０１〜２ μｍの微細な領域においても短チャネル効果による特性の劣化を問題としない高い信頼性の半導体装置を実現しうる。
【図面の簡単な説明】
【図１】活性層の構成を説明するための図。
【図２】従来例を説明するための図。
【図３】ピニング技術を説明するための図。
【図４】ＣＭＯＳ回路の構成を示す図。
【図５】ＣＭＯＳ回路の構成を示す図。
【図６】半導体装置（応用製品）の例を示す図。
【符号の説明】
１０１ ソース領域
１０２ ドレイン領域
１０３ チャネル形成領域
１０４ Ｎチャネル型半導体装置の不純物領域
１０５ Ｎチャネル型半導体装置の不純物領域
Claims (4)
- 単結晶シリコン基板に形成されたＮチャネル型トランジスタおよびＰチャネル型トランジスタとを相補的に組み合わせたCMOS回路を有する半導体装置において、
前記Ｎチャネル型トランジスタは、前記単結晶シリコン基板中に形成された第１の活性層と、前記第１の活性層に形成される第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を有し、
前記Ｐチャネル型トランジスタは、前記単結晶シリコン基板中に形成された第２の活性層と、前記第２の活性層に形成される第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を有し、
前記第１のチャネル形成領域には、チャネル方向と平行に局部的に炭素、窒素のいずれかが添加された複数の第１の不純物領域が形成され、且つ前記第１のチャネル形成領域において、前記第１の不純物領域以外の領域は真性または実質的に真性な領域であり、
前記第２のチャネル形成領域には、チャネル方向と平行に局部的に炭素、窒素のいずれかが添加された複数の第２の不純物領域が形成され、且つ前記第２のチャネル形成領域において、前記第２の不純物領域以外の領域は真性または実質的に真性な領域であり、
前記複数の第１の不純物領域の間隔は、前記複数の第２の不純物領域の間隔より狭いことを特徴とする半導体装置。 - 請求項１において、
前記複数の第１の不純物領域の間隔は３０〜１０００Åであることを特徴とする半導体装置。 - 請求項１において、
前記複数の第１の不純物領域の間隔は５０〜５００Åであることを特徴とする半導体装置。 - 単結晶シリコン基板にＮチャネル型トランジスタおよびＰチャネル型トランジスタとを相補的に組み合わせたCMOS回路を有する半導体装置の作製方法において、
前記単結晶シリコン基板に前記Ｎチャネル型トランジスタの第１の活性層及び前記Ｐチャネル型トランジスタの第２の活性層を形成し、
前記第１の活性層に、第１のソース領域、第１のドレイン領域及び第１のチャネル形成領域を形成し、
前記第２の活性層に、第２のソース領域、第２のドレイン領域及び第２のチャネル形成領域を形成し、
前記第１のチャネル形成領域に、チャネル方向と平行に局部的に炭素、窒素のいずれかが添加された複数の第１の不純物領域を形成し、前記第１の不純物領域以外の領域を真性または実質的に真性な領域とし、
前記第２のチャネル形成領域に、チャネル方向と平行に局部的に炭素、窒素のいずれかが添加された複数の第２の不純物領域を形成し、前記第２の不純物領域以外の領域を真性または実質的に真性な領域とし、
前記複数の第１の不純物領域の間隔は、前記複数の第２の不純物領域の間隔より狭くすることを特徴とする半導体装置の作製方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30868696A JP3587636B2 (ja) | 1996-11-04 | 1996-11-04 | 半導体装置およびその作製方法 |
| US08/963,977 US6118148A (en) | 1996-11-04 | 1997-11-04 | Semiconductor device and manufacturing method thereof |
| US09/546,637 US6251733B1 (en) | 1996-11-04 | 2000-04-07 | Semiconductor device and manufacturing method thereof |
| US09/875,407 US6690075B2 (en) | 1996-11-04 | 2001-06-04 | Semiconductor device with channel having plural impurity regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30868696A JP3587636B2 (ja) | 1996-11-04 | 1996-11-04 | 半導体装置およびその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10135350A JPH10135350A (ja) | 1998-05-22 |
| JP3587636B2 true JP3587636B2 (ja) | 2004-11-10 |
Family
ID=17984073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30868696A Expired - Fee Related JP3587636B2 (ja) | 1996-11-04 | 1996-11-04 | 半導体装置およびその作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3587636B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012864A (ja) | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP4476390B2 (ja) | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP4492065B2 (ja) * | 2003-08-27 | 2010-06-30 | セイコーエプソン株式会社 | 電気光学装置およびそれを用いた電子機器 |
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