JP3580304B2

JP3580304B2 - Silicon carbide semiconductor device and method of manufacturing the same

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Publication number: JP3580304B2
Application number: JP2002298944A
Authority: JP
Inventors: 秀明田中; 星　　正勝; トロンナムチヤイクライソン; 林　　哲也; 佐一郎金子
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2002-10-11
Filing date: 2002-10-11
Publication date: 2004-10-20
Anticipated expiration: 2022-10-11
Also published as: JP2004134644A

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素の基板を用いて形成された炭化珪素半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
炭化珪素（以下、ＳｉＣと呼ぶ）は、バンドギャップが広く、また最大絶縁破壊電界がシリコンと比較して一桁も大きい。さらに、ＳｉＣの自然酸化物はＳｉＯ２であり、シリコンと同様の方法によりＳｉＣの表面上に熱酸化膜を容易に形成することができる。このため、ＳｉＣは電気自動車の高速／高電圧スイッチング素子、特に高電力ユニ／バイポーラ素子として用いた際に非常に優れた材料となることが期待されている。
【０００３】
図９はＳｉＣを用いたプレーナ型ＭＯＳＦＥＴの従来構造を示す断面図である。この種の従来構造としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。図９において、高濃度Ｎ＋型のＳｉＣ基板９０１上にＮ− 型のＳｉＣエピタキシャル層９０２が形成されている。エピタキシャル層９０２の表層部における所定領域には、Ｐ型のベース領域９０３ａ、９０３ｂ、およびＮ＋型のソース領域９０４ａ、９０４ｂが形成されている。
【０００４】
なお、Ｐ型のベース領域９０３ａ、９０３ｂの表層部は、デバイス動作時にチャネル領域９０５ａ、９０５ｂとして機能する。また、Ｎ− 型のＳｉＣエピタキシャル層９０２の上には、ゲート絶縁膜９０６を介してポリシリコンゲート９０７が配置され、ポリシリコンゲート９０７は層間絶縁膜９０９にて覆われている。Ｎ＋型のソース領域９０４ａ、９０４ｂに接するようにソース電極９１０ａ、９１０ｂが形成されているとともに、ポリシリコンゲート９０７に接するようにゲート電極９０８画形成され、Ｎ＋型のＳｉＣ基板９０１の裏面にはドレイン電極９１１が形成されている。なお、Ｐ型のベース領域９０３ａ、９０３ｂは、図示されていないところでソース電極９１０ａ、９１０ｂと同電位となるように接続されている。
【０００５】
このようなプレーナ型ＭＯＳＦＥＴの動作としては、ソース電極９１０ａ、９１０ｂが接地され、ドレイン電極９１１に正の電圧が印加された状態で、ゲート電極９０８に正の電圧が印加されると、ゲート電極９０８に対向したＰ型のベース領域９０３ａ、９０３ｂの表層部のチャネル領域９０５ａ、９０５ｂに反転型チャネルが形成され、ソース電極９１０ａ、９１０ｂからドレイン電極９１１へと電子を流すことが可能となる。
【０００６】
【特許文献１】
特開平１０−２３３５０３号公報（第５−８頁、図１）
【０００７】
【非特許文献１】
Ｖ．Ｖ．Ａｆａｎａｓｅｖ，Ｍ．Ｂａｓｓｌｅｒ，Ｇ．ＰｅｎｓｌａｎｄＭ．Ｓｃｈｕｌｚ，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．ａ１６２（１９９７）３２１．
【０００８】
【非特許文献２】
Ｖ．Ｖ．Ａｆａｎａｓｅｖ，Ａ．ＳｔｅｓｍａｎｓａｎｄＣ．Ｉ．Ｈａｒｒｉｓ，ＭａｔｅｒｉａｌｓＳｃｉｅｎｃｅＦｏｒｕｍＶｏｌｓ．２６４−２６８（１９９８）ｐｐ．８５７−８６０
【０００９】
【発明が解決しようとする課題】
図１０に示すような従来のＳｉＣプレーナ型ＭＯＳＦＥＴでは、ゲート絶縁膜９０６とチャネル領域９０５ａ、９０５ｂとの界面に多量の界面準位が存在することが知られている（例えば、非特許文献１参照）。これら界面準位の起源の一つにカーボンクラスターがあることが知られている（例えば、非特許文献２参照）。
【００１０】
通常、ゲート絶縁膜９０６は、ＳｉＣを熱酸化することにより形成される。ＳｉＣを熱酸化すると、シリコンのみならずカーボンも酸化されることになる。酸化温度にもよるが、酸化反応が進むに従い、酸化されたカーボン原子の多くはＣＯ、ＣＯ２などの形態を取り、酸化膜／ＳｉＣ界面から酸化膜中を拡散し酸化反応の系外へ排出される。しかし、一部のカーボン原子は、酸化膜／ＳｉＣ界面でクラスターを形成する。
【００１１】
このクラスターは、ｓｐ２結合したカーボン原子の集合体であり、これらが界面準位を形成する。カーボンクラスターのカーボン原子は酸化反応時にＳｉＣから供給されるため、ＳｉＣを熱酸化してゲート絶縁膜９０６を形成する限り、カーボンクラスターの発生は避けられず、酸化膜／ＳｉＣ界面との界面における界面準位の低減は困難である。このような理由から、ゲート電極９０８に電圧を印加してＰ型のベース領域９０３ａ、９０３ｂの表層部のチャネル領域９０５ａ、９０５ｂに反転型チャネルを形成しても、チャネル移動度が小さいという問題があった。
【００１２】
また、熱酸化を一切行わず、ＣＶＤ法などのデポジション法によって形成した酸化膜をゲート絶縁膜９０６に用いる試みもある。しかしながら、この場合には、形成した酸化膜の膜質が通常の熱酸化膜と比較して著しく劣るため、ゲート絶縁膜９０６の絶縁耐圧の低下を招いてしまうという問題があった。
【００１３】
そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、ゲート絶縁膜の絶縁耐圧を低下させることなく、高いチャネル移動度を有する炭化珪素半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の課題を解決する手段は、第１導電型の炭化珪素半導体基板と、前記炭化珪素半導体基板上に形成された第１導電型のドレイン領域と、前記ドレイン領域に形成された第２導電型のベース領域と、前記ベース領域に形成された第１導電型のソース領域と、前記ソース領域と前記ドレイン領域との間に形成されるチャネル領域の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート領域と、
を有する炭化珪素半導体装置において、前記ゲート絶縁膜と前記チャネル領域及び前記ドレイン領域に接する、炭化珪素とバンドギャップが異なる半導体層を有することを特徴とする。
【００１５】
【発明の効果】
本発明によれば、ゲート絶縁膜とチャネル領域と間に、炭化珪素とはバンドギャップが異なる半導体層を挟む構造を採用したので、炭化珪素を直接、熱酸化してゲート絶縁膜を形成する必要がなくなり、カーボンクラスターは発生せず、それに伴い界面準位の発生も防止できる。これにより、チャネル領域にはカーボンクラスターに起因する界面準位が存在せず、高いチャネル移動度を実現することができる。
【００１６】
【発明の実施の形態】
以下、図面を用いて本発明の実施形態を説明する。
【００１７】
図１は本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図１に示す実施形態の炭化珪素半導体装置は、ＳｉＣプレーナ型ＭＯＳＦＥＴを一例としており、高濃度Ｎ＋型ＳｉＣ基板１上にＮ− 型ＳｉＣエピタキシャル層２が形成されている。そしてＮ− 型ＳｉＣエピタキシャル層２の表層部における所定領域には、Ｐ型ベース領域３ａ、３ｂ、およびＮ＋型ソース領域４ａ、４ｂが形成されている。なお、Ｐ型ベース領域３ａ、３ｂの表層部は、デバイス動作時にチャネル領域５ａ、５ｂとして機能する。
【００１８】
また、Ｎ− 型ＳｉＣエピタキシャル層２の上には、半導体層としてＰ− 型のポリシリコン層１２が形成されている。この半導体層は、ゲート電極８に印加される電圧を制御して半導体層をチャネルとして動作させるために、炭化珪素よりもバンドギャップが小さい材料で構成され、例えばポリシリコンに代えて単結晶シリコンを用いてもよい。ポリシリコン層１２は、ＳｉＣエピタキシャル層２、ソース領域４ａ、４ｂの一部、ならびにベース領域３ａ、３ｂの表層部のチャネル領域５ａ、５ｂと対向して積層形成され、ソース領域４ａ、４ｂとＳｉＣエピタキシャル層２とを電気的に繋ぐように形成されている。ポリシリコン層１２は、その膜厚が薄く形成されている。すなわち、ゲート電極８に電圧を印加した際に、ポリシリコン層１２を介してベース領域３ａ、３ｂの表層部にもゲート電界が及び、チャネル領域５ａ、５ｂに反転型チャネルが形成される程度に膜厚が薄く形成されている。
【００１９】
ポリシリコン層１２の上面にはゲート絶縁膜６を介してポリシリコンゲート７が配置され、ポリシリコンゲート７は層間絶縁膜９にて覆われている。Ｎ＋型ソース領域４ａ、４ｂに接するようにソース電極１０ａ、１０ｂが形成されるとともに、ポリシリコンゲート７に接するようにゲート電極８が形成されている。Ｎ＋型ＳｉＣ基板１の裏面には、ドレイン電極１１が形成されている。なお、Ｐ型ベース領域３ａ、３ｂは、図示されていないところでソース電極１０ａ、１０ｂと同電位となるように接続されている。
【００２０】
このようなプレーナ型ＭＯＳＦＥＴの動作としては、ドレイン電極１１とソース電極１０ａ、１０ｂとの間に電圧が印加された状態で、ゲート電極８に正の電圧が印加されると、Ｐ− 型のポリシリコン層１２を介して、ベース領域３ａ、３ｂの表層部にも電界が及び、チャネル領域５ａ、５ｂに反転型チャネルが形成される。これにより、ソース電極１０ａ、１０ｂからドレイン電極１１へと電子が流れ、導通状態となる。一方、ゲート電極８に印加された電圧を取り去ることによって、ドレイン電極１１とソース電極１０ａ、１０ｂとの間は電気的に絶縁され、遮断状態となる。このような動作により、プレーナ型ＭＯＳＦＥＴは、スイッチング素子として機能することになる。
【００２１】
次に、図１に示す構成を製造する方法の一実施形態を、図２に示す製造工程断面図を参照して説明する。
【００２２】
図２（ａ）において、まずＮ＋型ＳｉＣ基板１を用意する。基板１の不純物濃度は、例えば１×１０^１９ｃｍ−３程度である。このＳｉＣ基板１の上面に、ＳｉＣ基板１よりも不純物濃度の低いＳｉＣエピタキシャル層２をＣＶＤ法にて堆積する。ＳｉＣエピタキシャル層２の不純物濃度及び厚さは、例えば１×１０^１６ｃｍ−３、１０μｍ程度である。
【００２３】
次に、図２（ｂ）において、ＳｉＣエピタキシャル層２の上面に、ＬＰＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク２０を形成する。その後、この酸化膜マスク２０を介してアルミニウム２１をイオン注入し、Ｐ型ベース領域３ａ、３ｂを形成する。アルミニウム２１の注入条件は、例えば加速エネルギー：１０〜３６０ｋｅＶ、総ドーズ量：２．５×１０^１３ｃｍ−２、基板温度：８００℃の多段注入である。
【００２４】
次に、図２（ｃ）において、酸化膜マスク２０を希フッ酸により除去し、再度ＳｉＣエピタキシャル層２の上面にＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク２２を形成する。その後、酸化膜マスク２２を介して燐２３をイオン注入し、ソース領域４ａ、４ｂを形成する。燐２３の注入条件は、例えば加速エネルギー：２０〜１５０ｋｅＶ、総ドーズ量：５×１０^１５ｃｍ−２、基板温度：８００℃の多段注入である。
【００２５】
次に、図２（ｄ）において、酸化膜マスク２１を希フッ酸により除去し、アルゴン雰囲気中にて１５００℃で３０分間の熱処理を行い、注入したアルミニウム、燐を活性化させる。その後、ＬＰＣＶＤ法により、ＳｉＣエピタキシャル層２の上面に半導体層としてポリシリコン層１２を形成する。ここで、ポリシリコン層１２の膜厚は、ゲート電極８に電圧を印加した際に、ＳｉＣエピタキシャル層２の表層部のチャネル領域５ａ、５ｂにゲート電界が十分に及ぶ膜厚であればよいので、例えば膜厚２０ｎｍ程度とする。その後、ＢＢｒ３の雰囲気中にてポリシリコン層１２にボロンを拡散する。ボロンの拡散条件は、例えば７００℃で２０分である。
【００２６】
次に、図２（ｅ）において、ゲート絶縁膜６としてＣＶＤ法により酸化膜を堆積し、さらにＬＰＣＶＤ法によりポリシリコンを堆積する。このポリシリコン層は先のポリシリコン層１２とは異なり、ポリシリコンゲート７として機能するものである。ここで、ゲート絶縁膜６の厚さは、例えば５０ｎｍ程度、ポリシリコン層の厚さは、例えば膜厚３５０ｎｍ程度である。その後、ＰＯＣｌ３の雰囲気中にてポリシリコン層に燐２３を拡散する。燐２３の拡散条件は、例えば９５０℃で２０分である。
【００２７】
次に、図２（ｆ）において、フォトリソグラフィと反応性イオンエッチングにより、ポリシリコン層１２、ゲート絶縁膜６となる酸化膜ならびにポリシリコンゲート７となるポリシリコン層をエッチングし、ゲート絶縁膜６ならびにポリシリコンゲート７を形成する。その後、層間絶縁膜９としてＣＶＤ法により酸化膜を堆積する。
【００２８】
最後に、図２（ｇ）において、ＳｉＣ基板１の裏面にニッケルを堆積し、アルゴンの雰囲気中で１０００℃で１分間の熱処理を行い、ドレイン電極１１を形成する。その後、フォトリソグラフィとエッチングによりコンタクトホールを開孔し、アルミニウムを堆積し、ゲート電極８、ソース電極１０ａ、１０ｂを形成する。これにより、図１に示す構成のＳｉＣプレーナ型ＭＯＳＦＥＴが完成する。
【００２９】
なお、上記第１の実施形態は、請求項１，２，４，８，９に記載された発明に対応した実施形態である。
【００３０】
このような第１の実施形態においては、ゲート絶縁膜６は半導体層であるポリシリコン層１２の上面に形成されており、ＳｉＣを直接、熱酸化してゲート絶縁膜６を形成していない。このため、前述したカーボンクラスターは発生せず、それに伴う界面準位も発生しない。チャネル領域５ａ、５ｂは、ポリシリコン層１２の直下に位置することになるが、ポリシリコン層１２の厚さが薄いため、ゲート電極８に電圧を印加した際に、ポリシリコン層１２を介してベース領域３ａ、３ｂの表層部にもゲート電界が及び、チャネル領域５ａ、５ｂに反転型チャネルが形成される。先に述べたように、このチャネル領域５ａ、５ｂには、カーボンクラスターに起因する界面準位が存在しないため、高いチャネル移動度を実現することができる。
【００３１】
また、ベース領域３ａ、３ｂに挟まれたＳｉＣエピタキシャル層２の表層部に、半導体層であるポリシリコン層１２を配置している。これにより、ソース電極１０ａ、１０ｂとドレイン電極１１間に高電圧が印加された状態、且つゲート電極８が接地電位、すなわち遮断状態では、ポリシリコン層１２とＳｉＣエピタキシャル層２とのヘテロ接合界面のポリシリコン層１２側に蓄積された電子が電界をシールドする。したがって、ゲート絶縁膜６の絶縁破壊が生じるのを防止することができる。
【００３２】
また、半導体層の構成材料として単結晶シリコンまたはポリシリコンを用いているので、拡散やイオン注入による伝導度制御やエッチングのプロセスが容易になる。
【００３３】
上記効果は、請求項１，２，４，８，９に記載された技術内容によって達成される効果に相当する。
【００３４】
なお、上記第１の実施形態では、炭化珪素半導体装置として、プレーナ型ＭＯＳＦＥＴを一例として説明したが、本願発明は、例えば図３の第２の実施形態に示すように、ＳｉＣ基板１上に形成されたベース領域３ａにソース領域４ａとドレイン領域３０が対向して形成され、ソース領域４ａとドレイン領域３０間のベース領域３ａの表層にチャネル領域３１が形成されるようなＭＯＳＦＥＴの場合にも適用可能であり、第１の実施形態と同様の効果を得ることができる。
【００３５】
また、第１の実施形態では、図１に示すように半導体層としてのポリシリコン層１２がゲート絶縁膜６の直下の全ての領域に配置されている構成になっているが、例えば、図４の第３の実施形態又は図５の第４の実施形態に示すように、半導体層としてのポリシリコン層１２がソース領域４ａ、４ｂ、チャネル領域５ａ、５ｂ、又はＳｉＣエピタキシャル層２上に部分的に所定の位置に配置された構成の場合においても、第１の実施形態と同様の効果を得ることができる。
【００３６】
なお、上記第２の実施形態は、請求項３，８，９に記載された発明に対応した実施形態であり、第３の実施形態は、請求項１，２，４，８，９に記載された発明に対応した実施形態であり、第４の実施形態は、請求項１，４，８，９に記載された発明に対応した実施形態である。
【００３７】
図６は本発明の第５の実施形態に係る炭化珪素半導体装置の構成を示す断面図である。図６に示す第５の実施形態の炭化珪素半導体装置は、ＳｉＣプレーナ型ＭＯＳＦＥＴを一例としており、高濃度Ｎ＋型のＳｉＣ基板１上にＮ− 型のＳｉＣエピタキシャル層２が形成されている。ＳｉＣエピタキシャル層２の表層部における所定領域には、Ｐ型のベース領域３ａ、３ｂ、およびＮ＋型のソース領域４ａ、４ｂが形成されている。なお、Ｐ型ベース領域３ａ、３ｂの表層部はデバイス動作時にチャネル領域５ａ、５ｂとして機能する。Ｐ型のベース領域３ａ、３ｂに挟まれたＮ− 型のＳｉＣエピタキシャル層２の表層部には、ＳｉＣエピタキシャル層２よりも不純物濃度が高いＮ＋型の高濃度ＳｉＣ層６０が形成されている。
【００３８】
Ｎ＋型の高濃度ＳｉＣ層６０及びＰ型のベース領域３ａ、３ｂの上には、半導体層としてソース領域４ａ、４ｂと同導電型のＮ− 型のポリシリコン層１２が形成されている。ポリシリコン層１２とＮ＋型のソース領域４ａ、４ｂが接する領域のポリシリコン層は、Ｎ− 型のポリシリコン層１２より不純物濃度が高いＮ＋型の高濃度ポリシリコン層６１ａ、６１ｂで形成されている。
【００３９】
この半導体層は、ゲート電極８に印加される電圧を制御して半導体層をチャネルとして動作させるために、炭化珪素よりもバンドギャップが小さい材料で構成されており、例えばポリシリコンに代えて単結晶シリコンを用いてもよい。ポリシリコン層１２、６１ａ、６１ｂは、ＳｉＣエピタキシャル層２、ソース領域４ａ、４ｂの一部、ならびにベース領域３ａ、３ｂの表層部のチャネル領域５ａ、５ｂと対向して積層形成され、ソース領域４ａ、４ｂとＳｉＣ層６０とを電気的に繋ぐように形成されている。ポリシリコン層１２、６１ａ、６１ｂは、その膜厚が薄く形成されている。すなわち、ゲート電極８に電圧を印加した際に、ポリシリコン層１２を介してベース領域３ａ、３ｂの表層部にもゲート電界が及び、チャネル領域５ａ、５ｂに反転型チャネルが形成される程度に膜厚が薄く形成されている。
【００４０】
ポリシリコン層１２及び高濃度ポリシリコン層６１ａ、６１ｂの上面には、ゲート絶縁膜６を介してポリシリコンゲート７が配置され、ポリシリコンゲート７は層間絶縁膜９にて覆われている。Ｎ＋型のソース領域４ａ、４ｂに接するように、ソース電極１０ａ、１０ｂが形成されているとともに、ポリシリコンゲート７に接するようにゲート電極８が形成されている。Ｎ＋型のＳｉＣ基板１の裏面には、ドレイン電極１１が形成されている。なお、Ｐ型のベース領域３ａ、３ｂは、図示されていないところでソース電極１０ａ、１０ｂと同電位となるように接続されている。
【００４１】
このような構成のプレーナ型ＭＯＳＦＥＴの動作としては、前述した第１の実施形態におけるプレーナ型ＭＯＳＦＥＴのスイッチング動作に加えて、ドレイン電極１１とソース電極１０ａ、１０ｂとの間に電圧が印加された状態で、ゲート電極８に正の電圧が印加された導通状態時には、ゲート絶縁膜６を介してポリシリコン層１２、ならびにポリシリコン層１２に接するＮ＋型の高濃度ＳｉＣ層６０のヘテロ接合界面までゲート電界が及ぶ。これにより、ポリシリコン層１２に接するＮ＋型の高濃度ＳｉＣ層６０に電子の蓄積層が形成され、ヘテロ接合界面のエネルギー障壁が急峻になり、エネルギー障壁中をトンネリングすることによって、ポリシリコン層１２を経由してソース電極１０ａ、１０ｂからドレイン電極１１へ電子が流れる。
【００４２】
一方、ゲート電極８に印加された電圧を取り去って遮断状態にした場合には、ポリシリコン層１２に接するＮ＋型の高濃度ＳｉＣ層６０に形成された電子の蓄積層が消失し、急峻であったエネルギー障壁は緩やかになる。これにより、導通状態時に流れていた電子は、トンネリングすることができなくなり障壁によって遮られ、遮断状態となる。このような動作により、スイッチング素子として機能する。
【００４３】
次に、上記トンネリング動作を詳細に説明する。
【００４４】
まず、ソース電極１０ａ、１０ｂを発した電子は、ソース領域４ａ、４ｂに流れ込み、Ｎ＋型の高濃度ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂの界面に到達する。Ｎ＋型の高濃度ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂの接触は、Ｎ＋型の高濃度ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂ間のヘテロ接合界面のエネルギー障壁が急峻になり、オーミック接触になっている。このため、電子はソース領域４ａ、４ｂからＮ＋型の高濃度ポリシリコン層６１ａ、６１ｂへ流れ、さらにＮ− 型のポリシリコン層１２へと流れる。その後、ポリシリコン層１２中を流れる電子は、ポリシリコン層１２と
Ｎ＋型の高濃度ＳｉＣ層６０の界面に到達する。
【００４５】
ポリシリコン層１２とＮ＋型の高濃度ＳｉＣ層６０の界面はヘテロ接合になっており、電位状態に応じて図７（ａ）〜（ｃ）に示すようなエネルギーバンド構造を呈する。
【００４６】
以下、各電位状態におけるポリシリコン層１２とＮ＋型の高濃度ＳｉＣ層６０とのヘテロ接合界面の挙動について説明する。なお、図７（ａ）〜（ｃ）に示すエネルギーバンド構造は、界面準位の影響は考慮せずに理想的な半導体へテロ接合のエネルギー準位を図示している。図７（ａ）は、ゲート電極８、ソース電極１０ａ、１０ｂ、ドレイン電極１１のいずれの電極にも電圧を印加しない状態、すなわち熱平衡状態におけるバンド構造を示している。また、図７（ｂ）は、ゲート電極８、ソース電極１０ａ、１０ｂを共に接地電位とし、かつドレイン電極１１に然るべき正電位を印加した状態のエネルギーバンド構造を示している。
【００４７】
図７（ｂ）に示すように、ヘテロ接合界面のＮ＋型の高濃度ＳｉＣ層６０には、ドレイン電極１１に印加した電圧に応じて空乏層が拡がる。それに対して、半導体層であるポリシリコン層１２側に存在する電子は、エネルギー障壁７０を越えることができず、その接合界面には電子が蓄積される。このため、高濃度ＳｉＣ層６０側に拡がる空乏層に見合う電気力線が終端し、ポリシリコン層１２側ではドレイン電界がシールドされることになる。これにより、遮断状態を維持することが可能になる。
【００４８】
次に、遮断状態から導通状態へと転じるべくゲート電極８に電圧を印加した場合には、ポリシリコン層１２が薄く形成されているため、ゲート絶縁膜６を介してポリシリコン層１２ならびにポリシリコン層１２に接するＮ＋型の高濃度ＳｉＣ層６０のヘテロ接合界面までゲート電界が及ぶ。これにより、ポリシリコン層１２に接するＮ＋型の高濃度ＳｉＣ層６０に電子の蓄積層が形成される。すなわち、ポリシリコン層１２とＮ＋型の高濃度ＳｉＣ層６０の接合界面におけるエネルギーバンド構造は、図７（ｃ）中の破線で示すバンド構造から実線で示すバンド構造に変化する。
【００４９】
図７（ｂ）中の実線で示すバンド構造は、図７（ｃ）中の破線で示す、ゲート電極８を接地電位とした場合のバンド構造に比べて、ヘテロ接合界面の両側ともポテンシャルが押し下げられる。すなわち、ヘテロ接合界面のエネルギー障壁７０は、電子の蓄積効果により急峻になるため、エネルギー障壁７０中を電子がトンネリングすることが可能となる。このことから、それまでエネルギー障壁７０によって遮断されていた電子は、Ｎ＋型の高濃度ＳｉＣ層６０に流れて導通状態となる。
【００５０】
次に、導通状態から遮断状態に移行すべく、再びゲート電極８を接地電位とすると、ポリシリコン層１２とＮ＋型の高濃度ＳｉＣ層６０のヘテロ接合界面に形成されていた電子の蓄積状態が解除され、エネルギー障壁７０中のトンネリングが止まる。そして、ポリシリコン層１２からＮ＋型の高濃度ＳｉＣ層６０への電子の流れが止まる。さらに、Ｎ＋型の高濃度ＳｉＣ層６０中にあった電子が、ＳｉＣ基板１側に流れて枯渇すると、Ｎ＋型高濃度ＳｉＣ層６０側には、ヘテロ接合部から空乏層が広がり遮断状態となる。
【００５１】
次に、図６に示す構成を製造する方法の一実施形態を、図８に示す製造工程断面図を参照して説明する。
【００５２】
図８（ａ）において、まずＮ＋型ＳｉＣ基板１を用意する。基板１の不純物濃度は例えば１×１０^１９ｃｍ−３程度である。このＳｉＣ基板１上面に、ＳｉＣ基板１よりも不純物濃度の低いＳｉＣエピタキシャル層２をＣＶＤ法にて堆積する。ＳｉＣエピタキシャル層２の不純物濃度及び厚さは、例えば、１×１０^１６ｃｍ−３、１０μｍ程度である。
【００５３】
次に、図８（ｂ）において、ＳｉＣエピタキシャル層２の上面に、ＬＰＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク８０を形成する。その後、この酸化膜マスク８０を介してアルミニウム８１をイオン注入し、Ｐ型のベース領域３ａ、３ｂを形成する。アルミニウム８１の注入条件は、例えば加速エネルギー：１０〜３６０ｋｅＶ、総ドーズ量：２．５×１０^１３ｃｍ−２、基板温度：８００℃の多段注入である。
【００５４】
次に、図８（ｃ）において、酸化膜マスク８０を希フッ酸により除去し、再度ＳｉＣエピタキシャル層２の上面にＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク８２を形成する。その後、酸化膜マスク８２を介して燐８３をイオン注入し、ソース領域４ａ、４ｂを形成する。燐８３の注入条件は、例えば加速エネルギー：２０〜１５０ｋｅＶ、総ドーズ量：５×１０^１５ｃｍ−２、基板温度：８００℃の多段注入である。
【００５５】
次に、図８（ｄ）において、酸化膜マスク８１を希フッ酸により除去し、再度ＳｉＣエピタキシャル層２の上面にＣＶＤ法により酸化膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に酸化膜マスク８４を形成する。その後、酸化膜マスク８４を介して燐８３をイオン注入し、高濃度ＳｉＣ層１３を形成する。燐８３の注入条件は、例えば加速エネルギー：５ｋｅＶ、総ドーズ量：１×１０^１５ｃｍ−２、基板温度：８００℃である。
【００５６】
次に、図８（ｅ）において、酸化膜マスク８４を希フッ酸により除去し、アルゴン雰囲気中にて１５００℃で３０分間の熱処理を行い、注入したアルミニウム８１、燐８３を活性化させる。その後、ＬＰＣＶＤ法により、ＳｉＣエピタキシャル層２の上面に、半導体層としてポリシリコン層１２を形成する。ここで、ポリシリコン層１２の膜厚はゲート電極８に電圧を印加した際に、ＳｉＣエピタキシャル層２の表層部のチャネル領域５ａ、５ｂにゲート電界が十分に及ぶ膜厚であればよいので、例えば膜厚２０ｎｍ程度とする。その後、ＰＯＣｌ３の雰囲気中にてポリシリコン層１２に燐８３を拡散する。燐８３の拡散条件は、例えば７００℃で２０分である。
【００５７】
次に、図８（ｆ）において、ポリシリコン層１２の上面にＣＶＤ法によりシリコンナイトライド膜を堆積し、フォトリソグラフィーとエッチングにより、所定の位置に拡散防止マスク８５を形成する。その後、拡散法により拡散防止マスク８５を介して燐８３をポリシリコン層１２中に導入し、Ｎ＋型の高濃度ポリシリコン層６１ａ、６１ｂを形成する。燐８３の拡散条件は、例えば９５０℃で２０分である。
【００５８】
次に、図８（ｇ）において、ゲート絶縁膜６としてＣＶＤ法により酸化膜を堆積し、さらにＬＰＣＶＤ法によりポリシリコンを堆積する。このポリシリコン層は先のポリシリコン層１２とは異なり、ポリシリコンゲート７として機能するものである。ここで、ゲート絶縁膜６の厚さは、例えば５０ｎｍ程度、ポリシリコン層の厚さは、例えば膜厚３５０ｎｍ程度である。その後、ＰＯＣｌ３の雰囲気中にてポリシリコン層に燐８３を拡散する。燐８３の拡散条件は、例えば９５０℃２０で２０分である。
【００５９】
次に、図８（ｈ）において、フォトリソグラフィと反応性イオンエッチングにより、ポリシリコン層１２、ゲート絶縁膜６となる酸化膜ならびにポリシリコンゲート７となるポリシリコン層をエッチングし、ゲート絶縁膜６ならびにポリシリコンゲート７を形成する。その後、層間絶縁膜９としてＣＶＤ法により酸化膜を堆積する。
【００６０】
最後に、図８（ｉ）において、ＳｉＣ基板１の裏面にニッケルを堆積し、アルゴンの雰囲気中で１０００℃で１分間の熱処理を行い、ドレイン電極１１を形成する。その後、フォトリソグラフィとエッチングによりコンタクトホールを開孔し、アルミニウムを堆積し、ゲート電極８、ソース電極１０ａ、１０ｂを形成する。これにより、図６に示す構成のＳｉＣプレーナ型ＭＯＳＦＥＴが完成する。
【００６１】
なお、上記第５の実施形態は、請求項１，２，４，５，６，７，８，９に記載された発明に対応した実施形態である。
【００６２】
このような第５の実施形態においては、半導体層であるポリシリコン層１２がソース領域４ａ、４ｂと同じ導電型のＮ型であるため、ソース電極１０ａ、１０ｂとドレイン電極１１間に高電圧が印加された状態で、ゲート電極８に然るべき電圧が印加されると、半導体層であるポリシリコン層１２中にも電子を流すことができる。すなわち、導通状態において反転型チャネルとは別の経路に、電子を流すことができるようになるので、オン抵抗を下げることができる。
【００６３】
また、ソース領域４ａ、４ｂが接する領域における半導体層のポリシリコン層６１ａ、６１ｂの不純物濃度を、ソース領域４ａ、４ｂが接しない領域における半導体層のポリシリコン層１２の不純物濃度と比較して高濃度にしているため、ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂ間のヘテロ接合界面のエネルギー障壁が急峻になる。このため、ソース電極１０ａ、１０ｂとドレイン電極１１間に高電圧が印加された状態で、ゲート電極８に然るべき電圧が印加された状態、すなわち導通状態において、ソース領域４ａ、４ｂからポリシリコン層６１ａ、６１ｂへと流れる電子は、ポリシリコン層６１ａ、６１ｂとソース領域４ａ、４ｂ間のヘテロ接合界面におけるエネルギー障壁７０中をトンネリングし易くなる。従って、導通状態時にポリシリコン層６１ａ、６１ｂ中を電子が流れ易くなり、オン抵抗をより下げることができる。
【００６４】
さらに、ベース領域３ａ、３ｂに挟まれたＳｉＣエピタキシャル層２の表層部には、ＳｉＣエピタキシャル層２より不純物濃度が高く、且つ同じ導電型であるＮ＋型の高濃度ＳｉＣ層６０が設けられている。これにより、ソース電極１０ａ、１０ｂとドレイン電極１１間に高電圧が印加された状態で、ゲート電極８に然るべき電圧が印加された状態、すなわち導通状態において、半導体層１２であるポリシリコン層１２を介してソース領域４ａ、４ｂからＳｉＣエピタキシャル層２へと流れる電子は、半導体層であるポリシリコン層１２とＮ＋型の高濃度ＳｉＣ層６０間のヘテロ接合界面におけるエネルギー障壁７０中をトンネリングし易くなる。従って、導通状態時に半導体層であるポリシリコン層１２を電子がさらに流れ易くなり、さらなる低オン抵抗化を図ることができる。
【００６５】
上記効果は、請求項１，２，４，５，６，７，８，９に記載された技術内容によって達成される効果に相当する。
【００６６】
なお、上記の実施例１から５のいずれにおいてもチャネル領域５ａ、５ｂ、３１が反転型チャネルの場合で説明しているが、蓄積型チャネルの場合でも、同様の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図２】本発明の第１の実施形態に係る炭化珪素半導体装置の製造方法を示す工程断面図である。
【図３】本発明の第２の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図４】本発明の第３の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図５】本発明の第４の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図６】本発明の第５の実施形態に係る炭化珪素半導体装置の構成を示す図である。
【図７】シリコン／ＳｉＣへテロ接合界面におけるエネルギーバンド構造を示す図である。
【図８】本発明の第５の実施形態に係る炭化珪素半導体装置の製造方法を示す工程断面図である。
【図９】従来の炭化珪素半導体装置の構成を示す図である。
【符号の説明】
１ＳｉＣ基板
２ＳｉＣエピタキシャル層
３ａ，３ｂベース領域
４ａ、４ｂソース領域
５ａ、５ｂ，３１チャネル領域
６ゲート絶縁膜
７ポリシリコンゲート
８ゲート電極
９層間絶縁膜
１０ａ、１０ｂソース電極
１１ドレイン電極
１２ポリシリコン層
２０，２２，８０，８２，８４酸化膜マスク
２１，８１アルミニウム
２３，８３燐
３０ドレイン領域
６０高濃度ＳｉＣ層
６１ａ，６１ｂ高濃度ポリシリコン層
７０エネルギー障壁
８５拡散防止マスク[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a silicon carbide semiconductor device formed using a silicon carbide substrate and a method for manufacturing the same.
[0002]
[Prior art]
Silicon carbide (hereinafter referred to as SiC) has a wide band gap and a maximum breakdown electric field which is one digit greater than that of silicon. Furthermore, the natural oxide of SiC is SiO2, and a thermal oxide film can be easily formed on the surface of SiC by the same method as silicon. For this reason, SiC is expected to be a very excellent material when used as a high-speed / high-voltage switching element of an electric vehicle, particularly a high-power uni / bipolar element.
[0003]
FIG. 9 is a sectional view showing a conventional structure of a planar MOSFET using SiC. As this kind of conventional structure, for example, a structure described in the following document is known (see Patent Document 1). In FIG. 9, high concentration N +An N − -type SiC epitaxial layer 902 is formed on a -type SiC substrate 901. P-type base regions 903a and 903b and N + -type source regions 904a and 904b are formed in predetermined regions in the surface layer portion of the epitaxial layer 902.
[0004]
Note that the surface portions of the P-type base regions 903a and 903b function as channel regions 905a and 905b during device operation. A polysilicon gate 907 is disposed on the N − -type SiC epitaxial layer 902 via a gate insulating film 906, and the polysilicon gate 907 is covered with an interlayer insulating film 909. Source electrodes 910a and 910b are formed so as to be in contact with N + type source regions 904a and 904b, and a gate electrode 908 is formed so as to be in contact with polysilicon gate 907. A drain is formed on the back surface of N + type SiC substrate 901. An electrode 911 is formed. Note that the P-type base regions 903a and 903b are connected so as to have the same potential as the source electrodes 910a and 910b in a place not shown.
[0005]
As an operation of such a planar type MOSFET, when a positive voltage is applied to the gate electrode 908 in a state where the source electrodes 910a and 910b are grounded and a positive voltage is applied to the drain electrode 911, An inversion channel is formed in the channel region 905a, 905b in the surface layer portion of the P-type base region 903a, 903b opposed to the, so that electrons can flow from the source electrode 910a, 910b to the drain electrode 911.
[0006]
[Patent Document 1]
JP-A-10-233503 (page 5-8, FIG. 1)
[0007]
[Non-patent document 1]
V. V. Afanasev, M .; Bassler, G .; Pensl and M.S. Schulz, Phys. Stat. Sol. a 162 (1997) 321.
[0008]
[Non-patent document 2]
V. V. Afanasev, A .; Stesmans and C.I. I. Harris, Materials Science Forum Vols. 264-268 (1998) pp. 857-860
[0009]
[Problems to be solved by the invention]
In the conventional SiC planar MOSFET as shown in FIG. 10, it is known that a large amount of interface states exist at the interface between the gate insulating film 906 and the channel regions 905a and 905b (for example, see Non-Patent Document 1). ). It is known that one of the origins of these interface states is a carbon cluster (for example, see Non-Patent Document 2).
[0010]
Usually, the gate insulating film 906 is formed by thermally oxidizing SiC. When SiC is thermally oxidized, not only silicon but also carbon is oxidized. Depending on the oxidation temperature, as the oxidation reaction proceeds, many of the oxidized carbon atoms take the form of CO, CO2, etc., diffuse through the oxide film from the oxide film / SiC interface, and are discharged out of the oxidation reaction system. You. However, some carbon atoms form clusters at the oxide film / SiC interface.
[0011]
This cluster is an aggregate of sp2-bonded carbon atoms, which form an interface state. Since carbon atoms of the carbon clusters are supplied from SiC during the oxidation reaction, generation of carbon clusters is unavoidable as long as the gate insulating film 906 is formed by thermally oxidizing SiC, and the interface at the oxide film / SiC interface is inevitable. It is difficult to reduce the level. For such a reason, even when a voltage is applied to the gate electrode 908 to form an inversion channel in the channel regions 905a and 905b in the surface portion of the P-type base regions 903a and 903b, the channel mobility is small. there were.
[0012]
There is also an attempt to use an oxide film formed by a deposition method such as a CVD method as the gate insulating film 906 without performing any thermal oxidation. However, in this case, the quality of the formed oxide film is remarkably inferior to that of a normal thermal oxide film, so that there is a problem that the withstand voltage of the gate insulating film 906 is reduced.
[0013]
Therefore, the present invention has been made in view of the above, and an object of the present invention is to provide a silicon carbide semiconductor device having high channel mobility and a method of manufacturing the same without reducing the withstand voltage of the gate insulating film. To provide.
[0014]
[Means for Solving the Problems]
Means for solving the problems of the present invention include: a first conductivity type silicon carbide semiconductor substrate; a first conductivity type drain region formed on the silicon carbide semiconductor substrate;A second conductivity type base region formed in the drain region, a first conductivity type source region formed in the base region,A gate insulating film formed on a channel region formed between the source region and the drain region, and a gate region formed on the gate insulating film;
In the silicon carbide semiconductor device having, the gate insulating film and the channel regionAnd in contact with the drain regionAnd a semiconductor layer having a band gap different from that of silicon carbide.
[0015]
【The invention's effect】
According to the present invention, a structure is employed in which a semiconductor layer having a band gap different from that of silicon carbide is interposed between a gate insulating film and a channel region. Therefore, it is necessary to directly thermally oxidize silicon carbide to form a gate insulating film. Disappears, no carbon clusters are generated, and accordingly, the generation of interface states can be prevented. Accordingly, there is no interface state due to the carbon cluster in the channel region, and high channel mobility can be realized.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0017]
FIG. 1 is a sectional view showing a configuration of the silicon carbide semiconductor device according to the first embodiment of the present invention. The silicon carbide semiconductor device of the embodiment shown in FIG. 1 exemplifies a SiC planar MOSFET, in which an N− type SiC epitaxial layer 2 is formed on a high concentration N + type SiC substrate 1. P-type base regions 3a and 3b and N + -type source regions 4a and 4b are formed in predetermined regions in the surface portion of the N- type SiC epitaxial layer 2. The surface portions of the P-type base regions 3a and 3b function as channel regions 5a and 5b during device operation.
[0018]
On the N − type SiC epitaxial layer 2, a P − type polysilicon layer 12 is formed as a semiconductor layer. This semiconductor layer is made of a material having a smaller band gap than silicon carbide in order to control the voltage applied to the gate electrode 8 and operate the semiconductor layer as a channel. For example, single-crystal silicon is used instead of polysilicon. May be used. The polysilicon layer 12 is formed so as to face the SiC epitaxial layer 2, a part of the source regions 4a and 4b, and the channel regions 5a and 5b on the surface of the base regions 3a and 3b. It is formed so as to be electrically connected to the epitaxial layer 2. The polysilicon layer 12 is formed to have a small thickness. That is, when a voltage is applied to the gate electrode 8, a gate electric field is also applied to the surface layers of the base regions 3a and 3b via the polysilicon layer 12, and an inversion channel is formed in the channel regions 5a and 5b. The thickness is formed thin.
[0019]
A polysilicon gate 7 is arranged on the upper surface of the polysilicon layer 12 with a gate insulating film 6 interposed therebetween, and the polysilicon gate 7 is covered with an interlayer insulating film 9. Source electrodes 10a and 10b are formed so as to be in contact with N + type source regions 4a and 4b, and gate electrode 8 is formed so as to be in contact with polysilicon gate 7. On the back surface of the N + type SiC substrate 1, a drain electrode 11 is formed. The P-type base regions 3a and 3b are connected so as to have the same potential as the source electrodes 10a and 10b at a location not shown.
[0020]
The operation of such a planar MOSFET is as follows. When a positive voltage is applied to the gate electrode 8 in a state where a voltage is applied between the drain electrode 11 and the source electrodes 10a and 10b, An electric field is also applied to the surface layers of the base regions 3a and 3b via the silicon layer 12, and inversion channels are formed in the channel regions 5a and 5b. As a result, electrons flow from the source electrodes 10a and 10b to the drain electrode 11 to be in a conductive state. On the other hand, when the voltage applied to the gate electrode 8 is removed, the drain electrode 11 and the source electrodes 10a and 10b are electrically insulated from each other and are cut off. By such an operation, the planar MOSFET functions as a switching element.
[0021]
Next, an embodiment of a method of manufacturing the configuration shown in FIG. 1 will be described with reference to a manufacturing process sectional view shown in FIG.
[0022]
In FIG. 2A, first, an N + type SiC substrate 1 is prepared. The impurity concentration of the substrate 1 is, for example, 1 × 10¹⁹cm-3. An SiC epitaxial layer 2 having a lower impurity concentration than the SiC substrate 1 is deposited on the upper surface of the SiC substrate 1 by a CVD method. The impurity concentration and the thickness of the SiC epitaxial layer 2 are, for example, 1 × 10¹⁶cm-3, about 10 [mu] m.
[0023]
Next, in FIG. 2B, an oxide film is deposited on the upper surface of the SiC epitaxial layer 2 by LPCVD, and an oxide film mask 20 is formed at a predetermined position by photolithography and etching. Thereafter, aluminum 21 is ion-implanted through the oxide film mask 20 to form P-type base regions 3a and 3b. The implantation conditions of the aluminum 21 are, for example, acceleration energy: 10 to 360 keV, total dose: 2.5 × 10^Thirteencm-2, substrate temperature: multi-stage implantation at 800 ° C.
[0024]
Next, in FIG. 2C, the oxide film mask 20 is removed by dilute hydrofluoric acid, an oxide film is deposited again on the upper surface of the SiC epitaxial layer 2 by the CVD method, and oxidized at a predetermined position by photolithography and etching. A film mask 22 is formed. After that, phosphorus 23 is ion-implanted through the oxide film mask 22 to form the source regions 4a and 4b. The conditions for implanting phosphorus 23 are, for example, acceleration energy: 20 to 150 keV, total dose: 5 × 10 5^Fifteencm-2, substrate temperature: multi-stage implantation at 800 ° C.
[0025]
Next, in FIG. 2D, the oxide film mask 21 is removed with diluted hydrofluoric acid, and heat treatment is performed at 1500 ° C. for 30 minutes in an argon atmosphere to activate the implanted aluminum and phosphorus. Thereafter, a polysilicon layer 12 is formed as a semiconductor layer on the upper surface of the SiC epitaxial layer 2 by LPCVD. Here, the thickness of the polysilicon layer 12 may be a thickness that allows a gate electric field to sufficiently reach the channel regions 5a and 5b in the surface layer portion of the SiC epitaxial layer 2 when a voltage is applied to the gate electrode 8. For example, the film thickness is about 20 nm. After that, boron is diffused into the polysilicon layer 12 in an atmosphere of BBr3. Boron diffusion conditions are, for example, 700 ° C. for 20 minutes.
[0026]
Next, in FIG. 2E, an oxide film is deposited as a gate insulating film 6 by a CVD method, and polysilicon is deposited by an LPCVD method. This polysilicon layer is different from the previous polysilicon layer 12 and functions as the polysilicon gate 7. Here, the thickness of the gate insulating film 6 is, for example, about 50 nm, and the thickness of the polysilicon layer is, for example, about 350 nm. Thereafter, phosphorus 23 is diffused into the polysilicon layer in a POCl3 atmosphere. The diffusion condition of the phosphorus 23 is, for example, 950 ° C. for 20 minutes.
[0027]
Next, in FIG. 2F, the polysilicon layer 12, the oxide film serving as the gate insulating film 6, and the polysilicon layer serving as the polysilicon gate 7 are etched by photolithography and reactive ion etching. And a polysilicon gate 7 is formed. Thereafter, an oxide film is deposited as an interlayer insulating film 9 by a CVD method.
[0028]
Finally, figure2In (g), nickel is deposited on the back surface of the SiC substrate 1, and heat treatment is performed at 1000 ° C. for 1 minute in an atmosphere of argon to form a drain electrode 11. Thereafter, a contact hole is opened by photolithography and etching, aluminum is deposited, and a gate electrode 8 and source electrodes 10a and 10b are formed. Thus, the SiC planar MOSFET having the configuration shown in FIG. 1 is completed.
[0029]
The first embodiment is described in claims 1, 2, and 3.4,8,9This is an embodiment corresponding to the invention described in FIG.
[0030]
In the first embodiment, the gate insulating film 6 is formed on the upper surface of the polysilicon layer 12 which is a semiconductor layer, and the gate insulating film 6 is not formed by directly thermally oxidizing SiC. For this reason, the above-mentioned carbon cluster does not occur, and the associated interface state does not occur. The channel regions 5 a and 5 b are located immediately below the polysilicon layer 12. However, since the thickness of the polysilicon layer 12 is small, when a voltage is applied to the gate electrode 8, the channel regions 5 a and 5 b A gate electric field is also applied to the surface layers of the base regions 3a and 3b, and inversion channels are formed in the channel regions 5a and 5b. As described above, in the channel regions 5a and 5b, since there is no interface state caused by the carbon cluster, high channel mobility can be realized.
[0031]
Further, a polysilicon layer 12, which is a semiconductor layer, is disposed on the surface of the SiC epitaxial layer 2 sandwiched between the base regions 3a, 3b. Thus, in a state where a high voltage is applied between the source electrodes 10a and 10b and the drain electrode 11 and the gate electrode 8 is at the ground potential, that is, in a cutoff state, the hetero junction interface between the polysilicon layer 12 and the SiC epitaxial layer 2 is formed. The electrons accumulated on the polysilicon layer 12 shield the electric field. Therefore, it is possible to prevent the dielectric breakdown of the gate insulating film 6 from occurring.
[0032]
Further, since single crystal silicon or polysilicon is used as a constituent material of the semiconductor layer, conductivity control by diffusion or ion implantation and an etching process are facilitated.
[0033]
The above effects are achieved in claims 1, 2, and4,8,9This corresponds to the effect achieved by the technical contents described in.
[0034]
In the first embodiment, a planar MOSFET has been described as an example of a silicon carbide semiconductor device. However, the present invention is, for example, formed on a SiC substrate 1 as shown in a second embodiment in FIG. The present invention is also applicable to a MOSFET in which a source region 4a and a drain region 30 are formed opposite to each other in a base region 3a, and a channel region 31 is formed in a surface layer of the base region 3a between the source region 4a and the drain region 30. It is possible, and the same effect as in the first embodiment can be obtained.
[0035]
Further, in the first embodiment, as shown in FIG. 1, the polysilicon layer 12 as a semiconductor layer is arranged in all regions immediately below the gate insulating film 6. For example, FIG. As shown in the third embodiment or the fourth embodiment of FIG. 5, the polysilicon layer 12 as a semiconductor layer is partially formed on the source region 4a, 4b, the channel region 5a, 5b, or the SiC epitaxial layer 2. In the case of the configuration arranged at a predetermined position, the same effect as in the first embodiment can be obtained.
[0036]
The second embodiment is described in the claims.3,8,9The third embodiment is an embodiment corresponding to the invention described in claims 1, 2, and 3.4,8,9The fourth embodiment is an embodiment corresponding to the invention described in claim 1.4,8,9This is an embodiment corresponding to the invention described in FIG.
[0037]
FIG. 6 is a sectional view showing a configuration of a silicon carbide semiconductor device according to a fifth embodiment of the present invention. The silicon carbide semiconductor device of the fifth embodiment shown in FIG. 6 exemplifies a SiC planar MOSFET, and has an N− type SiC epitaxial layer 2 formed on a high concentration N + type SiC substrate 1. P-type base regions 3a and 3b and N + -type source regions 4a and 4b are formed in predetermined regions in the surface layer portion of SiC epitaxial layer 2. The surface portions of the P-type base regions 3a and 3b function as channel regions 5a and 5b during device operation. An N + -type high-concentration SiC layer 60 having an impurity concentration higher than that of the SiC epitaxial layer 2 is formed on the surface of the N − -type SiC epitaxial layer 2 sandwiched between the P-type base regions 3 a and 3 b.
[0038]
On the N + type high concentration SiC layer 60 and the P type base regions 3a and 3b, an N− type polysilicon layer 12 of the same conductivity type as the source regions 4a and 4b is formed as a semiconductor layer. The polysilicon layer in a region where the polysilicon layer 12 and the N + type source regions 4a and 4b are in contact is formed of N + type high concentration polysilicon layers 61a and 61b having a higher impurity concentration than the N− type polysilicon layer 12. I have.
[0039]
This semiconductor layer is made of a material having a smaller band gap than silicon carbide in order to control the voltage applied to the gate electrode 8 and operate the semiconductor layer as a channel. Silicon may be used. The polysilicon layers 12, 61a, and 61b are formed so as to face the SiC epitaxial layer 2, a part of the source regions 4a and 4b, and the channel regions 5a and 5b in the surface portion of the base regions 3a and 3b. , 4b and the SiC layer 60 are electrically connected. The polysilicon layers 12, 61a, and 61b are formed to be thin. That is, when a voltage is applied to the gate electrode 8, a gate electric field is also applied to the surface layers of the base regions 3a and 3b via the polysilicon layer 12, and an inversion channel is formed in the channel regions 5a and 5b. The thickness is formed thin.
[0040]
On the upper surfaces of the polysilicon layer 12 and the high-concentration polysilicon layers 61a and 61b, a polysilicon gate 7 is disposed via a gate insulating film 6, and the polysilicon gate 7 is covered with an interlayer insulating film 9. Source electrodes 10a and 10b are formed so as to be in contact with the N + type source regions 4a and 4b, and a gate electrode 8 is formed so as to be in contact with the polysilicon gate 7. On the back surface of the N + type SiC substrate 1, a drain electrode 11 is formed. The P-type base regions 3a and 3b are connected so as to have the same potential as the source electrodes 10a and 10b at a location not shown.
[0041]
The operation of the planar MOSFET having such a configuration includes a state in which a voltage is applied between the drain electrode 11 and the source electrodes 10a and 10b in addition to the switching operation of the planar MOSFET in the above-described first embodiment. In a conductive state in which a positive voltage is applied to the gate electrode 8, the gate reaches the heterojunction interface of the polysilicon layer 12 and the N + -type high-concentration SiC layer 60 in contact with the polysilicon layer 12 via the gate insulating film 6. Electric field spreads. As a result, an electron accumulation layer is formed in the N + -type high-concentration SiC layer 60 in contact with the polysilicon layer 12, the energy barrier at the heterojunction interface becomes steep, and tunneling in the energy barrier results in the polysilicon layer 12. The electrons flow from the source electrodes 10a and 10b to the drain electrode 11 via.
[0042]
On the other hand, when the voltage applied to the gate electrode 8 is removed and the gate electrode 8 is cut off, the electron accumulation layer formed on the N + -type high-concentration SiC layer 60 in contact with the polysilicon layer 12 disappears and becomes steep. Energy barriers are relaxed. As a result, the electrons flowing during the conduction state cannot be tunneled, and are blocked by the barrier, so that the electrons are cut off. With such an operation, it functions as a switching element.
[0043]
Next, the tunneling operation will be described in detail.
[0044]
First, the electrons emitted from the source electrodes 10a and 10b flow into the source regions 4a and 4b, and reach the interface between the N + type high-concentration polysilicon layers 61a and 61b and the source regions 4a and 4b. The contact between the N + type high-concentration polysilicon layers 61a and 61b and the source regions 4a and 4b makes the energy barrier at the heterojunction interface between the N + type high-concentration polysilicon layers 61a and 61b and the source regions 4a and 4b sharp. , Ohmic contact. Therefore, electrons flow from the source regions 4a and 4b to the N + type high concentration polysilicon layers 61a and 61b, and further flow to the N− type polysilicon layer 12. After that, electrons flowing in the polysilicon layer 12
It reaches the interface of the N + type high concentration SiC layer 60.
[0045]
The interface between the polysilicon layer 12 and the N + -type high-concentration SiC layer 60 is a heterojunction, and exhibits an energy band structure as shown in FIGS. 7A to 7C according to the potential state.
[0046]
Hereinafter, the behavior of the heterojunction interface between the polysilicon layer 12 and the N + type high concentration SiC layer 60 in each potential state will be described. The energy band structures shown in FIGS. 7A to 7C illustrate the energy levels of an ideal semiconductor heterojunction without considering the influence of interface levels. FIG. 7A shows a band structure in a state where no voltage is applied to any of the gate electrode 8, the source electrodes 10a and 10b, and the drain electrode 11, that is, a thermal equilibrium state. FIG. 7B shows an energy band structure in a state where both the gate electrode 8 and the source electrodes 10a and 10b are set to the ground potential, and an appropriate positive potential is applied to the drain electrode 11.
[0047]
As shown in FIG. 7B, a depletion layer expands in the N + type high concentration SiC layer 60 at the heterojunction interface according to the voltage applied to the drain electrode 11. On the other hand, electrons existing on the side of the polysilicon layer 12, which is a semiconductor layer, cannot cross the energy barrier 70, and electrons are accumulated at the junction interface. Therefore, the lines of electric force corresponding to the depletion layer extending toward the high-concentration SiC layer 60 are terminated, and the drain electric field is shielded on the polysilicon layer 12 side. This makes it possible to maintain the cutoff state.
[0048]
Next, when a voltage is applied to the gate electrode 8 to change from the cutoff state to the conduction state, since the polysilicon layer 12 is formed thin, the polysilicon layer 12 and the polysilicon The gate electric field reaches the heterojunction interface of the N + type high concentration SiC layer 60 in contact with the layer 12. Thereby, an electron accumulation layer is formed in the N + type high concentration SiC layer 60 in contact with the polysilicon layer 12. That is, the energy band structure at the bonding interface between the polysilicon layer 12 and the N + -type high-concentration SiC layer 60 changes from the band structure indicated by the dashed line in FIG. 7C to the band structure indicated by the solid line.
[0049]
The band structure indicated by the solid line in FIG. 7B has a potential lower on both sides of the heterojunction interface than the band structure indicated by the broken line in FIG. 7C when the gate electrode 8 is set to the ground potential. Can be That is, the energy barrier 70 at the heterojunction interface becomes steep due to the electron accumulation effect, so that electrons can tunnel through the energy barrier 70. For this reason, the electrons that have been blocked by the energy barrier 70 flow into the N + -type high-concentration SiC layer 60 and become conductive.
[0050]
Next, when the gate electrode 8 is set to the ground potential again in order to shift from the conductive state to the cutoff state, the accumulation state of electrons formed at the heterojunction interface between the polysilicon layer 12 and the N + type high concentration SiC layer 60 is changed. It is released and tunneling in the energy barrier 70 stops. Then, the flow of electrons from the polysilicon layer 12 to the N + type high concentration SiC layer 60 stops. Furthermore, when the electrons in the N + type high concentration SiC layer 60 flow to the SiC substrate 1 side and are depleted, a depletion layer spreads from the heterojunction to the N + type high concentration SiC layer 60 and becomes cut off. .
[0051]
Next, an embodiment of a method of manufacturing the configuration shown in FIG. 6 will be described with reference to a manufacturing process sectional view shown in FIG.
[0052]
In FIG. 8A, first, an N + type SiC substrate 1 is prepared. The impurity concentration of the substrate 1 is, for example, 1 × 10¹⁹cm-3. An SiC epitaxial layer 2 having a lower impurity concentration than the SiC substrate 1 is deposited on the upper surface of the SiC substrate 1 by a CVD method. The impurity concentration and the thickness of the SiC epitaxial layer 2 are, for example, 1 × 10¹⁶cm-3, about 10 [mu] m.
[0053]
Next, in FIG. 8B, an oxide film is deposited on the upper surface of the SiC epitaxial layer 2 by LPCVD, and an oxide film mask 80 is formed at a predetermined position by photolithography and etching. Thereafter, aluminum 81 is ion-implanted through the oxide film mask 80 to form P-type base regions 3a and 3b. The conditions for implantation of aluminum 81 are, for example, acceleration energy: 10 to 360 keV, total dose: 2.5 × 10^Thirteencm-2, substrate temperature: multi-stage implantation at 800 ° C.
[0054]
Next, in FIG. 8C, the oxide film mask 80 is removed with dilute hydrofluoric acid, an oxide film is deposited again on the upper surface of the SiC epitaxial layer 2 by the CVD method, and the oxide film is oxidized at a predetermined position by photolithography and etching. A film mask 82 is formed. Thereafter, phosphorus 83 is ion-implanted through the oxide film mask 82 to form the source regions 4a and 4b. The conditions for implanting phosphorus 83 are, for example, acceleration energy: 20 to 150 keV, total dose: 5 × 10 5^Fifteencm-2, substrate temperature: multi-stage implantation at 800 ° C.
[0055]
Next, in FIG. 8D, the oxide film mask 81 is removed with dilute hydrofluoric acid, an oxide film is deposited again on the upper surface of the SiC epitaxial layer 2 by the CVD method, and the oxide film is oxidized at a predetermined position by photolithography and etching. A film mask 84 is formed. After that, phosphorus 83 is ion-implanted through the oxide film mask 84 to form the high concentration SiC layer 13. The conditions for implanting phosphorus 83 are, for example, acceleration energy: 5 keV, total dose: 1 × 10^Fifteencm−2, substrate temperature: 800 ° C.
[0056]
Next, in FIG. 8E, the oxide film mask 84 is removed with dilute hydrofluoric acid, and a heat treatment is performed at 1500 ° C. for 30 minutes in an argon atmosphere to activate the implanted aluminum 81 and phosphorus 83. Thereafter, a polysilicon layer 12 is formed as a semiconductor layer on the upper surface of the SiC epitaxial layer 2 by LPCVD. Here, the thickness of the polysilicon layer 12 may be any thickness that allows a gate electric field to sufficiently reach the channel regions 5a and 5b in the surface portion of the SiC epitaxial layer 2 when a voltage is applied to the gate electrode 8. For example, the thickness is about 20 nm. After that, phosphorus 83 is diffused into the polysilicon layer 12 in an atmosphere of POCl 3. The diffusion condition of the phosphorus 83 is, for example, 700 ° C. for 20 minutes.
[0057]
Next, in FIG. 8F, a silicon nitride film is deposited on the upper surface of the polysilicon layer 12 by a CVD method, and a diffusion prevention mask 85 is formed at a predetermined position by photolithography and etching. Thereafter, phosphorus 83 is introduced into the polysilicon layer 12 via a diffusion prevention mask 85 by a diffusion method to form N + type high concentration polysilicon layers 61a and 61b. The diffusion condition of the phosphorus 83 is, for example, 950 ° C. for 20 minutes.
[0058]
Next, in FIG. 8G, an oxide film is deposited as a gate insulating film 6 by a CVD method, and polysilicon is deposited by an LPCVD method. This polysilicon layer is different from the previous polysilicon layer 12 and functions as the polysilicon gate 7. Here, the thickness of the gate insulating film 6 is, for example, about 50 nm, and the thickness of the polysilicon layer is, for example, about 350 nm. Thereafter, phosphorus 83 is diffused into the polysilicon layer in a POCl3 atmosphere. The diffusion condition of the phosphorus 83 is, for example, 950 ° C. and 20 for 20 minutes.
[0059]
8H, the polysilicon layer 12, the oxide film serving as the gate insulating film 6 and the polysilicon layer serving as the polysilicon gate 7 are etched by photolithography and reactive ion etching. And a polysilicon gate 7 is formed. Thereafter, an oxide film is deposited as an interlayer insulating film 9 by a CVD method.
[0060]
Finally, in FIG. 8I, nickel is deposited on the back surface of the SiC substrate 1 and heat treatment is performed at 1000 ° C. for 1 minute in an atmosphere of argon to form a drain electrode 11. Thereafter, a contact hole is opened by photolithography and etching, aluminum is deposited, and a gate electrode 8 and source electrodes 10a and 10b are formed. Thus, the SiC planar MOSFET having the configuration shown in FIG. 6 is completed.
[0061]
The fifth embodiment is described in the claims.1,2,4,5,6,7,8,9This is an embodiment corresponding to the invention described in FIG.
[0062]
In the fifth embodiment, since the polysilicon layer 12 which is a semiconductor layer is of the same conductivity type as the source regions 4a and 4b, the high voltage is applied between the source electrodes 10a and 10b and the drain electrode 11. When an appropriate voltage is applied to the gate electrode 8 in the applied state, electrons can flow into the polysilicon layer 12 which is a semiconductor layer. That is, electrons can flow in a path different from the inversion channel in the conductive state, so that the on-resistance can be reduced.
[0063]
Further, the impurity concentration of the polysilicon layers 61a and 61b of the semiconductor layer in the region where the source regions 4a and 4b are in contact is higher than the impurity concentration of the polysilicon layer 12 of the semiconductor layer in the region where the source regions 4a and 4b are not in contact. Due to the concentration, the energy barrier at the heterojunction interface between the polysilicon layers 61a and 61b and the source regions 4a and 4b becomes steep. Therefore, when a high voltage is applied between the source electrodes 10a and 10b and the drain electrode 11 and a proper voltage is applied to the gate electrode 8, that is, in a conductive state, the polysilicon layer 61a is removed from the source regions 4a and 4b. , 61b easily tunnel through the energy barrier 70 at the heterojunction interface between the polysilicon layers 61a, 61b and the source regions 4a, 4b. Therefore, electrons easily flow in the polysilicon layers 61a and 61b during the conductive state, and the on-resistance can be further reduced.
[0064]
Further, an N + type high concentration SiC layer 60 having an impurity concentration higher than that of the SiC epitaxial layer 2 and having the same conductivity type is provided on a surface portion of the SiC epitaxial layer 2 sandwiched between the base regions 3a and 3b. . Thus, when a high voltage is applied between the source electrodes 10a and 10b and the drain electrode 11 and a proper voltage is applied to the gate electrode 8, that is, in a conductive state, the polysilicon layer 12, which is the semiconductor layer 12, is removed. Electrons flowing from the source regions 4a and 4b to the SiC epitaxial layer 2 via the source region 4a and 4b easily tunnel through the energy barrier 70 at the heterojunction interface between the polysilicon layer 12 as the semiconductor layer and the N + type high concentration SiC layer 60. . Therefore, electrons can flow more easily through the polysilicon layer 12 which is a semiconductor layer in the conductive state, and the on-resistance can be further reduced.
[0065]
The above effect is claimed1,2,4,5,6,7,8,9This corresponds to the effect achieved by the technical contents described in.
[0066]
In each of the first to fifth embodiments, the case where the channel regions 5a, 5b, and 31 are inversion-type channels has been described. However, similar effects can be obtained in the case of accumulation-type channels.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of a silicon carbide semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a process sectional view illustrating the method for manufacturing the silicon carbide semiconductor device according to the first embodiment of the present invention.
FIG. 3 is a diagram showing a configuration of a silicon carbide semiconductor device according to a second embodiment of the present invention.
FIG. 4 is a diagram showing a configuration of a silicon carbide semiconductor device according to a third embodiment of the present invention.
FIG. 5 is a diagram showing a configuration of a silicon carbide semiconductor device according to a fourth embodiment of the present invention.
FIG. 6 is a diagram showing a configuration of a silicon carbide semiconductor device according to a fifth embodiment of the present invention.
FIG. 7 is a diagram showing an energy band structure at a silicon / SiC heterojunction interface.
FIG. 8 is a process sectional view illustrating the method for manufacturing the silicon carbide semiconductor device according to the fifth embodiment of the present invention.
FIG. 9 is a diagram showing a configuration of a conventional silicon carbide semiconductor device.
[Explanation of symbols]
1 SiC substrate
2 SiC epitaxial layer
3a, 3b Base area
4a, 4b source area
5a, 5b, 31 channel area
6 Gate insulating film
7 polysilicon gate
8 Gate electrode
9 Interlayer insulation film
10a, 10b Source electrode
11 Drain electrode
12 polysilicon layer
20, 22, 80, 82, 84 Oxide film mask
21,81 aluminum
23,83 phosphorus
30 Drain region
60 High concentration SiC layer
61a, 61b High concentration polysilicon layer
70 Energy Barrier
85 Diffusion prevention mask

Claims

A first conductivity type silicon carbide semiconductor substrate;
A first conductivity type drain region formed on the silicon carbide semiconductor substrate;
A second conductivity type base region formed in the drain region;
A first conductivity type source region formed in the base region;
A gate insulating film formed on a channel region formed between the source region and the drain region;
A gate region formed on the gate insulating film;
In a silicon carbide semiconductor device having
A silicon carbide semiconductor device having a semiconductor layer which is in contact with the gate insulating film and the channel region and the drain region and has a band gap different from that of silicon carbide.

A first conductivity type silicon carbide epitaxial layer formed on the first main surface side of the first conductivity type silicon carbide semiconductor substrate;
A pair of second conductivity type base regions formed apart from each other on a surface portion of the silicon carbide epitaxial layer;
A pair of first conductivity type source regions formed shallower than a depth of the base region in a surface layer portion of each of the base regions;
A gate insulating film formed on the channel region so that a channel region is formed in the base region between the source region and the silicon carbide epitaxial layer;
A gate region formed on the gate insulating film;
A silicon carbide semiconductor device having a drain electrode formed on a second main surface side of the silicon carbide semiconductor substrate;
Forming a semiconductor layer having a different band gap from silicon carbide between the gate insulating film and the channel region over the channel region;
The silicon carbide semiconductor device, wherein the semiconductor layer is formed so as to be in contact with a surface portion of the base region and to connect the source region and the silicon carbide epitaxial layer.

A second conductivity type base region formed on a first conductivity type silicon carbide semiconductor substrate;
A first conductivity type source region formed in a surface portion of the base region;
A first conductivity type drain region formed at a surface layer of the base region at a predetermined distance from the source region;
A gate insulating film formed on the channel region so that a channel region is formed in the base region between the source region and the drain region;
A silicon carbide semiconductor device having a gate region formed on the gate insulating film;
Forming a semiconductor layer having a different band gap from silicon carbide between the gate insulating film and the channel region over the channel region;
The silicon carbide semiconductor device, wherein the semiconductor layer is formed so as to be in contact with a surface portion of the base region and to connect the source region and the drain region.

3. The silicon carbide semiconductor device according to claim 2, wherein said semiconductor layer is arranged on a surface layer of said silicon carbide epitaxial layer adjacent to said base region.

5. A silicon carbide layer of a first conductivity type having a higher impurity concentration than the silicon carbide epitaxial layer is provided in a surface portion of the silicon carbide epitaxial layer adjacent to the base region. 6. Silicon carbide semiconductor device.

The impurity concentration of the semiconductor layer in a region where the semiconductor layer is in contact with the source region is higher than an impurity concentration of the semiconductor layer in a region where the semiconductor layer is not in contact with the source region. 6. The silicon carbide semiconductor device according to any one of 1, 2, 4, and 5.

7. The silicon carbide semiconductor device according to claim 1, wherein the semiconductor layer has the same conductivity type as the source region. 8.

The silicon carbide semiconductor device according to any one of claims 1, 2, 3, 4, 5, 6, and 7, wherein the semiconductor layer is made of single crystal silicon or polysilicon.

Manufacturing of a silicon carbide semiconductor device in which a source region and a drain region are formed on a silicon carbide semiconductor substrate, and a gate region is formed via a gate insulating film on a channel region formed between the source region and the drain region In the method,
Forming a semiconductor layer having a band gap different from that of silicon carbide between the channel region and the gate insulating film.