JP4736386B2 - Manufacturing method of semiconductor device - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device.

本発明の背景となる従来技術として、本出願人が出願した下記特許文献１がある。
この従来技術では、Ｎ＋型炭化珪素基板上にＮ−型炭化珪素エピタキシャル領域が形成された半導体基体の一主面に、Ｎ−型多結晶シリコン領域とＮ＋型多結晶シリコン領域とが接するように形成されており、エピタキシャル領域とＮ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とはヘテロ接合をしている。また、エピタキシャル領域とＮ＋型多結晶シリコン領域との接合部に隣接して、ゲート絶縁膜を介してゲート電極が形成されている。Ｎ−型多結晶シリコン領域はソース電極に接続され、Ｎ＋型炭化珪素基板の裏面にはドレイン電極が形成されている。
上記のような構成の従来技術の半導体装置は、ソース電極を接地し、ドレイン電極に所定の正の電位を印加した状態で、ゲート電極の電位を制御することで、スイッチとして機能する。つまり、ゲート電極を接地した状態では、Ｎ−型多結晶シリコン領域並びにＮ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合には逆バイアスが印加され、ドレイン電極とソース電極との間に電流は流れない。しかし、ゲート電極に所定の正電圧が印加された状態では、Ｎ＋型多結晶シリコン領域とエピタキシャル領域とのヘテロ接合界面にゲート電界が作用し、ゲート酸化膜界面のヘテロ接合面がなすエネルギー障壁の厚さが薄くなるため、ドレイン電極とソース電極との間に電流が流れる。この従来技術においては、電流の遮断・導通の制御チャネルとしてヘテロ接合部を用いるため、チャネル長がヘテロ障壁の厚み程度で機能することから、低抵抗の導通特性が得られる。 As a prior art as the background of the present invention, there is the following Patent Document 1 filed by the present applicant.
In this prior art, an N − type polycrystalline silicon region and an N + type polycrystalline silicon region are in contact with one main surface of a semiconductor substrate in which an N − type silicon carbide epitaxial region is formed on an N + type silicon carbide substrate. The epitaxial region, the N − type polycrystalline silicon region, and the N + type polycrystalline silicon region form a heterojunction. A gate electrode is formed via a gate insulating film adjacent to the junction between the epitaxial region and the N + type polycrystalline silicon region. The N − type polycrystalline silicon region is connected to the source electrode, and a drain electrode is formed on the back surface of the N + type silicon carbide substrate.
The conventional semiconductor device having the above-described configuration functions as a switch by controlling the potential of the gate electrode in a state where the source electrode is grounded and a predetermined positive potential is applied to the drain electrode. That is, in the state where the gate electrode is grounded, a reverse bias is applied to the heterojunction between the N − type polycrystalline silicon region and the N + type polycrystalline silicon region and the epitaxial region, and a current flows between the drain electrode and the source electrode. Does not flow. However, when a predetermined positive voltage is applied to the gate electrode, a gate electric field acts on the heterojunction interface between the N + type polycrystalline silicon region and the epitaxial region, and an energy barrier formed by the heterojunction surface at the gate oxide film interface. Therefore, a current flows between the drain electrode and the source electrode. In this prior art, since the heterojunction is used as a current cutoff / conduction control channel, the channel length functions at the thickness of the heterobarrier, so that low resistance conduction characteristics can be obtained.

特開２００３−３１８３９８号公報JP 2003-318398 A

しかしながら、上記従来技術においては、炭化珪素エピタキシャル領域上に形成した多結晶シリコン領域をパターニングして、多結晶シリコン領域と炭化珪素エピタキシャル領域とのチャネル界面を形成する際、ドライエッチングのような物理的エッチングを用いると、炭化珪素エピタキシャル領域のエッチング面にダメージが生じ、スイッチング動作における駆動力が低下する。
本発明は、上記のような従来技術の問題を解決するためになされたものであり、スイッチング動作における駆動力の低下を抑制できる半導体装置の製造方法を提供することを目的とする。 However, in the above prior art, when a polycrystalline silicon region formed on the silicon carbide epitaxial region is patterned to form a channel interface between the polycrystalline silicon region and the silicon carbide epitaxial region, physical etching such as dry etching is performed. When etching is used, the etching surface of the silicon carbide epitaxial region is damaged, and the driving force in the switching operation is reduced.
The present invention has been made to solve the above-described problems of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device capable of suppressing a decrease in driving force in a switching operation.

上記課題を解決するために、本発明は、第一導電型の半導体基体の一主面に接し、半導体基体とはバンドギャップが異なるヘテロ半導体領域と、ヘテロ半導体領域と半導体基体との接合部にゲート絶縁膜を介して形成されたゲート電極と、ヘテロ半導体領域と接続されたソース電極と、半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、前記半導体基体の一主面側にヘテロ半導体層を形成する工程と、所定の開口を有するマスク層をマスクとし、前記半導体基体の一主面と接する前記へテロ半導体層の一部を残して、前記ヘテロ半導体層を選択的にエッチングする工程と、前記残したへテロ半導体層とともに、前記残したへテロ半導体層に接する前記半導体基体の一部を酸化する工程と、前記形成された酸化膜をエッチングして除去し、前記ヘテロ半導体領域を形成する工程と、前記ヘテロ半導体領域並びに前記半導体基体に接するように前記ゲート絶縁膜を形成する工程とを含むという構成になっている。
In order to solve the above problems, the present invention is in contact with one main surface of the semiconductor substrate of a first conductivity type, a hetero semiconductor region band gap different from that of the semiconductor substrate, the junction between the hetero semiconductor region and the semiconductor substrate In a method of manufacturing a semiconductor device, comprising: a gate electrode formed through a gate insulating film; a source electrode connected to a hetero semiconductor region; and a drain electrode connected to a semiconductor substrate in ohmic connection. Forming a hetero semiconductor layer on the side, and using the mask layer having a predetermined opening as a mask , leaving the part of the hetero semiconductor layer in contact with one main surface of the semiconductor substrate to selectively form the hetero semiconductor layer and etching the said together with hetero semiconductor layer to leave, step a, the formation of oxidizing a portion of said semiconductor substrate in contact with the hetero semiconductor layer to leave the The oxide film was removed by etching, and forming the hetero semiconductor region has a configuration that includes a step of forming the gate insulating film in contact with the hetero semiconductor region and said semiconductor substrate.

本発明によれば、スイッチング動作における駆動力を向上することができる半導体装置の製造方法を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the semiconductor device which can improve the driving force in switching operation can be provided.

以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施の形態１）
《構造》
図１は本発明による半導体装置の第１の実施の形態を示している。図は構造単位セルが２つ対面した断面図である。本実施の形態においては、炭化珪素（ＳｉＣ）を基板材料とした半導体装置を一例として説明する。
例えば炭化珪素のポリタイプが４ＨタイプのＮ＋型である炭化珪素基板１上にＮ−型の炭化珪素エピタキシャル層からなるドレイン領域２が形成され、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなるヘテロ半導体領域３が形成されている。つまり、ドレイン領域２とヘテロ半導体領域３との接合部は、炭化珪素と多結晶シリコンのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域３とドレイン領域２との接合部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上にはゲート電極５が、ヘテロ半導体領域３のドレイン領域２との接合面に対向する対面にはソース電極６が、基板１にはドレイン電極７が接続するように形成されている。
なお、本実施の形態においては、図１に示すように、ドレイン領域２の表層部をほとんど掘り込まない、いわゆるプレーナ型の構成で説明しているが、ドレイン領域２に溝を形成して、ゲート電極を埋め込んだいわゆるトレンチ型の構成でもかまわない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings described below, components having the same function are denoted by the same reference numerals, and repeated description thereof is omitted.
(Embodiment 1)
"Construction"
FIG. 1 shows a first embodiment of a semiconductor device according to the present invention. The figure is a sectional view of two structural unit cells facing each other. In this embodiment, a semiconductor device using silicon carbide (SiC) as a substrate material will be described as an example.
For example, a drain region 2 made of an N − type silicon carbide epitaxial layer is formed on a silicon carbide substrate 1 of silicon carbide polytype 4H type N + type, facing the junction surface of drain region 2 with substrate 1. A hetero semiconductor region 3 made of, for example, N-type polycrystalline silicon is formed in contact with the main surface. That is, the junction between the drain region 2 and the hetero semiconductor region 3 is made of a hetero junction made of materials having different band gaps between silicon carbide and polycrystalline silicon, and an energy barrier exists at the junction interface. A gate insulating film 4 made of, for example, a silicon oxide film is formed so as to contact the junction between the hetero semiconductor region 3 and the drain region 2. A gate electrode 5 is formed on the gate insulating film 4, a source electrode 6 is formed on the opposite surface of the hetero semiconductor region 3 facing the junction surface with the drain region 2, and a drain electrode 7 is connected to the substrate 1. Has been.
In the present embodiment, as shown in FIG. 1, a so-called planar type structure in which the surface layer portion of the drain region 2 is hardly dug is described, but a groove is formed in the drain region 2, A so-called trench type structure in which a gate electrode is embedded may be used.

《製造方法》
次に、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置の製造方法を、図２（ａ）〜図３（ｇ）を用いて説明する。
まず、図２（ａ）に示すように、Ｎ＋型の炭化珪素基板１の上にＮ−型のドレイン領域２をエピタキシャル成長させて形成したＮ型の炭化珪素半導体基体上に、例えばＬＰ−ＣＶＤ法により第一の多結晶シリコン層を堆積した後、例えばＰＯＣｌ３雰囲気中にてリンドーピングを行い、Ｎ型の多結晶シリコン層３０を形成する。なお、多結晶シリコン層は、電子ビーム蒸着法やスパッタ法などで堆積した後にレーザーアニールなどで再結晶化させて形成しても、例えば分子線エピタキシーなどでヘテロエピタキシャル成長させた単結晶シリコンで形成してもかまわない。また、ドーピングには、イオン注入と注入後の活性化熱処理との組み合わせを用いてもかまわない。例えばドレイン領域２の不純物濃度及び厚さは１×１０１６ｃｍ−３、１０μｍ、例えば第一の多結晶シリコン層３０の厚さは０．５μｍである。
さらに、本実施の形態においては、多結晶シリコン層３０上に、例えば、ＬＰ−ＣＶＤ法などにて窒化シリコン膜からなる酸化防止膜８を堆積している。後述するように、この窒化シリコン膜を形成することによって、多結晶シリコン層３０の一部を選択的に酸化することが可能となり、より均質なヘテロ半導体領域３（図１）を形成することができるというさらなる効果を有する。なお、窒化シリコン膜は形成しなくてもかまわない。また、本実施の形態においては、多結晶シリコン層３０上に直接窒化シリコン膜を形成した場合を例示しているが、酸化膜などの別の膜を介して形成していても何ら問題は無い。さらに、ここでは酸化防止膜８の材料の一例として、窒化シリコン膜を用いて説明しているが、少なくとも酸化を選択的に行うことができる材料で、かつ除去が容易な膜であれば、他の材料を用いてもかまわない。 "Production method"
Next, a method for manufacturing the silicon carbide semiconductor device according to the first embodiment of the present invention shown in FIG. 1 will be described with reference to FIGS. 2 (a) to 3 (g).
First, as shown in FIG. 2A, on an N-type silicon carbide semiconductor substrate formed by epitaxially growing an N − -type drain region 2 on an N + -type silicon carbide substrate 1, for example, LP-CVD. After depositing the first polycrystalline silicon layer by the method, phosphorus doping is performed, for example, in a POCl 3 atmosphere to form an N-type polycrystalline silicon layer 30. The polycrystalline silicon layer can be formed by depositing by electron beam evaporation or sputtering and then recrystallizing by laser annealing or the like, for example, by single crystal silicon heteroepitaxially grown by molecular beam epitaxy or the like. It doesn't matter. For the doping, a combination of ion implantation and activation heat treatment after implantation may be used. For example, the impurity concentration and thickness of the drain region 2 are 1 × 10 16 cm −3 and 10 μm, for example, the thickness of the first polycrystalline silicon layer 30 is 0.5 μm.
Furthermore, in the present embodiment, the antioxidant film 8 made of a silicon nitride film is deposited on the polycrystalline silicon layer 30 by, for example, the LP-CVD method. As will be described later, by forming this silicon nitride film, a part of the polycrystalline silicon layer 30 can be selectively oxidized, and a more homogeneous hetero semiconductor region 3 (FIG. 1) can be formed. It has the further effect of being able to. Note that the silicon nitride film may not be formed. In the present embodiment, the case where the silicon nitride film is directly formed on the polycrystalline silicon layer 30 is illustrated, but there is no problem even if it is formed through another film such as an oxide film. . Furthermore, although the silicon nitride film is described as an example of the material of the antioxidant film 8 here, any material can be used as long as it is a material that can be selectively oxidized at least and can be easily removed. The material may be used.

次に、図２（ｂ）に示すように、酸化防止膜８上に、フォトリソグラフィとエッチングにより所定の開口を有するマスク層９を形成する。
次に、図２（ｃ）に示すように、例えば反応性イオンエッチング（ドライエッチング）により、窒化シリコン膜の酸化防止膜８と多結晶シリコン層３０の表層部をエッチングし、多結晶シリコン層３０は所定の厚みを残してエッチングする。なお、多結晶シリコン層３０をエッチングする方法については制限されないが、異方性のあるエッチング方法を用いることで、よりパターン精度が高くなる。
このとき、多結晶シリコン層３０で残した所定の厚みは、ドライエッチングにより多結晶シリコン層３０に導入されるエッチングダメージが、少なくともドレイン領域２に達しないように、エッチングの影響が及ぶ厚みよりも厚いことが望ましい。
また、本実施の形態においては、窒化シリコン膜の酸化防止膜８と多結晶シリコン層３０を、マスク層９を有した状態で同様のプロセスで連続的にエッチングすることによって、製造プロセスを簡易化できる製法を一例として示しているが、酸化防止膜８と多結晶シリコン層３０を別々にエッチングしても特に問題無い。 Next, as shown in FIG. 2B, a mask layer 9 having a predetermined opening is formed on the antioxidant film 8 by photolithography and etching.
Next, as shown in FIG. 2C, the surface layer portions of the antioxidant film 8 of the silicon nitride film and the polycrystalline silicon layer 30 are etched by, for example, reactive ion etching (dry etching), and the polycrystalline silicon layer 30. Is etched leaving a predetermined thickness. Although the method for etching the polycrystalline silicon layer 30 is not limited, the pattern accuracy is further improved by using an anisotropic etching method.
At this time, the predetermined thickness left in the polycrystalline silicon layer 30 is larger than the thickness affected by the etching so that the etching damage introduced into the polycrystalline silicon layer 30 by dry etching does not reach at least the drain region 2. Thick is desirable.
In the present embodiment, the manufacturing process is simplified by continuously etching the antioxidant film 8 of the silicon nitride film and the polycrystalline silicon layer 30 with the mask layer 9 in the same process. Although a possible manufacturing method is shown as an example, there is no particular problem even if the antioxidant film 8 and the polycrystalline silicon layer 30 are separately etched.

次に、図３（ｄ）に示すように、マスク層９を除去する。
次に、図３（ｅ）に示すように、酸化防止膜８である窒化シリコン膜で被覆していない多結晶シリコン層３０を熱酸化し、酸化膜１０を形成する。このときの熱酸化は、例えば温度は１０００℃、Ｈ２ＯとＯ２との混合燃焼雰囲気中にて行い、Ｈ２ＯとＯ２との混合比は３：７である。ここでは、いわゆるウェット酸化を例に説明しているが、その他にドライ熱酸化やパイロジェニック酸化、水蒸気酸化などを用いてもかまわない。
また、本実施の形態においては、この酸化と同時にドレイン領域２の表層部の一部を酸化しており、後の工程でゲート絶縁膜が接するヘテロ接合界面の準位を低減する効果を有している。 Next, as shown in FIG. 3D, the mask layer 9 is removed.
Next, as shown in FIG. 3E, the polycrystalline silicon layer 30 not covered with the silicon nitride film which is the antioxidant film 8 is thermally oxidized to form an oxide film 10. Thermal oxidation at this time is, for example, the temperature is 1000 ° C., carried out at in a mixed combustion atmosphere of H 2 O and O 2, the mixing ratio of H 2 O and O 2 is 3: 7. Here, so-called wet oxidation is described as an example, but dry thermal oxidation, pyrogenic oxidation, steam oxidation, or the like may be used.
Further, in this embodiment, a part of the surface layer portion of the drain region 2 is oxidized simultaneously with this oxidation, and has an effect of reducing the level of the heterojunction interface with which the gate insulating film is in contact in a later step. ing.

次に、図３（ｆ）に示すように、例えばリン酸溶液にて酸化防止膜８である窒化シリコン膜を除去した後、形成した酸化膜１０を例えばフッ化アンモニウムとフッ酸との混合溶液にて除去し、ヘテロ半導体領域３を形成する。
次に、図３（ｇ）に示すように、ヘテロ半導体領域３並びにドレイン領域２の内壁に沿って、ゲート絶縁膜４を堆積する。さらにゲート電極５となる多結晶シリコン層を堆積する。その後、ＰＯＣｌ３を用いた固層拡散によりリンをゲート電極５となる多結晶シリコン層中にドーピングする。その後、フォトリソグラフィとエッチングによりゲート電極５を形成した後、ゲート電極５の上部をキャップするように再度ゲート絶縁膜４を堆積し、フォトリソグラフィとエッチングによりヘテロ半導体領域３の上面に形成されていたゲート絶縁膜５を除去し、コンタクトホールを開孔する。本実施の形態においては、ゲート絶縁膜４をゲート電極５の周辺のみ残るように形成した場合を例示しているが、ヘテロ半導体領域３の上面にも残るように形成されていてもかまわない。
最後に、裏面側に相当する基板１には例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）からなるドレイン電極７を形成し、表面側に相当するヘテロ半導体領域３には、チタン（Ｔｉ）、アルミニウム（Ａｌ）を順に堆積することでソース電極６を形成し、図１に示した本発明の第１の実施の形態による炭化珪素半導体装置を完成させる。 Next, as shown in FIG. 3F, after removing the silicon nitride film as the antioxidant film 8 with, for example, a phosphoric acid solution, the oxide film 10 thus formed is mixed with, for example, ammonium fluoride and hydrofluoric acid. To form a hetero semiconductor region 3.
Next, as shown in FIG. 3G, the gate insulating film 4 is deposited along the inner walls of the hetero semiconductor region 3 and the drain region 2. Further, a polycrystalline silicon layer to be the gate electrode 5 is deposited. Thereafter, phosphorus is doped into the polycrystalline silicon layer to be the gate electrode 5 by solid layer diffusion using POCl 3 . Then, after forming the gate electrode 5 by photolithography and etching, the gate insulating film 4 was deposited again so as to cap the upper portion of the gate electrode 5, and formed on the upper surface of the hetero semiconductor region 3 by photolithography and etching. The gate insulating film 5 is removed and a contact hole is opened. Although the case where the gate insulating film 4 is formed so as to remain only around the gate electrode 5 is illustrated in the present embodiment, it may be formed so as to remain also on the upper surface of the hetero semiconductor region 3.
Finally, a drain electrode 7 made of, for example, titanium (Ti) or nickel (Ni) is formed on the substrate 1 corresponding to the back surface side, and titanium (Ti) or aluminum is formed on the hetero semiconductor region 3 corresponding to the front surface side. Source electrode 6 is formed by sequentially depositing (Al), and the silicon carbide semiconductor device according to the first embodiment of the present invention shown in FIG. 1 is completed.

上記のように本実施の形態では、第一導電型の半導体基体（基板１とドレイン領域２）と、該半導体基体の一主面に接し、半導体基体とはバンドギャップが異なるヘテロ半導体領域３と、ヘテロ半導体領域３と半導体基体との接合部にゲート絶縁膜４を介して形成されたゲート電極５と、ヘテロ半導体領域３と接続されたソース電極６と、半導体基体とオーミック接続されたドレイン電極７とを有する半導体装置の製造方法において、少なくとも半導体基体の一主面側にヘテロ半導体層３０を形成する第一の工程と、所定の開口を有するマスク層９をマスクとし、半導体基体の一主面と接するへテロ半導体層３０の一部を残して、ヘテロ半導体層３０を選択的にエッチングする第二の工程と、残したへテロ半導体層３０とももに、残したへテロ半導体層３０に接する半導体基体の一部を酸化する第三の工程と、酸化によって形成された酸化膜１０をエッチングしてヘテロ半導体領域３を形成する第四の工程と、ヘテロ半導体領域３並びに半導体基体に接するようにゲート絶縁膜４を形成する第五の工程とを少なくとも含むという構成になっている。
したがって、本実施の形態の半導体装置の製造方法では、従来からある製造技術で容易に実現することが可能であるとともに、本製造方法をとることで、ダメージを導入することなくヘテロ半導体領域３をパターニングすることができ、同時にドレイン領域２との接合界面の準位を低減することができるため、スイッチング動作における駆動力が向上する。なお、従来、熱酸化及びエッチングを利用してパターニングをする場合は、多結晶シリコン領域の厚み程度の幅後退するので、微細化に限界があり、断面形状が歪になる。本実施の形態では、ヘテロ半導体層３０のエッチングと酸化によるパターニングを連続的に行うことで、製造工程を増やすことなく微細化が可能であるとともに、断面形状がドライエ
ッチ時の形状に近い形状になるため、信頼性の低下が起こりにくい。 As described above, in the present embodiment, the semiconductor substrate of the first conductivity type (the substrate 1 and the drain region 2) and the hetero semiconductor region 3 that is in contact with one main surface of the semiconductor substrate and has a different band gap from the semiconductor substrate. , a gate electrode 5 formed through a gate insulating film 4 at the junction between the hetero semiconductor region 3 and the semiconductor substrate, a source electrode 6 connected to the hetero semiconductor region 3, the semiconductor substrate and ohmic-connected drain electrodes the method of manufacturing a semiconductor device having a 7, and a first step of forming a hetero semiconductor layer 30 on one principal surface of the semiconductor substrate also less mask the mask layer 9 having a predetermined opening, the semiconductor body leaving a portion of the hetero semiconductor layer 30 to contact with one main surface, a second step of selectively etching the hetero semiconductor layer 30, the hetero semiconductor layer 30 and the thigh to left, Te to leave the A third step of oxidizing a portion of the semiconductor substrate in contact with the semiconductor layer 30, and a fourth step of forming a hetero semiconductor region 3 of the oxide film 10 formed by the oxidation is etched hetero semiconductor region 3 and the semiconductor And a fifth step of forming the gate insulating film 4 so as to be in contact with the substrate.
Therefore, in the manufacturing method of the semiconductor device of the present embodiment, it can be easily realized by a conventional manufacturing technique, and by adopting this manufacturing method, the hetero semiconductor region 3 can be formed without introducing damage. Since the patterning can be performed and the level of the junction interface with the drain region 2 can be reduced at the same time, the driving force in the switching operation is improved. Conventionally, when patterning is performed using thermal oxidation and etching, the width of the polycrystalline silicon region is reduced by about the thickness, so that there is a limit to miniaturization, and the cross-sectional shape becomes distorted. In the present embodiment, the hetero semiconductor layer 30 is continuously patterned by etching and oxidation, so that it can be miniaturized without increasing the number of manufacturing steps, and the cross-sectional shape is close to the shape at the time of dry etching. Therefore, the reliability is hardly lowered.

また、前記所定の厚みを、少なくとも前記第二の工程のエッチングの際に、エッチングの影響がヘテロ半導体層３０中に及ぶ厚みよりも大きくする。これにより、エッチングの影響がヘテロ半導体層３０中へのダメージの導入を防ぐと同時にドレイン領域２との接合界面の準位を低減することができるため、導通時の駆動力を向上できる。
また、前記第三の工程の酸化の際に、ヘテロ半導体層３０と接する前記半導体基体の一部も同時に酸化する。これにより、後の工程でゲート絶縁膜４が接するヘテロ接合界面の準位を低減することができる。
また、前記第三の工程の酸化が熱酸化である。これにより容易に酸化膜１０を形成することができる。
また、前記第一の工程と前記第二の工程との間において、前記ヘテロ半導体層上に酸化防止膜８を形成する。これにより多結晶シリコン層３０の一部を選択的に酸化することが可能となり、より均質なヘテロ半導体領域３を形成することができる。
また、酸化防止膜８及びヘテロ半導体層３０を、マスク層９を有した状態で、連続的にエッチングする。これにより製造プロセスを簡易化できる。
また、半導体基体が炭化珪素からなる。これにより一般的な半導体材料を用いて高耐圧の半導体装置を容易に実現することができる。
さらに、ヘテロ半導体領域３が、単結晶シリコン、多結晶シリコン、もしくはアモルファスシリコンの少なくとも一つからなる。これにより一般的な半導体材料を用いて半導体装置を容易に実現することができる。 Further, the predetermined thickness is set to be larger than the thickness at which the influence of etching reaches the hetero semiconductor layer 30 at least in the etching of the second step. Thereby, the influence of the etching can prevent the introduction of damage into the hetero semiconductor layer 30 and at the same time the level of the junction interface with the drain region 2 can be reduced, so that the driving force during conduction can be improved.
Further, during the oxidation in the third step, a part of the semiconductor substrate in contact with the hetero semiconductor layer 30 is also oxidized at the same time. Thereby, the level of the heterojunction interface with which the gate insulating film 4 is in contact in a later process can be reduced.
The oxidation in the third step is thermal oxidation. Thereby, the oxide film 10 can be easily formed.
Further, an antioxidant film 8 is formed on the hetero semiconductor layer between the first step and the second step. Thereby, a part of the polycrystalline silicon layer 30 can be selectively oxidized, and a more homogeneous hetero semiconductor region 3 can be formed.
Further, the antioxidant film 8 and the hetero semiconductor layer 30 are continuously etched with the mask layer 9 provided. Thereby, the manufacturing process can be simplified.
The semiconductor substrate is made of silicon carbide. Thus, a high breakdown voltage semiconductor device can be easily realized using a general semiconductor material.
Further, the hetero semiconductor region 3 is made of at least one of single crystal silicon, polycrystalline silicon, or amorphous silicon. Thus, a semiconductor device can be easily realized using a general semiconductor material.

《動作》
次に、動作について説明する。本実施の形態においては、例えばソース電極６を接地し、ドレイン電極７に正電位を印加して使用する。
まず、ゲート電極５を例えば接地電位もしくは負電位とした場合、遮断状態を保持する。すなわち、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。
次に、遮断状態から導通状態へと転じるべくゲート電極５に正電位を印加した場合、ゲート絶縁膜４を介してヘテロ半導体領域３とドレイン領域２とが接するヘテロ接合界面までゲート電界が及ぶため、ゲート電極５の近傍のヘテロ半導体領域３並びにドレイン領域２には伝導電子の蓄積層が形成される。すなわち、ゲート電極５の近傍のヘテロ半導体領域３とドレイン領域２との接合界面におけるヘテロ半導体領域３側のポテンシャルが押し下げられ、かつ、ドレイン領域２側のエネルギー障壁が急峻になることからエネルギー障壁中を伝導電子が導通することが可能となる。
次に、導通状態から遮断状態に移行すべく、再びゲート電極５を接地電位とすると、ヘテロ半導体領域３並びにドレイン領域２のヘテロ接合界面に形成されていた伝導電子の蓄積状態が解除され、エネルギー障壁中のトンネリングが止まる。そして、ヘテロ半導体領域３からドレイン領域２への伝導電子の流れが止まり、さらにドレイン領域２中にあった伝導電子は基板１に流れ、枯渇すると、ドレイン領域２側にはヘテロ接合部から空乏層が広がり、遮断状態となる。
また、本構造においても、従来構造と同様に、例えばソース電極６を接地し、ドレイン電極７に負電位が印加された逆方向導通（還流動作）も可能である。
例えばソース電極６並びにゲート電極５を接地電位とし、ドレイン電極７に所定の正電位が印加されると、伝導電子に対するエネルギー障壁は消滅し、ドレイン領域２側からヘテロ半導体領域３に伝導電子が流れ、逆導通状態となる。このとき、正孔の注入はなく、伝導電子のみで導通するため、逆導通状態から遮断状態に移行する際の逆回復電流による損失も小さい。なお、上述したゲート電極５を接地にせずに制御電極として使用する場合も可能である。
なお、本発明の製造方法を用いて一例として図１の構造で説明したが、例えば図４から図７に示すような構造にも本発明を適用できる。
〈図４の構造〉
図４の構造の図１の構造と異なる点は、ドレイン領域２の基板１との接合面に対向する主面に接するように、例えばＮ型の多結晶シリコンからなるヘテロ半導体領域３とＰ型の多結晶シリコンからなる第二のヘテロ半導体領域１１とが形成されている点である。つまり、ドレイン領域２とヘテロ半導体領域３及び第二のヘテロ半導体領域１１との接合部は、ＳｉＣと多結晶シリコンとのバンドギャップが異なる材料によるヘテロ接合からなっており、その接合界面にはエネルギー障壁が存在している。ヘテロ半導体領域３とドレイン領域２との接合部に接するように、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。また、ゲート絶縁膜４上にはゲート電極５が、ヘテロ半導体領域３及び第二のヘテロ半導体領域１１のドレイン領域２との接合面に対向する対面にはソース電極６が、基板１にはドレイン電極７が接続するように形成されている。
図４の構造の製造方法は、酸化膜１０をエッチングしてヘテロ半導体領域３を形成する前記第四の工程の後に、ヘテロ半導体領域３の所定部分（第二のヘテロ半導体領域１１）に例えばヘテロ半導体領域３の導電型であるＮと反対導電型のＰ型の不純物を導入する。このようにヘテロ半導体領域の導電型や不純物濃度を自由に設計することができる。 <Operation>
Next, the operation will be described. In the present embodiment, for example, the source electrode 6 is grounded and a positive potential is applied to the drain electrode 7 for use.
First, when the gate electrode 5 is set to a ground potential or a negative potential, for example, the cut-off state is maintained. That is, energy barriers for conduction electrons are formed at the heterojunction interface between the hetero semiconductor region 3 and the drain region 2.
Next, when a positive potential is applied to the gate electrode 5 so as to shift from the cutoff state to the conductive state, the gate electric field extends to the heterojunction interface where the hetero semiconductor region 3 and the drain region 2 are in contact via the gate insulating film 4. In the hetero semiconductor region 3 and the drain region 2 in the vicinity of the gate electrode 5, a conduction electron accumulation layer is formed. That is, the potential on the hetero semiconductor region 3 side at the junction interface between the hetero semiconductor region 3 and the drain region 2 in the vicinity of the gate electrode 5 is pushed down, and the energy barrier on the drain region 2 side becomes steep. The conduction electrons can be conducted.
Next, when the gate electrode 5 is again set to the ground potential in order to shift from the conductive state to the cut-off state, the accumulated state of the conductive electrons formed at the heterojunction interface of the hetero semiconductor region 3 and the drain region 2 is released, and the energy Tunneling in the barrier stops. Then, the flow of conduction electrons from the hetero semiconductor region 3 to the drain region 2 stops, and further, the conduction electrons in the drain region 2 flow to the substrate 1 and are depleted. Spreads and becomes a cut-off state.
Also in this structure, as in the conventional structure, for example, reverse conduction (reflux operation) in which the source electrode 6 is grounded and a negative potential is applied to the drain electrode 7 is also possible.
For example, when the source electrode 6 and the gate electrode 5 are set to the ground potential and a predetermined positive potential is applied to the drain electrode 7, the energy barrier to the conduction electrons disappears, and conduction electrons flow from the drain region 2 side to the hetero semiconductor region 3. The reverse conduction state is established. At this time, since there is no injection of holes and conduction is made only with conduction electrons, loss due to reverse recovery current when shifting from the reverse conduction state to the cutoff state is small. It is also possible to use the gate electrode 5 described above as a control electrode without being grounded.
Although the structure of FIG. 1 has been described as an example using the manufacturing method of the present invention, the present invention can also be applied to structures such as those shown in FIGS.
<Structure of FIG. 4>
The structure of FIG. 4 differs from the structure of FIG. 1 in that the hetero semiconductor region 3 made of, for example, N-type polycrystalline silicon and the P-type are in contact with the main surface of the drain region 2 facing the bonding surface with the substrate 1. The second hetero semiconductor region 11 made of polycrystalline silicon is formed. That is, the junction between the drain region 2 and the hetero semiconductor region 3 and the second hetero semiconductor region 11 is formed of a hetero junction made of a material having different band gaps between SiC and polycrystalline silicon, and the junction interface has energy. There are barriers. A gate insulating film 4 made of, for example, a silicon oxide film is formed so as to contact the junction between the hetero semiconductor region 3 and the drain region 2. A gate electrode 5 is formed on the gate insulating film 4, a source electrode 6 is provided on the opposite surface of the hetero semiconductor region 3 and the second hetero semiconductor region 11 facing the junction region of the drain region 2, and a drain electrode is provided on the substrate 1. The electrode 7 is formed to be connected.
In the manufacturing method of the structure in FIG. 4, after the fourth step of forming the hetero semiconductor region 3 by etching the oxide film 10, for example, a predetermined portion of the hetero semiconductor region 3 (second hetero semiconductor region 11) is heterogeneous. A P-type impurity having a conductivity type opposite to that of N which is the conductivity type of the semiconductor region 3 is introduced. Thus, the conductivity type and impurity concentration of the hetero semiconductor region can be freely designed.

次に、本構造の動作について説明する。基本的には図１の構造と同様であるが、このような構成にすることにより、遮断性能がさらに向上する。すなわち、ヘテロ半導体領域３及び第二のヘテロ半導体領域１１とドレイン領域２とのヘテロ接合界面には、それぞれ伝導電子に対するエネルギー障壁が形成されているためである。このとき、ヘテロ半導体領域３及び第二のヘテロ半導体領域１１は共にシリコン材料からなるため、炭化珪素からなるドレイン領域２とのエネルギー障壁差ΔＥｃはほぼ同様となる。しかし、Ｎ型であるヘテロ半導体領域３とＰ型である第二のヘテロ半導体領域１１とでは、伝導帯からフェルミ準位までのエネルギーで示されるフェルミエネルギーに差があるため、ドレイン領域２の接合界面に伸びる空乏層の幅が異なる。つまり、第二のヘテロ半導体領域１１との接合界面から伸びる空乏層幅は、ヘテロ半導体領域３との接合界面から伸びる空乏層幅よりも大きいため、より高い遮断性、すなわち漏れ電流を低減することができる。さらに、例えば第二のヘテロ半導体領域１１の不純物濃度をヘテロ半導体領域３の不純物濃度よりも高く設定した場合、第二のヘテロ半導体領域１１とヘテロ半導体領域３とで構成されるＰＮダイオードのビルトイン電界によって生じる空乏層がヘテロ半導体領域３側に伸張することから、ヘテロ半導体領域３とドレイン領域とのヘテロ接合部における漏れ電流をさらに低減することもできる。   Next, the operation of this structure will be described. Although it is basically the same as the structure of FIG. 1, the blocking performance is further improved by such a configuration. That is, energy barriers for conduction electrons are formed at the heterojunction interfaces between the hetero semiconductor region 3 and the second hetero semiconductor region 11 and the drain region 2. At this time, since the hetero semiconductor region 3 and the second hetero semiconductor region 11 are both made of a silicon material, the energy barrier difference ΔEc with the drain region 2 made of silicon carbide is substantially the same. However, the N-type hetero semiconductor region 3 and the P-type second hetero semiconductor region 11 have a difference in Fermi energy indicated by energy from the conduction band to the Fermi level. The width of the depletion layer extending to the interface is different. That is, since the depletion layer width extending from the junction interface with the second hetero semiconductor region 11 is larger than the depletion layer width extending from the junction interface with the hetero semiconductor region 3, higher blocking performance, that is, leakage current is reduced. Can do. Further, for example, when the impurity concentration of the second hetero semiconductor region 11 is set higher than the impurity concentration of the hetero semiconductor region 3, the built-in electric field of the PN diode constituted by the second hetero semiconductor region 11 and the hetero semiconductor region 3 is used. Since the depletion layer generated by the above extends to the hetero semiconductor region 3 side, the leakage current at the hetero junction between the hetero semiconductor region 3 and the drain region can be further reduced.

〈図５の構造〉
図５の構造は、図１の構造に加えて、ゲート電極５とヘテロ半導体領域３が対向する部分から所定の距離離れたところに、ヘテロ半導体領域３に接するように、ドレイン領域２の表面に電界緩和領域１２が形成されている。以下、製造方法の一例について説明する。
図１の構造の図２（ａ）において、例えばヘテロ半導体層３０を形成する前に、所定の開口を有するマスク層をマスクとして、アルミニウムイオンもしくはボロンイオンをイオン注入して、Ｐ型の電界緩和領域１２を形成する。なお、固相拡散により形成してもよい。その後の工程は、図１の構造と同様である。
このような構成にすることにより、遮断状態においては、電界緩和領域１２とドレイン領域２との間にドレイン電位に応じた空乏層が拡がる。つまり、ヘテロ半導体領域３とドレイン領域２とのヘテロ接合界面に印加されていたドレイン電界が電界緩和領域１２によって緩和されるため、さらに漏れ電流が低減され、遮断性能がさらに向上する。 <Structure of FIG. 5>
In addition to the structure of FIG. 1, the structure of FIG. 5 is formed on the surface of the drain region 2 so as to be in contact with the hetero semiconductor region 3 at a predetermined distance from a portion where the gate electrode 5 and the hetero semiconductor region 3 face each other. An electric field relaxation region 12 is formed. Hereinafter, an example of the manufacturing method will be described.
In FIG. 2A having the structure of FIG. 1, for example, before forming the hetero semiconductor layer 30, aluminum ions or boron ions are ion-implanted using a mask layer having a predetermined opening as a mask to reduce P-type electric field. Region 12 is formed. It may be formed by solid phase diffusion. Subsequent processes are the same as the structure of FIG.
With this configuration, a depletion layer corresponding to the drain potential expands between the electric field relaxation region 12 and the drain region 2 in the cutoff state. That is, since the drain electric field applied to the heterojunction interface between the hetero semiconductor region 3 and the drain region 2 is relaxed by the electric field relaxation region 12, the leakage current is further reduced and the cutoff performance is further improved.

〈図６の構造〉
図６の構造は、図４の構造に図５の構造を加えた構造に、さらにゲート絶縁膜４並びにヘテロ半導体領域３が接するドレイン領域２の所定部分に、ドレイン領域２より高濃度のＮ＋型の導通領域１３が形成されている。以下、製造方法の一例について説明する。
例えば、酸化防止膜８（図３（ｅ）参照）を有した状態で、酸化膜１０を除去した後、例えばＰＯＣｌ３雰囲気中にてより高い温度でリンドーピングを行うと、炭化珪素表面にリンが導入され、Ｎ＋型の導通領域１３が形成される。なお、不純物の導入は固相拡散による不純物導入を用いても、あるいは例えばイオン注入などの不純物導入方法を用いてもよい。
このような構成にすることにより、導通状態においては、ヘテロ半導体領域３から導通領域１３を介してドレイン領域２へと多数キャリアが流れやすくなり、より高い導通特性を得、さらにオン抵抗を低減することができる。 <Structure of FIG. 6>
Structure of FIG. 6, the structure plus the structure of Figure 5 the structure of FIG. 4, further the gate insulating film 4 and a predetermined portion of the drain region 2 is hetero semiconductor region 3 in contact, from the drain region 2 high concentration N + A mold conduction region 13 is formed. Hereinafter, an example of the manufacturing method will be described.
For example, when the oxide film 10 is removed in the state having the antioxidant film 8 (see FIG. 3E) and then phosphorus doping is performed at a higher temperature, for example, in a POCl 3 atmosphere, phosphorus is deposited on the silicon carbide surface. Is introduced, and an N + -type conduction region 13 is formed. The introduction of impurities may be performed by introducing impurities by solid phase diffusion or using an impurity introducing method such as ion implantation.
With such a configuration, in the conducting state, majority carriers easily flow from the hetero semiconductor region 3 to the drain region 2 through the conducting region 13, thereby obtaining higher conduction characteristics and further reducing the on-resistance. be able to.

〈図７の構造〉
図７の構造は、図４の構造の変形例で、図２（ａ）において、多結晶シリコンからなるヘテロ半導体層３０を形成する前に、ドレイン領域２に溝１４を形成し、その後、ヘテロ半導体層３０を形成する。以降の工程は、図１の構造と同様である。このような構成により、図１の構造よりもヘテロ半導体領域３における漏れ電流をさらに低減することができる。
以上説明したように、図２（ａ）〜図３（ｇ）に示した本発明の基本プロセスを用いて、図４から図７に示すような様々な構造を形成することができる。 <Structure of FIG. 7>
The structure shown in FIG. 7 is a modification of the structure shown in FIG. 4. In FIG. 2A, the trench 14 is formed in the drain region 2 before the hetero semiconductor layer 30 made of polycrystalline silicon is formed. A semiconductor layer 30 is formed. The subsequent steps are the same as those in the structure of FIG. With such a configuration, the leakage current in the hetero semiconductor region 3 can be further reduced as compared with the structure of FIG.
As described above, various structures as shown in FIGS. 4 to 7 can be formed using the basic process of the present invention shown in FIGS. 2 (a) to 3 (g).

以上、本実施の形態の全ての構造において、炭化珪素を基板材料とした半導体装置を一例として説明したが、基板材料はシリコン、シリコンゲルマニウム、窒化ガリウム、ダイヤモンドなどその他の半導体材料でもかまわない。また、全ての構造において、炭化珪素のポリタイプとして４Ｈタイプを用いて説明したが、６Ｈ、３Ｃ等その他のポリタイプでもかまわない。また、全ての構造において、ドレイン電極７とソース電極６とをドレイン領域２を挟んで対向するように配置し、ドレイン電流を縦方向に流す所謂縦型構造のトランジスタで説明してきたが、例えばドレイン電極７とソース電極６とを同一主面上に配置し、ドレイン電流を横方向に流す所謂横型構造のトランジスタであってもかまわない。
また、ヘテロ半導体領域３あるいは第二のヘテロ半導体領域１１に用いる材料として多結晶シリコンを用いた例で説明したが、炭化珪素とヘテロ接合を形成する材料であればどの材料でもかまわない。また、一例として、ドレイン領域２としてＮ型の炭化珪素を、ヘテロ半導体領域３としてＮ型の多結晶シリコンを用いて説明しているが、それぞれＮ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＰ型の多結晶シリコン、Ｐ型の炭化珪素とＮ型の多結晶シリコンの如何なる組み合わせでもよい。
さらに本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。 As described above, the semiconductor device using silicon carbide as the substrate material has been described as an example in all the structures of the present embodiment, but the substrate material may be other semiconductor materials such as silicon, silicon germanium, gallium nitride, and diamond. Moreover, although it demonstrated using 4H type as a polytype of silicon carbide in all the structures, other polytypes, such as 6H and 3C, may be sufficient. In all the structures, the drain electrode 7 and the source electrode 6 are arranged so as to face each other with the drain region 2 interposed therebetween, and the so-called vertical structure transistor in which the drain current flows in the vertical direction has been described. It may be a so-called lateral structure transistor in which the electrode 7 and the source electrode 6 are arranged on the same main surface and the drain current flows in the lateral direction.
Moreover, although the example using polycrystalline silicon as the material used for the hetero semiconductor region 3 or the second hetero semiconductor region 11 has been described, any material may be used as long as it is a material that forms a heterojunction with silicon carbide. Further, as an example, N-type silicon carbide is used as the drain region 2 and N-type polycrystalline silicon is used as the hetero semiconductor region 3, but N-type silicon carbide and P-type polycrystalline silicon, Any combination of P-type silicon carbide and P-type polycrystalline silicon, or P-type silicon carbide and N-type polycrystalline silicon may be used.
Further, it goes without saying that modifications are included within the scope not departing from the gist of the present invention.

本発明の第１の実施の形態の断面図である。It is sectional drawing of the 1st Embodiment of this invention. 本発明の第１の実施の形態の製造時の断面図である。It is sectional drawing at the time of manufacture of the 1st Embodiment of this invention. 本発明の第１の実施の形態の製造時の断面図である。It is sectional drawing at the time of manufacture of the 1st Embodiment of this invention. 本発明の別の第１の実施の形態の断面図である。It is sectional drawing of another 1st Embodiment of this invention. 本発明の別の第１の実施の形態の断面図である。It is sectional drawing of another 1st Embodiment of this invention. 本発明の別の第１の実施の形態の断面図である。It is sectional drawing of another 1st Embodiment of this invention. 本発明の別の第１の実施の形態の断面図である。It is sectional drawing of another 1st Embodiment of this invention.

符号の説明Explanation of symbols

１…基板 ２…ドレイン領域
３…ヘテロ半導体領域 ４…ゲート絶縁膜
５…ゲート電極 ６…ソース電極
７…ドレイン電極 ８…酸化防止膜
９…マスク層 １０…酸化膜
１１…第二のヘテロ半導体領域 １２…電界緩和領域
１３…導電領域 １４…溝 DESCRIPTION OF SYMBOLS 1 ... Substrate 2 ... Drain region 3 ... Hetero semiconductor region 4 ... Gate insulating film 5 ... Gate electrode 6 ... Source electrode 7 ... Drain electrode 8 ... Antioxidation film 9 ... Mask layer 10 ... Oxide film 11 ... Second hetero semiconductor region 12 ... Electric field relaxation region 13 ... Conductive region 14 ... Groove

Claims (8)

第一導電型の半導体基体と、
前記半導体基体の一主面に接し、前記半導体基体とはバンドギャップが異なるヘテロ半導体領域と、
前記ヘテロ半導体領域と前記半導体基体にゲート絶縁膜を介して形成されたゲート電極と、
前記ヘテロ半導体領域と接続されたソース電極と、
前記半導体基体とオーミック接続されたドレイン電極とを有する半導体装置の製造方法において、
少なくとも前記半導体基体の一主面側にヘテロ半導体層を形成する第一の工程と、
所定の開口を有するマスク層をマスクとし、前記半導体基体の一主面と接する前記へテロ半導体層の一部を残して、前記ヘテロ半導体層を選択的にエッチングする第二の工程と、
前記残したへテロ半導体層とともに、前記残したへテロ半導体層に接する前記半導体基体の一部を酸化する第三の工程と、
前記第三の工程によって形成された酸化膜をエッチングして除去し、前記ヘテロ半導体領域を形成する第四の工程と、
前記ヘテロ半導体領域並びに前記半導体基体に接するように前記ゲート絶縁膜を形成する第五の工程と、を少なくとも含むことを特徴とする半導体装置の製造方法。 A first conductivity type semiconductor substrate;
A hetero semiconductor region that is in contact with one main surface of the semiconductor substrate and has a different band gap from the semiconductor substrate;
A gate electrode formed on the hetero semiconductor region and the semiconductor substrate via a gate insulating film;
A source electrode connected to the hetero semiconductor region;
In a method for manufacturing a semiconductor device having a drain electrode ohmically connected to the semiconductor substrate,
A first step of forming a hetero semiconductor layer on at least one main surface of the semiconductor substrate;
A second step of selectively etching the hetero semiconductor layer using a mask layer having a predetermined opening as a mask, leaving a portion of the hetero semiconductor layer in contact with one main surface of the semiconductor substrate;
A third step of oxidizing a part of the semiconductor substrate in contact with the remaining hetero semiconductor layer together with the remaining hetero semiconductor layer;
Etching to remove the oxide film formed in the third step, and forming the hetero semiconductor region;
And a fifth step of forming the gate insulating film so as to be in contact with the hetero semiconductor region and the semiconductor substrate. 前記残したへテロ半導体層の厚みが、少なくとも前記第二の工程のエッチングの際に、エッチングの影響が前記半導体基体中に及ぶ厚みよりも大きいことを特徴とする請求項１記載の半導体装置の製造方法。 2. The semiconductor device according to claim 1, wherein the thickness of the remaining hetero semiconductor layer is greater than a thickness that affects the etching in the semiconductor substrate at least during the etching in the second step. Production method. 前記第三の工程の酸化が熱酸化であることを特徴とする請求項１又は請求項２記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 1, wherein the oxidation in the third step is thermal oxidation. 前記第一の工程と前記第二の工程との間において、前記ヘテロ半導体層上に酸化防止膜を形成することを特徴とする請求項１乃至請求項３のいずれか記載の半導体装置の製造方法。   4. The method of manufacturing a semiconductor device according to claim 1, wherein an antioxidant film is formed on the hetero semiconductor layer between the first step and the second step. 5. . 前記酸化防止膜及び前記ヘテロ半導体層を、前記マスク層を有した状態で、連続的にエッチングすることを特徴とする請求項４記載の半導体装置の製造方法。   5. The method of manufacturing a semiconductor device according to claim 4, wherein the antioxidant film and the hetero semiconductor layer are continuously etched in a state having the mask layer. 前記第四の工程の後に、前記ヘテロ半導体領域の所定部分に不純物を導入することを特徴とする請求項１乃至請求項５のいずれか記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 1, wherein an impurity is introduced into a predetermined portion of the hetero semiconductor region after the fourth step. 前記半導体基体が炭化珪素からなることを特徴とする請求項１乃至請求項６のいずれか記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 1, wherein the semiconductor substrate is made of silicon carbide. 前記ヘテロ半導体領域が、単結晶シリコン、多結晶シリコン、もしくはアモルファスシリコンの少なくとも一つからなることを特徴とする請求項１乃至請求項７のいずれか記載の半導体装置の製造方法。   8. The method of manufacturing a semiconductor device according to claim 1, wherein the hetero semiconductor region is made of at least one of single crystal silicon, polycrystalline silicon, or amorphous silicon.
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