JP3580087B2 - バンプによる電子部品の実装方法 - Google Patents
バンプによる電子部品の実装方法 Download PDFInfo
- Publication number
- JP3580087B2 JP3580087B2 JP15401597A JP15401597A JP3580087B2 JP 3580087 B2 JP3580087 B2 JP 3580087B2 JP 15401597 A JP15401597 A JP 15401597A JP 15401597 A JP15401597 A JP 15401597A JP 3580087 B2 JP3580087 B2 JP 3580087B2
- Authority
- JP
- Japan
- Prior art keywords
- solder
- solder bumps
- electronic component
- bump
- bumps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Landscapes
- Wire Bonding (AREA)
Description
【発明の属する技術分野】
本発明は、バンプによる電子部品の実装方法に関し、特に接続信頼性及び実装性に優れたボールグリッドアレイ(以下、BGAという)半導体装置の実装方法に適用して好適である。
【0002】
【従来の技術】
従来、電子部品の一例として面付実装型のBGAパッケージ21がある。このBGAパッケージ21をランド22aが形成されたマザーボード(回路配線が形成された実装基板)22に実装した時の様子を図7に示す。ここで、BGAパッケージ21とは、回路配線を有する配線基板21aに半導体チップを搭載し、回路配線と半導体チップをAuワイヤ等で電気的に接続したのち、封止樹脂21bで半導体チップ及びAuワイヤを封止したものであり、このBGAパッケージ21の裏面(配線基板21aの裏面)には上記回路配線と電気的に接続された複数の電極23が設けられていて、この複数の電極23によって外部との電気的導通が得られるようになっている。
【0003】
BGAパッケージ21をマザーボード22に実装する実装工程において、予めBGAパッケージ21の裏面における複数の電極23にはんだバンプ24を形成し、このはんだバンプ24によってBGAパッケージ21とマザーボード22との電気的導通を成している。
この実装工程は以下のようにして行う。
【0004】
まず、貯蓄された同一大の多数のはんだボール24a上に、複数の穴が形成された治具を配置し、真空吸着によってこの治具にはんだボール24aを吸着させる。そして、はんだボール24aを吸着させた状態で、はんだボール24aにフラックスを転写する。その後、はんだボール24aをBGAパッケージ21上に搭載するとフラックスの粘性によってはんだボールがBGAパッケージ21に付着し、この後リフロ工程ではんだボール24aの一部を溶融して、はんだボール24aとBGAパッケージ21の裏面の電極23とを接合する。これによりはんだバンプ24が形成される。
【0005】
このようにはんだバンプ24を形成した後、ランド22aが形成されたマザーボード22上に、BGAパッケージ21を位置決め搭載する。そして、リフロ工程にてはんだバンプ24を溶融し、BGAパッケージ21とマザーボード22を電気的に接合し、実装が成される。
この実装に際し、BGAパッケージ21とマザーボード22に熱膨張差があると、周囲温度変化に伴ってはんだバンプ24に歪みが生じてしまう。また、BGAパッケージ21をマザーボード22に実装した際に、はんだバンプ24は、図8に示すようにBGAパッケージ21の重さによって押しつぶされて太鼓状になってしまうが、はんだバンプ24の高さを高く引き伸ばし、図9のような鼓形状にしたほうが上記歪みを低減することができ、BGAパッケージ21とマザーボード22における電気的な接合寿命を向上させることができるということが知られている。
【0006】
このようにはんだバンプ24を高く引き伸ばす方法として、特開昭55−163852号公報に示すものが提案されている。
具体的に説明すると、図10に示すようにBGAパッケージ21に付着させるはんだバンプ24の一部を他のはんだバンプ24よりも大きくし、はんだバンプ24の溶融の際における大きなはんだバンプ24の表面張力を用いてはんだバンプ24が鼓形状になるようにしている。
【0007】
【発明が解決しようとする課題】
しかしながら、上記公報に示すようにはんだバンプ24の一部を他のはんだバンプ24よりも大きくするような場合においては、はんだパンプ24の大きさが異なるため、異なる大きさのはんだボール24aを別々にBGAパッケージ21に付着させなければならず、はんだバンプ24を形成するための工程数が多くなるという問題がある。
【0008】
また、はんだバンプ24の一部を大きくすると、BGAパッケージ21に付着させたときに他のはんだバンプ24と高さが合わないため、他のはんだバンプ24がマザーボード22と接触せず、実装後はんだバンプ24がマザーボード22に接合されない場合が生じるという問題がある。
本発明は上記問題に鑑みたもので、はんだバンプを形成する工程数を多くさせず、かつはんだバンプとマザーボードとの接合不良を発生させないで、はんだバンプを高く引き伸ばした状態で電子部品をマザーボードに実装できるようにすることを目的とする。
【0009】
【課題を解決するための手段】
本発明は上記問題を解決するために以下の手段を採用する。
請求項1に記載の発明においては、はんだバンプ(1)を略同一サイズのはんだボール(1a)にて形成すると共に、はんだバンプ(1)の配列の一部にはんだバンプ(1)の複数を密集させたグループを形成しておき、はんだバンプ(1)を溶融させたときにグループにおけるはんだバンプ(1)をまとめて1つの大きなバンプ(7)とすることを特徴とする。
【0010】
このように、はんだバンプ(1)の配列の一部に、はんだバンプ(1)の複数を密集させたグループを形成しているため、このグループにおけるはんだバンプ(1)が溶融時に大きなバンプ(7)になる。そして、この大きなバンプ(7)の表面張力によって電子部品(2)を押し上げるようにしているため、グループ以外のはんだバンプ(1)は高く引き伸ばされて鼓形状になる。
【0011】
さらに、はんだバンプ(1)を全て略同一サイズのはんだボール(1a)にて形成しているため、はんだバンプを形成する工程を多くせず、また実装基板(5)との接触不良を起こすこともない。
請求項2に記載の発明においては、グループにおけるはんだバンプ(1)のうちの少なくとも1つを、電子部品(2)の裏面に設けられた電極(4)に形成し、グループのうちの他のはんだバンプ(1)を電極(4)がない部分に形成することを特徴とする。
【0012】
はんだバンプ(1)は電極(4)とのみ接合するため、電極の数が少なければそれだけはんだバンプ(1)と電子部品(2)の接触面積を少なくすることができる。従って、グループにおけるはんだバンプ(1)のうちの少なくとも1つを電極(4)に形成し、その他のはんだバンプ(1)を電極(4)がない部分に形成すれば、グループがまとまって大きなバンプ(7)になったときに、バンプ(7)とと電子部品(2)の接触面積を小さくでき、バンプ(7)が電子部品(2)を押し上げる力を大きくすることができる。
【0013】
請求項3に記載の発明においては、はんだバンプ(1)の形成は、フラックス(1b)ではんだボール(1a)を電子部品(2)の裏面に付着させた後、熱処理によりフラックス(1b)を硬化させて、はんだボール(1a)を電子部品(2)に仮固定させることを特徴とする。
このように、フラックス(1b)の硬化によってはんだボール(1a)を電子部品(2)に仮固定させることにより、はんだボール(1a)を溶融させなくても前記仮固定ができるため、はんだ溶融温度という高い温度の熱処理を行う必要がない。このため、仮固定におけるコストを削減することができる。
【0014】
また、はんだボール(1a)を溶融させたときにはんだバンプ(1)の高さが若干変化するため、請求項2に示すように、はんだバンプ(1)を電極(4)以外に形成する場合には、電極(4)がある部分に形成されるはんだバンプ(1)と、電極(4)がない部分に形成されるはんだバンプ(1)の高さが若干異なる。しかしながら、フラックス(1b)の硬化によってはんだバンプ(1)を形成すると、はんだボール(1a)を溶融させる必要がないため、はんだバンプ(1)の高さをより均一にすることができる。
【0015】
請求項4に記載の発明においては、電子部品(2)を実装基板(5)に位置決め配置したときに、グループ以外のはんだバンプ(1)が実装基板(5)に形成されたランド(6)に配置され、グループにおけるはんだバンプ(1)がランド(6)が形成されていない部分に配置されるようにすることを特徴とする。
グループにおけるはんだバンプ(1)に対応する位置にランド(6)がなければ、グループがまとまって大きなバンプ(7)になったときに、実装基板(5)にバンプ(7)が接合される所がないため、バンプ(7)と実装基板(5)の接触面積を小さくすることができる。これにより、バンプ(7)が電子部品(2)を押し上げる力を大きくすることができる。
【0016】
なお、電子部品には、請求項5に示すようにボールグリッドアレイパッケージ(2)を適用することができ、この場合には、はんだバンプ(1)をボールグリッドアレイパッケージ(2)の重心が維持できるような位置に配置すれば良い。
【0017】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
(第1実施形態)
本発明の一実施形態におけるはんだバンプの実装方法について説明する。
はじめに、BGAパッケージ(電子部品)の裏面にはんだバンプを形成する。図1にはんだバンプ1を形成した後のBGAパッケージ2を示す。また、図2(a)〜(c)に、はんだバンプ1の形成工程を示し、図2(a)〜(c)に基づきはんだバンプ1の形成工程について説明する。
【0018】
まず、貯蓄された同一サイズの多数のはんだボール1a上に、複数の穴が形成された治具3を配置し、真空吸着によってこの治具3にはんだボール1aを吸着させる。この治具3の穴3aは、BGAパッケージ2にはんだバンプ1を付着させたい場所に対応して形成されている。具体的には、穴3aは所定間隔空けたアレイ状に形成されており、部分的に3つ密集した状態で形成されている。
【0019】
そして、このような治具3を用いてはんだボール1aを吸着したのち、吸着されたはんだボール1aにフラックス1bを転写する。その後、はんだボール1aをBGAパッケージ2上に搭載し、フラックス1aの粘性によってはんだボール1aをBGAパッケージ2に付着させる。
この後、リフロ工程によってはんだボール1aを溶融させ、はんだボール1aをBGAパッケージ2に形成された電極4と接合させる。これにより、BGAパッケージ2の裏面にはんだバンプ1が形成される。
【0020】
このはんだバンプ1を形成するに際し、はんだバンプ1を同一サイズのはんだボール1aのみによって形成しているため、はんだボール1をBGAパッケージ2に付着させるための上記工程、すなわち、はんだボール1aの吸着、フラックス1bの転写及びはんだボール1aの付着という一連の工程を一度行うだけではんだバンプ1を形成することができる。
【0021】
ここで、BGAパッケージ2の詳細について説明する。
BGAパッケージ2には、樹脂封入された半導体チップが備えられており、半導体チップがAuワイヤ及び配線基板2aに設けられた複数の電極4を介して外部と電気的接続できるようになっている。
そして、上記複数の電極4と外部との電気的接合を図るために、はんだバンプ1を複数の電極4それぞれに形成しているが、本実施形態においては複数の電極4の他にも部分的にはんだバンプ1を形成している。すなわち、上記した治具に密集形成された3つの穴によって吸着されたはんだボール1aのうちの1つが電極4部分に付着し、他の2つは電極がない部分に付着するようになっている。そして、密集形成された3つの穴によりはんだバンプ1を形成しているため、はんだバンプ1は、それぞれが極めて寄り合った状態、つまりグループ化した状態で形成される。このグループ化したはんだバンプ1はBGAパッケージ2の重心を維持できる配置にすればよく、例えば、1つの場合であればBGAパッケージ2の中央部に配置すれば良い。なお、これらのはんだバンプ1は、加熱により硬化したフラックス1bによって基板2aに接着された状態になる。
【0022】
図3に、はんだバンプ1をグループ化させた部分における拡大断面図を示す。この図に示されるように、3つのはんだバンプ1が極めて近傍に寄り合うように形成されており、3つのはんだバンプ1のうち中央の1つのみが電極4に付着している。このとき、3つのはんだバンプは略同一サイズのはんだボール1aで形成されているため、高さが概ね均一になっている。
【0023】
次に、図4に示すように、BGAパッケージ2をマザーボード5上に位置決め搭載する。このマザーボード5には、BGAパッケージ2の裏面に形成された電極4のうちはんだバンプ1をグループ化されていない部分における電極4と対応する位置にランド6が形成されており、これら電極4とランド6が対応するように上記位置決めを行う。
【0024】
そして、リフロ工程によってBGAパッケージ2をマザーボード5に実装する。すなわち、リフロ炉内で熱処理を行って、はんだバンプ1を溶融させ、溶融したはんだバンプ1によって配線基板における電極4とマザーボード5におけるランド6を電気的に導通させる。
このとき、グループ化させた部分におけるはんだバンプ1同士がBGAパッケージ2の重さで押し潰されることにより融合して、1つの大きなバンプ7になる。そして、この大きなバンプ7の表面張力によって、BGAパッケージ2が押し上げられる。このため、図5に示すように、グループ化されていないはんだバンプ1は引っ張られて、高く引き伸ばされて鼓形状になる。これにより、BGAパッケージ2とマザーボード5の接合寿命を向上させることができる。
【0025】
また、図6に大きなバンプ7の拡大図を示す。この図に示すように、大きなバンプ7は電極4が形成されていない部分には付着しないため、グループ化された部分のはんだバンプ1が1つの大きなバンプ7になったときに、大きなバンプ7は一か所の電極4のみと接合する。このように、電極4を一か所にしているため、大きなバンプ7とBGAパッケージ2との接触面積を小さくすることができる。さらに、グループ化されたはんだバンプ1における電極4に対応する位置にランド6を設けていないため、大きなバンプ7とマザーボード5との接触面積を小さくすることができる。これにより、大きなバンプ7がBGAパッケージ2を押し上げる力を大きくすることができる。
【0026】
続いて、温度を降下させて、はんだバンプ1を凝固させる。これにより、図5に示す状態のままはんだバンプ1が固まり、BGAパッケージ2のマザーボード5への実装が成される。
このように、はんだバンプ1を部分的に密集させてグループ化し、このグループ化したはんだバンプ1を1つの大きなバンプ7にすることによって、その大きなバンプ7による表面張力でBGAパッケージ2を押し上げることができるため、グループ化されていない部分におけるはんだバンプ1の形状を鼓状にすることができる。
【0027】
そして、グループ化したはんだバンプ1やそれ以外のはんだバンプ1を同一サイズのはんだボール1aによって形成しているため、工程を複雑にしなくてもBGAパッケージ2の裏面にはんだバンプ1を形成することができると共に、はんだバンプ1の高さが同一であることからBGAパッケージ2とマザーボード5に接触不良が発生することを防止することができる。
【0028】
なお、上記実施形態においては、はんだバンプ1を形成する際にはんだボール1aの一部を溶融させて、はんだボール1aをBGAパッケージ2に接着させてはんだバンプ1を形成しているが、フラックス1bを熱処理によって硬化させ、フラックス1bの硬化によってはんだボールをBGAパッケージ2に接着させてはんだバンプ1を形成してもよい。
【0029】
はんだボール1aを溶融させて電極4と接合したときには、はんだボール1aが略お碗型になるため電極がない部分と比べて、はんだバンプ1の高さが若干低くなるが、フラックス1bの硬化によってはんだバンプ1を形成した場合には、はんだバンプ1の高さをより均一にすることができる。
また、はんだボール1aを溶融させる温度は高温であるが、はんだボール1aをBGAパッケージ2に接着させる程度の温度はそれに比べて低温であるため、フラックス1bの硬化によってはんだバンプ1を形成することによって設備等の簡略化を図ることができる。
【0030】
さらに、本実施形態においては、グループ化したはんだバンプ1のうちの1つのみを電極4に接触させているが、これはBGAパッケージ2を押し上げる力を大きくするためであり、グループ化した他のはんだバンプ1に電極4を形成してもよい。また、グループ化したはんだバンプ1における電極4に対応する部分において、マザーボード5にランド6を設けていないが、上記と同様にBGAパッケージ2を押し上げる力を大きくするためであり、この部分にランド6を設けてもよい。
【0031】
なお、上記実施形態では、電子部品としてボールグリッドアレイパッケージ2適用するボールグリッドアレイ半導体装置の実装方法について説明したが、その他のバンプによる電子部品の実装に本発明を適用しても良い。
【図面の簡単な説明】
【図1】本発明の一実施形態にかかわるBGAパッケージにはんだバンプを形成した時の模式図である。
【図2】図1におけるはんだバンプの形成工程を示す図である。
【図3】図1におけるグループ化したはんだバンプ部分の拡大図である。
【図4】図1に示すBGAパッケージをマザーボードに搭載したときの図である。
【図5】BGAパッケージをマザーボードに実装したときの模式図である。
【図6】図5における大きなバンプの部分の拡大図である。
【図7】従来におけるBGAパッケージをマザーボードに実装したときの模式図である。
【図8】実装後のはんだバンプの状態を示す説明図である。
【図9】実装後のはんだバンプの状態を示す説明図である。
【図10】従来におけるはんだバンプの一部を大きくしたBGAパッケージをマザーボードに搭載したときの模式図である。
【符号の説明】
1…はんだバンプ、1a…はんだボール、1b…フラックス、
2…BGAパッケージ、2a…配線基板、5…マザーボード、6…ランド、
7…大きなバンプ。
Claims (5)
- 電子部品(2)の裏面に所定の配列を成す複数のはんだバンプ(1)を形成したのち、前記電子部品(2)を実装基板(5)上に位置決め搭載し、前記複数のはんだバンプ(1)を溶融させることによって前記電子部品(2)と前記実装基板(5)とを電気的に接合させる電子部品の実装方法において、
前記はんだバンプ(1)を略同一サイズのはんだボール(1a)にて形成すると共に、前記はんだバンプ(1)の配列の一部に前記はんだバンプ(1)の複数を密集させたグループを形成する工程と、
前記はんだバンプ(1)を溶融させて、前記グループにおけるはんだバンプ(1)をまとめて1つの大きなバンプ(7)とする工程とを備えたことを特徴とする電子部品の実装方法 - 前記グループにおけるはんだバンプ(1)のうちの少なくとも1つを、前記電子部品(2)の裏面に設けられた電極(4)に形成し、前記グループのうちの他のはんだバンプ(1)を前記電極(4)がない部分に形成することを特徴とする請求項1に記載の電子部品の実装方法。
- 前記はんだバンプ(1)の形成は、フラックス(1b)で前記はんだボール(1a)を前記電子部品(2)の裏面に付着させる工程と、
熱処理により前記フラックス(1b)を硬化させて、前記はんだボール(1a)を前記電子部品(2)に仮固定させる工程とを備えていることを特徴とする請求項1又は2に記載の電子部品の実装方法。 - 前記電子部品(2)を前記実装基板(5)に位置決め配置したときに、前記はんだバンプ(1)のうちの前記グループ以外のものが前記実装基板(5)に形成されたランド(6)に配置され、前記グループにおけるはんだバンプ(1)が前記ランド(6)が形成されていない部分に配置されるようにすることを特徴とする請求項1乃至3のうちいずれか1つに記載の電気部品の実装方法。
- 請求項1乃至4のいずれか1つにおける前記電子部品は、裏面に前記はんだバンプ(1)をアレイ状に配列したボールグリッドアレイパッケージ(2)であり、前記グループにおけるはんだバンプ(1)を、前記ボールグリッドアレイパッケージ(2)の重心を維持できる位置に形成することを特徴とするボールグリッドアレイ半導体装置の実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15401597A JP3580087B2 (ja) | 1997-06-11 | 1997-06-11 | バンプによる電子部品の実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15401597A JP3580087B2 (ja) | 1997-06-11 | 1997-06-11 | バンプによる電子部品の実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH113915A JPH113915A (ja) | 1999-01-06 |
JP3580087B2 true JP3580087B2 (ja) | 2004-10-20 |
Family
ID=15575053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15401597A Expired - Fee Related JP3580087B2 (ja) | 1997-06-11 | 1997-06-11 | バンプによる電子部品の実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3580087B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000312075A (ja) * | 1999-04-27 | 2000-11-07 | Nec Corp | プリント配線板への接続方法および構造 |
-
1997
- 1997-06-11 JP JP15401597A patent/JP3580087B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH113915A (ja) | 1999-01-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3597754B2 (ja) | 半導体装置及びその製造方法 | |
US5639696A (en) | Microelectronic integrated circuit mounted on circuit board with solder column grid array interconnection, and method of fabricating the solder column grid array | |
JP3593833B2 (ja) | 半導体装置 | |
JP2001085470A (ja) | 半導体装置及びその製造方法 | |
JP2907188B2 (ja) | 半導体装置、半導体装置の実装方法、および半導体装置の製造方法 | |
US20030193093A1 (en) | Dielectric interposer for chip to substrate soldering | |
KR20020044577A (ko) | 개선된 플립-칩 결합 패키지 | |
JPH01303730A (ja) | 半導体素子の実装構造とその製造方法 | |
JP3580087B2 (ja) | バンプによる電子部品の実装方法 | |
JP3575324B2 (ja) | 半導体装置、半導体装置の製造方法及び半導体装置の実装方法 | |
JP2003133366A (ja) | 半導体装置及びその製造方法 | |
JP2001015641A (ja) | 電子部品の接続構造及び接続方法 | |
JP3487411B2 (ja) | 突起電極の形成方法 | |
JPH08274211A (ja) | 半導体装置 | |
JP3070544B2 (ja) | ボール・グリッド・アレイ型半導体装置 | |
JP2002026239A (ja) | 半導体装置およびその製造方法 | |
JPH08340164A (ja) | Bga型パッケージの面実装構造 | |
JP3604001B2 (ja) | 半導体装置の製造方法 | |
JP3704229B2 (ja) | 半導体装置の製造方法および装置 | |
JP2904274B2 (ja) | Lsiパッケージの実装方法 | |
JP2001044326A (ja) | 半導体装置およびその製造方法 | |
JPS63126258A (ja) | 半導体装置 | |
US7235429B2 (en) | Conductive block mounting process for electrical connection | |
JP2004247358A (ja) | 半導体装置と、その製造方法と、それに用いるはんだボール | |
JP3921897B2 (ja) | Bga用配線テープの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040525 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
A521 | Written amendment |
Effective date: 20040607 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040629 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040712 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20110730 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20120730 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |