JP3578578B2 - 可動部の速度判定回路及びこれを用いた可動部停止検出装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、オン・ディレー回路を用いて可動部の速度に比例した入力信号の周波数が所定周波数以下になったか否かを判定して可動部速度を判定する可動部の速度判定回路に関し、特に、入力信号が所定周波数以下であることを示す出力信号を継続して発生する速度判定回路に関する。また、この速度判定回路を用いた可動部停止検出装置に関する。
【０００２】
【従来の技術】
オン・ディレー回路を用いた速度判定回路としては、例えば可動部の停止を確認する装置（ＰＣＴ／ＪＰ９５／００１６５）において、可動部の速度判定回路として用いられている。
ここに記載された速度判定回路（周波数判定回路）は、センサ回路から可動部速度に比例した周波数の信号を入力し、入力信号の論理値１（高レベル状態）の継続時間が所定値以上（即ち、入力信号が所定周波数以下）の時に、オン・ディレー回路が論理値１の出力を生成する。
【０００３】
ここで、入力信号は、論理値１，０の繰り返し信号であり、入力信号が論理値０になると、オン・ディレー回路の出力も論理値０になってしまう。このため、前記速度判定回路では、入力信号が所定周波数以下の時に回路の判定結果出力を論理値１の一定信号とするために、オフ・ディレー回路を設け、このオフ・ディレー回路によって、オン・ディレー回路の論理値１の出力信号を所定時間（オフ・ディレー時間）延長する構成としている。
【０００４】
【発明が解決しようとする課題】
しかしながら、かかる速度判定回路構成では、逆に可動部速度が上昇して入力信号周波数が所定値以上になってオン・ディレー回路の出力が論理値１から０になるような場合、速度判定回路の判定結果出力（オフ・ディレー回路の出力）が論理値０（可動部が所定速度以上である）となるのに遅れが生じる。また、オフ・ディレー回路に所定遅れ時間を持たすためには大容量のコンデンサが必要であり、コストが上昇する。尚、オフ・ディレー時間は、コンデンサとレベル検定回路の入力抵抗の積に比例するので、一般的に、コンデンサの容量は、オン・ディレー回路の判定周波数が低くなる程、即ち、より低速まで監視する程大きくなる。
【０００５】
また、前述のＰＣＴ／ＪＰ９５／００１６５には、オン・ディレー回路を２個用いてオフ・ディレー回路のオフ遅れ時間を短縮する構成も示されている。しかし、この構成でも、短くなったとは言え判定結果出力が論理値０になるのに遅れが生じることは同じであり、また、オン・ディレー回路が増えることでコストが上昇する。
【０００６】
また、ＰＣＴ／ＪＰ９６／００５８５の変化完了検出回路にも、回転低速検出回路として、オン・ディレー回路とオフ・ディレー回路を備えた速度判定回路を用いた例が記載されている。この回転低速検出回路の場合も、入力信号の周波数上昇時に判定結果出力が論理値が１→０となるのに遅れを生じる。このため、ＰＣＴ／ＪＰ９６／００５８５では、可動部の運転状況を反映した信号ＳＷを利用し、この信号ＳＷの出力状態から可動部運転開始を知ることで、周波数上昇時の判定結果出力の変化の遅れをなくしている。しかし、この回路の場合も、オフ・ディレー回路には依然として大容量のコンデンサが必要であり、コストの上昇を招く。
【０００７】
本発明は上記の事情に鑑みなされたもので、オフ・ディレー回路を使用せずに、可動部速度に比例した周波数の入力信号が所定周波数以下に低下した時には入力信号の変化に影響されることなく論理値１の出力を継続して生成できる速度判定回路を提供することを目的とする。また、この速度判定回路を用いた可動部停止検出装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このため、請求項１記載の発明では、可動部の速度に比例した入力信号の周波数が所定値以下になったか否かを判定して可動部速度を判定する可動部の速度判定回路であって、前記入力信号の論理値１の状態の継続時間が予め定めた遅れ時間以上になった時に論理値１の可動部停止判定信号を発生するオン・ディレー回路と、該オン・ディレー回路の論理値１の出力信号を当該オン・ディレー回路の入力側に帰還する帰還回路とを備えて構成した。
【０００９】
かかる構成では、入力信号が所定周波数以下となった後は、帰還回路からの帰還信号によりオン・ディレー回路の出力信号が論理値１の状態に継続保持される。
請求項２記載の発明では、前記オン・ディレー回路の入力側への帰還信号をリセットするリセット手段を備えて構成した。
【００１０】
かかる構成では、リセット手段によって、オン・ディレー回路の出力信号の帰還信号を許可するか解除するかを制御できるので、入力信号の周波数が上昇した時にオン・ディレー回路の論理値１の出力を停止できる。
請求項３記載の発明では、前記帰還回路は、前記オン・ディレー回路の出力側から入力側への信号伝達のみ許容する信号規制手段で構成とした。
【００１１】
かかる構成では、入力信号が速度判定回路の出力側に伝達されることを防止できるので、入力信号が所定周波数以下になるまで、速度判定回路の出力を論理値０に保持できる。
請求項３記載の発明において、具体的には請求項４記載のように、前記信号規制手段は、ダイオードで構成すればよい。
【００１２】
論理値１が高レベル、論理値０が低レベルである場合には、請求項５記載のように、ダイオードは、前記オン・ディレー回路出力側にアノード端子を接続し、オン・ディレー回路入力側にカソード端子を接続するよう構成すればよい。
また、請求項６記載のように、前記オン・ディレー回路の論理値１の出力信号が交流である場合に、前記信号規制手段は、前記交流信号を整流してオン・ディレー回路入力側に出力する整流回路で構成すればよい。
【００１３】
請求項７記載の発明では、前記オン・ディレー回路の前段に、入力信号のレベルを変換するレベル変換手段を備える構成とした。
かかる構成では、入力信号自身のレベルがオン・ディレー回路の論理値１／０判定用閾値と交差しない場合に、レベル変換手段で前記閾値と交差するように入力信号のレベル変換することで、入力信号の周波数判定が可能となる。
【００１４】
請求項８記載の本発明の可動部停止検出装置は、可動部の移動速度を検出し検出速度に応じた周波数の信号を出力する速度検出手段と、該速度検出手段からの信号の周波数が所定値以下になった時に論理値１の可動部停止判定信号を発生する請求項１〜７のいずれか１つに記載の速度判定回路を含む速度判定手段とを備えて構成した。
【００１５】
かかる構成では、可動部が所定の速度以下になった時に、可動部停止を示す論理値１の判定信号を継続して発生させることができる。
請求項９記載の発明では、速度検出手段からの信号が所定の周波数以上の時に可動部の移動を示す論理値１の出力信号を発生する移動有り検出手段と、該移動有り検出手段と前記速度判定手段の両出力信号が共に論理値１となる期間が存在することを条件に、前記速度判定手段からの論理値１の出力信号に基づいて論理値１の可動部停止判定信号を発生する低速／停止判定手段とを設ける構成とした。
【００１６】
かかる構成では、速度検出手段の異常等によって可動部の移動中にも拘わらず速度検出手段の出力信号が周波数零等になった場合に、速度判定手段から論理値１の出力が発生する以前に、移動有り検出手段の出力が論理値０となるので、移動有り検出手段と速度判定手段の両出力信号が共に論理値１となる期間が存在しない。従って、低速／停止判定手段から誤って論理値１の出力信号が発生することがない。
【００１７】
請求項10記載の発明では、前記速度判定手段が、前記速度判定回路の前段に、当該速度判定回路への信号伝達のみを許容する信号伝達方向規制手段を備える構成とした。
かかる構成では、速度判定回路で論理値１の出力信号が生成された時に、この論理値１の帰還信号が移動有り検出手段側へ回り込むのを防止できる。
【００１８】
請求項１１記載の発明では、前記速度検出手段の出力信号に、当該出力信号より高周波の信号を重畳する高周波重畳手段と、前記速度判定手段に前記高周波信号の重畳された信号が入力されたことを検出して論理値１の出力信号を発生する高周波信号検出手段と、該高周波信号検出手段の出力信号と前記低速／停止判定手段の出力信号との論理積演算する論理積演算手段とを備えて構成した。
【００１９】
かかる構成では、速度判定手段に高周波の重畳された入力信号が入力しない場合には、高周波信号検出手段は論理値１の出力信号を発生することがなく、論理積演算手段から論理値１の出力信号が発生することはない。このため、速度判定手段の入力信号線が断線した場合等に、可動部停止を示す論理値１の出力信号を誤って発生することがない。
【００２０】
【発明の実施の形態】
以下に、本発明の実施形態について図面に基づいて説明する。
図１は、後述する本発明の可動部停止検出装置に適用する、本発明の速度判定回路の第１実施形態の回路図である。
図１において、本発明の速度判定回路としての周波数判定回路１は、後述の回転センサ 11 等から出力される可動部の速度に応じた入力信号ｅの周波数が所定周波数以下になった時に論理値１の出力信号Ｚを生成するオン・ディレー回路２と、オン・ディレー回路１の出力信号Ｚを入力側に帰還する帰還回路３とで構成される。
【００２１】
かかる構成の周波数判定回路１の動作を、図２のタイムチャートを参照しながら説明する。
入力信号ｅは、図２に示すように、論理値１，０の繰り返し信号である。その周波数が低下すると、論理値１，０の各継続時間が徐々に長くなる。オン・ディレー回路２は、予め定めた遅れ時間Ｔｏｎを有しており、入力信号ｅの周波数の低下により論理値１の継続時間が前記遅れ時間Ｔｏｎより長くなった時に論理値１の出力信号Ｚ（周波数判定回路１の出力信号となる）を発生する。この出力信号Ｚは、帰還回路３を介してオン・ディレー回路２の入力側に帰還され、オン・ディレー回路２に入力する信号Ｓ１が論理値１に固定されるので、オン・ディレー回路２は論理値１の出力信号Ｚを継続して発生する。入力信号ｅは、論理値１の出力信号Ｚが生成された後も、図２の点線で示すように論理値０になることがある。しかし、帰還回路３の帰還動作により信号Ｓ１は論理値１に固定されるので、入力信号ｅの変化の影響を受けずに、オン・ディレー回路２の出力信号Ｚは論理値１に保持される。従って、入力信号ｅの周波数が所定値以下の時には、周波数判定回路１の出力信号Ｚは論理値１に保持される。
【００２２】
かかる構成によれば、オフ・ディレー回路を使用せずに、入力信号ｅが所定周波数以下の時には周波数判定回路１の出力信号Ｚを論理値１に保持することができるので、オフ・ディレー回路で使用される大容量のコンデンサが不要となり、低コストにできる。
尚、帰還回路３は、オン・ディレー回路２の出力側と入力側とを直接唯結線する構成でもよく、その場合は、出力信号Ｚは、論理値１になる以前で図２に点線で示すように入力信号ｅの変化に同期して変化する。入力信号ｅが所定周波数以下になるまで出力信号Ｚを論理値０にしておくために、入力信号ｅの論理値１の信号が周波数判定回路１の出力側に伝達されるのを阻止する信号規制手段の機能を帰還回路３に持たせる場合がある。具体的には、例えば、論理値１が高レベルで論理値０が低レベルである場合には、帰還回路３を信号規制手段としてダイオードＤで構成して図３に示すように接続する。これにより、入力信号ｅが論理値１になってもダイオードＤの逆方向の印加電圧となって周波数判定回路１の出力側には伝達されない。
【００２３】
次に、第２実施形態について説明する。尚、以下の各実施形態では、帰還回路が入力信号を周波数判定回路の出力側に伝達しない構成であるものとして説明する。具体的には図３のようにダイオードで構成されているものとして説明する。第１実施形態の構成では、入力信号ｅが所定周波数以下になった時は、オン・ディレー回路２の論理値１の出力を、入力信号ｅの変化に影響されずに保持することができるが、入力信号ｅの周波数がその後に所定値より高くなっても、論理値１の出力信号Ｚが継続されてしまう。かかる問題を解決するには、入力信号ｅの周波数が高くなる時にオン・ディレー回路２の出力の帰還動作を解除（リセット）し、入力信号ｅの周波数が低くなる時に出力の帰還動作を許可する機能を付加すればよい。
【００２４】
図４に示す第２実施形態は、帰還動作の許可／解除を制御可能に構成したものである。尚、第１実施形態と同一要素には同一符号を付して説明を省略する。
図４において、本実施形態の周波数判定回路１Ａは、オン・ディレー回路２の出力側と帰還回路３の入力線接続部との間に、接点ＣＥが挿入される。接点ＣＥは、帰還動作を許可する時はオンし、帰還動作を解除する時はオフする構成であり、リセット手段として機能する。
【００２５】
かかる回路の動作タイムチャートを図５に示す。
入力信号ｅの周波数が低下する時は、帰還動作を許可すべく接点ＣＥを図５に示すように適切な時点でオンする。この状態で、図１の回路と同様に動作し、入力信号ｅの論理値１の継続時間がオン・ディレー回路２の遅れ時間Ｔｏｎより長くなった時、オン・ディレー回路２の出力側信号Ｓ２が論理値１となり、周波数判定回路１Ａの出力信号Ｚが同時に論理値１となる。オン・ディレー回路２の出力側信号Ｓ２は帰還回路３を介してオン・ディレー回路２の入力側に帰還されるので、以後、入力信号ｅの変化に関係なくオン・ディレー回路２の信号Ｓ２が論理値１に固定され、出力信号Ｚが論理値１に固定される。一方、入力信号ｅの周波数が高くなる時は、帰還動作を解除（リセット）すべく接点ＣＥを適切な時点でオフする。この状態では、オン・ディレー回路２の出力側信号Ｓ２は入力側に帰還されなくなるので、オン・ディレー回路２の出力の保持動作は解除される。オン・ディレー回路２は、帰還動作解除後、入力信号ｅの周波数の監視を行うが、オン・ディレー回路２の出力側信号Ｓ２は周波数判定回路１Ａの出力側に伝達されず、帰還動作解除中は、出力信号Ｚ＝０のままとなる。
【００２６】
図６に、本発明の第３実施形態として、前記リセット手段としてＡＮＤゲートを用いた構成例を示す。
図６において、本実施形態の周波数判定回路１Ｂは、接点ＣＥの代わりにＡＮＤゲートＡ１を設ける。ＡＮＤゲートＡ１は、一方の入力端にオン・ディレー回路２の出力側信号Ｓ２が入力し、他方の入力端には外部信号Ｅｃが入力し、両信号の論理積演算を行う。前記外部信号Ｅｃは、帰還動作許可時は論理値１とし、帰還動作解除時は論理値０とする信号である。
【００２７】
かかる構成では、第２実施形態と同様に適切な時点で外部信号Ｅｃ＝１，０の切替えを行えばよい。即ち、帰還動作を許可すべく外部信号Ｅｃ＝１とすれば、オン・ディレー回路２の信号Ｓ２が論理値１となった時点で、ＡＮＤゲートＡ１の出力が論理値１となり、周波数判定回路１Ｂの出力信号Ｚ＝１となる。ＡＮＤゲートＡ１の出力はオン・ディレー回路２の入力側に帰還されるので信号Ｓ２＝１に固定される。Ｅｃ＝０とすれば、オン・ディレー回路２の信号Ｓ２の状態に拘わらずＡＮＤゲートＡ１の出力が論理値０となり、周波数判定回路１Ｂの出力信号Ｚ＝０となる。オン・ディレー回路２の入力側信号Ｓ２は入力信号ｅそのものとなり、オン・ディレー回路２は入力信号ｅの周波数を監視するが、図４の第２実施形態と同様に周波数判定回路１Ｂの出力信号Ｚ＝０のままである。
【００２８】
尚、図４及び図６の回路において、接点ＣＥ及びＡＮＤゲートＡ１は、オン・ディレー回路２と帰還回路３を含む帰還閉ループ内であれば、どこに挿入しても良い。ただし、オン・ディレー回路２の入力側の信号Ｓ１のラインに挿入した場合は、帰還動作解除時は入力信号ｅがオン・ディレー回路２に入力せず周波数監視は行われない。また、出力信号Ｚのラインと信号Ｓ１のラインにそれぞれ接続する帰還回路３の入力ライン又は出力ラインに挿入した場合は、オン・ディレー回路２の出力保持動作は行われないが、入力信号ｅが所定周波数以下になってオン・ディレー回路２の出力が論理値１になると出力信号Ｚも同期して論理値１となる。
【００２９】
また、接点ＣＥやＡＮＤゲートＡ１を設けずに、オン・ディレー回路２の電源を直接オン−オフする構成とし、帰還動作許可時に電源オンとし、帰還動作解除時に電源オフとしても、帰還動作の許可・解除制御機能を達成することができる。
次に、図７に本発明の第４実施形態を示し説明する。
【００３０】
オン・ディレー回路２は入力信号ｅの論理値１，０を判定するための判定閾値を有しており、オン・ディレー回路２の判定閾値と、入力信号ｅとが交差しない場合、オン・ディレー回路２は、入力信号ｅが常時論理値１又は０と判断し、入力信号ｅの周波数を監視・判定できない。図７の第４実施形態はこの問題を解消するための回路構成である。
【００３１】
図７において、本実施形態の周波数判定回路１Ｃは、図６の第３実施形態の回路のオン・ディレー回路２の前段にレベル変換回路４を追加する構成である。レベル変換回路４は、入力信号ｅがオン・ディレー回路２の判定閾値ＶＴＨＯ に交差するよう入力信号ｅのレベルを変換する。
かかる構成では、入力信号ｅは、レベル変換回路４に入力されてレベル変換され、後段のオン・ディレー回路２の判定閾値ＶＴＨＯ に確実に交差する信号Ｓ１として出力されてオン・ディレー回路２に入力する。
【００３２】
例えば、入力信号ｅが、図８（Ａ）に示すような小振幅信号で、オン・ディレー回路２の判定閾値ＶＴＨＯ に交差しない或いは確実に交差するとは言えないような場合には、レベル変換回路４は、入力信号ｅを前記判定閾値ＶＴＨＯ と確実に交差するように増幅して信号Ｓ１として出力する。この様子を図８（Ａ）に示す。この場合、レベル変換回路４は、例えば、入力部に結合コンデンサを有する交流増幅器を備えて構成される。
【００３３】
また、例えば、入力信号ｅが図８（Ｂ）に示すように小振幅ではないがその直流レベルが前記判定閾値ＶＴＨＯ と異なっていて交差しない場合には、レベル変換回路４に閾値ＶＴＨＬ を設定して入力信号ｅのレベル検定を行う。即ち、レベル変換回路４は、入力信号ｅが前記閾値ＶＴＨＬ 以上の時は論理値１の出力信号を、入力信号ｅが前記閾値ＶＴＨＬ 未満の時は論理値０の出力信号を、信号Ｓ１として発生する。この様子を図８（Ｂ）に示す。この場合、レベル変換回路４は、例えば、閾値ＶＴＨＬ を持つレベル検定回路を備えて構成される。
【００３４】
このように、入力信号ｅをレベル変換した後に、オン・ディレー回路２に入力すれば、実際の入力信号ｅが、オン・ディレー回路２の前記判定閾値ＶＴＨＯ と交差しない場合でも、オン・ディレー回路２で入力信号ｅの周波数を監視・判定を行えるようになり、前述の各実施形態と同様にして入力信号ｅが所定周波数以下になった時に論理値１の出力信号Ｚを継続して発生することができる。
【００３５】
尚、入力信号ｅを結合コンデンサを介して交流増幅器に入力して増幅した後に、レベル検定回路でレベル検定を行い、信号Ｓ１を発生するよう構成することも可能である。また、図７の第４実施形態では、図６の周波数判定回路１Ｂにレベル変換回路を追加する構成について説明したが、図１、図３及び図４の各周波数判定回路にも適用できることは言うまでもない。
【００３６】
次に、オン・ディレー回路が論理値１の出力として交流信号を生成する構成の場合の実施形態について説明する。
図９は、本発明の第５実施形態を示す。
図９において、本実施形態の周波数判定回路１Ｄは、入力信号ｅの論理値１の継続時間が所定の遅れ時間以上である時に交流信号を生成し、入力信号ｅが論理値０になると即座に交流信号が停止するオン・ディレー回路２′と、オン・ディレー回路２′からの交流信号を整流して直流の判定出力信号Ｚを生成する倍電圧整流回路６と、帰還回路３とで構成される。
【００３７】
倍電圧整流回路６は、２つのコンデンサＣ１，Ｃ２と２つのダイオードＤ１，Ｄ２で構成され、交流信号が入力されている時には、その整流出力に電源電圧ＶCCを重畳した高レベル（論理値１に相当する）の信号を出力し、交流信号が入力しない場合には、略電源電圧ＶCCの低レベル（論理値０に相当する）の信号を出力する。前記オン・ディレー回路２′は、この場合、電源電圧ＶCCより高レベルの入力信号を論理値１、略電源電圧ＶCCを論理値０と判断する。
【００３８】
かかる周波数判定回路の動作について説明する。
入力信号ｅの周波数が徐々に低下し論理値１の継続時間が、オン・ディレー回路２′の遅れ時間Ｔｏｎより長くなると、オン・ディレー回路２′の出力信号Ｓ２は論理値１（交流信号生成）となり、交流の信号Ｓ２が倍電圧整流回路６に入力し、倍電圧整流回路６からの高レベル出力により出力信号Ｚが論理値１となる。倍電圧整流回路６の高レベル出力は、帰還回路３を介してオン・ディレー回路２′の入力側に帰還され、信号Ｓ１が論理値１に保持され、判定信号Ｚは論理値１に保持される。
【００３９】
ところで、帰還回路３をダイオードで構成した場合、ダイオードに短絡故障が起こると、入力信号ｅがそのまま周波数判定回路の出力側に伝達され、出力信号Ｚ＝１となる虞れがある。
図10に、これを避けるための本発明の第６実施形態を示す。
図10において、本実施形態の周波数判定回路１Ｅは、図９の構成において、帰還回路を、ダイオードに代えて倍電圧整流回路７で構成した。倍電圧整流回路７は、倍電圧整流回路６と同様に２つのコンデンサＣ３，Ｃ４と２つのダイオードＤ３，Ｄ４とで構成される。その入力側は、オン・ディレー回路２′と倍電圧整流回路６との間に接続され、オン・ディレー回路２′の交流信号を入力し、倍電圧整流して帰還信号を生成している。この周波数判定回路１Ｅの動作は、図９の回路と同様であるので、ここでは説明を省略する。
【００４０】
かかる構成によれば、論理値１の入力信号ｅが、周波数判定回路１Ｅの出力側に伝達されるには、倍電圧整流回路７内のダイオードＤ４とコンデンサＣ３、倍電圧整流回路６内のコンデンサＣ１の全てが短絡故障した場合であり、故障率から考えて、ダイオードＤのみの短絡故障の場合よりも起こり難く、論理値１の入力信号ｅが周波数判定回路１Ｅの出力側に誤って伝達される確率は格段に低下する。
【００４１】
図１１に、別の構成として本発明の第７実施形態を示す。
図１１において、本実施形態の周波数判定回路１Ｆは、倍電圧整流回路６の整流基準電圧を倍電圧整流回路７の整流出力電圧レベルとしている。即ち、倍電圧整流回路７の整流出力を倍電圧整流回路６の整流出力に加算する構成としている。倍電圧整流回路６，７の各整流出力電圧をαとすると、倍電圧整流回路７からの帰還信号はα＋ＶＣＣであり、倍電圧整流回路６からの整流信号Ｚ１は２α＋ＶＣＣである。多値で表現すると、２α＋ＶＣＣは論理値２に相当し、α＋ＶＣＣは論理値１に相当し、ＶＣＣは論理値０に相当する。レベル変換回路８は、２α＋ＶＣＣとα＋ＶＣＣとの間に閾値を有している（レベル変換回路８は、下限閾値を有するレベル検定回路とも言える）。従って、レベル変換回路８は、入力信号が論理値２の時に論理値１の出力信号Ｚを生成し、論理値１及び０の時は出力信号Ｚは論理値０となる。
【００４２】
かかる構成によれば、入力信号ｅは、せいぜい論理値１に相当する電圧レベルであるから、例え帰還回路３が故障して入力信号ｅが周波数判定回路の出力側に伝達された場合でも、レベル変換回路８の閾値判定により出力信号Ｚが論理値１になることはない。
図９〜図１１の各構成に、帰還信号の伝達の許可／解除を行う前述のリセット手段を組み込むことは可能である。図４に示すように、リセット手段がリレーの接点ＣＥの場合に、接点ＣＥは直流だけでなく交流も当然伝達できると考えられるので、図９〜図１１の帰還信号の伝達経路に、接点ＣＥを組み込めばよい。これにより、入力信号ｅの周波数判定結果に基づく出力信号Ｚの保持動作の許可／解除を行うことができる。
【００４３】
図１２は、本発明の第８実施形態を示し、リセット手段にＡＮＤゲートを用いた場合である。
図１２において、本実施形態の周波数判定回路１Ｇは、図６の周波数判定回路の構成においてＡＮＤゲートＡ１をフェールセーフな論理積演算発振回路５とし、後段に前述の倍電圧整流回路６を設け判定出力信号Ｚを生成する構成としたものである。前記論理積演算発振回路５は、２つの入力信号が共に電源電位より高いレベルの時に交流の出力信号（論理値１に相当する）を発生し、故障時に交流出力信号を発生しない（論理値０に相当する）構成である。このようなフェールセーフな論理積演算発振回路としては、特許第５，３４５，１３８号明細書、米国特許第４，６６１，８８０号明細書、米国特許第５，０２７，１１４号明細書等で公知のフェールセーフ・ウィンドウ・コンパレータ／ＡＮＤゲートを用いることができる。
【００４４】
かかる周波数判定回路の動作について図13のタイムチャートを参照して説明する。
入力信号ｅの周波数が図示のように徐々に低下しているとする。このとき、帰還動作を許可すべく適切な時刻（ここでは時刻ｔ0）で外部信号Ｅｃを論理値１にする。オン・ディレー回路２の入力信号Ｓ１（信号ｅ）の周波数が高く論理値１の継続時間がオン・ディレー回路２の遅れ時間Ｔonより短い時刻ｔ1以前では、オン・ディレー回路２の出力信号Ｓ２は論理値０のままである。従って、論理積演算発振回路５の出力信号Ｓ３も論理値０である。信号Ｓ１は入力信号ｅの変化に同期して論理値１，０を繰り返すが、帰還回路３のダイオードＤで阻止されるので、周波数判定回路１Ｇの出力信号Ｚは論理値０に保持される。信号Ｓ１の論理値１の継続時間が徐々に長くなり、オン・ディレー回路２の遅れ時間Ｔonより長くなると（図中時刻ｔ1）、オン・ディレー回路２の出力信号Ｓ２は論理値１となる。このとき、外部信号Ｅｃは既に論理値１であるので、論理積演算発振回路５の出力信号Ｓ３は論理値１となり、交流信号が倍電圧整流回路６に入力し、倍電圧整流回路６からの高レベル出力により出力信号Ｚが論理値１となる。倍電圧整流回路６の高レベル出力は、帰還回路３を介してオン・ディレー回路２の入力側に帰還され、信号Ｓ１が論理値１に保持される。入力信号ｅはその後も、図中破線で示す如く論理値１，０を繰り返す（図中、時刻ｔ2〜ｔ3、ｔ4〜で論理値０となる）。しかし、オン・ディレー回路２の入力側信号Ｓ１が論理値１に固定されるので、判定信号Ｚは論理値１に保持される。
【００４５】
その後、帰還動作解除のために外部信号Ｅｃが論理値０になると（図中時刻ｔ５ ）、論理積演算発振回路５の出力信号Ｓ３が論理値０（交流信号無し）となり、出力信号Ｚ＝０となる。その後、オン・ディレー回路２は入力信号ｅの変化に依存し、入力信号ｅの周波数の監視・判定を行うが、オン・ディレー回路２の出力信号Ｓ２は周波数判定回路の出力側に伝達されず、出力信号Ｚは論理値０のままである。
【００４６】
かかる周波数判定回路１Ｇの場合も、帰還回路３をダイオードで構成した場合、ダイオードに短絡故障が起こると、入力信号ｅがそのまま周波数判定回路の出力側に伝達され、出力信号Ｚ＝１となる虞れがある。これを避けるためには、図１０と同様に、帰還回路３としてダイオードに代えて倍電圧整流回路７を用いればよい。かかる構成の周波数判定回路１Ｈを図１４に示す。
【００４７】
図１４において、本発明の第９実施形態の周波数判定回路１Ｈは、図１２の構成において、倍電圧整流回路７の入力側を、論理積演算発振回路５と倍電圧整流回路６との間に接続し、論理積演算発振回路５の出力信号を入力し、倍電圧整流して帰還信号を生成している。この周波数判定回路１Ｈの動作は、図１２の回路と同様であるので、ここでは説明を省略する。
【００４８】
かかる構成によれば、図１０の場合と同様に、入力信号ｅが、周波数判定回路１Ｈの出力側に伝達されるには、倍電圧整流回路７内のダイオードＤ４とコンデンサＣ３、倍電圧整流回路６内のコンデンサＣ１の全てが短絡故障した場合であり、故障率から考えて、入力信号ｅが周波数判定回路１Ｅの出力側に伝達される確率は格段に低下する。
【００４９】
図１５には、図１１と同様に、倍電圧整流回路７の整流出力を倍電圧整流回路６の整流出力に加算する構成とした本発明の第１０実施形態の周波数判定回路１Ｉを示す。この回路動作は、図１１と同様であるので、ここでは説明を省略する。
かかる構成によれば、図１１の場合と同様に、レベル変換回路８の閾値判定により出力信号Ｚが論理値１になることはない。
【００５０】
ここで、倍電圧整流回路を用いた加算回路は、例えば、国際公開ＷＯ９３／２３７７２等で公知である。
また、前述した各実施形態の周波数判定回路のフェールセーフ性を更に向上するには、オン・ディレー回路として、論理値１の信号が入力されてから所定の遅れ時間Ｔｏｎ経過後に論理値１の出力信号を生成し、故障時に遅れ時間Ｔｏｎが短縮されることがなく、正常時と故障時に入力が論理値０になると即座に出力が論理値０となるようなフェールセーフなものを用いればよい。このようなフェールセーフなオン・ディレー回路は、例えば、国際公開ＷＯ９４／２３４９６、国際公開ＷＯ９４／２３３０３、特開昭６２−１０４３１０号公報や、第８回日本ロボット学会学術講演会（平成２年）「集積化フェールセーフしきい値演算素子」（Ｎｏ．１８０７）等で公知である。
【００５１】
次に、前述の本発明の速度判定回路を用いた本発明の可動部停止検出装置について述べる。
図16は、可動部が回転体である場合に適用した本発明の可動部停止検出装置の実施形態を示す。
図16において、速度検出手段としての回転センサ11は、可動部としての回転体、例えばモータの回転を検出し、回転速度に応じた周波数の信号ｅを発生する。速度判定手段としての速度判定回路12は、本発明の速度判定回路である前述のオン・ディレー回路２又は２′及び帰還回路３を備えた周波数判定回路を用いて構成され、出力信号Ｚをモータ回転停止の判定信号として出力する。判定信号Ｚは、モータの回転速度が所定値以下になった時に論理値１となり、モータ回転速度が前記所定値より高い場合には論理値０となる。
【００５２】
前記回転センサ１１の構成例を、図１７（Ａ）、（Ｂ）に示す。
図１７（Ａ）は、モータの回転軸１３に固定した羽付きの回転板１４を挟んで両側に光ビームセンサ１５の投光部（投光回路及び発光素子ＰＤを備える）と受光部（受光素子ＰＴと受光回路とを備える）を対向配置する構成である。投光部の発光素子ＰＤからの光ビーム（図中点線で示す）は回転板１４の羽１４ａ間の隙間を介して受光部の受光素子ＰＴで受光される。従って、回転板１４の回転により、発光素子ＰＤからの光ビームは羽１４ａによって周期的に遮断され、受光素子ＰＴは回転板１４の回転速度に応じた間隔で光ビームを受光し、受光回路から回転速度に応じた周波数の信号ｅを生成する。
【００５３】
図１７（Ｂ）は、所定間隔で孔１６ａを設けた金属回転板１６を、モータの回転軸１３に固定し、金属回転板１６の表面に近接して磁気ヘッド１７を固定する。磁気ヘッド１７は金属回転板１６の表面の凹凸（孔１６ａの有無）に応じてその電磁気特性が変化し、センサ回路１８から金属回転板１６の回転に応じた周波数の信号ｅを生成する。また、速度判定回路１２内のオン・ディレー回路２又は２′の出力帰還動作の許可・解除を制御するリセット機構は、例えば、図１８（Ａ）のように、３相モータＭの電源スイッチ部２１の３つのスイッチに同期して動作するバック接点を、図４に示す接点ＣＥとしてオン・ディレー回路２又は２′の出力側に直列接続する。前記バック接点は、電源スイッチ部２１のスイッチがオフ（モータ駆動停止）の時はオンとなり、電源スイッチ部２１のスイッチがオン（モータ駆動）の時はオフとなる。従って、モータＭが電源遮断により回転低下している時は、オン・ディレー回路２又は２′の帰還動作が可能となり、モータＭの駆動中は前記帰還動作が解除（リセット）される。
【００５４】
また、図１８（Ｂ）のように、作業者が操作する押しボタン２２を接点ＣＥとして用いてもよい。押しボタン２２の場合は、作業者の判断で帰還動作の許可・解除を選択すればよい。
また、図１８（Ｃ）のように、モータＭの給電線に電流が流れていないことを検出して論理値１の出力を発生する電流ゼロセンサを用いても良い。即ち、モータＭの３本の給電線の中の２本（又は１本）の電流の有無を各電流ゼロセンサ２３Ａ，２３Ｂで検出する。モータＭの電源がオフで給電線に電流が流れていない時は、２つの電流ゼロセンサ２３Ａ，２３Ｂから論理値１の出力が発生する。これにより、各信号処理回路２４Ａ，２４Ｂを介してＡＮＤゲート２５から論理値１の出力が発生する。そして、ＡＮＤゲート２５の論理値１の出力で接点ＣＥをオンするようにすればよい。尚、このような電流ゼロセンサは、例えば米国特許第５，３４５，４３８号明細書等で公知である。
【００５５】
図６等の周波数判定回路のようにＡＮＤゲートを用いる場合には、図１８（Ａ），（Ｂ）の構成ではバック接点や押しボタンを介して論理値１に相当する信号を外部信号ＥｃとしてＡＮＤゲートの一方の入力端子に供給すればよい。また、図１８（Ｃ）の構成ではＡＮＤゲート２５の論理値１の出力を外部信号Ｅｃとすればよい。
【００５６】
かかる構成の可動部停止検出装置では、モータＭの電源をオフにすると、バック接点がオンして帰還動作許可状態となる。この状態で、モータＭの回転が徐々に低下して、回転センサ11からの信号ｅの周波数が所定周波数（オン継続時間がオン・ディレー回路２又は２′の遅れ時間以上となる周波数）以下になると、モータＭの電源スイッチオフによって既に帰還動作許可状態となっているので、速度判定回路12から論理値１のモータ回転停止を示す判定信号Ｚが発生し、オン・ディレー回路２又は２′の出力帰還によって論理値１の判定信号が継続する。モータＭの電源スイッチをオンすれば、接点ＣＥがオフし或いはＡＮＤゲートの出力が論理値０となることにより、帰還動作は解除（リセット）される。
【００５７】
尚、速度判定回路の帰還動作の許可・解除を制御するリセット機構は、図18に示すものに限定するものではなく、可動部の停止操作や駆動操作に同期して許可や解除のための論理値１又は０の出力信号を発生できる構成ではあればよい。また、本発明の可動部停止検出装置を適用できる可動部としては、モータのような回転体に限らず線上移動する可動部でもよい。線上移動する可動部の速度を検出するには、例えば、図17（Ａ）の羽や同図（Ｂ）の孔を移動線上に並べて同様に可動部の移動速度を検出すればよい。
【００５８】
ところで、図16に示す可動部停止検出装置の場合、可動部移動中等に速度検出用トランスデューサが落下して入力信号ｅが周波数零になると誤りの停止判定信号（論理値１）が生成される。この問題を解消するための構成例を図19に示す。
図19において、速度検出回路31は、可動部の速度に応じた周波数の信号ｅを出力する。移動有り検出回路32は、前記信号ｅの周波数が所定周波数ＦＡ以上の時に出力信号ＳＡが論理値１に相当する高レベルとなる。移動速度判定回路33は、前述の本発明の速度判定回路としての周波数判定回路で構成されるもので、前記信号ｅが所定周波数ＦＢ（ＦＢ＞ＦＡ）以下の時に出力信号ＳＢが論理値１に相当する高レベルとなる。低速／停止判定回路34は、前記出力信号ＳＡとＳＢが共に論理値１になる期間が存在したことを検出し、それに基づき判定信号Ｋが可動部停止を示す論理値１に相当する高レベルとなる。ここで、前記移動速度判定回路33が、前述した周波数判定回路を用いて構成され、出力信号ＳＢが前述の判定信号Ｚに相当する。図中、外部信号Ｅｃが、帰還動作の許可・解除を制御するための信号となる。
【００５９】
図２０に、図１９の具体例を示す。
図２０において、移動速度判定回路３３は、図１５の構成の周波数判定回路３３ＡとダイオードＤｃ（但し、この場合、論理値１は高レベルであるものとする）からなる信号伝達方向規制手段としての分離回路３３Ｂとで構成される。周波数判定回路３３Ａの構成及び動作については既に説明したので、ここでは省略する。分離回路３３Ｂは、オン・ディレー回路２が出力保持状態でない時には入力信号ｅを通過させ、出力保持状態の時の論理値１の帰還信号が移動有り検出回路３２に回り込まないようするためのものである。この分離回路３３Ｂがない場合は、論理値１の一定値の帰還信号が移動有り検出回路３２に伝達される。すると、帰還信号は一定値のため移動有り検出回路３２の入力信号は周波数零となり、移動有り検出回路３２の出力信号ＳＡが論理値１とならない。従って、移動速度判定回路３３の出力信号ＳＢが論理値１となっても、この時は移動有り検出回路３２の出力信号ＳＡが論理値１とならないので、両信号ＳＡ，ＳＢが共に論理値１となる時が存在しなくなり、低速／停止判定回路３４から論理値１の出力信号Ｋが生成されない。分離回路３３Ｂは、このような事態を防止するために挿入される。分離回路３３ＢのダイオードＤｃが短絡故障した時も同様の事態が発生するので、分離回路３３ｂの短絡故障を検出できることを意味する。
【００６０】
移動有り検出回路３２は、例えばコンデンサＣＡ と抵抗ＲＡ とで構成される。入力信号ｅが論理値０の時にはコンデンサＣＡ は抵抗ＲＡ を介して充電され、入力信号ｅが論理値０から１に立ち上がった時はコンデンサＣＡ により微分されて高レベルの出力信号ＳＡ＝１（電源電位ＶＣＣより高い）が生成される。即ち、入力信号ｅが所定の周波数以上（この場合、周波数零でなく変化している）の時に出力信号ＳＡ＝１が生成される。尚、抵抗ＲＡ の代わりに、ダイオードを用いアノード側を電源電位ＶＣＣに接続しカソード側をコンデンサＣＡ に接続する構成としてもよい。
低速／停止判定回路３４は、移動有り検出回路３２の出力信号ＳＡをトリガ入力信号とし、移動速度判定回路３３の出力信号ＳＢをリセット入力信号とする自己保持回路３４Ａを含む。従って、出力信号ＳＢ＝１の状態で、出力信号ＳＡ＝１が入力されると出力信号Ｋ＝１となり、ＳＡ＝０になった後もトリガ入力信号側を論理値１に保持して出力信号Ｋ＝１を自己保持する。また、ＳＢ＝０になると直ちに出力信号Ｋ＝０となる。
【００６１】
かかる構成において、可動部の移動速度に応じた周波数の信号ｅが入力すると、可動部が移動していて信号ｅが変化している時は、移動有り検出回路３２の論理値１の出力が生成される。可動部の移動速度が低下して信号ｅの周波数が所定周波数ＦＢ以下になると、オン・ディレー回路２からの出力に基づいて移動速度判定回路３３の出力信号ＳＢ＝１が生成される。移動有り検出回路３２から論理値１の出力により、低速／停止判定回路３４の出力信号Ｋ＝１が生成される。移動速度判定回路３３の出力信号ＳＢ＝１は、その後、帰還動作によって保持されるので、低速／停止判定回路３４の自己保持回路３４Ａの出力が保持され、出力信号Ｋ＝１が継続して発生する。これにより、可動部が低速／停止したことが通報される。
【００６２】
可動部が再び駆動された場合は、外部信号Ｅｃが論理値０となってオン・ディレー回路２の帰還動作が解除され、移動速度判定回路３３の出力信号ＳＢ＝０となって、自己保持回路３４Ａの自己保持が解除され、低速／停止判定回路３４の出力信号Ｋ＝０となる。
かかる構成によれば、可動部の移動中にトランスデューサの落下等で信号ｅの周波数が零になった場合には、出力信号ＳＡ，ＳＢが共に論理値１となることがないので、低速／停止判定回路３４の出力信号Ｋが論理値１になることは決してない。従って、トランスデューサの落下等による誤動作を防止できる。
【００６３】
ところで、図２０の回路では、移動有り検出回路３２内のコンデンサＣＡ に短絡故障が起こると、論理値１に相当する入力信号ｅが直接自己保持回路３４Ａのトリガ入力信号として入力する。この故障下で、もし、トランスデューサの落下等で入力信号ｅが論理値１のままになると、出力信号ＳＡ＝１のままとなる。また、周波数零であるので移動速度判定回路３３の出力信号ＳＢ＝１となる。このため、トランスデューサが落下したにも拘わらず、判定信号Ｋ＝１が発生する虞れがある。
【００６４】
この問題を解消するためには、例えば図２１のように構成するとよい。
図２１において、入力信号ｅをフォトカプラ４０を介して移動有り検出回路３２のコンデンサＣＡ に伝達する。尚、この場合、入力信号ｅは論理値０の時略電源電位ＶＣＣであり、論理値１の時電源電位ＶＣＣより高いレベルであるものとする。
入力信号ｅが論理値０の時、略電源電位ＶＣＣであるから、フォトカプラ４０の発光素子ＰＤ１は発光せず、受光素子ＰＴ１はオフ状態となり、コンデンサＣＡ は抵抗ＲＡ ，ＲＢ を介して充電される。次に、入力信号ｅが論理値１の電源電位ＶＣＣより高いレベルの信号になったとすると、入力信号ｅとＶＣＣの電位差により抵抗ＲＣ を介して発光素子ＰＤ１に電流が流れて発光する。受光素子ＰＴ１はそのときオン状態になり、受光素子ＰＴ１のエミッタ電位はグランドレベルからＶＣＣレベルに立ち上がり、コンデンサＣＡ はその立ち上がりを微分して電源電位ＶＣＣより高いレベルの論理値１に相当する出力信号を生成する。
【００６５】
もし、トランスデューサの落下等で入力信号ｅが論理値１のままとなっても、入力信号ｅ側とトリガ入力側とはフォトカプラ４０で絶縁されるので、入力信号ｅが直接トリガ入力として伝達されることを防止できる。従って、図２１のように構成すれば、コンデンサＣＡ に短絡故障が生じてもトランスデューサの落下等に伴って誤って判定信号Ｋが論理値１となることはない。
【００６６】
図２２に、移動速度判定回路に入力信号ｅのレベルを変換するレベル変換回路を含む場合の実施形態を示す。
図２２において、本実施形態の移動速度判定回路３３は、周波数判定回路３３Ａの前段にレベル変換回路３３Ｃを設けている。レベル変換回路３３Ｃは、結合コンデンサＣＢ と、増幅器Ａ及びレベルシフト回路５０とで構成される。レベルシフト回路５０は、コンデンサＣＣ と、２つのダイオードＤＡ ，ＤＢ とで構成される。
【００６７】
入力信号ｅは、結合コンデンサＣＢ を介して増幅器Ａに入力し増幅されてグランドレベル〜電源電位ＶＣＣのレベル範囲の信号として信号線ｍに出力される。この信号は、レベルシフト回路５０によりその信号波形をほとんど保ったままレベルを＋ＶＣＣだけシフトされ、信号線ｎに出力されて周波数判定回路３３Ａのオン・ディレー回路２に入力される。その後の周波数判定回路３３Ａ、移動有り検出回路３２及び低速／停止判定回路３４における動作は、図２０と同様でありここでは説明を省略する。図２３に図２２の回路の動作タイムチャートを示す。尚、波形を保つためにコンデンサＣＣ は十分に大きい容量である。また、オン・ディレー回路２は、電源電位ＶＣＣ以下のレベルを論理値０、電源電位ＶＣＣより高いレベルを論理値１と判断するものとする。
【００６８】
ところで、レベルシフト回路50のコンデンサＣCは、信号線ｍの信号レベルを＋ＶCCシフトするための要素であるが、同時に、周波数判定回路33Ａ内の論理値１の帰還信号が移動有り検出回路32側に伝達されるのを防止する機能も有している。また、ダイオードＤBは、信号線ｍのレベルが入力信号ｅに同期して立ち下がった時に倍電圧整流回路７で生成された論理値１の高レベルの帰還信号がコンデンサＣ C へ流れることで低下してしまうことを防止するためのものであり、同時に、論理値１の帰還信号が移動有り検出回路32へ伝達されないようにする機能も有する。従って、レベルシフト回路 50が分離回路33Ｂの機能を有している。
【００６９】
図１９の回路構成において、信号線Ｊが断線故障すると、移動速度判定回路３３には周波数零の信号が伝達される。このため、誤って出力信号ＳＢ＝１が生成される虞れがある。この問題を解消するための実施形態を図２４に示す。
図２４において、本実施形態では、信号ｅよりも高周波の検査信号ωを発生する信号発生器ＳＧとトランスＴとを設け、信号線Ｊに伝達される信号ｅに、前記信号発生器ＳＧからの検査信号ωをトランスＴを介して信号線Ｊに供給し、信号ｅに検査信号ωを重畳して移動速度判定回路３３に入力する。検査信号検出回路６０は、移動速度判定回路３３を介して信号ｅに重畳された検査信号ωを受信し、検査信号ωが所定レベル以上である時に論理値１の出力信号Ｘを生成する。信号線Ｊに断線故障が発生した時は、検査信号ωが検査信号検出回路６０に伝達されず出力信号Ｘ＝０となって故障が検出される。前記検査信号検出回路６０の出力信号Ｘと低速／停止判定回路３４の出力信号Ｋとを論理積演算手段としてのＡＮＤゲート７０に入力し、ＡＮＤゲート７０の出力信号Ｙを最終的な低速／停止判定信号とする。ここで、前記信号発生器ＳＧ及びトランスＴで高周波重畳手段を構成し、検査信号検出回路６０が高周波信号検出手段に相当する。
【００７０】
図２５に、図２４の具体的な回路構成を示す。尚、図２２の実施形態と同一要素には同一符号を付して説明を省略する。
図２５において、移動速度判定回路３３及び低速／停止判定回路３４は図２２と同じ構成である。また、移動有り検出回路３２も略同様の構成であるが、コンデンサＣＡ の前段に抵抗ＲＬ と四端子コンデンサＣＬ で構成される低域通過フィルタを備える。
【００７１】
検査信号検出回路６０は、２つのコンデンサと２つのダイオードからなる倍電圧整流回路６１と、レベル変換回路６２とで構成される。前記倍電圧整流回路６１は、高周波の検査信号ωだけを整流し入力信号ｅは整流しない。従って、その出力信号Ｓｒは、信号ｅが変化している（可動部が移動している）時には信号ｅの半周期で間欠的に論理値１となる。レベル変換回路６２は、下限の閾値を有しその出力信号Ｘは倍電圧整流回路６１の出力信号Ｓｒが論理値１の時に論理値１となる。従って、レベル変換回路６２の出力信号Ｘも、信号ｅが変化している時には間欠的に論理値１となる。
【００７２】
次に、図２６のタイムチャートを参照しながら動作を説明する。尚、図中、入力信号ｅは、徐々に周波数が低下し、時刻ｔ２ 以降は周波数が零になるものとする。また、検査信号ωは拡大して示した。
信号ｅは、信号線Ｊで高周波信号ωが重畳されて結合コンデンサＣＢ を介して増幅器Ａに入力し増幅されて信号線ｍに出力される。このとき、信号ｅの変化の頂上付近では高周波の検査信号ωの成分が抑圧されて略消滅し、信号ｅがその直流レベルの付近になった時だけ検査信号ωの成分が増幅されて信号線ｍに出力される。この増幅信号は、グランドレベル〜電源電位ＶＣＣの範囲であり、レベルシフト回路５０で＋ＶＣＣレベルシフトされ信号Ｓ１として周波数判定回路３３Ａのオン・ディレー回路２に入力する。オン・ディレー回路２は、信号Ｓ１の論理値１の継続時間が所定値以上になると論理値１の出力信号Ｓ２を生成する（図中、時刻ｔ０ ）。外部信号Ｅｃは既に論理値１であるので、これにより、移動速度判定回路３３の出力信号ＳＢが論理値１となり、帰還動作により論理値１の出力が継続される。一方、移動有り検出回路３２では、信号ｅに重畳された高周波の検査信号ωの成分は、低域通過フィルタで除去され、前述と同様にして信号ｅの立ち上がり成分で出力信号ＳＡは論理値１となる。これにより、正常時には、ＳＢ＝ＳＡ＝１となる期間（図中、時刻ｔ０ 〜ｔ２ ）が存在し、この期間のＳＡ＝１となった時点（図中、時刻ｔ１ ）で低速／停止判定回路３４の自己保持回路３４Ａの出力が論理値１となり自己保持されて、出力信号Ｋ＝１が継続して出力される。
【００７３】
検査信号検出回路６０では、信号ｅがその略直流レベルとなる立ち下がり時及び立ち上がり時に現れる検査信号ωの増幅成分によって倍電圧整流回路６１の出力信号Ｓｒが論理値１となり、レベル変換回路６２から論理値１の出力信号Ｘが生成される。そして、時刻ｔ２ 以降で入力信号ｅの周波数が零になると、増幅器Ａは入力部直流バイアスが復帰した後（図中時刻ｔ３ 以降）、検査信号ωを継続的に増幅して出力するので、時刻ｔ３ 以降は、倍電圧整流回路６１の出力信号Ｓｒが継続的に論理値１となり、レベル変換回路６２の出力信号Ｘも継続的に論理値１となる。
【００７４】
ＡＮＤゲート７０の出力信号Ｙは、出力信号Ｋが論理値１となった後は、検査信号検出回路６０の出力信号Ｘに同期して論理値１，０を繰り返し、時刻ｔ３ 以降は、継続的に論理値１となる。
信号線Ｊに断線故障が生じると、検査信号検出回路６０に検査信号ωが伝達されなくなるので、信号Ｓｒは論理値１になることはなく、従って、出力信号Ｘも論理値０のままとなる。これにより、ＡＮＤゲート７０の出力信号Ｙも論理値０のままとなり、故障を検出できより一層フェールセーフ性が向上する。
【００７５】
更に、高周波の検査信号ωを用いると、より容易に低速度領域まで（略停止に至るまで）可動部の移動を監視できる利点がある。
即ち、前述のように、信号ｅが変化している時には、信号ｅがその直流レベルの付近になった時（信号ｅの半周期毎）だけ、増幅された検査信号ωの成分が発生する。倍電圧整流回路６１は、高周波の検査信号ωのみ整流して高レベルの論理値１の信号を生成する。信号ｅが変化している時には検査信号ωの成分は間欠的に増幅器Ａから出力されるので、倍電圧整流回路６１の出力信号Ｓｒも論理値１が間欠的となる。従って、レベル変換回路６２をオン・ディレー回路に代えて、オン・ディレー回路の遅れ時間を入力信号ｅ変化時の出力信号Ｓｒが論理値１である時間よりも長く設定しておけば、入力信号ｅ変化時に出力信号Ｘが論理値１になることはない。可動部が略停止して信号ｅの周波数が略零になり、倍電圧整流回路６１の出力信号Ｓｒの論理値１の継続時間がオン・ディレー回路の遅れ時間以上長くなって初めて検査信号検出回路６０の出力信号Ｘが論理値１になる。従って、ＡＮＤゲート７０の出力信号Ｙが論理値１となるのは、可動部が略停止した時となる。
【００７６】
尚、可動部停止検出装置の上述した各実施形態では、図15の周波数判定回路を適用したものを示したが、これに限るものではなく他の構成の周波数判定回路を用いることができることは言うまでもない。また、移動有り検出回路として、図21の回路を適用することができる。検査信号ωの周波数をフォトカプラが追従してスイッチングできない程度に高周波にすると、検査信号ωを受信しても受光素子ＰＴ１は常時オン状態になってオフできなくなる。これは、入力信号ｅが論理値１の一定信号（周波数零）である時と同じであり、出力信号ＳＡ＝１が生成されない。このように、フォトカプラは低域通過フィルタの機能も有しており、図21の回路を適用できる。
【００７７】
【発明の効果】
以上説明したように請求項１記載の本発明の速度判定回路によれば、入力信号周波数が所定値以下になった時にオン・ディレー回路から発生する論理値１の出力を帰還回路によってオン・ディレー回路入力側に帰還させる構成としたので、オフ・ディレー回路を使用しなくとも論理値１の出力を継続して出力させることができ、大容量のコンデンサが不要となり低コストにできる。
【００７８】
請求項２記載の発明によれば、リセット手段によって、オン・ディレー回路の出力信号の帰還信号を許可するか解除するかを制御できるので、入力信号の周波数が上昇した時にオン・ディレー回路の論理値１の出力を直ちに停止することが可能となる。
請求項３〜６記載の発明によれば、入力信号が帰還回路を介して速度判定回路の出力側に伝達されることを防止できるので、入力信号が所定周波数以下になるまで、速度判定回路の出力を論理値０に保持できる。
【００７９】
請求項７記載の発明によれば、入力信号がオン・ディレー回路の論理値１／０判定用閾値と交差しないような小振幅信号等の場合でも、確実に入力信号の周波数判定ができる。
請求項８記載の本発明の可動部停止検出装置によれば、可動部が所定の速度以下になった時に、オフ・ディレー回路等を使用せずに可動部停止を示す論理値１の判定信号を継続して発生させることができるので、低コストにできる。
【００８０】
請求項９記載の発明によれば、可動部の速度を検出するためのトランスデューサ等が落下した時に、誤って可動部停止を示す論理値１の判定信号が生成されるのを防止でき、フェールセーフ性が向上する。
請求項10記載の発明によれば、速度判定回路の論理値１の帰還信号が移動有り検出手段側へ回り込むことによる誤動作を防止できる。
【００８１】
請求項１１記載の発明によれば、速度判定手段の入力信号線が断線故障した場合等に、可動部停止を示す論理値１の出力信号を誤って発生することがなく、フェールセーフ性を向上できる。
【図面の簡単な説明】
【図１】本発明の速度判定回路の第１実施形態の回路図
【図２】図１の回路の動作タイムチャート
【図３】帰還回路の具体例を示す図
【図４】本発明の第２実施形態の回路図
【図５】図４の回路の動作タイムチャート
【図６】本発明の第３実施形態の回路図
【図７】本発明の第４実施形態の回路図
【図８】図７のレベル変換回路の動作説明図
【図９】本発明の第５実施形態の回路図
【図１０】本発明の第６実施形態の回路図
【図１１】本発明の第７実施形態の回路図
【図１２】本発明の第８実施形態の回路図
【図１３】図１２の回路の動作タイムチャート
【図１４】本発明の第９実施形態の回路図
【図１５】本発明の第１０実施形態の回路図
【図16】本発明の可動部停止検出装置の実施形態のブロック図
【図１７】図１６の回転センサの具体例を示す図
【図１８】リセット機構の具体例を示す図
【図19】本発明の可動部停止検出装置の別の実施形態のブロック図
【図２０】図１９の具体的な構成を示す回路図
【図２１】図２０の移動有り検出回路の別の構成例を示す図
【図22】本発明の可動部停止検出装置の更に別の実施形態の回路図
【図２３】図２２の回路の動作タイムチャート
【図24】本発明の可動部停止検出装置の更に別の実施形態のブロック図
【図２５】図２４の具体的な構成を示す回路図
【図２６】図２５の動作タイムチャート
【符号の説明】
１，１Ａ〜１Ｉ 周波数判定回路
２，２′ オン・ディレー回路
３ 帰還回路
４ レベル変換回路
５ 論理積演算発振回路
７ 倍電圧整流回路
１１ 回転センサ
１２ 速度判定回路
３１ 速度検出回路
３２ 移動有り検出回路
３３ 移動速度判定回路
３４ 低速／停止判定回路
３３Ｂ 分離回路
６０ 検査信号検出回路
ＳＧ 信号発生器
Ｔ トランス
Ａ１，７０ ＡＮＤゲート
ＣＥ 接点
Ｄ ダイオード
【発明の属する技術分野】
本発明は、オン・ディレー回路を用いて可動部の速度に比例した入力信号の周波数が所定周波数以下になったか否かを判定して可動部速度を判定する可動部の速度判定回路に関し、特に、入力信号が所定周波数以下であることを示す出力信号を継続して発生する速度判定回路に関する。また、この速度判定回路を用いた可動部停止検出装置に関する。
【０００２】
【従来の技術】
オン・ディレー回路を用いた速度判定回路としては、例えば可動部の停止を確認する装置（ＰＣＴ／ＪＰ９５／００１６５）において、可動部の速度判定回路として用いられている。
ここに記載された速度判定回路（周波数判定回路）は、センサ回路から可動部速度に比例した周波数の信号を入力し、入力信号の論理値１（高レベル状態）の継続時間が所定値以上（即ち、入力信号が所定周波数以下）の時に、オン・ディレー回路が論理値１の出力を生成する。
【０００３】
ここで、入力信号は、論理値１，０の繰り返し信号であり、入力信号が論理値０になると、オン・ディレー回路の出力も論理値０になってしまう。このため、前記速度判定回路では、入力信号が所定周波数以下の時に回路の判定結果出力を論理値１の一定信号とするために、オフ・ディレー回路を設け、このオフ・ディレー回路によって、オン・ディレー回路の論理値１の出力信号を所定時間（オフ・ディレー時間）延長する構成としている。
【０００４】
【発明が解決しようとする課題】
しかしながら、かかる速度判定回路構成では、逆に可動部速度が上昇して入力信号周波数が所定値以上になってオン・ディレー回路の出力が論理値１から０になるような場合、速度判定回路の判定結果出力（オフ・ディレー回路の出力）が論理値０（可動部が所定速度以上である）となるのに遅れが生じる。また、オフ・ディレー回路に所定遅れ時間を持たすためには大容量のコンデンサが必要であり、コストが上昇する。尚、オフ・ディレー時間は、コンデンサとレベル検定回路の入力抵抗の積に比例するので、一般的に、コンデンサの容量は、オン・ディレー回路の判定周波数が低くなる程、即ち、より低速まで監視する程大きくなる。
【０００５】
また、前述のＰＣＴ／ＪＰ９５／００１６５には、オン・ディレー回路を２個用いてオフ・ディレー回路のオフ遅れ時間を短縮する構成も示されている。しかし、この構成でも、短くなったとは言え判定結果出力が論理値０になるのに遅れが生じることは同じであり、また、オン・ディレー回路が増えることでコストが上昇する。
【０００６】
また、ＰＣＴ／ＪＰ９６／００５８５の変化完了検出回路にも、回転低速検出回路として、オン・ディレー回路とオフ・ディレー回路を備えた速度判定回路を用いた例が記載されている。この回転低速検出回路の場合も、入力信号の周波数上昇時に判定結果出力が論理値が１→０となるのに遅れを生じる。このため、ＰＣＴ／ＪＰ９６／００５８５では、可動部の運転状況を反映した信号ＳＷを利用し、この信号ＳＷの出力状態から可動部運転開始を知ることで、周波数上昇時の判定結果出力の変化の遅れをなくしている。しかし、この回路の場合も、オフ・ディレー回路には依然として大容量のコンデンサが必要であり、コストの上昇を招く。
【０００７】
本発明は上記の事情に鑑みなされたもので、オフ・ディレー回路を使用せずに、可動部速度に比例した周波数の入力信号が所定周波数以下に低下した時には入力信号の変化に影響されることなく論理値１の出力を継続して生成できる速度判定回路を提供することを目的とする。また、この速度判定回路を用いた可動部停止検出装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このため、請求項１記載の発明では、可動部の速度に比例した入力信号の周波数が所定値以下になったか否かを判定して可動部速度を判定する可動部の速度判定回路であって、前記入力信号の論理値１の状態の継続時間が予め定めた遅れ時間以上になった時に論理値１の可動部停止判定信号を発生するオン・ディレー回路と、該オン・ディレー回路の論理値１の出力信号を当該オン・ディレー回路の入力側に帰還する帰還回路とを備えて構成した。
【０００９】
かかる構成では、入力信号が所定周波数以下となった後は、帰還回路からの帰還信号によりオン・ディレー回路の出力信号が論理値１の状態に継続保持される。
請求項２記載の発明では、前記オン・ディレー回路の入力側への帰還信号をリセットするリセット手段を備えて構成した。
【００１０】
かかる構成では、リセット手段によって、オン・ディレー回路の出力信号の帰還信号を許可するか解除するかを制御できるので、入力信号の周波数が上昇した時にオン・ディレー回路の論理値１の出力を停止できる。
請求項３記載の発明では、前記帰還回路は、前記オン・ディレー回路の出力側から入力側への信号伝達のみ許容する信号規制手段で構成とした。
【００１１】
かかる構成では、入力信号が速度判定回路の出力側に伝達されることを防止できるので、入力信号が所定周波数以下になるまで、速度判定回路の出力を論理値０に保持できる。
請求項３記載の発明において、具体的には請求項４記載のように、前記信号規制手段は、ダイオードで構成すればよい。
【００１２】
論理値１が高レベル、論理値０が低レベルである場合には、請求項５記載のように、ダイオードは、前記オン・ディレー回路出力側にアノード端子を接続し、オン・ディレー回路入力側にカソード端子を接続するよう構成すればよい。
また、請求項６記載のように、前記オン・ディレー回路の論理値１の出力信号が交流である場合に、前記信号規制手段は、前記交流信号を整流してオン・ディレー回路入力側に出力する整流回路で構成すればよい。
【００１３】
請求項７記載の発明では、前記オン・ディレー回路の前段に、入力信号のレベルを変換するレベル変換手段を備える構成とした。
かかる構成では、入力信号自身のレベルがオン・ディレー回路の論理値１／０判定用閾値と交差しない場合に、レベル変換手段で前記閾値と交差するように入力信号のレベル変換することで、入力信号の周波数判定が可能となる。
【００１４】
請求項８記載の本発明の可動部停止検出装置は、可動部の移動速度を検出し検出速度に応じた周波数の信号を出力する速度検出手段と、該速度検出手段からの信号の周波数が所定値以下になった時に論理値１の可動部停止判定信号を発生する請求項１〜７のいずれか１つに記載の速度判定回路を含む速度判定手段とを備えて構成した。
【００１５】
かかる構成では、可動部が所定の速度以下になった時に、可動部停止を示す論理値１の判定信号を継続して発生させることができる。
請求項９記載の発明では、速度検出手段からの信号が所定の周波数以上の時に可動部の移動を示す論理値１の出力信号を発生する移動有り検出手段と、該移動有り検出手段と前記速度判定手段の両出力信号が共に論理値１となる期間が存在することを条件に、前記速度判定手段からの論理値１の出力信号に基づいて論理値１の可動部停止判定信号を発生する低速／停止判定手段とを設ける構成とした。
【００１６】
かかる構成では、速度検出手段の異常等によって可動部の移動中にも拘わらず速度検出手段の出力信号が周波数零等になった場合に、速度判定手段から論理値１の出力が発生する以前に、移動有り検出手段の出力が論理値０となるので、移動有り検出手段と速度判定手段の両出力信号が共に論理値１となる期間が存在しない。従って、低速／停止判定手段から誤って論理値１の出力信号が発生することがない。
【００１７】
請求項10記載の発明では、前記速度判定手段が、前記速度判定回路の前段に、当該速度判定回路への信号伝達のみを許容する信号伝達方向規制手段を備える構成とした。
かかる構成では、速度判定回路で論理値１の出力信号が生成された時に、この論理値１の帰還信号が移動有り検出手段側へ回り込むのを防止できる。
【００１８】
請求項１１記載の発明では、前記速度検出手段の出力信号に、当該出力信号より高周波の信号を重畳する高周波重畳手段と、前記速度判定手段に前記高周波信号の重畳された信号が入力されたことを検出して論理値１の出力信号を発生する高周波信号検出手段と、該高周波信号検出手段の出力信号と前記低速／停止判定手段の出力信号との論理積演算する論理積演算手段とを備えて構成した。
【００１９】
かかる構成では、速度判定手段に高周波の重畳された入力信号が入力しない場合には、高周波信号検出手段は論理値１の出力信号を発生することがなく、論理積演算手段から論理値１の出力信号が発生することはない。このため、速度判定手段の入力信号線が断線した場合等に、可動部停止を示す論理値１の出力信号を誤って発生することがない。
【００２０】
【発明の実施の形態】
以下に、本発明の実施形態について図面に基づいて説明する。
図１は、後述する本発明の可動部停止検出装置に適用する、本発明の速度判定回路の第１実施形態の回路図である。
図１において、本発明の速度判定回路としての周波数判定回路１は、後述の回転センサ 11 等から出力される可動部の速度に応じた入力信号ｅの周波数が所定周波数以下になった時に論理値１の出力信号Ｚを生成するオン・ディレー回路２と、オン・ディレー回路１の出力信号Ｚを入力側に帰還する帰還回路３とで構成される。
【００２１】
かかる構成の周波数判定回路１の動作を、図２のタイムチャートを参照しながら説明する。
入力信号ｅは、図２に示すように、論理値１，０の繰り返し信号である。その周波数が低下すると、論理値１，０の各継続時間が徐々に長くなる。オン・ディレー回路２は、予め定めた遅れ時間Ｔｏｎを有しており、入力信号ｅの周波数の低下により論理値１の継続時間が前記遅れ時間Ｔｏｎより長くなった時に論理値１の出力信号Ｚ（周波数判定回路１の出力信号となる）を発生する。この出力信号Ｚは、帰還回路３を介してオン・ディレー回路２の入力側に帰還され、オン・ディレー回路２に入力する信号Ｓ１が論理値１に固定されるので、オン・ディレー回路２は論理値１の出力信号Ｚを継続して発生する。入力信号ｅは、論理値１の出力信号Ｚが生成された後も、図２の点線で示すように論理値０になることがある。しかし、帰還回路３の帰還動作により信号Ｓ１は論理値１に固定されるので、入力信号ｅの変化の影響を受けずに、オン・ディレー回路２の出力信号Ｚは論理値１に保持される。従って、入力信号ｅの周波数が所定値以下の時には、周波数判定回路１の出力信号Ｚは論理値１に保持される。
【００２２】
かかる構成によれば、オフ・ディレー回路を使用せずに、入力信号ｅが所定周波数以下の時には周波数判定回路１の出力信号Ｚを論理値１に保持することができるので、オフ・ディレー回路で使用される大容量のコンデンサが不要となり、低コストにできる。
尚、帰還回路３は、オン・ディレー回路２の出力側と入力側とを直接唯結線する構成でもよく、その場合は、出力信号Ｚは、論理値１になる以前で図２に点線で示すように入力信号ｅの変化に同期して変化する。入力信号ｅが所定周波数以下になるまで出力信号Ｚを論理値０にしておくために、入力信号ｅの論理値１の信号が周波数判定回路１の出力側に伝達されるのを阻止する信号規制手段の機能を帰還回路３に持たせる場合がある。具体的には、例えば、論理値１が高レベルで論理値０が低レベルである場合には、帰還回路３を信号規制手段としてダイオードＤで構成して図３に示すように接続する。これにより、入力信号ｅが論理値１になってもダイオードＤの逆方向の印加電圧となって周波数判定回路１の出力側には伝達されない。
【００２３】
次に、第２実施形態について説明する。尚、以下の各実施形態では、帰還回路が入力信号を周波数判定回路の出力側に伝達しない構成であるものとして説明する。具体的には図３のようにダイオードで構成されているものとして説明する。第１実施形態の構成では、入力信号ｅが所定周波数以下になった時は、オン・ディレー回路２の論理値１の出力を、入力信号ｅの変化に影響されずに保持することができるが、入力信号ｅの周波数がその後に所定値より高くなっても、論理値１の出力信号Ｚが継続されてしまう。かかる問題を解決するには、入力信号ｅの周波数が高くなる時にオン・ディレー回路２の出力の帰還動作を解除（リセット）し、入力信号ｅの周波数が低くなる時に出力の帰還動作を許可する機能を付加すればよい。
【００２４】
図４に示す第２実施形態は、帰還動作の許可／解除を制御可能に構成したものである。尚、第１実施形態と同一要素には同一符号を付して説明を省略する。
図４において、本実施形態の周波数判定回路１Ａは、オン・ディレー回路２の出力側と帰還回路３の入力線接続部との間に、接点ＣＥが挿入される。接点ＣＥは、帰還動作を許可する時はオンし、帰還動作を解除する時はオフする構成であり、リセット手段として機能する。
【００２５】
かかる回路の動作タイムチャートを図５に示す。
入力信号ｅの周波数が低下する時は、帰還動作を許可すべく接点ＣＥを図５に示すように適切な時点でオンする。この状態で、図１の回路と同様に動作し、入力信号ｅの論理値１の継続時間がオン・ディレー回路２の遅れ時間Ｔｏｎより長くなった時、オン・ディレー回路２の出力側信号Ｓ２が論理値１となり、周波数判定回路１Ａの出力信号Ｚが同時に論理値１となる。オン・ディレー回路２の出力側信号Ｓ２は帰還回路３を介してオン・ディレー回路２の入力側に帰還されるので、以後、入力信号ｅの変化に関係なくオン・ディレー回路２の信号Ｓ２が論理値１に固定され、出力信号Ｚが論理値１に固定される。一方、入力信号ｅの周波数が高くなる時は、帰還動作を解除（リセット）すべく接点ＣＥを適切な時点でオフする。この状態では、オン・ディレー回路２の出力側信号Ｓ２は入力側に帰還されなくなるので、オン・ディレー回路２の出力の保持動作は解除される。オン・ディレー回路２は、帰還動作解除後、入力信号ｅの周波数の監視を行うが、オン・ディレー回路２の出力側信号Ｓ２は周波数判定回路１Ａの出力側に伝達されず、帰還動作解除中は、出力信号Ｚ＝０のままとなる。
【００２６】
図６に、本発明の第３実施形態として、前記リセット手段としてＡＮＤゲートを用いた構成例を示す。
図６において、本実施形態の周波数判定回路１Ｂは、接点ＣＥの代わりにＡＮＤゲートＡ１を設ける。ＡＮＤゲートＡ１は、一方の入力端にオン・ディレー回路２の出力側信号Ｓ２が入力し、他方の入力端には外部信号Ｅｃが入力し、両信号の論理積演算を行う。前記外部信号Ｅｃは、帰還動作許可時は論理値１とし、帰還動作解除時は論理値０とする信号である。
【００２７】
かかる構成では、第２実施形態と同様に適切な時点で外部信号Ｅｃ＝１，０の切替えを行えばよい。即ち、帰還動作を許可すべく外部信号Ｅｃ＝１とすれば、オン・ディレー回路２の信号Ｓ２が論理値１となった時点で、ＡＮＤゲートＡ１の出力が論理値１となり、周波数判定回路１Ｂの出力信号Ｚ＝１となる。ＡＮＤゲートＡ１の出力はオン・ディレー回路２の入力側に帰還されるので信号Ｓ２＝１に固定される。Ｅｃ＝０とすれば、オン・ディレー回路２の信号Ｓ２の状態に拘わらずＡＮＤゲートＡ１の出力が論理値０となり、周波数判定回路１Ｂの出力信号Ｚ＝０となる。オン・ディレー回路２の入力側信号Ｓ２は入力信号ｅそのものとなり、オン・ディレー回路２は入力信号ｅの周波数を監視するが、図４の第２実施形態と同様に周波数判定回路１Ｂの出力信号Ｚ＝０のままである。
【００２８】
尚、図４及び図６の回路において、接点ＣＥ及びＡＮＤゲートＡ１は、オン・ディレー回路２と帰還回路３を含む帰還閉ループ内であれば、どこに挿入しても良い。ただし、オン・ディレー回路２の入力側の信号Ｓ１のラインに挿入した場合は、帰還動作解除時は入力信号ｅがオン・ディレー回路２に入力せず周波数監視は行われない。また、出力信号Ｚのラインと信号Ｓ１のラインにそれぞれ接続する帰還回路３の入力ライン又は出力ラインに挿入した場合は、オン・ディレー回路２の出力保持動作は行われないが、入力信号ｅが所定周波数以下になってオン・ディレー回路２の出力が論理値１になると出力信号Ｚも同期して論理値１となる。
【００２９】
また、接点ＣＥやＡＮＤゲートＡ１を設けずに、オン・ディレー回路２の電源を直接オン−オフする構成とし、帰還動作許可時に電源オンとし、帰還動作解除時に電源オフとしても、帰還動作の許可・解除制御機能を達成することができる。
次に、図７に本発明の第４実施形態を示し説明する。
【００３０】
オン・ディレー回路２は入力信号ｅの論理値１，０を判定するための判定閾値を有しており、オン・ディレー回路２の判定閾値と、入力信号ｅとが交差しない場合、オン・ディレー回路２は、入力信号ｅが常時論理値１又は０と判断し、入力信号ｅの周波数を監視・判定できない。図７の第４実施形態はこの問題を解消するための回路構成である。
【００３１】
図７において、本実施形態の周波数判定回路１Ｃは、図６の第３実施形態の回路のオン・ディレー回路２の前段にレベル変換回路４を追加する構成である。レベル変換回路４は、入力信号ｅがオン・ディレー回路２の判定閾値ＶＴＨＯ に交差するよう入力信号ｅのレベルを変換する。
かかる構成では、入力信号ｅは、レベル変換回路４に入力されてレベル変換され、後段のオン・ディレー回路２の判定閾値ＶＴＨＯ に確実に交差する信号Ｓ１として出力されてオン・ディレー回路２に入力する。
【００３２】
例えば、入力信号ｅが、図８（Ａ）に示すような小振幅信号で、オン・ディレー回路２の判定閾値ＶＴＨＯ に交差しない或いは確実に交差するとは言えないような場合には、レベル変換回路４は、入力信号ｅを前記判定閾値ＶＴＨＯ と確実に交差するように増幅して信号Ｓ１として出力する。この様子を図８（Ａ）に示す。この場合、レベル変換回路４は、例えば、入力部に結合コンデンサを有する交流増幅器を備えて構成される。
【００３３】
また、例えば、入力信号ｅが図８（Ｂ）に示すように小振幅ではないがその直流レベルが前記判定閾値ＶＴＨＯ と異なっていて交差しない場合には、レベル変換回路４に閾値ＶＴＨＬ を設定して入力信号ｅのレベル検定を行う。即ち、レベル変換回路４は、入力信号ｅが前記閾値ＶＴＨＬ 以上の時は論理値１の出力信号を、入力信号ｅが前記閾値ＶＴＨＬ 未満の時は論理値０の出力信号を、信号Ｓ１として発生する。この様子を図８（Ｂ）に示す。この場合、レベル変換回路４は、例えば、閾値ＶＴＨＬ を持つレベル検定回路を備えて構成される。
【００３４】
このように、入力信号ｅをレベル変換した後に、オン・ディレー回路２に入力すれば、実際の入力信号ｅが、オン・ディレー回路２の前記判定閾値ＶＴＨＯ と交差しない場合でも、オン・ディレー回路２で入力信号ｅの周波数を監視・判定を行えるようになり、前述の各実施形態と同様にして入力信号ｅが所定周波数以下になった時に論理値１の出力信号Ｚを継続して発生することができる。
【００３５】
尚、入力信号ｅを結合コンデンサを介して交流増幅器に入力して増幅した後に、レベル検定回路でレベル検定を行い、信号Ｓ１を発生するよう構成することも可能である。また、図７の第４実施形態では、図６の周波数判定回路１Ｂにレベル変換回路を追加する構成について説明したが、図１、図３及び図４の各周波数判定回路にも適用できることは言うまでもない。
【００３６】
次に、オン・ディレー回路が論理値１の出力として交流信号を生成する構成の場合の実施形態について説明する。
図９は、本発明の第５実施形態を示す。
図９において、本実施形態の周波数判定回路１Ｄは、入力信号ｅの論理値１の継続時間が所定の遅れ時間以上である時に交流信号を生成し、入力信号ｅが論理値０になると即座に交流信号が停止するオン・ディレー回路２′と、オン・ディレー回路２′からの交流信号を整流して直流の判定出力信号Ｚを生成する倍電圧整流回路６と、帰還回路３とで構成される。
【００３７】
倍電圧整流回路６は、２つのコンデンサＣ１，Ｃ２と２つのダイオードＤ１，Ｄ２で構成され、交流信号が入力されている時には、その整流出力に電源電圧ＶCCを重畳した高レベル（論理値１に相当する）の信号を出力し、交流信号が入力しない場合には、略電源電圧ＶCCの低レベル（論理値０に相当する）の信号を出力する。前記オン・ディレー回路２′は、この場合、電源電圧ＶCCより高レベルの入力信号を論理値１、略電源電圧ＶCCを論理値０と判断する。
【００３８】
かかる周波数判定回路の動作について説明する。
入力信号ｅの周波数が徐々に低下し論理値１の継続時間が、オン・ディレー回路２′の遅れ時間Ｔｏｎより長くなると、オン・ディレー回路２′の出力信号Ｓ２は論理値１（交流信号生成）となり、交流の信号Ｓ２が倍電圧整流回路６に入力し、倍電圧整流回路６からの高レベル出力により出力信号Ｚが論理値１となる。倍電圧整流回路６の高レベル出力は、帰還回路３を介してオン・ディレー回路２′の入力側に帰還され、信号Ｓ１が論理値１に保持され、判定信号Ｚは論理値１に保持される。
【００３９】
ところで、帰還回路３をダイオードで構成した場合、ダイオードに短絡故障が起こると、入力信号ｅがそのまま周波数判定回路の出力側に伝達され、出力信号Ｚ＝１となる虞れがある。
図10に、これを避けるための本発明の第６実施形態を示す。
図10において、本実施形態の周波数判定回路１Ｅは、図９の構成において、帰還回路を、ダイオードに代えて倍電圧整流回路７で構成した。倍電圧整流回路７は、倍電圧整流回路６と同様に２つのコンデンサＣ３，Ｃ４と２つのダイオードＤ３，Ｄ４とで構成される。その入力側は、オン・ディレー回路２′と倍電圧整流回路６との間に接続され、オン・ディレー回路２′の交流信号を入力し、倍電圧整流して帰還信号を生成している。この周波数判定回路１Ｅの動作は、図９の回路と同様であるので、ここでは説明を省略する。
【００４０】
かかる構成によれば、論理値１の入力信号ｅが、周波数判定回路１Ｅの出力側に伝達されるには、倍電圧整流回路７内のダイオードＤ４とコンデンサＣ３、倍電圧整流回路６内のコンデンサＣ１の全てが短絡故障した場合であり、故障率から考えて、ダイオードＤのみの短絡故障の場合よりも起こり難く、論理値１の入力信号ｅが周波数判定回路１Ｅの出力側に誤って伝達される確率は格段に低下する。
【００４１】
図１１に、別の構成として本発明の第７実施形態を示す。
図１１において、本実施形態の周波数判定回路１Ｆは、倍電圧整流回路６の整流基準電圧を倍電圧整流回路７の整流出力電圧レベルとしている。即ち、倍電圧整流回路７の整流出力を倍電圧整流回路６の整流出力に加算する構成としている。倍電圧整流回路６，７の各整流出力電圧をαとすると、倍電圧整流回路７からの帰還信号はα＋ＶＣＣであり、倍電圧整流回路６からの整流信号Ｚ１は２α＋ＶＣＣである。多値で表現すると、２α＋ＶＣＣは論理値２に相当し、α＋ＶＣＣは論理値１に相当し、ＶＣＣは論理値０に相当する。レベル変換回路８は、２α＋ＶＣＣとα＋ＶＣＣとの間に閾値を有している（レベル変換回路８は、下限閾値を有するレベル検定回路とも言える）。従って、レベル変換回路８は、入力信号が論理値２の時に論理値１の出力信号Ｚを生成し、論理値１及び０の時は出力信号Ｚは論理値０となる。
【００４２】
かかる構成によれば、入力信号ｅは、せいぜい論理値１に相当する電圧レベルであるから、例え帰還回路３が故障して入力信号ｅが周波数判定回路の出力側に伝達された場合でも、レベル変換回路８の閾値判定により出力信号Ｚが論理値１になることはない。
図９〜図１１の各構成に、帰還信号の伝達の許可／解除を行う前述のリセット手段を組み込むことは可能である。図４に示すように、リセット手段がリレーの接点ＣＥの場合に、接点ＣＥは直流だけでなく交流も当然伝達できると考えられるので、図９〜図１１の帰還信号の伝達経路に、接点ＣＥを組み込めばよい。これにより、入力信号ｅの周波数判定結果に基づく出力信号Ｚの保持動作の許可／解除を行うことができる。
【００４３】
図１２は、本発明の第８実施形態を示し、リセット手段にＡＮＤゲートを用いた場合である。
図１２において、本実施形態の周波数判定回路１Ｇは、図６の周波数判定回路の構成においてＡＮＤゲートＡ１をフェールセーフな論理積演算発振回路５とし、後段に前述の倍電圧整流回路６を設け判定出力信号Ｚを生成する構成としたものである。前記論理積演算発振回路５は、２つの入力信号が共に電源電位より高いレベルの時に交流の出力信号（論理値１に相当する）を発生し、故障時に交流出力信号を発生しない（論理値０に相当する）構成である。このようなフェールセーフな論理積演算発振回路としては、特許第５，３４５，１３８号明細書、米国特許第４，６６１，８８０号明細書、米国特許第５，０２７，１１４号明細書等で公知のフェールセーフ・ウィンドウ・コンパレータ／ＡＮＤゲートを用いることができる。
【００４４】
かかる周波数判定回路の動作について図13のタイムチャートを参照して説明する。
入力信号ｅの周波数が図示のように徐々に低下しているとする。このとき、帰還動作を許可すべく適切な時刻（ここでは時刻ｔ0）で外部信号Ｅｃを論理値１にする。オン・ディレー回路２の入力信号Ｓ１（信号ｅ）の周波数が高く論理値１の継続時間がオン・ディレー回路２の遅れ時間Ｔonより短い時刻ｔ1以前では、オン・ディレー回路２の出力信号Ｓ２は論理値０のままである。従って、論理積演算発振回路５の出力信号Ｓ３も論理値０である。信号Ｓ１は入力信号ｅの変化に同期して論理値１，０を繰り返すが、帰還回路３のダイオードＤで阻止されるので、周波数判定回路１Ｇの出力信号Ｚは論理値０に保持される。信号Ｓ１の論理値１の継続時間が徐々に長くなり、オン・ディレー回路２の遅れ時間Ｔonより長くなると（図中時刻ｔ1）、オン・ディレー回路２の出力信号Ｓ２は論理値１となる。このとき、外部信号Ｅｃは既に論理値１であるので、論理積演算発振回路５の出力信号Ｓ３は論理値１となり、交流信号が倍電圧整流回路６に入力し、倍電圧整流回路６からの高レベル出力により出力信号Ｚが論理値１となる。倍電圧整流回路６の高レベル出力は、帰還回路３を介してオン・ディレー回路２の入力側に帰還され、信号Ｓ１が論理値１に保持される。入力信号ｅはその後も、図中破線で示す如く論理値１，０を繰り返す（図中、時刻ｔ2〜ｔ3、ｔ4〜で論理値０となる）。しかし、オン・ディレー回路２の入力側信号Ｓ１が論理値１に固定されるので、判定信号Ｚは論理値１に保持される。
【００４５】
その後、帰還動作解除のために外部信号Ｅｃが論理値０になると（図中時刻ｔ５ ）、論理積演算発振回路５の出力信号Ｓ３が論理値０（交流信号無し）となり、出力信号Ｚ＝０となる。その後、オン・ディレー回路２は入力信号ｅの変化に依存し、入力信号ｅの周波数の監視・判定を行うが、オン・ディレー回路２の出力信号Ｓ２は周波数判定回路の出力側に伝達されず、出力信号Ｚは論理値０のままである。
【００４６】
かかる周波数判定回路１Ｇの場合も、帰還回路３をダイオードで構成した場合、ダイオードに短絡故障が起こると、入力信号ｅがそのまま周波数判定回路の出力側に伝達され、出力信号Ｚ＝１となる虞れがある。これを避けるためには、図１０と同様に、帰還回路３としてダイオードに代えて倍電圧整流回路７を用いればよい。かかる構成の周波数判定回路１Ｈを図１４に示す。
【００４７】
図１４において、本発明の第９実施形態の周波数判定回路１Ｈは、図１２の構成において、倍電圧整流回路７の入力側を、論理積演算発振回路５と倍電圧整流回路６との間に接続し、論理積演算発振回路５の出力信号を入力し、倍電圧整流して帰還信号を生成している。この周波数判定回路１Ｈの動作は、図１２の回路と同様であるので、ここでは説明を省略する。
【００４８】
かかる構成によれば、図１０の場合と同様に、入力信号ｅが、周波数判定回路１Ｈの出力側に伝達されるには、倍電圧整流回路７内のダイオードＤ４とコンデンサＣ３、倍電圧整流回路６内のコンデンサＣ１の全てが短絡故障した場合であり、故障率から考えて、入力信号ｅが周波数判定回路１Ｅの出力側に伝達される確率は格段に低下する。
【００４９】
図１５には、図１１と同様に、倍電圧整流回路７の整流出力を倍電圧整流回路６の整流出力に加算する構成とした本発明の第１０実施形態の周波数判定回路１Ｉを示す。この回路動作は、図１１と同様であるので、ここでは説明を省略する。
かかる構成によれば、図１１の場合と同様に、レベル変換回路８の閾値判定により出力信号Ｚが論理値１になることはない。
【００５０】
ここで、倍電圧整流回路を用いた加算回路は、例えば、国際公開ＷＯ９３／２３７７２等で公知である。
また、前述した各実施形態の周波数判定回路のフェールセーフ性を更に向上するには、オン・ディレー回路として、論理値１の信号が入力されてから所定の遅れ時間Ｔｏｎ経過後に論理値１の出力信号を生成し、故障時に遅れ時間Ｔｏｎが短縮されることがなく、正常時と故障時に入力が論理値０になると即座に出力が論理値０となるようなフェールセーフなものを用いればよい。このようなフェールセーフなオン・ディレー回路は、例えば、国際公開ＷＯ９４／２３４９６、国際公開ＷＯ９４／２３３０３、特開昭６２−１０４３１０号公報や、第８回日本ロボット学会学術講演会（平成２年）「集積化フェールセーフしきい値演算素子」（Ｎｏ．１８０７）等で公知である。
【００５１】
次に、前述の本発明の速度判定回路を用いた本発明の可動部停止検出装置について述べる。
図16は、可動部が回転体である場合に適用した本発明の可動部停止検出装置の実施形態を示す。
図16において、速度検出手段としての回転センサ11は、可動部としての回転体、例えばモータの回転を検出し、回転速度に応じた周波数の信号ｅを発生する。速度判定手段としての速度判定回路12は、本発明の速度判定回路である前述のオン・ディレー回路２又は２′及び帰還回路３を備えた周波数判定回路を用いて構成され、出力信号Ｚをモータ回転停止の判定信号として出力する。判定信号Ｚは、モータの回転速度が所定値以下になった時に論理値１となり、モータ回転速度が前記所定値より高い場合には論理値０となる。
【００５２】
前記回転センサ１１の構成例を、図１７（Ａ）、（Ｂ）に示す。
図１７（Ａ）は、モータの回転軸１３に固定した羽付きの回転板１４を挟んで両側に光ビームセンサ１５の投光部（投光回路及び発光素子ＰＤを備える）と受光部（受光素子ＰＴと受光回路とを備える）を対向配置する構成である。投光部の発光素子ＰＤからの光ビーム（図中点線で示す）は回転板１４の羽１４ａ間の隙間を介して受光部の受光素子ＰＴで受光される。従って、回転板１４の回転により、発光素子ＰＤからの光ビームは羽１４ａによって周期的に遮断され、受光素子ＰＴは回転板１４の回転速度に応じた間隔で光ビームを受光し、受光回路から回転速度に応じた周波数の信号ｅを生成する。
【００５３】
図１７（Ｂ）は、所定間隔で孔１６ａを設けた金属回転板１６を、モータの回転軸１３に固定し、金属回転板１６の表面に近接して磁気ヘッド１７を固定する。磁気ヘッド１７は金属回転板１６の表面の凹凸（孔１６ａの有無）に応じてその電磁気特性が変化し、センサ回路１８から金属回転板１６の回転に応じた周波数の信号ｅを生成する。また、速度判定回路１２内のオン・ディレー回路２又は２′の出力帰還動作の許可・解除を制御するリセット機構は、例えば、図１８（Ａ）のように、３相モータＭの電源スイッチ部２１の３つのスイッチに同期して動作するバック接点を、図４に示す接点ＣＥとしてオン・ディレー回路２又は２′の出力側に直列接続する。前記バック接点は、電源スイッチ部２１のスイッチがオフ（モータ駆動停止）の時はオンとなり、電源スイッチ部２１のスイッチがオン（モータ駆動）の時はオフとなる。従って、モータＭが電源遮断により回転低下している時は、オン・ディレー回路２又は２′の帰還動作が可能となり、モータＭの駆動中は前記帰還動作が解除（リセット）される。
【００５４】
また、図１８（Ｂ）のように、作業者が操作する押しボタン２２を接点ＣＥとして用いてもよい。押しボタン２２の場合は、作業者の判断で帰還動作の許可・解除を選択すればよい。
また、図１８（Ｃ）のように、モータＭの給電線に電流が流れていないことを検出して論理値１の出力を発生する電流ゼロセンサを用いても良い。即ち、モータＭの３本の給電線の中の２本（又は１本）の電流の有無を各電流ゼロセンサ２３Ａ，２３Ｂで検出する。モータＭの電源がオフで給電線に電流が流れていない時は、２つの電流ゼロセンサ２３Ａ，２３Ｂから論理値１の出力が発生する。これにより、各信号処理回路２４Ａ，２４Ｂを介してＡＮＤゲート２５から論理値１の出力が発生する。そして、ＡＮＤゲート２５の論理値１の出力で接点ＣＥをオンするようにすればよい。尚、このような電流ゼロセンサは、例えば米国特許第５，３４５，４３８号明細書等で公知である。
【００５５】
図６等の周波数判定回路のようにＡＮＤゲートを用いる場合には、図１８（Ａ），（Ｂ）の構成ではバック接点や押しボタンを介して論理値１に相当する信号を外部信号ＥｃとしてＡＮＤゲートの一方の入力端子に供給すればよい。また、図１８（Ｃ）の構成ではＡＮＤゲート２５の論理値１の出力を外部信号Ｅｃとすればよい。
【００５６】
かかる構成の可動部停止検出装置では、モータＭの電源をオフにすると、バック接点がオンして帰還動作許可状態となる。この状態で、モータＭの回転が徐々に低下して、回転センサ11からの信号ｅの周波数が所定周波数（オン継続時間がオン・ディレー回路２又は２′の遅れ時間以上となる周波数）以下になると、モータＭの電源スイッチオフによって既に帰還動作許可状態となっているので、速度判定回路12から論理値１のモータ回転停止を示す判定信号Ｚが発生し、オン・ディレー回路２又は２′の出力帰還によって論理値１の判定信号が継続する。モータＭの電源スイッチをオンすれば、接点ＣＥがオフし或いはＡＮＤゲートの出力が論理値０となることにより、帰還動作は解除（リセット）される。
【００５７】
尚、速度判定回路の帰還動作の許可・解除を制御するリセット機構は、図18に示すものに限定するものではなく、可動部の停止操作や駆動操作に同期して許可や解除のための論理値１又は０の出力信号を発生できる構成ではあればよい。また、本発明の可動部停止検出装置を適用できる可動部としては、モータのような回転体に限らず線上移動する可動部でもよい。線上移動する可動部の速度を検出するには、例えば、図17（Ａ）の羽や同図（Ｂ）の孔を移動線上に並べて同様に可動部の移動速度を検出すればよい。
【００５８】
ところで、図16に示す可動部停止検出装置の場合、可動部移動中等に速度検出用トランスデューサが落下して入力信号ｅが周波数零になると誤りの停止判定信号（論理値１）が生成される。この問題を解消するための構成例を図19に示す。
図19において、速度検出回路31は、可動部の速度に応じた周波数の信号ｅを出力する。移動有り検出回路32は、前記信号ｅの周波数が所定周波数ＦＡ以上の時に出力信号ＳＡが論理値１に相当する高レベルとなる。移動速度判定回路33は、前述の本発明の速度判定回路としての周波数判定回路で構成されるもので、前記信号ｅが所定周波数ＦＢ（ＦＢ＞ＦＡ）以下の時に出力信号ＳＢが論理値１に相当する高レベルとなる。低速／停止判定回路34は、前記出力信号ＳＡとＳＢが共に論理値１になる期間が存在したことを検出し、それに基づき判定信号Ｋが可動部停止を示す論理値１に相当する高レベルとなる。ここで、前記移動速度判定回路33が、前述した周波数判定回路を用いて構成され、出力信号ＳＢが前述の判定信号Ｚに相当する。図中、外部信号Ｅｃが、帰還動作の許可・解除を制御するための信号となる。
【００５９】
図２０に、図１９の具体例を示す。
図２０において、移動速度判定回路３３は、図１５の構成の周波数判定回路３３ＡとダイオードＤｃ（但し、この場合、論理値１は高レベルであるものとする）からなる信号伝達方向規制手段としての分離回路３３Ｂとで構成される。周波数判定回路３３Ａの構成及び動作については既に説明したので、ここでは省略する。分離回路３３Ｂは、オン・ディレー回路２が出力保持状態でない時には入力信号ｅを通過させ、出力保持状態の時の論理値１の帰還信号が移動有り検出回路３２に回り込まないようするためのものである。この分離回路３３Ｂがない場合は、論理値１の一定値の帰還信号が移動有り検出回路３２に伝達される。すると、帰還信号は一定値のため移動有り検出回路３２の入力信号は周波数零となり、移動有り検出回路３２の出力信号ＳＡが論理値１とならない。従って、移動速度判定回路３３の出力信号ＳＢが論理値１となっても、この時は移動有り検出回路３２の出力信号ＳＡが論理値１とならないので、両信号ＳＡ，ＳＢが共に論理値１となる時が存在しなくなり、低速／停止判定回路３４から論理値１の出力信号Ｋが生成されない。分離回路３３Ｂは、このような事態を防止するために挿入される。分離回路３３ＢのダイオードＤｃが短絡故障した時も同様の事態が発生するので、分離回路３３ｂの短絡故障を検出できることを意味する。
【００６０】
移動有り検出回路３２は、例えばコンデンサＣＡ と抵抗ＲＡ とで構成される。入力信号ｅが論理値０の時にはコンデンサＣＡ は抵抗ＲＡ を介して充電され、入力信号ｅが論理値０から１に立ち上がった時はコンデンサＣＡ により微分されて高レベルの出力信号ＳＡ＝１（電源電位ＶＣＣより高い）が生成される。即ち、入力信号ｅが所定の周波数以上（この場合、周波数零でなく変化している）の時に出力信号ＳＡ＝１が生成される。尚、抵抗ＲＡ の代わりに、ダイオードを用いアノード側を電源電位ＶＣＣに接続しカソード側をコンデンサＣＡ に接続する構成としてもよい。
低速／停止判定回路３４は、移動有り検出回路３２の出力信号ＳＡをトリガ入力信号とし、移動速度判定回路３３の出力信号ＳＢをリセット入力信号とする自己保持回路３４Ａを含む。従って、出力信号ＳＢ＝１の状態で、出力信号ＳＡ＝１が入力されると出力信号Ｋ＝１となり、ＳＡ＝０になった後もトリガ入力信号側を論理値１に保持して出力信号Ｋ＝１を自己保持する。また、ＳＢ＝０になると直ちに出力信号Ｋ＝０となる。
【００６１】
かかる構成において、可動部の移動速度に応じた周波数の信号ｅが入力すると、可動部が移動していて信号ｅが変化している時は、移動有り検出回路３２の論理値１の出力が生成される。可動部の移動速度が低下して信号ｅの周波数が所定周波数ＦＢ以下になると、オン・ディレー回路２からの出力に基づいて移動速度判定回路３３の出力信号ＳＢ＝１が生成される。移動有り検出回路３２から論理値１の出力により、低速／停止判定回路３４の出力信号Ｋ＝１が生成される。移動速度判定回路３３の出力信号ＳＢ＝１は、その後、帰還動作によって保持されるので、低速／停止判定回路３４の自己保持回路３４Ａの出力が保持され、出力信号Ｋ＝１が継続して発生する。これにより、可動部が低速／停止したことが通報される。
【００６２】
可動部が再び駆動された場合は、外部信号Ｅｃが論理値０となってオン・ディレー回路２の帰還動作が解除され、移動速度判定回路３３の出力信号ＳＢ＝０となって、自己保持回路３４Ａの自己保持が解除され、低速／停止判定回路３４の出力信号Ｋ＝０となる。
かかる構成によれば、可動部の移動中にトランスデューサの落下等で信号ｅの周波数が零になった場合には、出力信号ＳＡ，ＳＢが共に論理値１となることがないので、低速／停止判定回路３４の出力信号Ｋが論理値１になることは決してない。従って、トランスデューサの落下等による誤動作を防止できる。
【００６３】
ところで、図２０の回路では、移動有り検出回路３２内のコンデンサＣＡ に短絡故障が起こると、論理値１に相当する入力信号ｅが直接自己保持回路３４Ａのトリガ入力信号として入力する。この故障下で、もし、トランスデューサの落下等で入力信号ｅが論理値１のままになると、出力信号ＳＡ＝１のままとなる。また、周波数零であるので移動速度判定回路３３の出力信号ＳＢ＝１となる。このため、トランスデューサが落下したにも拘わらず、判定信号Ｋ＝１が発生する虞れがある。
【００６４】
この問題を解消するためには、例えば図２１のように構成するとよい。
図２１において、入力信号ｅをフォトカプラ４０を介して移動有り検出回路３２のコンデンサＣＡ に伝達する。尚、この場合、入力信号ｅは論理値０の時略電源電位ＶＣＣであり、論理値１の時電源電位ＶＣＣより高いレベルであるものとする。
入力信号ｅが論理値０の時、略電源電位ＶＣＣであるから、フォトカプラ４０の発光素子ＰＤ１は発光せず、受光素子ＰＴ１はオフ状態となり、コンデンサＣＡ は抵抗ＲＡ ，ＲＢ を介して充電される。次に、入力信号ｅが論理値１の電源電位ＶＣＣより高いレベルの信号になったとすると、入力信号ｅとＶＣＣの電位差により抵抗ＲＣ を介して発光素子ＰＤ１に電流が流れて発光する。受光素子ＰＴ１はそのときオン状態になり、受光素子ＰＴ１のエミッタ電位はグランドレベルからＶＣＣレベルに立ち上がり、コンデンサＣＡ はその立ち上がりを微分して電源電位ＶＣＣより高いレベルの論理値１に相当する出力信号を生成する。
【００６５】
もし、トランスデューサの落下等で入力信号ｅが論理値１のままとなっても、入力信号ｅ側とトリガ入力側とはフォトカプラ４０で絶縁されるので、入力信号ｅが直接トリガ入力として伝達されることを防止できる。従って、図２１のように構成すれば、コンデンサＣＡ に短絡故障が生じてもトランスデューサの落下等に伴って誤って判定信号Ｋが論理値１となることはない。
【００６６】
図２２に、移動速度判定回路に入力信号ｅのレベルを変換するレベル変換回路を含む場合の実施形態を示す。
図２２において、本実施形態の移動速度判定回路３３は、周波数判定回路３３Ａの前段にレベル変換回路３３Ｃを設けている。レベル変換回路３３Ｃは、結合コンデンサＣＢ と、増幅器Ａ及びレベルシフト回路５０とで構成される。レベルシフト回路５０は、コンデンサＣＣ と、２つのダイオードＤＡ ，ＤＢ とで構成される。
【００６７】
入力信号ｅは、結合コンデンサＣＢ を介して増幅器Ａに入力し増幅されてグランドレベル〜電源電位ＶＣＣのレベル範囲の信号として信号線ｍに出力される。この信号は、レベルシフト回路５０によりその信号波形をほとんど保ったままレベルを＋ＶＣＣだけシフトされ、信号線ｎに出力されて周波数判定回路３３Ａのオン・ディレー回路２に入力される。その後の周波数判定回路３３Ａ、移動有り検出回路３２及び低速／停止判定回路３４における動作は、図２０と同様でありここでは説明を省略する。図２３に図２２の回路の動作タイムチャートを示す。尚、波形を保つためにコンデンサＣＣ は十分に大きい容量である。また、オン・ディレー回路２は、電源電位ＶＣＣ以下のレベルを論理値０、電源電位ＶＣＣより高いレベルを論理値１と判断するものとする。
【００６８】
ところで、レベルシフト回路50のコンデンサＣCは、信号線ｍの信号レベルを＋ＶCCシフトするための要素であるが、同時に、周波数判定回路33Ａ内の論理値１の帰還信号が移動有り検出回路32側に伝達されるのを防止する機能も有している。また、ダイオードＤBは、信号線ｍのレベルが入力信号ｅに同期して立ち下がった時に倍電圧整流回路７で生成された論理値１の高レベルの帰還信号がコンデンサＣ C へ流れることで低下してしまうことを防止するためのものであり、同時に、論理値１の帰還信号が移動有り検出回路32へ伝達されないようにする機能も有する。従って、レベルシフト回路 50が分離回路33Ｂの機能を有している。
【００６９】
図１９の回路構成において、信号線Ｊが断線故障すると、移動速度判定回路３３には周波数零の信号が伝達される。このため、誤って出力信号ＳＢ＝１が生成される虞れがある。この問題を解消するための実施形態を図２４に示す。
図２４において、本実施形態では、信号ｅよりも高周波の検査信号ωを発生する信号発生器ＳＧとトランスＴとを設け、信号線Ｊに伝達される信号ｅに、前記信号発生器ＳＧからの検査信号ωをトランスＴを介して信号線Ｊに供給し、信号ｅに検査信号ωを重畳して移動速度判定回路３３に入力する。検査信号検出回路６０は、移動速度判定回路３３を介して信号ｅに重畳された検査信号ωを受信し、検査信号ωが所定レベル以上である時に論理値１の出力信号Ｘを生成する。信号線Ｊに断線故障が発生した時は、検査信号ωが検査信号検出回路６０に伝達されず出力信号Ｘ＝０となって故障が検出される。前記検査信号検出回路６０の出力信号Ｘと低速／停止判定回路３４の出力信号Ｋとを論理積演算手段としてのＡＮＤゲート７０に入力し、ＡＮＤゲート７０の出力信号Ｙを最終的な低速／停止判定信号とする。ここで、前記信号発生器ＳＧ及びトランスＴで高周波重畳手段を構成し、検査信号検出回路６０が高周波信号検出手段に相当する。
【００７０】
図２５に、図２４の具体的な回路構成を示す。尚、図２２の実施形態と同一要素には同一符号を付して説明を省略する。
図２５において、移動速度判定回路３３及び低速／停止判定回路３４は図２２と同じ構成である。また、移動有り検出回路３２も略同様の構成であるが、コンデンサＣＡ の前段に抵抗ＲＬ と四端子コンデンサＣＬ で構成される低域通過フィルタを備える。
【００７１】
検査信号検出回路６０は、２つのコンデンサと２つのダイオードからなる倍電圧整流回路６１と、レベル変換回路６２とで構成される。前記倍電圧整流回路６１は、高周波の検査信号ωだけを整流し入力信号ｅは整流しない。従って、その出力信号Ｓｒは、信号ｅが変化している（可動部が移動している）時には信号ｅの半周期で間欠的に論理値１となる。レベル変換回路６２は、下限の閾値を有しその出力信号Ｘは倍電圧整流回路６１の出力信号Ｓｒが論理値１の時に論理値１となる。従って、レベル変換回路６２の出力信号Ｘも、信号ｅが変化している時には間欠的に論理値１となる。
【００７２】
次に、図２６のタイムチャートを参照しながら動作を説明する。尚、図中、入力信号ｅは、徐々に周波数が低下し、時刻ｔ２ 以降は周波数が零になるものとする。また、検査信号ωは拡大して示した。
信号ｅは、信号線Ｊで高周波信号ωが重畳されて結合コンデンサＣＢ を介して増幅器Ａに入力し増幅されて信号線ｍに出力される。このとき、信号ｅの変化の頂上付近では高周波の検査信号ωの成分が抑圧されて略消滅し、信号ｅがその直流レベルの付近になった時だけ検査信号ωの成分が増幅されて信号線ｍに出力される。この増幅信号は、グランドレベル〜電源電位ＶＣＣの範囲であり、レベルシフト回路５０で＋ＶＣＣレベルシフトされ信号Ｓ１として周波数判定回路３３Ａのオン・ディレー回路２に入力する。オン・ディレー回路２は、信号Ｓ１の論理値１の継続時間が所定値以上になると論理値１の出力信号Ｓ２を生成する（図中、時刻ｔ０ ）。外部信号Ｅｃは既に論理値１であるので、これにより、移動速度判定回路３３の出力信号ＳＢが論理値１となり、帰還動作により論理値１の出力が継続される。一方、移動有り検出回路３２では、信号ｅに重畳された高周波の検査信号ωの成分は、低域通過フィルタで除去され、前述と同様にして信号ｅの立ち上がり成分で出力信号ＳＡは論理値１となる。これにより、正常時には、ＳＢ＝ＳＡ＝１となる期間（図中、時刻ｔ０ 〜ｔ２ ）が存在し、この期間のＳＡ＝１となった時点（図中、時刻ｔ１ ）で低速／停止判定回路３４の自己保持回路３４Ａの出力が論理値１となり自己保持されて、出力信号Ｋ＝１が継続して出力される。
【００７３】
検査信号検出回路６０では、信号ｅがその略直流レベルとなる立ち下がり時及び立ち上がり時に現れる検査信号ωの増幅成分によって倍電圧整流回路６１の出力信号Ｓｒが論理値１となり、レベル変換回路６２から論理値１の出力信号Ｘが生成される。そして、時刻ｔ２ 以降で入力信号ｅの周波数が零になると、増幅器Ａは入力部直流バイアスが復帰した後（図中時刻ｔ３ 以降）、検査信号ωを継続的に増幅して出力するので、時刻ｔ３ 以降は、倍電圧整流回路６１の出力信号Ｓｒが継続的に論理値１となり、レベル変換回路６２の出力信号Ｘも継続的に論理値１となる。
【００７４】
ＡＮＤゲート７０の出力信号Ｙは、出力信号Ｋが論理値１となった後は、検査信号検出回路６０の出力信号Ｘに同期して論理値１，０を繰り返し、時刻ｔ３ 以降は、継続的に論理値１となる。
信号線Ｊに断線故障が生じると、検査信号検出回路６０に検査信号ωが伝達されなくなるので、信号Ｓｒは論理値１になることはなく、従って、出力信号Ｘも論理値０のままとなる。これにより、ＡＮＤゲート７０の出力信号Ｙも論理値０のままとなり、故障を検出できより一層フェールセーフ性が向上する。
【００７５】
更に、高周波の検査信号ωを用いると、より容易に低速度領域まで（略停止に至るまで）可動部の移動を監視できる利点がある。
即ち、前述のように、信号ｅが変化している時には、信号ｅがその直流レベルの付近になった時（信号ｅの半周期毎）だけ、増幅された検査信号ωの成分が発生する。倍電圧整流回路６１は、高周波の検査信号ωのみ整流して高レベルの論理値１の信号を生成する。信号ｅが変化している時には検査信号ωの成分は間欠的に増幅器Ａから出力されるので、倍電圧整流回路６１の出力信号Ｓｒも論理値１が間欠的となる。従って、レベル変換回路６２をオン・ディレー回路に代えて、オン・ディレー回路の遅れ時間を入力信号ｅ変化時の出力信号Ｓｒが論理値１である時間よりも長く設定しておけば、入力信号ｅ変化時に出力信号Ｘが論理値１になることはない。可動部が略停止して信号ｅの周波数が略零になり、倍電圧整流回路６１の出力信号Ｓｒの論理値１の継続時間がオン・ディレー回路の遅れ時間以上長くなって初めて検査信号検出回路６０の出力信号Ｘが論理値１になる。従って、ＡＮＤゲート７０の出力信号Ｙが論理値１となるのは、可動部が略停止した時となる。
【００７６】
尚、可動部停止検出装置の上述した各実施形態では、図15の周波数判定回路を適用したものを示したが、これに限るものではなく他の構成の周波数判定回路を用いることができることは言うまでもない。また、移動有り検出回路として、図21の回路を適用することができる。検査信号ωの周波数をフォトカプラが追従してスイッチングできない程度に高周波にすると、検査信号ωを受信しても受光素子ＰＴ１は常時オン状態になってオフできなくなる。これは、入力信号ｅが論理値１の一定信号（周波数零）である時と同じであり、出力信号ＳＡ＝１が生成されない。このように、フォトカプラは低域通過フィルタの機能も有しており、図21の回路を適用できる。
【００７７】
【発明の効果】
以上説明したように請求項１記載の本発明の速度判定回路によれば、入力信号周波数が所定値以下になった時にオン・ディレー回路から発生する論理値１の出力を帰還回路によってオン・ディレー回路入力側に帰還させる構成としたので、オフ・ディレー回路を使用しなくとも論理値１の出力を継続して出力させることができ、大容量のコンデンサが不要となり低コストにできる。
【００７８】
請求項２記載の発明によれば、リセット手段によって、オン・ディレー回路の出力信号の帰還信号を許可するか解除するかを制御できるので、入力信号の周波数が上昇した時にオン・ディレー回路の論理値１の出力を直ちに停止することが可能となる。
請求項３〜６記載の発明によれば、入力信号が帰還回路を介して速度判定回路の出力側に伝達されることを防止できるので、入力信号が所定周波数以下になるまで、速度判定回路の出力を論理値０に保持できる。
【００７９】
請求項７記載の発明によれば、入力信号がオン・ディレー回路の論理値１／０判定用閾値と交差しないような小振幅信号等の場合でも、確実に入力信号の周波数判定ができる。
請求項８記載の本発明の可動部停止検出装置によれば、可動部が所定の速度以下になった時に、オフ・ディレー回路等を使用せずに可動部停止を示す論理値１の判定信号を継続して発生させることができるので、低コストにできる。
【００８０】
請求項９記載の発明によれば、可動部の速度を検出するためのトランスデューサ等が落下した時に、誤って可動部停止を示す論理値１の判定信号が生成されるのを防止でき、フェールセーフ性が向上する。
請求項10記載の発明によれば、速度判定回路の論理値１の帰還信号が移動有り検出手段側へ回り込むことによる誤動作を防止できる。
【００８１】
請求項１１記載の発明によれば、速度判定手段の入力信号線が断線故障した場合等に、可動部停止を示す論理値１の出力信号を誤って発生することがなく、フェールセーフ性を向上できる。
【図面の簡単な説明】
【図１】本発明の速度判定回路の第１実施形態の回路図
【図２】図１の回路の動作タイムチャート
【図３】帰還回路の具体例を示す図
【図４】本発明の第２実施形態の回路図
【図５】図４の回路の動作タイムチャート
【図６】本発明の第３実施形態の回路図
【図７】本発明の第４実施形態の回路図
【図８】図７のレベル変換回路の動作説明図
【図９】本発明の第５実施形態の回路図
【図１０】本発明の第６実施形態の回路図
【図１１】本発明の第７実施形態の回路図
【図１２】本発明の第８実施形態の回路図
【図１３】図１２の回路の動作タイムチャート
【図１４】本発明の第９実施形態の回路図
【図１５】本発明の第１０実施形態の回路図
【図16】本発明の可動部停止検出装置の実施形態のブロック図
【図１７】図１６の回転センサの具体例を示す図
【図１８】リセット機構の具体例を示す図
【図19】本発明の可動部停止検出装置の別の実施形態のブロック図
【図２０】図１９の具体的な構成を示す回路図
【図２１】図２０の移動有り検出回路の別の構成例を示す図
【図22】本発明の可動部停止検出装置の更に別の実施形態の回路図
【図２３】図２２の回路の動作タイムチャート
【図24】本発明の可動部停止検出装置の更に別の実施形態のブロック図
【図２５】図２４の具体的な構成を示す回路図
【図２６】図２５の動作タイムチャート
【符号の説明】
１，１Ａ〜１Ｉ 周波数判定回路
２，２′ オン・ディレー回路
３ 帰還回路
４ レベル変換回路
５ 論理積演算発振回路
７ 倍電圧整流回路
１１ 回転センサ
１２ 速度判定回路
３１ 速度検出回路
３２ 移動有り検出回路
３３ 移動速度判定回路
３４ 低速／停止判定回路
３３Ｂ 分離回路
６０ 検査信号検出回路
ＳＧ 信号発生器
Ｔ トランス
Ａ１，７０ ＡＮＤゲート
ＣＥ 接点
Ｄ ダイオード
Claims (11)
- 可動部の速度に比例した入力信号の周波数が所定値以下になったか否かを判定して可動部速度を判定する可動部の速度判定回路であって、前記入力信号の論理値１の状態の継続時間が予め定めた遅れ時間以上になった時に論理値１の可動部停止判定信号を発生するオン・ディレー回路と、該オン・ディレー回路の論理値１の出力信号を当該オン・ディレー回路の入力側に帰還する帰還回路とを備えて構成したことを特徴とする可動部の速度判定回路。
- 前記オン・ディレー回路の入力側への帰還信号をリセットするリセット手段を備えた請求項１記載の可動部の速度判定回路。
- 前記帰還回路は、前記オン・ディレー回路の出力側から入力側への信号伝達のみ許容する信号規制手段で構成した請求項１又は２記載の可動部の速度判定回路。
- 前記信号規制手段は、ダイオードである請求項３記載の可動部の速度判定回路。
- 論理値１が高レベルである場合、前記ダイオードは、オン・ディレー回路出力側にアノード端子を接続し、オン・ディレー回路入力側にカソード端子を接続する構成である請求項４記載の可動部の速度判定回路。
- 前記オン・ディレー回路の出力側信号が交流である場合に、前記信号規制手段は、前記交流信号を整流してオン・ディレー回路入力側に出力する整流回路である請求項３記載の可動部の速度判定回路。
- 前記オン・ディレー回路の前段に、入力信号のレベルを変換するレベル変換手段を備える請求項１〜６のいずれか１つに記載の可動部の速度判定回路。
- 可動部の移動速度を検出し検出速度に応じた周波数の信号を出力する速度検出手段と、該速度検出手段からの信号の周波数が所定値以下になった時に論理値１の可動部停止判定信号を発生する請求項１〜７のいずれか１つに記載の速度判定回路を含む速度判定手段とを備えて構成したことを特徴とする可動部停止検出装置。
- 速度検出手段からの信号が所定の周波数以上の時に可動部の移動を示す論理値１の出力信号を発生する移動有り検出手段と、該移動有り検出手段と前記速度判定手段の両出力信号が共に論理値１となる期間が存在することを条件に、前記速度判定手段からの論理値１の出力信号に基づいて論理値１の可動部停止判定信号を発生する低速／停止判定手段とを設ける構成とした請求項８記載の可動部停止検出装置。
- 前記速度判定手段は、前記速度判定回路の前段に、当該速度判定回路への信号伝達のみを許容する信号伝達方向規制手段を備える請求項９記載の可動部停止検出装置。
- 前記速度検出手段の出力信号に、当該出力信号より高周波の信号を重畳する高周波重畳手段と、前記速度判定手段に前記高周波信号の重畳された信号が入力されたことを検出して論理値１の出力信号を発生する高周波信号検出手段と、該高周波信号検出手段の出力信号と前記低速／停止判定手段の出力信号との論理積演算する論理積演算手段とを備えた請求項９又は10記載の可動部停止検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01352597A JP3578578B2 (ja) | 1997-01-28 | 1997-01-28 | 可動部の速度判定回路及びこれを用いた可動部停止検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01352597A JP3578578B2 (ja) | 1997-01-28 | 1997-01-28 | 可動部の速度判定回路及びこれを用いた可動部停止検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10213612A JPH10213612A (ja) | 1998-08-11 |
| JP3578578B2 true JP3578578B2 (ja) | 2004-10-20 |
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ID=11835581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01352597A Expired - Fee Related JP3578578B2 (ja) | 1997-01-28 | 1997-01-28 | 可動部の速度判定回路及びこれを用いた可動部停止検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3578578B2 (ja) |
-
1997
- 1997-01-28 JP JP01352597A patent/JP3578578B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10213612A (ja) | 1998-08-11 |
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