JP3545472B2 - ラッチ回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明はラッチ回路に係り、特に、セットアップタイムおよびホールドタイムを短くできるラッチ回路に関する。
【０００２】
【従来の技術】
ラッチ回路では、クロック変化以前にラッチ回路に入力が確定している必要があり、これに必要な時間はセットアップタイムと呼ばれる。一方、クロック変化後にもホールドタイムと呼ばれる所定時間入力データを保持しなければならない。このセットアップタイムとホールドタイムを合わせた期間がラッチ回路に対する入力データの有効な期間となる。
【０００３】
【発明が解決しようとする課題】
高速システムでは、この入力データの有効な期間は短くすることが要求されるが、セットアップタイムとホールドタイムの最小値はラッチ回路の方式，温度，電源電圧の変動，デバイスばらつきなどにより決定されるものであり、セットアップタイムとホールドタイムがともに短いラッチ回路を実現することは困難であった。
【０００４】
本発明の目的はセットアップタイムおよびホールドタイムの短いラッチ回路を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の特徴は、Ｄ型フリップフロップの入力として入力データ信号と遅延された入力データ信号を入力としたセレクタ回路の出力を用いる点にある。
【０００６】
【作用】
入力データ信号と遅延された入力データ信号をクロックにより選択してラッチすることができる。
【０００７】
【実施例】
以下、本発明について図面を用いて説明する。図１は第一の実施例の回路図である。入力信号Ｄｉｎは二つに分流され、セレクタ回路入力信号Ｄ１ は入力データ信号Ｄｉｎがそのまま入力され、セレクタ回路入力信号Ｄ２ には入力データ信号 Ｄｉｎが遅延回路１により遅延されて入力される。セレクタ回路３の出力はＤ型フリップフロップ４に入力される。入力クロック信号ＣＬＫは遅延回路２により遅延され、遅延されたクロック信号ＣＬＫ′はセレクタ回路３とＤ型フリップフロップ４のクロックに用いられる。
【０００８】
図２は本発明の動作を説明するタイミングチャートである。入力クロック信号ＣＬＫに対し、入力データ信号Ｄｉｎがセットアップタイムｔｓ およびホールドタイムｔｈ を満たすことを必要とする。いまＤ型フリップフロップ４のセットアップタイムｔｓ１およびホールドタイムｔｈ１より短い、すなわちｔｓ１＞ｔｓ ，ｔｈ１＞ｔｈ である場合を考える。入力クロック信号ＣＬＫはクロックの遅延時間ｔｄ１だけ遅延され遅延クロック信号ＣＬＫ′が作られる。セレクタ回路では遅延クロック信号ＣＬＫ′がＨ→Ｌに変化するまではセレクタ回路入力信号Ｄ１ がセレクタ回路出力信号Ｄ３ として出力される。一方遅延クロックの変化後は入力信号Ｄｉｎからｔｄ２遅延されたセレクタ回路入力信号Ｄ２ がセレクタ回路出力信号Ｄ３ として出力される。セレクタ回路出力信号Ｄ３ はＤ型フリップフロップ４に入力され、クロック信号ＣＬＫ′によってラッチされる。Ｄ３ が確定してからクロック信号ＣＬＫ′の変化までの時間ｔｓ２はｔｓ２＝ｔｓ ＋ｔｄ１、クロック信号ＣＬＫ′の変化後データをホールドする時間ｔｈ２はｔｈ２＝ｔｈ ＋ｔｄ２−ｔｄ１となる。ｔｄ１，ｔｄ２をｔｓ２＞ｔｓ１，ｔｈ２＞ｔｈ１となるように適当に選べばＤ型フリップフロップ４はラッチ動作が可能となる。したがってＤ型フリップフロップ４の特性で決まるセットアップタイムおよびホールドタイムより短いセットアップタイムおよびホールドタイムのラッチ回路を実現することができる。
【０００９】
図３は本発明の実施例の一例である。セレクタ回路３はセレクタ回路入力信号Ｄ１ と遅延クロック信号ＣＬＫ′を入力とするＡＮＤ論理回路５と、セレクタ回路入力信号Ｄ２ と遅延クロック信号ＣＬＫ′の反転を入力とするＡＮＤ論理回路７と、それらの出力を入力とするＯＲ論理回路６によって構成されている。遅延クロックＣＬＫ′がＨの期間はＡＮＤ論理回路５の出力はＤ１ 、ＡＮＤ論理回路７の出力はＬとなり、反対に遅延クロックＣＬＫ′がＬの期間はＡＮＤ論理回路５の出力はＬ、ＡＮＤ論理回路７の出力はＤ２ となり、二つの出力の和Ｄ３ がＤ型フリップフロップ４の入力となる。また遅延回路は、例えば、図４のように直列に接続された二つの反転型論理回路によって実現することが可能である。
【００１０】
図５は本発明の第二の実施例である。セットアップタイムｔｓ が十分長い場合、すなわちｔｓ＞ｔｓ１，ｔｈ＜ｔｈ１の場合では遅延回路２は省略することが可能である。
【００１１】
【発明の効果】
本発明によれば、従来のラッチ回路よりも短いセットアップタイムおよびホールドタイムのラッチ回路を実現することが可能である。
【図面の簡単な説明】
【図１】本発明の第一実施例のブロック図。
【図２】本発明の動作を説明したタイミングチャート。
【図３】本発明の一実施例の回路図。
【図４】遅延回路の実施例の回路図。
【図５】本発明の第二実施例の回路図。
【符号の説明】
１，２…遅延回路、３…セレクタ回路、４…Ｄ型フリップフロップ、５，７…ＡＮＤ論理回路、６…ＯＲ論理回路、８，９…反転型論理回路。
【産業上の利用分野】
本発明はラッチ回路に係り、特に、セットアップタイムおよびホールドタイムを短くできるラッチ回路に関する。
【０００２】
【従来の技術】
ラッチ回路では、クロック変化以前にラッチ回路に入力が確定している必要があり、これに必要な時間はセットアップタイムと呼ばれる。一方、クロック変化後にもホールドタイムと呼ばれる所定時間入力データを保持しなければならない。このセットアップタイムとホールドタイムを合わせた期間がラッチ回路に対する入力データの有効な期間となる。
【０００３】
【発明が解決しようとする課題】
高速システムでは、この入力データの有効な期間は短くすることが要求されるが、セットアップタイムとホールドタイムの最小値はラッチ回路の方式，温度，電源電圧の変動，デバイスばらつきなどにより決定されるものであり、セットアップタイムとホールドタイムがともに短いラッチ回路を実現することは困難であった。
【０００４】
本発明の目的はセットアップタイムおよびホールドタイムの短いラッチ回路を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の特徴は、Ｄ型フリップフロップの入力として入力データ信号と遅延された入力データ信号を入力としたセレクタ回路の出力を用いる点にある。
【０００６】
【作用】
入力データ信号と遅延された入力データ信号をクロックにより選択してラッチすることができる。
【０００７】
【実施例】
以下、本発明について図面を用いて説明する。図１は第一の実施例の回路図である。入力信号Ｄｉｎは二つに分流され、セレクタ回路入力信号Ｄ１ は入力データ信号Ｄｉｎがそのまま入力され、セレクタ回路入力信号Ｄ２ には入力データ信号 Ｄｉｎが遅延回路１により遅延されて入力される。セレクタ回路３の出力はＤ型フリップフロップ４に入力される。入力クロック信号ＣＬＫは遅延回路２により遅延され、遅延されたクロック信号ＣＬＫ′はセレクタ回路３とＤ型フリップフロップ４のクロックに用いられる。
【０００８】
図２は本発明の動作を説明するタイミングチャートである。入力クロック信号ＣＬＫに対し、入力データ信号Ｄｉｎがセットアップタイムｔｓ およびホールドタイムｔｈ を満たすことを必要とする。いまＤ型フリップフロップ４のセットアップタイムｔｓ１およびホールドタイムｔｈ１より短い、すなわちｔｓ１＞ｔｓ ，ｔｈ１＞ｔｈ である場合を考える。入力クロック信号ＣＬＫはクロックの遅延時間ｔｄ１だけ遅延され遅延クロック信号ＣＬＫ′が作られる。セレクタ回路では遅延クロック信号ＣＬＫ′がＨ→Ｌに変化するまではセレクタ回路入力信号Ｄ１ がセレクタ回路出力信号Ｄ３ として出力される。一方遅延クロックの変化後は入力信号Ｄｉｎからｔｄ２遅延されたセレクタ回路入力信号Ｄ２ がセレクタ回路出力信号Ｄ３ として出力される。セレクタ回路出力信号Ｄ３ はＤ型フリップフロップ４に入力され、クロック信号ＣＬＫ′によってラッチされる。Ｄ３ が確定してからクロック信号ＣＬＫ′の変化までの時間ｔｓ２はｔｓ２＝ｔｓ ＋ｔｄ１、クロック信号ＣＬＫ′の変化後データをホールドする時間ｔｈ２はｔｈ２＝ｔｈ ＋ｔｄ２−ｔｄ１となる。ｔｄ１，ｔｄ２をｔｓ２＞ｔｓ１，ｔｈ２＞ｔｈ１となるように適当に選べばＤ型フリップフロップ４はラッチ動作が可能となる。したがってＤ型フリップフロップ４の特性で決まるセットアップタイムおよびホールドタイムより短いセットアップタイムおよびホールドタイムのラッチ回路を実現することができる。
【０００９】
図３は本発明の実施例の一例である。セレクタ回路３はセレクタ回路入力信号Ｄ１ と遅延クロック信号ＣＬＫ′を入力とするＡＮＤ論理回路５と、セレクタ回路入力信号Ｄ２ と遅延クロック信号ＣＬＫ′の反転を入力とするＡＮＤ論理回路７と、それらの出力を入力とするＯＲ論理回路６によって構成されている。遅延クロックＣＬＫ′がＨの期間はＡＮＤ論理回路５の出力はＤ１ 、ＡＮＤ論理回路７の出力はＬとなり、反対に遅延クロックＣＬＫ′がＬの期間はＡＮＤ論理回路５の出力はＬ、ＡＮＤ論理回路７の出力はＤ２ となり、二つの出力の和Ｄ３ がＤ型フリップフロップ４の入力となる。また遅延回路は、例えば、図４のように直列に接続された二つの反転型論理回路によって実現することが可能である。
【００１０】
図５は本発明の第二の実施例である。セットアップタイムｔｓ が十分長い場合、すなわちｔｓ＞ｔｓ１，ｔｈ＜ｔｈ１の場合では遅延回路２は省略することが可能である。
【００１１】
【発明の効果】
本発明によれば、従来のラッチ回路よりも短いセットアップタイムおよびホールドタイムのラッチ回路を実現することが可能である。
【図面の簡単な説明】
【図１】本発明の第一実施例のブロック図。
【図２】本発明の動作を説明したタイミングチャート。
【図３】本発明の一実施例の回路図。
【図４】遅延回路の実施例の回路図。
【図５】本発明の第二実施例の回路図。
【符号の説明】
１，２…遅延回路、３…セレクタ回路、４…Ｄ型フリップフロップ、５，７…ＡＮＤ論理回路、６…ＯＲ論理回路、８，９…反転型論理回路。
Claims (2)
- クロック信号を遅延させる第１の遅延回路と、
二つに分流された入力データの一方を遅延させる第２の遅延回路と、
前記二つに分流された入力データの他方の前記入力データと前記第２の遅延回路によって遅延された入力データを入力とし、前記第１の遅延回路によって遅延されたクロック信号により入力を選択するセレクタ回路と、
前記セレクタ回路の出力をデータ入力とし、前記遅延されたクロック信号をクロック入力として用いるＤ型フリップフロップとを有し、
前記セレクタ回路は前記Ｄ型フリップフロップに入力されるクロック信号と同じクロック信号により入力データを選択するラッチ回路。 - 請求項１において、前記クロック信号の遅延を０としたラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31021194A JP3545472B2 (ja) | 1994-12-14 | 1994-12-14 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31021194A JP3545472B2 (ja) | 1994-12-14 | 1994-12-14 | ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167833A JPH08167833A (ja) | 1996-06-25 |
| JP3545472B2 true JP3545472B2 (ja) | 2004-07-21 |
Family
ID=18002539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31021194A Expired - Fee Related JP3545472B2 (ja) | 1994-12-14 | 1994-12-14 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3545472B2 (ja) |
-
1994
- 1994-12-14 JP JP31021194A patent/JP3545472B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08167833A (ja) | 1996-06-25 |
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Legal Events
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| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040309 |
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