JP3544464B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To reduce or compensate influence of dishing of a bonding pad in a semiconductor device having a copper wiring. SOLUTION: In a method, a semiconductor device containing a process for providing an opening part 30 in a bonding pad forming area of an uppermost layer 28 in a plurality of interlayer insulating films 21, 23 and 28 and forming a bonding pad 32 by burying a conductive material into the opening part 30. An opening part 25 is formed on the interlayer insulating film 23 of a lower layer before the opening part 30 of the uppermost layer 28 is formed and the thickness of the bonding pad 32 is made to be thick.

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に溝配線を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置における配線としては、従来よりアルミニウム合金が広く使われている。しかし、アルミ配線はエレクトロマイグレーション（ＥＭ）耐性が弱く、配線の微細化が進むにつれて、アルミ配線の信頼性は求められる基準を満足しなくなってきた。そこで、最近、ＥＭ耐性が比較的に高い銅が配線材料として用いられようとしている。ただし、銅には、そのエッチングが難しいという難点がある。このため、銅薄膜から配線パターンを形成する方法として、反応性ドライエッチング方式に代えて、絶縁膜の表面に溝を形成してから、その溝に銅を埋め込む方式（以下、「ダマシン法」と称する）が主流になると思われている。
【０００３】
ダマシン法にはシングルダマシン法とデュアルダマシン法とがある。以下、図１（ａ）〜（ｆ）を参照しながら、シングルダマシン法を用いた銅配線形成方法の従来例を説明する。
【０００４】
まず、公知の半導体製造プロセスを経て複数の半導体集積回路素子が形成された半導体基板を用意する。次に、これらの半導体集積回路素子を覆うように半導体基板上に第１絶縁膜を堆積した後、酸化シリコン膜の表面に溝を形成する。この溝を銅で埋めこみ、銅配線を形成する。図１（ａ）では、簡単化のため、集積回路素子が形成された半導体基板の記載は省略されており、その上に形成された第１絶縁膜１１と、第１絶縁膜の表面に形成された溝と、溝を埋め込んだ銅からなる第１配線１２とが記載されている。
【０００５】
次に、図１（ｂ）に示すように、第１絶縁膜１１上に第２絶縁膜１３を堆積した後、図１（ｃ）に示すように、第２絶縁膜１３中にビア開口部１４を形成し、ビア開口部１４をタングステンによって完全に埋め込む。
【０００６】
次に、図１（ｄ）に示すように、第２絶縁膜１３上に第３絶縁膜１６を堆積した後、第３絶縁膜１６中に溝状開口部１７およびボンディングパッド用開口部１８を形成する。ボンディングパッド用開口部１８のサイズは、例えば約１００μｍ×約１００μｍに設定される。
【０００７】
次に、図１（ｅ）に示すように、第３絶縁膜１６中の溝状開口部１７およびボンディングパッド用開口部１８を埋め込むようにして銅薄膜を堆積した後、化学的機械研磨法（ＣＭＰ法）またはエッチバック法にて銅薄膜の不要部分を除去し、溝状開口部１７およびボンディングパッド用開口部１８の内部のみに銅を残す。
【０００８】
図１（ｆ）に示すように、第３絶縁膜１６上に表面保護膜１１０を形成した後、ボンディングパッド１９上に開口部を設ける。その後、ワイヤーボンディング工程によって、ボンディングワイヤ２００の先端部分をボンディングパッド１９上に配置する。
【０００９】
このようなダマシン法を用いた溝配線形成によれば、ドライエッチングによる加工が難しい材料（例えば銅）を用いて配線を形成することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来の製造方法によれば、ＣＭＰ法やエッチバック法によって銅薄膜の不要部分を除去する工程で、ボンディングパッド１９が極めて薄くなり、極端な場合、部分的に消失するという現象が見られる。このような現象はディシュイングと呼ばれ、ボンディングパッド１９を介した内部回路とボンディングワイヤ２００との電気的接続を不良化するおそれがある。また、銅は金との合金化が困難な材料であるため、ボンディングパッド１９が銅から形成される場合、通常のワイヤーボンディング組み立て工程で用いられているボンディグ用金ワイヤーを使用できないという問題が生じ、新たなボンディグ用ワイヤを開発することが必要になる。
【００１１】
本発明は上記課題に鑑みてなされたものであり、その目的とするところは、ダマシン法を用いて溝配線を形成する工程を包含しながら、ＣＭＰ等によるボンディングパッドのディシュイング問題を解決できる半導体装置およその製造方法を提供するものである。
【００１２】
本発明の他の目的は、ダマシン法を用いて溝配線を形成する工程を包含しながら、従来のワイヤーボンディング技術を適用できる半導体装置およその製造方法を提供するものである。
【００１３】
【課題を解決するための手段】
本発明の半導体装置は、複数の半導体集積回路素子が形成された基板と、前記半導体集積回路素子を覆うように前記基板上に形成され、表面に溝を有する第１絶縁膜と、前記第１絶縁膜の前記表面の前記溝内に形成された第１配線と、前記第１配線を覆うように前記第１絶縁膜上に形成され、ビア開口部を有する第２絶縁膜と、前記第２絶縁膜の前記ビア開口部内に形成されたビア配線と、前記第２絶縁膜上に形成され、溝状開口部およびボンディングパッド用開口部を有する第３絶縁膜と、前記第３絶縁膜の前記溝状開口部内に形成された第２配線と、前記第３絶縁膜の前記ボンディングパッド用開口部内に形成されたボンディングパッドとを備えた半導体装置であって、前記第１絶縁膜の前記表面は、前記ボンディングパッドの下方に凹部を有し、前記凹部内には、前記第１配線の材料と同じ材料からなる導電層が形成されており、前記第２絶縁膜は、前記第３絶縁膜の前記ボンディングパッド用開口部の下方に開口部を有し、前記ボンディングパッドは、前記第２絶縁膜の前記開口部内にも形成されており、前記第２配線よりも厚くなっている。
【００１４】
前記ボンディングパッドおよび前記第２配線は、ダマシン法により形成されたものであることが好ましい。
【００１５】
前記ボンディングパッドおよび前記第２配線の上面は、研磨加工されていることが好ましい。
【００１６】
前記ボンディングパッドおよび前記第２配線は、銅から形成されていていることが好ましい。
【００１７】
前記ボンディングパッド、前記第２配線および前記ビア配線は、デュアルダマシン法により形成されていてもよい。
【００１８】
前記ボンディングパッド、前記第２配線および前記ビア配線は、銅から形成されていることが好ましい。
【００１９】
前記ビア配線は、選択成長法により形成されたものであってもよい。
【００２０】
前記第１絶縁膜の前記凹部のサイズは、前記第２絶縁膜の前記ボンディングパッド用開口部のサイズよりも広くてもよい。
【００２１】
前記第１絶縁膜の前記凹部の底面には複数の突起が形成されていてもよい。
【００２２】
前記第１絶縁膜の前記凹部は、複数の溝から形成されていてもよい。
【００２３】
本発明の他の半導体装置は、複数の半導体集積回路素子が形成された基板と、
前記半導体集積回路素子を覆うように前記基板上に形成され、表面に溝を有する第１絶縁膜と、前記第１絶縁膜の前記表面の前記溝内に形成された第１配線と、前記第１配線を覆うように前記第１絶縁膜上に形成され、ビア開口部を有する第２絶縁膜と、前記第２絶縁膜の前記ビア開口部内に形成されたビア配線と、前記第２絶縁膜上に形成され、溝状開口部を有する第３絶縁膜と、前記第３絶縁膜の前記溝状開口部内に形成された第２配線とを備えた半導体装置であって、前記第３絶縁膜に形成されたボンディング金属用開口部と、前記ボンディング金属用開口部内に埋め込まれた前記第２配線の材料と同じ材料からなる導電層と、前記導電層上に形成されたボンディング用金属膜とを備えている。
【００２４】
前記導電層は、前記第２配線の一部に電気的に接続されていることが好ましい。
【００２５】
前記導電層は、複数のスリットを有するプレートを形成していてもよい。
【００２６】
前記導電層は、配線を形成していてもよい。
【００２７】
前記導電層、および前記第２配線は、ダマシン法により形成されたものであることが好ましい。
【００２８】
前記導電層、および前記第２配線の上面は、研磨加工されていることが好ましい。
【００２９】
前記導電層、および前記第２配線は、銅から形成されていることが好ましい。
【００３０】
前記導電層、前記第２配線および前記ビア配線は、デュアルダマシン法により形成されていもよい。
【００３１】
前記ボンディング用金属膜のための開口部内に埋め込まれた材料、前記第２配線および前記ビア配線は、銅から形成されていることが好ましい。
【００３２】
前記ビア配線は、選択成長法により形成されたものであってもよい。
【００３３】
前記ボンディング用金属膜は、ボンディングワイヤと合金化しうる材料から形成されていることが好ましい。
【００３４】
前記第３絶縁膜上に形成され、前記ボンディング用金属膜が埋め込まれた開口部を有する表面保護膜を更に備えていることが好ましい。
【００３５】
本発明の半導体装置の製造方法は、複数の半導体集積回路素子が形成された基板上に第１絶縁膜を堆積する第１絶縁膜形成工程と、前記第１絶縁膜の表面に溝を形成する工程と、前記第１絶縁膜の前記表面の前記溝内に第１配線を形成する第１配線形成工程と、前記第１配線を覆うように前記第１絶縁膜上に第２絶縁膜を堆積する第２絶縁膜形成工程と、前記第２絶縁膜上に第３絶縁膜を堆積する第３絶縁膜堆積工程と、前記第３絶縁膜に溝状開口部およびボンディングパッド用開口部を形成する工程と、前記第３絶縁膜の前記溝状開口部内に第２配線を形成し、前記第３絶縁膜の前記ボンディングパッド用開口部内にボンディングパッドを形成する第２配線形成工程とを包含する半導体装置の製造方法であって、前記第１絶縁膜の表面に溝を形成する工程は、前記ボンディングパッドの下方において、前記第１絶縁膜の前記表面に凹部を形成する工程を包含し、前記第１配線形成工程は、前記第１配線の材料と同じ材料からなる導電層を前記凹部内に設ける工程を包含し、前記第３絶縁膜の堆積前に、前記第３絶縁膜の前記ボンディングパッド用開口部が形成される領域の下方において、前記第２絶縁膜に開口部を形成する工程を包含していても良い。
【００３６】
前記第２絶縁膜に開口部を形成する工程は、前記第１配線および前記第２配線を相互接続するビア配線のためのビア開口部を前記第２絶縁膜中に形成する工程を含んでいても良い。
【００３７】
前記第３絶縁膜に前記溝状開口部および前記ボンディングパッド用開口部を形成する工程の後に、前記第１配線および前記第２配線を相互接続するビア配線のためのビア開口部を前記第２絶縁膜中に形成する工程を含むようにしてもよい。
【００３８】
前記第３絶縁膜の堆積前に、前記ビア配線となる導電性材料で前記ビア開口部内を埋め込む工程を更に包含していてもよい。
【００３９】
前記第２配線工程は、前記第３絶縁膜上に導電性薄膜を堆積する工程と、前記導電性薄膜を化学的機械研磨法によって研磨し、それによって前記導電性薄膜で前記第３絶縁膜の前記溝状開口部内および前記ボンディングパッド用開口部内を埋め込む工程とを包含していてもよい。
【００４０】
前記第２配線工程は、前記第３絶縁膜上に導電性薄膜を堆積する工程と、前記導電性薄膜を化学的機械研磨法によって研磨し、それによって前記導電性薄膜で前記第３絶縁膜の前記ビア開口部内、前記溝状開口部内および前記ボンディングパッド用開口部内を埋め込む工程を更に包含していてもよい。
【００４１】
前記第１配線形成工程は、前記第１絶縁膜上に導電性薄膜を堆積する工程と、前記導電性薄膜を化学的機械研磨法によって研磨し、それによって前記導電性薄膜で前記第１絶縁膜の前記溝内および前記凹部内を埋め込む工程を更に包含することが好ましい。
【００４２】
前記第１絶縁膜の前記凹部のサイズを、前記第２絶縁膜の前記ボンディングパッド用開口部のサイズよりも広くしてもよい。
【００４３】
前記第１絶縁膜の前記凹部の底面に複数の突起を形成してもよい。
【００４４】
前記第１絶縁膜の前記凹部と前記溝とを接続し、それによって前記第１絶縁膜の前記凹部に埋め込んだ導電層と前記第１配線と接続してもよい。
【００４５】
前記第１絶縁膜の前記凹部を複数の溝から形成してもよい。
【００４６】
本発明の他の半導体装置の製造方法は、複数の半導体集積回路素子が形成された基板上に第１絶縁膜を堆積する第１絶縁膜形成工程と、前記第１絶縁膜の表面に溝を形成する工程と、前記第１絶縁膜の前記表面の前記溝内に第１配線を形成する第１配線形成工程と、前記第１配線を覆うように第２絶縁膜を前記基板上に堆積する第２絶縁膜形成工程と、前記第２絶縁膜上に第３絶縁膜を堆積する第３絶縁膜堆積工程と、前記第３絶縁膜に溝状開口部を形成する工程と、前記第３絶縁膜の前記溝状開口部内に第２配線を形成する第２配線形成工程とを包含する半導体装置の製造方法であって、前記第３絶縁膜に溝状開口部を形成する工程は、前記第３絶縁膜にボンディング金属用開口部を設ける工程を包含し、
前記第２配線形成工程は、前記第３絶縁膜のボンディング金属用開口部内を前記第２配線の材料と同じ材料で埋め込み、それによって前記ボンディング金属用開口部内に導電層を形成する工程を包含し、前記導電層上にボンディング用金属膜を形成する工程を更に包含している。
【００４７】
前記第３絶縁膜に堆積前に、前記第１配線および前記第２配線を相互接続するビア配線のためのビア開口部を前記第２絶縁膜中に形成する工程を含むようにしてもよい。
【００４８】
前記第３絶縁膜に前記溝状開口部および前記ボンディング金属用開口部を形成する工程の後に、前記第１配線および前記第２配線を相互接続するビア配線のためのビア開口部を前記第２絶縁膜中に形成する工程を含むようにしてもよい。
【００４９】
前記第３絶縁膜の堆積前に、前記ビア配線となる導電性材料で前記ビア開口部内を埋め込む工程を更に包含していてもよい。
【００５０】
前記第２配線工程は、前記第３絶縁膜上に導電性薄膜を堆積する工程と、前記導電性薄膜を化学的機械研磨法によって研磨し、それによって前記導電性薄膜で前記第３絶縁膜の前記溝状開口部内および前記ボンディング金属用開口部内を埋め込む工程とを包含していてもよい。
【００５１】
前記第２配線工程は、前記第３絶縁膜上に導電性薄膜を堆積する工程と、前記導電性薄膜を化学的機械研磨法によって研磨し、それによって前記導電性薄膜で前記第３絶縁膜の前記ビア開口部内、前記溝状開口部内および前記ボンディング金属用開口部内を埋め込む工程を更に包含していてもよい。
【００５２】
前記第１配線形成工程は、前記第１絶縁膜上に導電性薄膜を堆積する工程と、前記導電性薄膜を化学的機械研磨法によって研磨し、それによって前記導電性薄膜で前記第１絶縁膜の前記溝内を埋め込む工程を包含していてもよい。
【００５３】
前記第３絶縁膜の前記ボンディング金属用開口部内に形成された前記導電層は、複数のスリットを有するプレートを形成していてもよい。
【００５４】
前記第３絶縁膜の前記ボンディング金属用開口部内に形成された前記導電層は、前記第２配線に接続された配線を形成していてもよい。
【００５５】
前記ボンディング用金属膜は、ボンディングワイヤと合金化しうる材料から形成されていることが好ましい。
【００５６】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
まず、公知の半導体製造プロセスを経て複数の半導体集積回路素子が形成された半導体基板を用意する。次に、これらの半導体集積回路素子を覆うように半導体基板上に第１絶縁膜を堆積した後、酸化シリコン膜の表面に溝を形成する。この溝を銅で埋めこみ、銅配線を形成する。
【００５７】
図２（ａ）は、この段階における半導体基板の、本願発明に関わる部分の断面を示している。図２（ａ）では、簡単化のため、集積回路素子が形成された半導体基板の記載は省略されており、その上に形成された第１絶縁膜２１と、第１絶縁膜２１の表面に形成された溝２１ａと、溝を埋め込んだ銅からなる第１配線２２とが記載されている。本願明細書において、第１絶縁膜２１は、図示されている層間絶縁膜のうちの最も低いレベルに位置するように描かれているが、第１絶縁膜２１は、半導体基板上に形成された多層の層間絶縁膜のうちの、あるレベルの層間絶縁膜に対応しており、必ずしも最下層の層間絶縁膜に対応しているわけではない。また、本願明細書で第１配線と称する配線の下方に、現実には不図示の他の配線層が存在していることは言うまでもない。
【００５８】
第１絶縁膜２１は、例えば、プラズマＣＶＤ法によって堆積されたＳｉＯ2膜から形成されている。第１絶縁膜２１の厚さは、典型的には、約８００ｎｍから約２μｍの範囲内に設定される。
【００５９】
第１絶縁膜２１の表面に溝２１ａを形成する方法は、ドライエッチングにより実行される。溝２１ａの深さを均一するには、第１絶縁膜２１を複数層の絶縁膜から構成し、溝２１ａの底面のレベルにエッチング停止層として機能する層（例えば、厚さ５０ｎｍのＳｉＮ層）を挿入しておくことが好ましい。溝２１ａの深さは、例えば、３００〜６００ｎｍである。
【００６０】
溝２１ａが形成された第１絶縁膜２１上に、銅薄膜を例えばブランケットＣＶＤ法で堆積し、溝２１ａ内を完全に銅で埋め込む。この後、公知の化学機械的研磨法（ＣＭＰ法）を用いて、銅薄膜の表面を研磨加工し、銅薄膜の不要部分を除去する。こうして、図２（ａ）に示されるように、溝２１ａ内にのみ銅を残し、それによって、銅からなる第１配線２２の形成が完了する。第２配線２２のパターンは、溝２１ａのパターンによって決まる。なお、化学機械的研磨法（ＣＭＰ法）の代わりにエッチバック法を用いても良い。
【００６１】
次に、図２（ｂ）に示すように、第１絶縁膜２１上に第２絶縁膜２３を堆積する。この第２絶縁膜２３も、第１絶縁膜２１と同様に、プラズマＣＶＤ法によってＳｉＯ2膜を堆積することによって得られる。第２絶縁膜２３の典型的な厚さは、例えば約１．０μｍである。
【００６２】
次に、図２（ｃ）に示すように、第２絶縁膜２３中にビア開口部２４、およびビア開口部２４よりもサイズの大きな開口部２５を形成する。開口部２５は、後の工程でボンディングパッドが形成される領域に設けられる。これらの開口部２４および２５は、通常のフォトリソグラフィ技術およびエッチング技術を用いて形成される。本実施形態におけるビア開口部２４のサイズは約０．２μｍ×０．２μｍであり、開口部２５のサイズは約９０μｍ×約９０μｍである。次に、ブランケットＣＶＤ法を用いて、ビア開口部２４およびボンディングパッド用開口部２５を埋め込むようにタングステン膜を第２絶縁膜２３上に堆積した後、タングステン膜を表面からエッチバックする。こうして、図２（ｃ）に示すように、ビア開口部２４がタングステンによって完全に埋め込まれるとともに、ボンディングパッド用開口部２５内のタングステンの大部分は除去される。ボンディングパッド用開口部２５の側壁には、タングステンの一部２７が残存する。なお、タングステン膜の成長は、選択成長法を用いて行っても良い。
【００６３】
次に、図２（ｄ）に示すように、第２絶縁膜２３上に第３絶縁膜２８を堆積した後、第３絶縁膜２８中に溝状開口部２９およびボンディングパッド用開口部３０を形成する。第３絶縁膜２８も、他の絶縁膜２１および２３と同様に、プラズマＣＶＤ法によってＳｉＯ2膜を堆積することによって得られる。第３絶縁膜２８の典型的な厚さは、例えば約０．５μｍである。本実施形態における溝状開口部２９の幅は約０．２μｍであり、ボンディングパッド用開口部３０のサイズは約１００μｍ×約１００μｍである。ボンディングパッド用開口部３０は、その下の開口部２５と完全にオーバーラップするように形成される。
【００６４】
次に、例えばブランケットＣＶＤ法で銅薄膜を第３絶縁膜２８上に堆積し、溝状開口部２９およびボンディングパッド用開口部３０の内部を完全に銅で埋め込む。この後、公知のＣＭＰ法を用いて、銅薄膜の表面を研磨加工し、銅薄膜の不要部分を除去する。こうして、図２（ｅ）に示されるように、溝状開口部２９およびボンディングパッド用開口部３０内にのみ銅を残し、それによって、銅からなる第２配線３１およびボンディングパッド３２の形成を完了する。このＣＭＰ法による研磨加工で、面積の比較的に広いボンディングパッド用開口部３０内に銅の表面は過度に研磨され、ディッシュイング現象が生じる。その結果、図２（ｅ）に示されるように、ボンディングパッド３２の表面はくぼみ、そこには凹部が形成される。しかしながら、ボンディングパッド用開口部３０の下方において第２絶縁膜２３が開口部２５を有しているため、その部分に充分な量の銅が埋め込まれており、それによってボンディングパッド３２は第２配線３１よりも厚くなっている。ボンディングパッド３２の厚さは、中央部においても、１．２μｍ程度はあり、開口部２５を設けない場合よりも、約１μｍ程度（第３絶縁膜の厚さ程度）は厚くなっている。
【００６５】
次に、図２（ｆ）に示すように、第３絶縁膜２８上に表面保護膜を形成した後、ボンディングパッド３２上に開口部を設ける。その後、ワイヤーボンディング工程によって、ボンディングワイヤ２００の先端部分をボンディングパッド３２上に配置する。
【００６６】
図３（ａ）から（ｃ）を参照しながら、上記製造方法の途中の工程段階における各要素の平面レイアウトの一例を簡単に説明する。
【００６７】
まず、図３（ａ）に示されるように、銅からなる第１配線２２が第１絶縁膜上に形成される。次に、第２絶縁膜が堆積された後、図３（ｂ）に示されるように、第２絶縁膜中にビア開口部２４および開口部２５が形成される。この後、第３絶縁膜を堆積し、図３（ｃ）に示されるように、第３絶縁膜中に溝状開口部２９とボンディングパッド用開口部３０とを形成した後、銅で溝状開口部２９およびボンディングパッド用開口部３０を埋め込み、第２配線３１およびボンディングパッド３２を同時に形成する。図３（ｃ）からわかるように、ボンディングパッド３２は、第２配線３１および第１配線２２と電気的に接続されており、これらの配線を介して不図示の内部回路と導通する。
【００６８】
このように本実施形態によれば、第２絶縁膜２３が第３絶縁膜２８のボンディングパッド用開口部３０の下方に開口部２５を有し、それによってボンディングパッド３２が第２配線３１よりも厚くなっている。このため、ダマシン法によって第２配線３１およびボンディングパッド３２を同時形成しても、ディッシュイングによってボンディングパッド３２の厚さが著しく低減するという問題は生じない。
【００６９】
なお、本実施形態では、シングルダマシン法によって第２配線３１およびボンディングパッド３２を形成しているが、デュアルダマシン法によってビア配線２６、第２配線３１およびボンディングパッド３２を同時に形成してもよい。また、シングルダマシン法を用いる場合、本実施形態のように、ビア開口部２４の形成後に溝状開口部２９を設ける代わりに、溝状開口部２９の形成後にビア開口部２４を設けてもよい。
【００７０】
（第２実施形態）
図４（ａ）および（ｂ）ならびに図５（ａ）から（ｃ）を参照しながら、本発明の第２実施形態を説明する。
【００７１】
本実施形態では、図４（ａ）に示すように、第１絶縁膜２１の表面において、ボンディングパッド３２が設けられるべき領域に凹部２１ｂが形成される。この凹部２１ｂは、第１配線２２のための溝状凹部２１ａの形成と同時に同様の方法で形成される。凹部２１ｂの形成後、第１配線２２のための導電層が第１絶縁膜２１の表面を覆うように形成され、その後、前述したようにＣＭＰ等によって第２配線２２が形成されるとともに、凹部２１ｂ内にも導電層２２２が埋め込まれる。ただし、凹部２１ｂ内に埋め込まれた導電層２２２は、ディッシュイングによって中央部が周辺部よりも薄くなる。
【００７２】
図５（ａ）は、第１配線２２および導電層２２２の平面レイアウトを示している。第１配線２２および導電層２２２を形成した後、これらを覆うように第２絶縁膜２３が形成され、図５（ｂ）に示されように、第２絶縁膜２３中にビア開口部２４および開口部２５が形成される。この後、第３絶縁膜を堆積し、図５（ｃ）に示されるように、第３絶縁膜中に溝状開口部２９とボンディングパッド用開口部３０を形成する。次に、銅で溝状開口部２９およびボンディングパッド用開口部３０を埋め込み、第２配線３１およびボンディングパッド３２を同時に形成する。
【００７３】
図４（ｂ）は、第２配線３１とボンディングパッド３２を形成した段階での装置の断面を示している。ボンディングパッド３２の下方に凹部２１ｂが形成されており、ボンディングパッド３２は凹部２１ｂ内の導電層２２２と接触している。この凹部２１ｂのサイズは、第２絶縁膜２３に設けられたボンディングパッド用開口部２５のサイズよりも大きくなるように形成されている。
【００７４】
本実施形態では、第２絶縁膜２３中にボンディングパッド用開口部２５を形成するためのエッチング工程を行う際、第１絶縁膜２１の表面に形成された導電層２２２がエッチングストップとして機能する。このため、ボンディングパッド用開口部２５を形成する工程で、第１絶縁膜２１の表面が過剰にエッチングされることが防止され、ボンディングパッド用開口部２５の深さが再現性良く制御される。また、導電層２２２の存在によってボンディングパッド３２と第１絶縁膜２１との間の密着性が向上する利点もある。なお、導電層２２２が設けられていない場合において、第１絶縁膜２１が過剰にエッチングされてしまうと、下層の配線（不図示）とボンディングパッド３２とが短絡するおそれがある。
【００７５】
なお、第１絶縁膜の表面に設ける凹部２１ｂのサイズを、第２絶縁膜２３に設けるボンディングパッド用開口部２５のサイズよりも小さくした場合、エッチングストップとして機能する導電層２２２の面積が相対的に小さくなり、第１絶縁膜２１の表面の一部が過剰にエッチングされる可能性がある。しかしながら、ボンディングパッド用開口部２５を形成すべき領域内に導電層２２２を設けていれば、そのサイズがボンディングパッド用開口部２５のサイズよりも幾分小さくとも、第１絶縁膜２１のエッチング防止機能を充分に果たすことは可能であり、また、ボンディングパッド３２と第１絶縁膜２１との間の密着性向上という効果も充分に得られる。
【００７６】
（第３実施形態）
図６（ａ）および（ｂ）ならびに図７（ａ）から（ｃ）を参照しながら、本発明の第３実施形態を説明する。
【００７７】
本実施形態では、図６（ａ）に示すように、第１絶縁膜２１の表面において、ボンディングパッド３２が設けられるべき領域に、底面に複数の突起が形成された凹部２１ｃが形成される。この凹部２１ｃは、第１配線２２のための溝状凹部２１ａの形成と同時に同様の方法で形成される。凹部２１ｃの形成後、第１配線２２のための導電層が第１絶縁膜２１の表面を覆うように形成され、その後、前述したようにＣＭＰによって第２配線２２が形成されるとともに、凹部２１ｃ内にも導電層２２２が埋め込まれる。凹部２１ｃ内に埋め込まれた導電層２２２は、ディッシュイングによって薄膜化するおそれは小さい。
【００７８】
図７（ａ）は、第１配線２２および導電層２２２の平面レイアウトを示している。導電層２２２は、底面に複数の突起が形成された凹部２１ｃに埋め込まれており、その結果、複数のスリット開口部を有するプレート形状を示している。第１配線２２および導電層２２２を形成した後、これらを覆うように第２絶縁膜２３が形成され、図７（ｂ）に示されように、第２絶縁膜２３中にビア開口部２４および開口部２５が形成される。この後、第３絶縁膜を堆積し、図７（ｃ）に示されるように、第３絶縁膜中に溝状開口部２９とボンディングパッド用開口部３０を形成する。次に、銅で溝状開口部２９およびボンディングパッド用開口部３０を埋め込み、第２配線３１およびボンディングパッド３２を同時に形成する。
【００７９】
図６（ｂ）は、第２配線３１とボンディングパッド３２を形成した段階での装置の断面を示している。ボンディングパッド３２の下方に凹部２１ｃが形成されており、ボンディングパッド３２は凹部２１ｃ内の導電層２２２と接触している。
【００８０】
本実施形態では、第２絶縁膜２３中にボンディングパッド用開口部２５を形成するためのエッチング工程を行う際、第１絶縁膜２１の表面に形成された導電層２２２がエッチングストップとして機能する。このため、ボンディングパッド用開口部２５を形成する工程で、第１絶縁膜２１の表面が過剰にエッチングされることがある程度は防止され、ボンディングパッド用開口部２５の深さが再現性良く制御される。また、導電層２２２の存在によってボンディングパッド３２と第１絶縁膜２１との間の密着性も向上する。
【００８１】
図８（ａ）から（ｃ）を参照しながら、導電層２２２の平面形状の他の態様を説明する。
【００８２】
図８（ａ）の場合、導電層２２２はマトリクス状に配置された複数の小さな開口部を有している。図８（ｂ）の場合、導電層２２２は第１配線２２と直接に接続されたプレート形状を有している。図８（ｃ）の場合、導電層２２２は、複数のアイランドに分離されている。
【００８３】
これらのいずれの場合も、導電層２２２は、エッチングストップとして機能するとともに、ホンディングパット３２と第１絶縁膜２１とのあいだの密着性を向上させる機能を発揮する。また、図８（ｂ）の場合は、ホンディングパット３２と他の配線との接続抵抗を低減する効果も発揮する。
【００８４】
（第４実施形態）
図９（ａ）から（ｆ）お図１０（ａ）から（ｄ）を参照しながら、本発明の第４の実施形態を説明する。
【００８５】
まず、公知の半導体製造プロセスを経て複数の半導体集積回路素子が形成された半導体基板を用意する。次に、これらの半導体集積回路素子を覆うように半導体基板上に第１絶縁膜を堆積した後、酸化シリコン膜の表面に溝を形成する。この溝を銅で埋めこみ、銅配線を形成する。
【００８６】
図９（ａ）は、この段階における半導体基板の、本願発明に関わる部分の断面を示している。図９（ａ）では、簡単化のため、集積回路素子が形成された半導体基板の記載は省略されており、その上に形成された第１絶縁膜２１と、第１絶縁膜の表面に形成された溝２１ａと、溝を埋め込んだ銅からなる第１配線２２とが記載されている。本願明細書において、第１絶縁膜２１は、図示されている層間絶縁膜のうちの最も低いレベルに位置するように描かれているが、第１絶縁膜２１は、半導体基板上に形成された多層の層間絶縁膜のうちの、あるレベルの層間絶縁膜に対応しており、必ずしも最下層の層間絶縁膜に対応しているわけではない。
【００８７】
第１絶縁膜２１は、例えば、プラズマＣＶＤ法によって堆積されたＳｉＯ2膜から形成されている。第１絶縁膜２１の厚さは、典型的には、約８００ｎｍから約２μｍの範囲内に設定される。
【００８８】
第１絶縁膜２１の表面に溝２１ａを形成する方法は、ドライエッチングにより実行される。溝２１ａの深さを均一するには、第１絶縁膜２１を複数層の絶縁膜から構成し、溝２１ａの底面のレベルにエッチング停止層として機能する層（例えば、厚さ５０ｎｍのＳｉＮ層）を挿入しておくことが好ましい。
【００８９】
溝２１ａが形成された第１絶縁膜２１上に、銅薄膜を例えばブランケットＣＶＤ法で堆積し、溝２１ａ内を完全に銅で埋め込む。この後、公知のＣＭＰ法を用いて、銅薄膜の表面を研磨加工し、銅薄膜の不要部分を除去する。こうして、図９（ａ）に示されるように、溝２１ａ内にのみ銅を残し、それによって、銅からなる第１配線２２の形成が完了する。第２配線２２のパターンは、溝２１ａのパターンによって決まる。
【００９０】
次に、図９（ｂ）に示すように、第１絶縁膜２１上に第２絶縁膜２３を堆積した後、第２絶縁膜２３中にビア開口部２４を形成する。第２絶縁膜２３も、第１絶縁膜２１と同様に、プラズマＣＶＤ法によってＳｉＯ2膜を堆積することによって得られる。第２絶縁膜２３の典型的な厚さは、約１．０μｍである。ビア開口部２４は、通常のフォトリソグラフィ技術およびエッチング技術を用いて形成される。本実施形態におけるビア開口部２４のサイズは約０．２μｍ×０．２μｍである。次に、ブランケットＣＶＤ法を用いて、ビア開口部２４を埋め込むようにタングステン膜を第２絶縁膜２３上に堆積した後、タングステン膜を表面からエッチバックする。こうして、ビア開口部２４がタングステンによって完全に埋め込まれる。タングステン膜の成長は選択成長法によって行っても良い。
【００９１】
図９（ｃ）に示すように、第２絶縁膜２３上に第３絶縁膜２８を堆積した後、第３絶縁膜２８中に溝状開口部２９およびボンディング金属用開口部３０を形成する。第３絶縁膜２８も、他の絶縁膜２１および２３と同様に、プラズマＣＶＤ法によってＳｉＯ2膜を堆積することによって得られる。第３絶縁膜２８の典型的な厚さは、約０．５μｍである。本実施形態における溝状開口部２９の幅は約０．２μｍであり、ボンディング金属用開口部３０のサイズは約１００μｍ×約１００μｍである。
【００９２】
次に、第３絶縁膜２８上に、銅薄膜を例えばブランケットＣＶＤ法で堆積し、溝状開口部２９およびボンディング金属用開口部３０の内部を完全に銅で埋め込む。この後、公知のＣＭＰ法を用いて、銅薄膜の表面を研磨加工し、銅薄膜の不要部分を除去する。こうして、図９（ｄ）に示されるように、溝状開口部２９およびボンディング金属用開口部３０内にのみ銅を残し、第２配線２３１および導電層２３２を形成する。このＣＭＰ法による研磨加工で、面積の比較的に広いボンディング金属用開口部３０内に設けられた導電層２３２の表面は過度に研磨され、ディッシュイング現象が生じる。
【００９３】
次に、図９（ｅ）に示されるように、開口部２１１を有する表面保護膜２１０を形成し、その開口部２１１内にボンディング用金属膜１００を設ける。ボンディング用金属膜１００は、第３絶縁膜２８内に埋め込まれた導電層２３２に接触している。このボンディング用金属膜１００の形成も、金属薄膜の堆積工程およびＣＭＰ工程によって実行できる。ボンディング用金属膜１００にもディッシュイング現象は生じるが、表面保護膜２１０を厚く形成することによって、ボンディング用金属膜１００のディッシュイング問題は実質的に解消できる。なお、ビアを形成する必要のある層間絶縁膜については、その厚さを表面保護膜のように厚くすることはできないので、層間絶縁膜の厚さを単純に増加させることによってディシュイング問題を解決する方法は採用できない。
【００９４】
次に、図９（ｆ）に示されるように、その後、ワイヤーボンディング工程によって、ボンディングワイヤ２００の先端部分をボンディング用金属膜１００上に配置する。
【００９５】
図１０（ａ）から（ｃ）を参照しながら、上記製造方法の途中の工程段階における各要素の平面レイアウトの一例を簡単に説明する。
【００９６】
まず、図１０（ａ）に示されるように、銅からなる第１配線２２が第１絶縁膜上に形成される。次に、第２絶縁膜が堆積された後、図１０（ｂ）に示されるように、第２絶縁膜中にビア開口部２４が形成される。この後、第３絶縁膜を堆積し、図１０（ｃ）に示されるように、第３絶縁膜中に溝状開口部２９とボンディングパッド用開口部３０を形成した後、銅で溝状開口部２９およびボンディングパッド用開口部３０を埋め込み、それによって第２配線２３１および導電層２３２を同時に形成する。第２配線２３１と導電層２３２は接続されている。
【００９７】
次に、図１０（ｄ）に示すように、ボンディング用金属膜１００を形成する。ボンディング用金属膜１００は、導電層２３２を介して不図示の内部回路と導通する。
【００９８】
このように本実施形態ではば、ボンディング用金属膜１００がボンディングパッド状のパターンを有する導電層２３２の上に設けられている。従って、ボンディング用金属１００そのものが「ボンディングパッド」として機能するとも言えるし、また見方を変えれば、導電層２３２とボンディング用金属膜１００とが一体として「ボンディングパッド」として機能すると言える。いずれにしても、ダマシン法によって第２配線３１および導電層２３２を同時に形成しても、ディッシュイングによってボンディングパッドの厚さが著しく低減するという問題が実質的に解消する。
【００９９】
また、ボンディング用金属膜１００の材料としては、ボンディング用ワイヤと合金化しやすい材料を用いることができるので、本実施形態では、ニッケルからボンディング用金属膜１００を形成している。そのため、金ワイヤを用いた従来のワイヤボンディング技術をそのまま適用しても、信頼性の高いボンディングが実現する。
【０１００】
なお、本実施形態では、シングルダマシン法によって第２配線３１および導電層２３２を形成しているが、デュアルダマシン法によってビア配線２６、第２配線３１および導電層２３２を同時に形成してもよい。また、シングルダマシン法を用いる場合、本実施形態のように、ビア開口部２４の形成後に溝状開口部２９を設ける代わりに、溝状開口部２９の形成後にビア開口部２４を設けてもよい。
【０１０１】
（第５実施形態）
図１１（ａ）および（ｂ）ならびに図１２（ａ）および（ｂ）を参照しながら、本発明の第５実施形態を説明する。第４の実施形態とは異なる点だけを説明し、共通する要素の説明は省略する。
【０１０２】
本実施形態では、図１１（ａ）に示すように、第３絶縁膜２８の、ボンディングパッドが設けられるべき領域に開口部３０が形成される。この開口部３０は、第２配線２３１のための溝状開口部２９の形成と同時に同様の方法で形成される。開口部３０の形成後、第２配線２３１のための導電層が第３絶縁膜２８の表面を覆うように形成され、その後、前述したようにＣＭＰによって第２配線２３１が形成されるとともに、開口部３０内にも導電層２３２が埋め込まれる。
【０１０３】
図１２（ａ）は、第２配線２３１および導電層２３２の平面レイアウトを示している。導電層２３２は、第２配線２３１と直接に接続されており、また、複数のスリットを有している。導電層２３２は、これらの複数のスリットのため、ＣＭＰによってもほとんど薄膜化しない。この点で、本実施形態の導電層２３２は第４の実施形態の導電層２３２よりも優れている。このように導電層２３２がディッシュイングの影響を強く受けない理由は、図１２（ａ）に示されるように、導電層２３２が比較的に狭い表面を持つ領域から構成されているためである。
【０１０４】
第２配線２３１および導電層２３２を形成した後、これらを覆うように保護膜２１０が形成され、図１２（ｂ）に示されように、導電層２３２上にボンディング用金属膜１００が形成される。
【０１０５】
図１１（ｂ）は、ボンディング用金属膜１００が形成された段階での半導体装置の断面を示している。前述の実施形態ボンディング用ワイヤと合金化しやすい材料を用いることができる。本実施形態では、アルミニウムからボンディング用金属膜１００を形成している。そのため、金ワイヤを用いた従来のワイヤボンディング技術をそのまま適用して、信頼性の高いボンディングが実現する。
【０１０６】
なお、本実施形態では、導電層２３２に設けたスリットの形状を細長くしているが、スリットは他の形状でもよい。例えば、図８（ａ）に示す導電層２２２に形成したような開口部を導電層２３２に設けても良い。
【０１０７】
（第６実施形態）
図１３（ａ）および（ｂ）ならびに図１４（ａ）および（ｂ）を参照しながら、本発明の第６実施形態を説明する。第５の実施形態とは異なる点だけを説明し、共通する要素の説明は省略する。
【０１０８】
本実施形態では、図１３（ａ）に示すように、第３絶縁膜２８の、ボンディングパッドが設けられるべき領域に狭い開口部３０が形成される。この開口部３０は、第２配線２３１のための溝状開口部２９の形成と同時に同様の方法で形成される。開口部３０の形成後、第２配線２３１のための導電層が第３絶縁膜２８の表面を覆うように形成され、その後、ＣＭＰによって第２配線２３１が形成されるとともに、開口部３０内にも導電層２３２が埋め込まれる。
【０１０９】
図１４（ａ）は、第２配線２３１および導電層２３２の平面レイアウトを示している。導電層２３２は、第２配線２３１と直接に接続されており、第２配線２３１と同様の配線形状を有しているため、ＣＭＰによってもほとんど薄膜化しない。
【０１１０】
第２配線２３１および導電層２３２を形成した後、これらを覆うように保護膜２１０が形成され、図１４（ｂ）に示されように、導電層２３２上にボンディング用金属膜１００が形成される。
【０１１１】
図１３（ｂ）は、ボンディング用金属膜１００が形成された段階での半導体装置の断面を示している。本実施形態の場合、ボンディング用金属膜１００が「ボンディングパッド」として機能し、導電層２３２はボンディング用金属膜１００と内部回路とを電気的に接続する配線として機能すると言える。ボンディング用金属膜１００は、ＣＭＰによって薄膜化するが、表面保護膜２１０の厚さは他の層間絶縁膜の厚さよりも大きくできるため、ディッシュイングの問題は生じにくい。なお、導電層２３２の形状は、図１４（ａ）に示すように直線状に限定されるわけではなく、また、同一の線幅を持つ必要もない。
【０１１２】
本実施形態でも、ボンディング用金属膜１００の材料としてボンディング用ワイヤと合金化しやすい材料を用いることができることは言うまでもない。本実施形態でも、ニッケルからボンディング用金属膜１００を形成している。そのため、金ワイヤを用いた従来のワイヤボンディング技術をそのまま適用して、信頼性の高いボンディングが実現する。
【０１１３】
【発明の効果】
本発明の半導体装置によれば、ボンディングパッド用開口部の下方に位置する絶縁膜に開口部が形成されているため、ボンディングパッドが第２配線よりも厚くなり、その結果、ボンディングパッドの表面に凹部が形成されても電気特性が劣化しない。そのため、化学的機械研磨やエッチバックによって第２配線と同時にボンディングパッドを形成することが可能になる。
【０１１４】
第１絶縁膜の表面がボンディングパッドの下方に凹部を有し、凹部内に第１配線の材料と同じ材料からなる導電層が形成されていると、ボンディングパッド用開口部の下方に位置する絶縁膜に開口部が形成される際、その導電層がエッチングストップとして機能するとともに、ボンディングパッドと第１絶縁膜との間の密着性が改善する。
【０１１５】
前記導電層が形成される凹部の底面に複数の突起が形成されている場合、または、凹部が複数の溝から形成されている場合、その導電層を第１配線とともに化学的機械研磨やエッチバックによって形成しても、導電層の薄膜化やディッシュイングの問題が生じないという効果がある。
【０１１６】
本発明の他の半導体装置によれば、第２配線と同レベルに形成される導電層の上にボンディング用金属膜が形成されているため、導電層の表面に凹部が形成されても電気特性が劣化しない。そのため、化学的機械研磨やエッチバックによって第２配線と同時に導電層を形成することが可能になる。また、第２配線の材料とは異なる材料からボンディング用金属膜を形成することができるので、ボンディングワイヤと合金化しやすい材料を用いてボンディング用金属膜を形成すれば、ボンディング用金属膜の下の導電層および第２配線の材料として、従来のボンディングワイヤと合金化しにくい材料を選択することもできる。
【０１１７】
本発明の半導体装置の製造方法によれば、第３絶縁膜の堆積前に、第３絶縁膜のボンディングパッド用開口部が形成される領域の下方において、第２絶縁膜に開口部を形成する工程を包含するため、第３絶縁膜の溝状開口部内に第２配線を形成し、第３絶縁膜のボンディングパッド用開口部内にボンディングパッドを形成する第２配線形成工程によって得られるボンディングパッドの厚さが第２配線よりも厚くなり、製造工程中にボンディングパッドの表面に凹部が形成されたとしても、その影響が問題にならない半導体装置が提供される。
【０１１８】
本発明の他の半導体装置の製造方法によれば、第２配線形成工程で、第３絶縁膜のボンディング用金属膜のための開口部内を第２配線の材料と同じ材料で埋め込み、それによって前記開口部内に導電層を形成する工程と、その導電層上にボンディング用金属膜を形成する工程を包含するため、導電層の表面に凹部が形成されても電気特性が劣化せず、また、第２配線の材料とは異なる材料からボンディング用金属膜を形成することができるので、ボンディングワイヤと合金化しやすい材料を用いてボンディング用金属膜を形成することが可能になる。
【０１１９】
以上のように、本発明によれば、層間絶縁膜の最上層に配線用の溝状開口部に加えてボンディングパッド用開口部を形成することにより、ボンディングパッドを厚くすることができ、ディシュイングの影響を低減することができる。また、ボンディングパッド領域の導電層がディシュイングの影響を受けたとしても、その上にボンディング用金属膜を形成することにより、ディシュイングの影響を補償することができる。このボンディング用金属膜を、アルミやニッケルなどの金と合金化しやすい材料から形成することにより、多層配線や上記導電層を信頼性の高い銅から形成しても、従来のワイヤーボンディングの技術をそのまま適用することができる。
【図面の簡単な説明】
【図１】（ａ）から（ｆ）は、ダマシン法を用いて配線およびボンデイングパッドを形成する工程を包含する従来の半導体装置の製造方法を示す工程断面図。
【図２】（ａ）から（ｆ）は、本発明の半導体装置の製造方法の第１実施形態を示す工程断面図。
【図３】（ａ）から（ｃ）は、第１実施形態の主要段階における各要素の配置関係を示す平面レイアウト図。
【図４】（ａ）および（ｂ）は、本発明の半導体装置の製造方法の第２実施形態を示す工程断面図。
【図５】（ａ）から（ｃ）は、第２実施形態の主要段階における各要素の配置関係を示す平面レイアウト図。
【図６】（ａ）および（ｂ）は、本発明の半導体装置の製造方法の第３実施形態を示す工程断面図。
【図７】（ａ）から（ｃ）は、第３実施形態の主要段階における各要素の配置関係を示す平面レイアウト図。
【図８】（ａ）から（ｃ）は、第３実施形態の改良例を示す平面レイアウト図。
【図９】（ａ）から（ｆ）は、本発明の半導体装置の製造方法の第４実施形態を示す工程断面図。
【図１０】（ａ）から（ｄ）は、第４実施形態の主要段階における各要素の配置関係を示す平面レイアウト図。
【図１１】（ａ）および（ｂ）は、本発明の半導体装置の製造方法の第５実施形態を示す工程断面図。
【図１２】（ａ）および（ｂ）は、第５実施形態の主要段階における各要素の配置関係を示す平面レイアウト図。
【図１３】（ａ）および（ｂ）は、本発明の半導体装置の製造方法の第６実施形態を示す工程断面図。
【図１４】（ａ）および（ｂ）は、第６実施形態の主要段階における各要素の配置関係を示す平面レイアウト図。
【符号の説明】
２１ 第１絶縁膜
２１ａ 溝
２１ａ 凹部
２１ｃ 凹部
２２ 第１配線
２３ 第２絶縁膜
２４ ビア開口部
２５ 第２絶縁膜の開口部
２６ ビア配線
２８ 第３絶縁膜
２９ 第３絶縁膜の溝状開口部
３０ 第３絶縁膜のボンディングパッド用開口部
３１ 第２配線
３２ ボンディングパッド
１００ ボンディング用金属膜
２００ ボンディング用ワイヤの先端部
２１０ 表面保護膜
２１１ 表面保護膜の開口部
２２２ ボンディングパッド下の導電層
２３１ 第２配線
２３２ 導電層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a trench wiring and a method of manufacturing the same.
[0002]
[Prior art]
As a wiring in a semiconductor device, an aluminum alloy has been widely used conventionally. However, aluminum wiring has poor electromigration (EM) resistance, and as wiring becomes finer, the reliability of aluminum wiring no longer satisfies required standards. Therefore, recently, copper having relatively high EM resistance is being used as a wiring material. However, copper has a disadvantage that its etching is difficult. For this reason, as a method of forming a wiring pattern from a copper thin film, instead of the reactive dry etching method, a method of forming a groove on the surface of an insulating film and then burying copper in the groove (hereinafter referred to as a “damascene method”) Is considered to be the mainstream.
[0003]
The damascene method includes a single damascene method and a dual damascene method. Hereinafter, a conventional example of a copper wiring forming method using a single damascene method will be described with reference to FIGS.
[0004]
First, a semiconductor substrate on which a plurality of semiconductor integrated circuit elements are formed through a known semiconductor manufacturing process is prepared. Next, after a first insulating film is deposited on the semiconductor substrate so as to cover these semiconductor integrated circuit elements, a groove is formed on the surface of the silicon oxide film. This groove is filled with copper to form a copper wiring. In FIG. 1A, for simplicity, the description of a semiconductor substrate on which an integrated circuit element is formed is omitted, and a first insulating film 11 formed thereon and a surface formed on the first insulating film are formed. And a first wiring 12 made of copper in which the groove is buried.
[0005]
Next, as shown in FIG. 1B, after a second insulating film 13 is deposited on the first insulating film 11, a via opening is formed in the second insulating film 13 as shown in FIG. 14 is formed, and the via opening 14 is completely filled with tungsten.
[0006]
Next, as shown in FIG. 1D, after a third insulating film 16 is deposited on the second insulating film 13, a groove-shaped opening 17 and a bonding pad opening 18 are formed in the third insulating film 16. Form. The size of the bonding pad opening 18 is set to, for example, about 100 μm × about 100 μm.
[0007]
Next, as shown in FIG. 1E, after a copper thin film is deposited so as to fill the groove-shaped opening 17 and the bonding pad opening 18 in the third insulating film 16, a chemical mechanical polishing method ( Unnecessary portions of the copper thin film are removed by a CMP method or an etch-back method, and copper is left only inside the groove-shaped openings 17 and the bonding pad openings 18.
[0008]
As shown in FIG. 1F, after forming the surface protection film 110 on the third insulating film 16, an opening is provided on the bonding pad 19. After that, the tip portion of the bonding wire 200 is arranged on the bonding pad 19 by a wire bonding process.
[0009]
According to the formation of the groove wiring using such a damascene method, the wiring can be formed using a material (for example, copper) which is difficult to process by dry etching.
[0010]
[Problems to be solved by the invention]
However, according to the conventional manufacturing method, in the step of removing unnecessary portions of the copper thin film by the CMP method or the etch-back method, a phenomenon that the bonding pad 19 becomes extremely thin and, in an extreme case, partially disappears is observed. . Such a phenomenon is called dishing, and there is a possibility that the electrical connection between the internal circuit and the bonding wire 200 via the bonding pad 19 may be deteriorated. In addition, since copper is a material that is difficult to alloy with gold, when the bonding pad 19 is formed of copper, there is a problem that a gold wire for bonding used in a normal wire bonding assembly process cannot be used. It is necessary to develop a new bonding wire.
[0011]
The present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device which can solve the dishing problem of a bonding pad by CMP or the like while including a step of forming a groove wiring by using a damascene method. The purpose of the present invention is to provide a method of manufacturing the device.
[0012]
Another object of the present invention is to provide a method of manufacturing a semiconductor device to which a conventional wire bonding technique can be applied while including a step of forming a trench wiring using a damascene method.
[0013]
[Means for Solving the Problems]
The semiconductor device of the present invention includes a substrate on which a plurality of semiconductor integrated circuit elements are formed, a first insulating film formed on the substrate so as to cover the semiconductor integrated circuit elements, and having a groove on a surface; A first wiring formed in the groove on the surface of the insulating film, a second insulating film formed on the first insulating film to cover the first wiring, and having a via opening; A via wiring formed in the via opening of the insulating film, a third insulating film formed on the second insulating film and having a groove-shaped opening and an opening for a bonding pad; A second wiring formed in the groove-shaped opening, and a bonding pad formed in the bonding pad opening of the third insulating filmAndA semiconductor device comprising:The surface of the first insulating film has a concave portion below the bonding pad.,A conductive layer made of the same material as the material of the first wiring is formed in the recess.The second insulating film has an opening below the bonding pad opening of the third insulating film, and the bonding pad is also formed in the opening of the second insulating film. It is thicker than the second wiring.
[0014]
It is preferable that the bonding pad and the second wiring are formed by a damascene method.
[0015]
It is preferable that the upper surfaces of the bonding pad and the second wiring are polished.
[0016]
It is preferable that the bonding pad and the second wiring are formed from copper.
[0017]
The bonding pad, the second wiring, and the via wiring are formed by a dual damascene method.May be.
[0018]
It is preferable that the bonding pad, the second wiring, and the via wiring are formed of copper.
[0019]
The via wiring may be formed by a selective growth method.No.
[0020]
PreviousThe size of the concave portion of the first insulating film may be larger than the size of the opening for the bonding pad of the second insulating film.
[0021]
A plurality of protrusions may be formed on a bottom surface of the concave portion of the first insulating film.
[0022]
The recess of the first insulating film may be formed from a plurality of grooves.
[0023]
Another semiconductor device of the present invention includes a substrate on which a plurality of semiconductor integrated circuit elements are formed,
A first insulating film formed on the substrate to cover the semiconductor integrated circuit element and having a groove on a surface; a first wiring formed in the groove on the surface of the first insulating film; A second insulating film formed on the first insulating film to cover one wiring and having a via opening, a via wiring formed in the via opening of the second insulating film, and the second insulating film A semiconductor device, comprising: a third insulating film formed thereon and having a groove-shaped opening; and a second wiring formed in the groove-shaped opening of the third insulating film, wherein the third insulating film is provided. A bonding metal opening formed in the bonding metal opening, a conductive layer made of the same material as the material of the second wiring embedded in the bonding metal opening, and a bonding metal film formed on the conductive layer. Have.
[0024]
It is preferable that the conductive layer is electrically connected to a part of the second wiring.
[0025]
The conductive layer may form a plate having a plurality of slits.
[0026]
The conductive layer may form a wiring.
[0027]
It is preferable that the conductive layer and the second wiring are formed by a damascene method.
[0028]
The upper surfaces of the conductive layer and the second wiring are preferably polished.
[0029]
It is preferable that the conductive layer and the second wiring are formed of copper.
[0030]
The conductive layer, the second wiring, and the via wiring may be formed by a dual damascene method.
[0031]
The material buried in the opening for the bonding metal film, the second wiring and the via wiring are preferably formed of copper.
[0032]
The via wiring may be formed by a selective growth method.
[0033]
Preferably, the bonding metal film is formed of a material that can be alloyed with a bonding wire.
[0034]
It is preferable that the semiconductor device further includes a surface protection film formed on the third insulating film and having an opening in which the bonding metal film is embedded.
[0035]
According to a method of manufacturing a semiconductor device of the present invention, a first insulating film forming step of depositing a first insulating film on a substrate on which a plurality of semiconductor integrated circuit elements are formed, and forming a groove on a surface of the first insulating film. Forming a first wiring in the groove on the surface of the first insulating film; and depositing a second insulating film on the first insulating film so as to cover the first wiring. Forming a second insulating film, forming a third insulating film on the second insulating film, forming a groove-shaped opening and an opening for a bonding pad in the third insulating film. Forming a second wiring in the groove-shaped opening of the third insulating film, and forming a bonding pad in the bonding pad opening of the third insulating film.AndA method of manufacturing a semiconductor device including:The step of forming a groove on the surface of the first insulating film includes a step of forming a concave portion on the surface of the first insulating film below the bonding pad. 1) providing a conductive layer made of the same material as the material of the wiring in the recess.Before depositing the third insulating film, a step of forming an opening in the second insulating film below a region of the third insulating film in which the opening for the bonding pad is formed may be included. .
[0036]
The step of forming an opening in the second insulating film includes a step of forming a via opening in the second insulating film for a via wiring interconnecting the first wiring and the second wiring. Is also good.
[0037]
After the step of forming the groove-shaped opening and the opening for the bonding pad in the third insulating film, a via opening for a via wiring interconnecting the first wiring and the second wiring is formed in the second insulating film. A step of forming the insulating film in the insulating film may be included.
[0038]
Before depositing the third insulating film, the method may further include a step of filling the via opening with a conductive material to be the via wiring.
[0039]
The second wiring step is a step of depositing a conductive thin film on the third insulating film, and polishing the conductive thin film by a chemical mechanical polishing method. Filling the inside of the groove-shaped opening and the opening for the bonding pad.
[0040]
The second wiring step is a step of depositing a conductive thin film on the third insulating film, and polishing the conductive thin film by a chemical mechanical polishing method. The method may further include a step of embedding the inside of the via opening, the inside of the groove-shaped opening, and the inside of the opening for the bonding pad.No.
[0041]
PreviousThe first wiring forming step includes a step of depositing a conductive thin film on the first insulating film and a step of polishing the conductive thin film by a chemical mechanical polishing method, whereby the first insulating film is formed by the conductive thin film. Preferably, the method further includes the step of embedding the inside of the groove and the inside of the recess.
[0042]
The size of the concave portion of the first insulating film may be larger than the size of the opening for the bonding pad of the second insulating film.
[0043]
A plurality of protrusions may be formed on a bottom surface of the concave portion of the first insulating film.
[0044]
The concave portion of the first insulating film may be connected to the groove, and thereby the conductive layer embedded in the concave portion of the first insulating film may be connected to the first wiring.
[0045]
The concave portion of the first insulating film may be formed from a plurality of grooves.
[0046]
Another method of manufacturing a semiconductor device according to the present invention includes a first insulating film forming step of depositing a first insulating film on a substrate on which a plurality of semiconductor integrated circuit elements are formed, and forming a groove on a surface of the first insulating film. Forming, forming a first wiring in the groove on the surface of the first insulating film, and depositing a second insulating film on the substrate so as to cover the first wiring. A second insulating film forming step, a third insulating film depositing step of depositing a third insulating film on the second insulating film, a step of forming a groove-shaped opening in the third insulating film, A second wiring forming step of forming a second wiring in the grooved opening of the film, wherein the step of forming the grooved opening in the third insulating film comprises: (3) providing a bonding metal opening in the insulating film;
The second wiring forming step includes a step of filling the inside of the bonding metal opening of the third insulating film with the same material as the material of the second wiring, thereby forming a conductive layer in the bonding metal opening. Forming a bonding metal film on the conductive layer.
[0047]
Before depositing on the third insulating film, a step of forming a via opening in the second insulating film for a via wiring interconnecting the first wiring and the second wiring may be included.
[0048]
After the step of forming the groove-shaped opening and the opening for the bonding metal in the third insulating film, a via opening for a via wiring interconnecting the first wiring and the second wiring is formed in the second insulating film. A step of forming the insulating film in the insulating film may be included.
[0049]
Before depositing the third insulating film, the method may further include a step of filling the via opening with a conductive material to be the via wiring.
[0050]
The second wiring step is a step of depositing a conductive thin film on the third insulating film, and polishing the conductive thin film by a chemical mechanical polishing method, whereby the conductive thin film is used to form the third insulating film. Filling the inside of the groove-shaped opening and the opening for the bonding metal.
[0051]
The second wiring step is a step of depositing a conductive thin film on the third insulating film, and polishing the conductive thin film by a chemical mechanical polishing method. The method may further include a step of burying the inside of the via opening, the inside of the groove-shaped opening, and the inside of the opening for the bonding metal.
[0052]
The first wiring forming step includes a step of depositing a conductive thin film on the first insulating film, and polishing the conductive thin film by a chemical mechanical polishing method, whereby the first insulating film is formed by the conductive thin film. The step of burying the inside of the groove may be included.
[0053]
The conductive layer formed in the bonding metal opening of the third insulating film may form a plate having a plurality of slits.
[0054]
The conductive layer formed in the bonding metal opening of the third insulating film may form a wiring connected to the second wiring.
[0055]
The bonding metal film is formed of a material that can be alloyed with a bonding wire.Is preferred.
[0056]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
(1st Embodiment)
First, a semiconductor substrate on which a plurality of semiconductor integrated circuit elements are formed through a known semiconductor manufacturing process is prepared. Next, after a first insulating film is deposited on the semiconductor substrate so as to cover these semiconductor integrated circuit elements, a groove is formed on the surface of the silicon oxide film. This groove is filled with copper to form a copper wiring.
[0057]
FIG. 2 (a) illustrates this stage.Put2 shows a cross section of a portion of the semiconductor substrate relating to the present invention. In FIG. 2A, for simplicity, description of a semiconductor substrate on which an integrated circuit element is formed is omitted, and a first insulating film 21 formed thereon and a surface of the first insulating film 21 are formed on the semiconductor substrate. The formed groove 21a and the first wiring 22 made of copper filling the groove are described. In the present specification, the first insulating film 21 is drawn so as to be located at the lowest level among the illustrated interlayer insulating films, but the first insulating film 21 is formed on a semiconductor substrate. It corresponds to a certain level of the interlayer insulating film among the multilayer interlayer insulating films, and does not always correspond to the lowermost interlayer insulating film. Needless to say, another wiring layer (not shown) actually exists below the wiring referred to as the first wiring in the specification of the present application.
[0058]
The first insulating film 21 is formed of, for example, SiO 2 deposited by a plasma CVD method.TwoIt is formed from a film. Typically, the thickness of the first insulating film 21 is set in a range from about 800 nm to about 2 μm.
[0059]
The method of forming the groove 21a on the surface of the first insulating film 21 is performed by dry etching. In order to make the depth of the groove 21a uniform, the first insulating film 21 is composed of a plurality of insulating films, and a layer functioning as an etching stop layer (for example, a 50 nm-thick SiN layer) at the level of the bottom surface of the groove 21a. Is preferably inserted. The depth of the groove 21a is, for example, 300 to 600 nm.
[0060]
On the first insulating film 21 in which the groove 21a is formed, a copper thin film is deposited by, for example, a blanket CVD method, and the inside of the groove 21a is completely filled with copper. Thereafter, the surface of the copper thin film is polished using a known chemical mechanical polishing method (CMP method) to remove unnecessary portions of the copper thin film. Thus, as shown in FIG. 2A, copper is left only in the groove 21a, thereby completing the formation of the first wiring 22 made of copper. The pattern of the second wiring 22 is determined by the pattern of the groove 21a. Note that an etch-back method may be used instead of the chemical mechanical polishing method (CMP method).
[0061]
Next, as shown in FIG. 2B, a second insulating film 23 is deposited on the first insulating film 21. Like the first insulating film 21, the second insulating film 23 is made of SiOTwoObtained by depositing a film. A typical thickness of the second insulating film 23 is, for example, about 1.0 μm.
[0062]
Next, as shown in FIG. 2C, a via opening 24 and an opening 25 having a size larger than the via opening 24 are formed in the second insulating film 23. The opening 25 is provided in a region where a bonding pad is formed in a later step. These openings 24 and 25 are formed using ordinary photolithography and etching techniques. In the present embodiment, the size of the via opening 24 is about 0.2 μm × 0.2 μm, and the size of the opening 25 is about 90 μm × about 90 μm. Next, using a blanket CVD method, a tungsten film is deposited on the second insulating film 23 so as to fill the via opening 24 and the bonding pad opening 25, and then the tungsten film is etched back from the surface. In this manner, as shown in FIG. 2C, the via opening 24 is completely filled with tungsten, and most of the tungsten in the bonding pad opening 25 is removed. A part 27 of tungsten remains on the side wall of the opening 25 for the bonding pad. Note that the growth of the tungsten film may be performed by using a selective growth method.
[0063]
Next, as shown in FIG. 2D, after a third insulating film 28 is deposited on the second insulating film 23, a groove-shaped opening 29 and a bonding pad opening 30 are formed in the third insulating film 28. Form. Similarly to the other insulating films 21 and 23, the third insulating film 28 is made of SiO 3 by the plasma CVD method.TwoObtained by depositing a film. A typical thickness of the third insulating film 28 is, for example, about 0.5 μm. In the present embodiment, the width of the groove-shaped opening 29 is about 0.2 μm, and the size of the bonding pad opening 30 is about 100 μm × about 100 μm. The bonding pad opening 30 is formed so as to completely overlap the opening 25 thereunder.
[0064]
Next, a copper thin film is deposited on the third insulating film 28 by, for example, a blanket CVD method, and the inside of the groove-shaped opening 29 and the bonding pad opening 30 is completely filled with copper. Thereafter, the surface of the copper thin film is polished using a known CMP method to remove unnecessary portions of the copper thin film. In this manner, as shown in FIG. 2E, copper is left only in the groove-shaped opening 29 and the bonding pad opening 30, thereby completing the formation of the second wiring 31 and the bonding pad 32 made of copper. I do. In the polishing process by the CMP method, the surface of copper is excessively polished in the bonding pad opening 30 having a relatively large area, and a dishing phenomenon occurs. As a result, as shown in FIG. 2E, the surface of the bonding pad 32 is depressed, and a recess is formed there. However, since the second insulating film 23 has the opening 25 below the opening 30 for the bonding pad, a sufficient amount of copper is buried in the opening 25, so that the bonding pad 32 is connected to the second wiring. It is thicker than 31. The thickness of the bonding pad 32 is about 1.2 μm even at the center, and is about 1 μm (about the thickness of the third insulating film) thicker than when the opening 25 is not provided.
[0065]
Next, as shown in FIG. 2F, after forming a surface protection film on the third insulating film 28, an opening is provided on the bonding pad 32. After that, the tip portion of the bonding wire 200 is arranged on the bonding pad 32 by a wire bonding process.
[0066]
With reference to FIGS. 3A to 3C, an example of a planar layout of each element in a process step in the middle of the manufacturing method will be briefly described.
[0067]
First, as shown in FIG. 3A, a first wiring 22 made of copper is formed on the first insulating film. Next, after the second insulating film is deposited, a via opening 24 and an opening 25 are formed in the second insulating film as shown in FIG. Thereafter, a third insulating film is deposited, and as shown in FIG. 3C, a groove-shaped opening 29 and a bonding pad opening 30 are formed in the third insulating film, and then a groove is formed with copper. The opening 29 and the bonding pad opening 30 are buried, and the second wiring 31 and the bonding pad 32 are simultaneously formed. As can be seen from FIG. 3C, the bonding pad 32 is electrically connected to the second wiring 31 and the first wiring 22, and conducts to an internal circuit (not shown) via these wirings.
[0068]
As described above, according to the present embodiment, the second insulating film 23 has the opening 25 below the bonding pad opening 30 of the third insulating film 28, so that the bonding pad 32 is larger than the second wiring 31. It is getting thicker. For this reason, even if the second wiring 31 and the bonding pad 32 are simultaneously formed by the damascene method, the problem that the thickness of the bonding pad 32 is significantly reduced by dishing does not occur.
[0069]
In the present embodiment, the second wiring 31 and the bonding pad 32 are formed by the single damascene method. However, the via wiring 26, the second wiring 31 and the bonding pad 32 may be formed simultaneously by the dual damascene method. When the single damascene method is used, the via opening 24 may be provided after the formation of the grooved opening 29 instead of providing the grooved opening 29 after the formation of the via opening 24 as in the present embodiment. .
[0070]
(2nd Embodiment)
A second embodiment of the present invention will be described with reference to FIGS. 4A and 4B and FIGS. 5A to 5C.
[0071]
In the present embodiment, as shown in FIG. 4A, a concave portion 21b is formed on the surface of the first insulating film 21 in a region where the bonding pad 32 is to be provided. The concave portion 21b is formed in the same manner as the formation of the groove-shaped concave portion 21a for the first wiring 22. After the formation of the recess 21b, a conductive layer for the first wiring 22 is formed so as to cover the surface of the first insulating film 21, and then, as described above, the second wiring 22 is formed by CMP or the like, and the recess is formed. The conductive layer 222 is also buried in 21b. However, the conductive layer 222 buried in the concave portion 21b becomes thinner at the center than at the periphery due to dishing.
[0072]
FIG. 5A shows a planar layout of the first wiring 22 and the conductive layer 222. After the formation of the first wiring 22 and the conductive layer 222, a second insulating film 23 is formed so as to cover them, and as shown in FIG. An opening 25 is formed. Thereafter, a third insulating film is deposited, and as shown in FIG. 5C, a groove-shaped opening 29 and a bonding pad opening 30 are formed in the third insulating film. Next, the groove-shaped opening 29 and the bonding pad opening 30 are buried with copper, and the second wiring 31 and the bonding pad 32 are simultaneously formed.
[0073]
FIG. 4B shows a cross section of the device at the stage when the second wiring 31 and the bonding pad 32 have been formed. A recess 21b is formed below the bonding pad 32, and the bonding pad 32 is in contact with the conductive layer 222 in the recess 21b. The size of the concave portion 21b is formed to be larger than the size of the bonding pad opening 25 provided in the second insulating film 23.
[0074]
In the present embodiment, in the second insulating film 23,ToWhen performing an etching step for forming the bonding pad opening 25, the conductive layer 222 formed on the surface of the first insulating film 21 functions as an etching stop. Therefore, in the step of forming the bonding pad opening 25, the surface of the first insulating film 21 is prevented from being excessively etched, and the depth of the bonding pad opening 25 is controlled with good reproducibility. In addition, there is an advantage that the presence of the conductive layer 222 improves the adhesion between the bonding pad 32 and the first insulating film 21. Note that when the conductive layer 222 is not provided, if the first insulating film 21 is excessively etched, a wiring (not shown) in a lower layer and the bonding pad 32 may be short-circuited.
[0075]
When the size of the recess 21b provided on the surface of the first insulating film is smaller than the size of the bonding pad opening 25 provided on the second insulating film 23, the area of the conductive layer 222 functioning as an etching stop is relatively small. And a part of the surface of the first insulating film 21 may be excessively etched. However, if the conductive layer 222 is provided in a region where the bonding pad opening 25 is to be formed, the first insulating film 21 is prevented from being etched even if its size is somewhat smaller than the size of the bonding pad opening 25. The function can be sufficiently performed, and the effect of improving the adhesion between the bonding pad 32 and the first insulating film 21 can be sufficiently obtained.
[0076]
(Third embodiment)
A third embodiment of the present invention will be described with reference to FIGS. 6A and 6B and FIGS. 7A to 7C.
[0077]
In the present embodiment, as shown in FIG. 6A, a concave portion 21c having a plurality of protrusions formed on the bottom surface is formed on the surface of the first insulating film 21 in a region where the bonding pad 32 is to be provided. The concave portion 21c is formed in the same manner as the formation of the groove-shaped concave portion 21a for the first wiring 22. After the formation of the recess 21c, a conductive layer for the first wiring 22 is formed so as to cover the surface of the first insulating film 21, and then the second wiring 22 is formed by the CMP as described above, and the recess 21c is formed. The conductive layer 222 is also buried therein. The conductive layer 222 embedded in the concave portion 21c is less likely to be thinned by dishing.
[0078]
FIG. 7A shows a planar layout of the first wiring 22 and the conductive layer 222. The conductive layer 222 is embedded in a concave portion 21c having a plurality of protrusions formed on the bottom surface, and as a result, has a plate shape having a plurality of slit openings. After the formation of the first wiring 22 and the conductive layer 222, a second insulating film 23 is formed so as to cover them, and as shown in FIG. An opening 25 is formed. Thereafter, a third insulating film is deposited, and as shown in FIG. 7C, a groove-shaped opening 29 and a bonding pad opening 30 are formed in the third insulating film. Next, the groove-shaped opening 29 and the bonding pad opening 30 are buried with copper, and the second wiring 31 and the bonding pad 32 are simultaneously formed.
[0079]
FIG. 6B shows a cross section of the device at the stage when the second wiring 31 and the bonding pad 32 have been formed. A recess 21c is formed below the bonding pad 32, and the bonding pad 32 is in contact with the conductive layer 222 in the recess 21c.
[0080]
In the present embodiment, in the second insulating film 23,ToWhen performing an etching step for forming the bonding pad opening 25, the conductive layer 222 formed on the surface of the first insulating film 21 functions as an etching stop. Therefore, in the step of forming the bonding pad opening 25, the surface of the first insulating film 21 is prevented from being excessively etched to some extent, and the depth of the bonding pad opening 25 is controlled with good reproducibility. You. Further, due to the presence of the conductive layer 222, the adhesion between the bonding pad 32 and the first insulating film 21 is also improved.
[0081]
8A to 8C, another embodiment of the planar shape of the conductive layer 222 will be described.Toexplain.
[0082]
In the case of FIG. 8A, the conductive layer 222 has a plurality of small openings arranged in a matrix. In the case of FIG. 8B, the conductive layer 222 has a plate shape directly connected to the first wiring 22. In the case of FIG. 8C, the conductive layer 222 is divided into a plurality of islands.
[0083]
In any of these cases, the conductive layer 222 functions as an etching stop and exhibits a function of improving the adhesion between the bonding pad 32 and the first insulating film 21. Further, in the case of FIG. 8B, the effect of reducing the connection resistance between the bonding pad 32 and other wiring is also exerted.
[0084]
(Fourth embodiment)
A fourth embodiment of the present invention will be described with reference to FIGS. 9A to 9F and FIGS. 10A to 10D.
[0085]
First, a semiconductor substrate on which a plurality of semiconductor integrated circuit elements are formed through a known semiconductor manufacturing process is prepared. Next, after a first insulating film is deposited on the semiconductor substrate so as to cover these semiconductor integrated circuit elements, a groove is formed on the surface of the silicon oxide film. This groove is filled with copper to form a copper wiring.
[0086]
FIG. 9A shows the state at this stage.Put2 shows a cross section of a portion of the semiconductor substrate relating to the present invention. In FIG. 9A, for simplicity, the description of the semiconductor substrate on which the integrated circuit element is formed is omitted, and the first insulating film 21 formed thereon and the surface of the first insulating film are formed. The illustrated groove 21a and the first wiring 22 made of copper in which the groove is buried. In the present specification, the first insulating film 21 is drawn so as to be located at the lowest level among the illustrated interlayer insulating films, but the first insulating film 21 is formed on a semiconductor substrate. It corresponds to a certain level of the interlayer insulating film among the multilayer interlayer insulating films, and does not always correspond to the lowermost interlayer insulating film.
[0087]
The first insulating film 21 is formed of, for example, SiO 2 deposited by a plasma CVD method.TwoIt is formed from a film. Typically, the thickness of the first insulating film 21 is set in a range from about 800 nm to about 2 μm.
[0088]
The method of forming the groove 21a on the surface of the first insulating film 21 is performed by dry etching. In order to make the depth of the groove 21a uniform, the first insulating film 21 is composed of a plurality of insulating films, and a layer functioning as an etching stop layer (for example, a 50 nm-thick SiN layer) at the level of the bottom surface of the groove 21a. Is preferably inserted.
[0089]
On the first insulating film 21 in which the groove 21a is formed, a copper thin film is deposited by, for example, a blanket CVD method, and the inside of the groove 21a is completely filled with copper. Thereafter, the surface of the copper thin film is polished using a known CMP method to remove unnecessary portions of the copper thin film. In this manner, as shown in FIG. 9A, copper is left only in the groove 21a, thereby completing the formation of the first wiring 22 made of copper. The pattern of the second wiring 22 is determined by the pattern of the groove 21a.
[0090]
Next, as shown in FIG. 9B, after a second insulating film 23 is deposited on the first insulating film 21, a via opening 24 is formed in the second insulating film 23. Similarly to the first insulating film 21, the second insulating film 23 is made of SiO 2 by the plasma CVD method.TwoObtained by depositing a film. A typical thickness of the second insulating film 23 is about 1.0 μm. The via opening 24 is formed using ordinary photolithography and etching techniques. The size of the via opening 24 in this embodiment is about 0.2 μm × 0.2 μm. Next, after a tungsten film is deposited on the second insulating film 23 so as to fill the via opening 24 by using a blanket CVD method, the tungsten film is etched back from the surface. Thus, the via opening 24 is completely filled with tungsten. The tungsten film may be grown by a selective growth method.
[0091]
As shown in FIG. 9C, after a third insulating film 28 is deposited on the second insulating film 23, a groove-shaped opening 29 and a bonding metal opening 30 are formed in the third insulating film 28. Similarly to the other insulating films 21 and 23, the third insulating film 28 is made of SiO 3 by the plasma CVD method.TwoObtained by depositing a film. A typical thickness of the third insulating film 28 is about 0.5 μm. In this embodiment, the width of the groove-shaped opening 29 is about 0.2 μm, and the size of the bonding metal opening 30 is about 100 μm × about 100 μm.
[0092]
Next, a copper thin film is deposited on the third insulating film 28 by, for example, a blanket CVD method, and the inside of the groove-shaped opening 29 and the bonding metal opening 30 is completely filled with copper. Thereafter, the surface of the copper thin film is polished using a known CMP method to remove unnecessary portions of the copper thin film. Thus, as shown in FIG. 9D, the second wiring 231 and the conductive layer 232 are formed while leaving copper only in the groove-shaped opening 29 and the bonding metal opening 30. In the polishing by the CMP method, the surface of the conductive layer 232 provided in the bonding metal opening 30 having a relatively large area is excessively polished, and a dishing phenomenon occurs.
[0093]
Next, as shown in FIG. 9E, a surface protection film 210 having an opening 211 is formed, and the bonding metal film 100 is provided in the opening 211. The bonding metal film 100 is in contact with the conductive layer 232 embedded in the third insulating film 28. The formation of the bonding metal film 100 can also be performed by a metal thin film deposition step and a CMP step. Although the dishing phenomenon also occurs in the bonding metal film 100, the dishing problem of the bonding metal film 100 can be substantially eliminated by forming the surface protective film 210 thick. Since the thickness of the interlayer insulating film in which vias need to be formed cannot be made as thick as the surface protective film, the dishing problem can be solved by simply increasing the thickness of the interlayer insulating film. There is no way to do that.
[0094]
Next, as shown in FIG. 9F, the tip portion of the bonding wire 200 is disposed on the bonding metal film 100 by a wire bonding process.
[0095]
With reference to FIGS. 10A to 10C, an example of a planar layout of each element in a process step in the middle of the manufacturing method will be briefly described.
[0096]
First, as shown in FIG. 10A, a first wiring 22 made of copper is formed on a first insulating film. Next, after the second insulating film is deposited, a via opening 24 is formed in the second insulating film as shown in FIG. Thereafter, a third insulating film is deposited, and as shown in FIG. 10C, a groove-shaped opening 29 and a bonding pad opening 30 are formed in the third insulating film, and then the groove-shaped opening is formed of copper. The portion 29 and the opening 30 for the bonding pad are buried, whereby the second wiring 231 and the conductive layer 232 are simultaneously formed. The second wiring 231 and the conductive layer 232 are connected.
[0097]
Next, as shown in FIG. 10D, a bonding metal film 100 is formed. The bonding metal film 100 is electrically connected to an internal circuit (not shown) via the conductive layer 232.
[0098]
As described above, in the present embodiment, the bonding metal film 100 is formed on the conductive layer 232 having the bonding pad-shaped pattern.ProvidedI have. Therefore, it can be said that the bonding metal 100 itself functions as a “bonding pad”, and from a different viewpoint, it can be said that the conductive layer 232 and the bonding metal film 100 function integrally as a “bonding pad”. In any case, even if the second wiring 31 and the conductive layer 232 are simultaneously formed by the damascene method, the problem that the thickness of the bonding pad is significantly reduced by dishing is substantially solved.
[0099]
In addition, as the material of the bonding metal film 100, a material that is easily alloyed with the bonding wire can be used. Therefore, in this embodiment, the bonding metal film 100 is formed from nickel. Therefore, even if the conventional wire bonding technology using a gold wire is applied as it is, highly reliable bonding is realized.
[0100]
In the present embodiment, the second wiring 31 and the conductive layer 232 are formed by the single damascene method. However, the via wiring 26, the second wiring 31 and the conductive layer 232 may be formed simultaneously by the dual damascene method. When the single damascene method is used, the via opening 24 may be provided after the formation of the grooved opening 29 instead of providing the grooved opening 29 after the formation of the via opening 24 as in the present embodiment. .
[0101]
(Fifth embodiment)
A fifth embodiment of the present invention will be described with reference to FIGS. 11 (a) and (b) and FIGS. 12 (a) and (b). Only different points from the fourth embodiment will be described, and description of common elements will be omitted.
[0102]
In the present embodiment, as shown in FIG. 11A, an opening 30 is formed in a region of the third insulating film 28 where a bonding pad is to be provided. This opening 30 is formed in the same manner as the formation of the groove-shaped opening 29 for the second wiring 231. After the formation of the opening 30, a conductive layer for the second wiring 231 is formed so as to cover the surface of the third insulating film 28. Thereafter, as described above, the second wiring 231 is formed by CMP, and the opening is formed. The conductive layer 232 is also embedded in the portion 30.
[0103]
FIG. 12A shows a planar layout of the second wiring 231 and the conductive layer 232. The conductive layer 232 is directly connected to the second wiring 231 and has a plurality of slits. Because of the plurality of slits, the conductive layer 232 hardly becomes thin even by CMP. In this regard, the conductive layer 232 of the present embodiment is superior to the conductive layer 232 of the fourth embodiment. The reason why the conductive layer 232 is not strongly affected by the dishing is that the conductive layer 232 is formed of a region having a relatively narrow surface as shown in FIG.
[0104]
After forming the second wiring 231 and the conductive layer 232, a protective film 210 is formed so as to cover them, and the bonding metal film 100 is formed on the conductive layer 232 as shown in FIG. .
[0105]
FIG. 11B shows a cross section of the semiconductor device at the stage when the bonding metal film 100 is formed. A material that can be easily alloyed with the bonding wire in the above-described embodiment can be used. In this embodiment, the bonding metal film 100 is formed from aluminum. Therefore, a highly reliable bonding is realized by applying the conventional wire bonding technology using the gold wire as it is.
[0106]
In the present embodiment, the shape of the slit provided in the conductive layer 232 is elongated, but the slit may have another shape. For example, an opening may be provided in the conductive layer 232 as in the conductive layer 222 illustrated in FIG.
[0107]
(Sixth embodiment)
A sixth embodiment of the present invention will be described with reference to FIGS. 13 (a) and (b) and FIGS. 14 (a) and (b). Only different points from the fifth embodiment will be described, and description of common elements will be omitted.
[0108]
In the present embodiment, as shown in FIG. 13A, a narrow opening 30 is formed in a region of the third insulating film 28 where a bonding pad is to be provided. This opening 30 is formed in the same manner as the formation of the groove-shaped opening 29 for the second wiring 231. After the formation of the opening 30, a conductive layer for the second wiring 231 is formed so as to cover the surface of the third insulating film 28, and then the second wiring 231 is formed by CMP, and the inside of the opening 30 is formed. Also, the conductive layer 232 is embedded.
[0109]
FIG. 14A shows a planar layout of the second wiring 231 and the conductive layer 232. Since the conductive layer 232 is directly connected to the second wiring 231 and has a wiring shape similar to that of the second wiring 231, the conductive layer 232 hardly becomes thin even by CMP.
[0110]
After forming the second wiring 231 and the conductive layer 232, a protective film 210 is formed so as to cover them, and as shown in FIG. 14B, the bonding metal film 100 is formed on the conductive layer 232. .
[0111]
FIG. 13B shows a cross section of the semiconductor device at the stage when the bonding metal film 100 is formed. In the case of the present embodiment, it can be said that the bonding metal film 100 functions as a “bonding pad” and the conductive layer 232 functions as a wiring for electrically connecting the bonding metal film 100 and an internal circuit. Although the bonding metal film 100 is thinned by CMP, the problem of dishing hardly occurs because the thickness of the surface protection film 210 can be larger than the thickness of other interlayer insulating films. Note that the shape of the conductive layer 232 is not limited to a linear shape as shown in FIG. 14A, and it is not necessary to have the same line width.
[0112]
Also in the present embodiment, it is needless to say that a material that can be easily alloyed with the bonding wire can be used as the material of the bonding metal film 100. Also in this embodiment, the bonding metal film 100 is formed from nickel. Therefore, a highly reliable bonding is realized by applying the conventional wire bonding technology using the gold wire as it is.
[0113]
【The invention's effect】
According to the semiconductor device of the present invention, since the opening is formed in the insulating film located below the opening for the bonding pad, the bonding pad is thicker than the second wiring. Even if the concave portion is formed, the electrical characteristics do not deteriorate. Therefore, it is possible to form a bonding pad simultaneously with the second wiring by chemical mechanical polishing or etch back.
[0114]
If the surface of the first insulating film has a concave portion below the bonding pad and a conductive layer made of the same material as the material of the first wiring is formed in the concave portion, the insulating layer located below the opening for the bonding pad is formed. When an opening is formed in the film, the conductive layer functions as an etching stop, and the adhesion between the bonding pad and the first insulating film is improved.
[0115]
When a plurality of protrusions are formed on the bottom surface of the concave portion where the conductive layer is formed, or when the concave portion is formed from a plurality of grooves, the conductive layer is formed together with the first wiring by chemical mechanical polishing or etch back. This has the effect that problems of thinning of the conductive layer and dishing do not occur.
[0116]
According to another semiconductor device of the present invention, since the bonding metal film is formed on the conductive layer formed at the same level as the second wiring, the electrical characteristics can be obtained even if a concave portion is formed on the surface of the conductive layer. Does not deteriorate. Therefore, a conductive layer can be formed simultaneously with the second wiring by chemical mechanical polishing or etch back. In addition, since the bonding metal film can be formed from a material different from the material of the second wiring, if the bonding metal film is formed using a material that easily alloys with the bonding wire, the bonding metal film below the bonding metal film can be formed. As a material of the conductive layer and the second wiring, a material that is difficult to alloy with a conventional bonding wire can be selected.
[0117]
According to the method of manufacturing a semiconductor device of the present invention, before depositing the third insulating film, the opening is formed in the second insulating film below the region where the bonding pad opening is formed in the third insulating film. Forming a second wiring in the groove-shaped opening of the third insulating film, and forming a bonding pad in the bonding pad opening of the third insulating film. A semiconductor device is provided which has a thickness greater than that of the second wiring and has no problem even if a concave portion is formed on the surface of a bonding pad during a manufacturing process.
[0118]
According to the method of manufacturing another semiconductor device of the present invention, in the second wiring forming step, the inside of the opening for the bonding metal film of the third insulating film is filled with the same material as the material of the second wiring. Since the method includes a step of forming a conductive layer in the opening and a step of forming a bonding metal film on the conductive layer, even if a concave portion is formed on the surface of the conductive layer, the electrical characteristics do not deteriorate. Since the bonding metal film can be formed from a material different from the material of the two wirings, it is possible to form the bonding metal film using a material that easily alloys with the bonding wire.
[0119]
As described above, according to the present invention, the bonding pad can be made thicker by forming the bonding pad opening in addition to the wiring groove-shaped opening in the uppermost layer of the interlayer insulating film. Can be reduced. Further, even if the conductive layer in the bonding pad region is affected by the dishing, the effect of the dishing can be compensated by forming the bonding metal film thereon. By forming this bonding metal film from a material that easily alloys with gold, such as aluminum or nickel, the conventional wire bonding technology can be used as is even if the multilayer wiring and the conductive layer are formed from highly reliable copper. Can be applied.
[Brief description of the drawings]
FIGS. 1A to 1F are process cross-sectional views showing a conventional method for manufacturing a semiconductor device including a process of forming wiring and bonding pads by using a damascene method.
FIGS. 2A to 2F are process cross-sectional views showing a first embodiment of a method for manufacturing a semiconductor device of the present invention.
FIGS. 3A to 3C are plan layout diagrams illustrating an arrangement relationship of each element in a main stage of the first embodiment.
FIGS. 4A and 4B are process cross-sectional views showing a second embodiment of the method for manufacturing a semiconductor device of the present invention.
FIGS. 5A to 5C are plan layout diagrams showing the arrangement relationship of each element in a main stage of the second embodiment.
FIGS. 6A and 6B are process cross-sectional views showing a third embodiment of a method for manufacturing a semiconductor device of the present invention.
FIGS. 7A to 7C are plan layout diagrams showing the arrangement relationship of each element in a main stage of a third embodiment.
FIGS. 8A to 8C are plan layout views showing an improved example of the third embodiment.
FIGS. 9A to 9F are process cross-sectional views showing a fourth embodiment of the method for manufacturing a semiconductor device of the present invention.
FIGS. 10A to 10D are plan layout diagrams illustrating the arrangement relationship of each element in a main stage of the fourth embodiment.
FIGS. 11A and 11B are process cross-sectional views illustrating a fifth embodiment of a method for manufacturing a semiconductor device of the present invention.
FIGS. 12A and 12B are plan layout views showing the arrangement relationship of each element in a main stage of a fifth embodiment.
13A and 13B are cross-sectional views showing a process in a sixth embodiment of the method for manufacturing a semiconductor device of the present invention.
FIGS. 14A and 14B are plan layout diagrams showing the arrangement of components in a main stage of a sixth embodiment.
[Explanation of symbols]
21 First insulating film
21a groove
21a recess
21c recess
22 First wiring
23 Second insulating film
24 Via opening
25 Opening of second insulating film
26 Via Wiring
28 Third insulating film
29 Groove-shaped opening of third insulating film
30 Opening for bonding pad in third insulating film
31 Second wiring
32 Bonding pad
100 Metal film for bonding
200 Tip of bonding wire
210 Surface protective film
211 Opening of surface protective film
222 Conductive Layer Under Bonding Pad
231 second wiring
232 conductive layer

Claims (43)

複数の半導体集積回路素子が形成された基板と、
前記半導体集積回路素子を覆うように前記基板上に形成され、表面に溝を有する第１絶縁膜と、
前記第１絶縁膜の前記表面の前記溝内に形成された第１配線と、
前記第１配線を覆うように前記第１絶縁膜上に形成され、ビア開口部を有する第２絶縁膜と、
前記第２絶縁膜の前記ビア開口部内に形成されたビア配線と、
前記第２絶縁膜上に形成され、溝状開口部およびボンディングパッド用開口部を有する第３絶縁膜と、
前記第３絶縁膜の前記溝状開口部内に形成された第２配線と、
前記第３絶縁膜の前記ボンディングパッド用開口部内に形成されたボンディングパッドとを備えた半導体装置であって、
前記第１絶縁膜の前記表面は、前記ボンディングパッドの下方に凹部を有し、前記凹部内には、前記第１配線の材料と同じ材料からなる導電層が形成されており、
前記第２絶縁膜は、前記第３絶縁膜の前記ボンディングパッド用開口部の下方に開口部を有し、
前記ボンディングパッドは、前記第２絶縁膜の前記開口部内にも形成されており、前記第２配線よりも厚くなっていることを特徴とする半導体装置。A substrate on which a plurality of semiconductor integrated circuit elements are formed,
A first insulating film formed on the substrate to cover the semiconductor integrated circuit element and having a groove on a surface;
A first wiring formed in the groove on the surface of the first insulating film;
A second insulating film formed on the first insulating film so as to cover the first wiring and having a via opening;
Via wiring formed in the via opening of the second insulating film;
A third insulating film formed on the second insulating film and having a groove-shaped opening and an opening for a bonding pad;
A second wiring formed in the groove-shaped opening of the third insulating film;
A semiconductor device comprising a bonding pad formed in said bonding pad in the opening of the third insulating film,
The surface of the first insulating film has a concave portion below the bonding pad, and a conductive layer made of the same material as the material of the first wiring is formed in the concave portion,
The second insulating film has an opening below the bonding pad opening of the third insulating film,
The semiconductor device, wherein the bonding pad is formed also in the opening of the second insulating film, and is thicker than the second wiring. 前記ボンディングパッドおよび前記第２配線は、ダマシン法により形成されたものであることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the bonding pad and the second wiring are formed by a damascene method. 前記ボンディングパッドおよび前記第２配線の上面は、研磨加工されていることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein upper surfaces of the bonding pad and the second wiring are polished. 前記ボンディングパッドおよび前記第２配線は、銅から形成されていることを特徴とする請求項２または３記載の半導体装置。4. The semiconductor device according to claim 2, wherein said bonding pad and said second wiring are formed of copper. 前記ボンディングパッド、前記第２配線および前記ビア配線は、デュアルダマシン法により形成されたものであることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the bonding pad, the second wiring, and the via wiring are formed by a dual damascene method. 前記ボンディングパッド、前記第２配線および前記ビア配線は、銅から形成されていることを特徴とする請求項５記載の半導体装置。6. The semiconductor device according to claim 5, wherein the bonding pad, the second wiring, and the via wiring are formed of copper. 前記ビア配線は、選択成長法により形成されたものであることを特徴とする請求項１から６の何れかに記載の半導体装置。7. The semiconductor device according to claim 1, wherein the via wiring is formed by a selective growth method. 前記第１絶縁膜の前記凹部のサイズは、前記第２絶縁膜の前記ボンディングパッド用開口部のサイズよりも広いことを特徴とする請求項１から７の何れかに記載の半導体装置。8. The semiconductor device according to claim 1 , wherein the size of the recess in the first insulating film is larger than the size of the opening for the bonding pad in the second insulating film. 9. 前記第１絶縁膜の前記凹部の底面には、複数の突起が形成されていることを特徴とする請求項１から７の何れかに記載の半導体装置。The semiconductor device according to claim 1 , wherein a plurality of protrusions are formed on a bottom surface of the concave portion of the first insulating film. 前記第１絶縁膜の前記凹部は、複数の溝から形成されていることを特徴とする請求項１から７の何れかに記載の半導体装置。The semiconductor device according to claim 1 , wherein the concave portion of the first insulating film is formed by a plurality of grooves. 複数の半導体集積回路素子が形成された基板と、
前記半導体集積回路素子を覆うように前記基板上に形成され、表面に溝を有する第１絶縁膜と、
前記第１絶縁膜の前記表面の前記溝内に形成された第１配線と、
前記第１配線を覆うように前記第１絶縁膜上に形成され、ビア開口部を有する第２絶縁膜と、
前記第２絶縁膜の前記ビア開口部内に形成されたビア配線と、
前記第２絶縁膜上に形成され、溝状開口部を有する第３絶縁膜と、
前記第３絶縁膜の前記溝状開口部内に形成された第２配線と、
を備えた半導体装置であって、
前記第３絶縁膜に形成されたボンディング金属用開口部と、
前記ボンディング金属用開口部内に埋め込まれた前記第２配線の材料と同じ材料からなる導電層と、
前記導電層上に形成されたボンディング用金属膜とを備えていることを特徴とする半導体装置。A substrate on which a plurality of semiconductor integrated circuit elements are formed,
A first insulating film formed on the substrate to cover the semiconductor integrated circuit element and having a groove on a surface;
A first wiring formed in the groove on the surface of the first insulating film;
A second insulating film formed on the first insulating film so as to cover the first wiring and having a via opening;
Via wiring formed in the via opening of the second insulating film;
A third insulating film formed on the second insulating film and having a groove-shaped opening;
A second wiring formed in the groove-shaped opening of the third insulating film;
A semiconductor device comprising:
An opening for a bonding metal formed in the third insulating film;
A conductive layer made of the same material as the material of the second wiring embedded in the bonding metal opening;
And a bonding metal film formed on the conductive layer. 前記導電層は、前記第２配線の一部に電気的に接続されていることを特徴とする請求項１１記載の半導体装置。The semiconductor device according to claim 11 , wherein the conductive layer is electrically connected to a part of the second wiring. 前記導電層は、複数のスリットを有するプレートを形成していることを特徴とする請求項１２記載の半導体装置。13. The semiconductor device according to claim 12 , wherein the conductive layer forms a plate having a plurality of slits. 前記導電層は、配線を形成していることを特徴とする請求項１２記載の半導体装置。The semiconductor device according to claim 12 , wherein the conductive layer forms a wiring. 前記導電層、および前記第２配線は、ダマシン法により形成されたものであることを特徴とする請求項１１記載の半導体装置。12. The semiconductor device according to claim 11 , wherein the conductive layer and the second wiring are formed by a damascene method. 前記導電層、および前記第２配線の上面は、研磨加工されていることを特徴とする請求項１１記載の半導体装置。12. The semiconductor device according to claim 11 , wherein upper surfaces of the conductive layer and the second wiring are polished. 前記導電層、および前記第２配線は、銅から形成されていることを特徴とする請求項１５または１６記載の半導体装置。17. The semiconductor device according to claim 15 , wherein the conductive layer and the second wiring are formed of copper. 前記導電層、前記第２配線および前記ビア配線は、デュアルダマシン法により形成されたものであることを特徴とする請求項１１記載の半導体装置。The semiconductor device according to claim 11 , wherein the conductive layer, the second wiring, and the via wiring are formed by a dual damascene method. 前記導電層、前記第２配線および前記ビア配線は、銅から形成されていることを特徴とする請求項１８記載の半導体装置。19. The semiconductor device according to claim 18 , wherein the conductive layer, the second wiring, and the via wiring are formed of copper. 前記ビア配線は、選択成長法により形成されたものであることを特徴とする請求項１１記載の半導体装置。12. The semiconductor device according to claim 11 , wherein the via wiring is formed by a selective growth method. 前記ボンディング用金属膜は、ボンディングワイヤと合金化しうる材料から形成されていることを特徴とする請求項１１記載の半導体装置。The semiconductor device according to claim 11, wherein the bonding metal film is formed of a material that can be alloyed with a bonding wire. 前記第３絶縁膜上に形成され、前記ボンディング用金属膜が埋め込まれた開口部を有する表面保護膜を更に備えていることを特徴とする請求項１１記載の半導体装置。12. The semiconductor device according to claim 11 , further comprising a surface protection film formed on the third insulating film and having an opening in which the bonding metal film is embedded. 複数の半導体集積回路素子が形成された基板上に第１絶縁膜を堆積する第１絶縁膜形成工程と、
前記第１絶縁膜の表面に溝を形成する工程と、
前記第１絶縁膜の前記表面の前記溝内に第１配線を形成する第１配線形成工程と、
前記第１配線を覆うように前記第１絶縁膜上に第２絶縁膜を堆積する第２絶縁膜形成工程と、
前記第２絶縁膜上に第３絶縁膜を堆積する第３絶縁膜堆積工程と、
前記第３絶縁膜に溝状開口部およびボンディングパッド用開口部を形成する工程と、
前記第３絶縁膜の前記溝状開口部内に第２配線を形成し、前記第３絶縁膜の前記ボンディングパッド用開口部内にボンディングパッドを形成する第２配線形成工程とを包含する半導体装置の製造方法であって、
前記第１絶縁膜の表面に溝を形成する工程は、前記ボンディングパッドの下方において、前記第１絶縁膜の前記表面に凹部を形成する工程を包含し、
前記第１配線形成工程は、前記第１配線の材料と同じ材料からなる導電層を前記凹部内に設ける工程を包含し、
前記第３絶縁膜の堆積前に、前記第３絶縁膜の前記ボンディングパッド用開口部が形成される領域の下方において、前記第２絶縁膜に開口部を形成する工程を包含することを特徴とする半導体装置の製造方法。A first insulating film forming step of depositing a first insulating film on a substrate on which a plurality of semiconductor integrated circuit elements are formed;
Forming a groove on the surface of the first insulating film;
A first wiring forming step of forming a first wiring in the groove on the surface of the first insulating film;
Forming a second insulating film on the first insulating film so as to cover the first wiring;
A third insulating film depositing step of depositing a third insulating film on the second insulating film;
Forming a groove-shaped opening and a bonding pad opening in the third insulating film;
Production of the third second wiring formed in the groove-shaped opening of the insulating film, a semiconductor device includes a second wiring forming step of forming a bonding pad on the third in the bonding pad opening portion of the insulating film The method,
Forming a groove in the surface of the first insulating film includes forming a recess in the surface of the first insulating film below the bonding pad;
The first wiring forming step includes a step of providing a conductive layer made of the same material as the first wiring in the recess.
Forming an opening in the second insulating film below a region of the third insulating film in which the opening for the bonding pad is formed before depositing the third insulating film. Semiconductor device manufacturing method. 前記第２絶縁膜に開口部を形成する工程は、前記第１配線および前記第２配線を相互接続するビア配線のためのビア開口部を前記第２絶縁膜中に形成する工程を含むことを特徴とする請求項２３記載の半導体装置の製造方法。The step of forming an opening in the second insulating film includes a step of forming a via opening in the second insulating film for a via wiring interconnecting the first wiring and the second wiring. The method for manufacturing a semiconductor device according to claim 23 , wherein: 前記第３絶縁膜に前記溝状開口部および前記ボンディングパッド用開口部を形成した後に、前記第１配線および前記第２配線を相互接続するビア配線のためのビア開口部を前記第２絶縁膜中に形成する工程を含むことを特徴とする請求項２３記載の半導体装置の製造方法。After forming the groove-shaped opening and the opening for the bonding pad in the third insulating film, a via opening for a via wiring interconnecting the first wiring and the second wiring is formed in the second insulating film. The method for manufacturing a semiconductor device according to claim 23 , further comprising a step of forming the semiconductor device therein. 前記第３絶縁膜の堆積前に、前記ビア配線となる導電性材料で前記ビア開口部内を埋め込む工程を更に包含することを特徴とする請求項２４記載の半導体装置の製造方法。25. The method of manufacturing a semiconductor device according to claim 24 , further comprising a step of burying the via opening with a conductive material to be the via wiring before depositing the third insulating film. 前記第２配線工程は、
前記第３絶縁膜上に導電性薄膜を堆積する工程と、
前記導電性薄膜を化学的機械研磨法によって研磨し、それによって前記導電性薄膜で前記第３絶縁膜の前記溝状開口部内および前記ボンディングパッド用開口部内を埋め込む工程と、
を包含することを特徴とする請求項２３または２４記載の半導体装置の製造方法。The second wiring step includes:
Depositing a conductive thin film on the third insulating film;
Polishing the conductive thin film by a chemical mechanical polishing method, thereby embedding the conductive film in the groove-shaped opening and the bonding pad opening of the third insulating film;
The method for manufacturing a semiconductor device according to claim 23 , wherein the method includes: 前記第２配線工程は、
前記第３絶縁膜上に導電性薄膜を堆積する工程と、
前記導電性薄膜を化学的機械研磨法によって研磨し、それによって前記導電性薄膜で前記第２絶縁膜の前記ビア開口部内、前記第３絶縁膜の前記溝状開口部内および前記ボンディングパッド用開口部内を埋め込む工程を更に包含することを特徴とする請求項２４または２５記載の半導体装置の製造方法。The second wiring step includes:
Depositing a conductive thin film on the third insulating film;
The conductive thin film is polished by a chemical mechanical polishing method, whereby the conductive thin film is in the via opening of the second insulating film , in the groove-shaped opening of the third insulating film , and in the opening for the bonding pad. 26. The method for manufacturing a semiconductor device according to claim 24 , further comprising a step of embedding a semiconductor device. 前記第１配線形成工程は、
前記第１絶縁膜上に導電性薄膜を堆積する工程と、
前記導電性薄膜を化学的機械研磨法によって研磨し、それによって前記導電性薄膜で前記第１絶縁膜の前記溝内および前記凹部内を埋め込む工程を更に包含することを特徴とする請求項２３から２８の何れかに記載の半導体装置の製造方法。The first wiring forming step includes:
Depositing a conductive thin film on the first insulating film;
24. The method according to claim 23 , further comprising: polishing the conductive thin film by a chemical mechanical polishing method, whereby the conductive thin film fills the trench and the recess of the first insulating film. 29. The method for manufacturing a semiconductor device according to any one of items 28 . 前記第１絶縁膜の前記凹部のサイズを、前記第２絶縁膜の前記ボンディングパッド用開口部のサイズよりも広くすることを特徴とする請求項２３から２９の何れかに記載の半導体装置の製造方法。30. The semiconductor device according to claim 23 , wherein the size of the concave portion of the first insulating film is larger than the size of the opening for the bonding pad of the second insulating film. Method. 前記第１絶縁膜の前記凹部の底面に複数の突起を形成することを特徴とする請求項２３から２９の何れかに記載の半導体装置の製造方法。30. The method according to claim 23 , wherein a plurality of protrusions are formed on a bottom surface of the concave portion of the first insulating film. 前記第１絶縁膜の前記凹部と前記溝とを接続し、それによって前記第１絶縁膜の前記凹部に埋め込んだ導電層と前記第１配線と接続することを特徴とする請求項２３から２９の何れかに記載の半導体装置の製造方法。30. The semiconductor device according to claim 23 , wherein the concave portion of the first insulating film is connected to the groove, and thereby, the conductive layer embedded in the concave portion of the first insulating film is connected to the first wiring . A method for manufacturing a semiconductor device according to any one of the above. 前記第１絶縁膜の前記凹部を複数の溝から形成することを特徴とする請求項２３から２９の何れかに記載の半導体装置の製造方法。30. The method according to claim 23 , wherein the concave portion of the first insulating film is formed from a plurality of grooves. 複数の半導体集積回路素子が形成された基板上に第１絶縁膜を堆積する第１絶縁膜形成工程と、
前記第１絶縁膜の表面に溝を形成する工程と、
前記第１絶縁膜の前記表面の前記溝内に第１配線を形成する第１配線形成工程と、
前記第１配線を覆うように第２絶縁膜を前記基板上に堆積する第２絶縁膜形成工程と、
前記第２絶縁膜上に第３絶縁膜を堆積する第３絶縁膜堆積工程と、
前記第３絶縁膜に溝状開口部を形成する工程と、
前記第３絶縁膜の前記溝状開口部内に第２配線を形成する第２配線形成工程と、
を包含する半導体装置の製造方法であって、
前記第３絶縁膜に溝状開口部を形成する工程は、前記第３絶縁膜にボンディング金属用開口部を設ける工程を包含し、
前記第２配線形成工程は、前記第３絶縁膜のボンディング金属用開口部内を前記第２配線の材料と同じ材料で埋め込み、それによって前記ボンディング金属用開口部内に導電層を形成する工程を包含し、
前記導電層上にボンディング用金属膜を形成する工程を更に包含していることを特徴とする半導体装置の製造方法。A first insulating film forming step of depositing a first insulating film on a substrate on which a plurality of semiconductor integrated circuit elements are formed;
Forming a groove on the surface of the first insulating film;
A first wiring forming step of forming a first wiring in the groove on the surface of the first insulating film;
A second insulating film forming step of depositing a second insulating film on the substrate so as to cover the first wiring;
A third insulating film depositing step of depositing a third insulating film on the second insulating film;
Forming a groove-shaped opening in the third insulating film;
A second wiring forming step of forming a second wiring in the groove-shaped opening of the third insulating film;
A method for manufacturing a semiconductor device, comprising:
Forming the groove-shaped opening in the third insulating film includes providing a bonding metal opening in the third insulating film;
The second wiring forming step includes a step of filling the inside of the bonding metal opening of the third insulating film with the same material as the material of the second wiring, thereby forming a conductive layer in the bonding metal opening. ,
A method for manufacturing a semiconductor device, further comprising a step of forming a bonding metal film on the conductive layer. 前記第３絶縁膜に堆積前に、前記第１配線および前記第２配線を相互接続するビア配線のためのビア開口部を前記第２絶縁膜中に形成する工程を含むことを特徴とする請求項３４記載の半導体装置の製造方法。Forming a via opening in the second insulating film for a via wiring interconnecting the first wiring and the second wiring before depositing on the third insulating film. 35. The method for manufacturing a semiconductor device according to item 34 . 前記第３絶縁膜に前記溝状開口部および前記ボンディング金属用開口部を形成した後に、前記第１配線および前記第２配線を相互接続するビア配線のためのビア開口部を前記第２絶縁膜中に形成する工程を含むことを特徴とする請求項３４記載の半導体装置の製造方法。After forming the groove-shaped opening and the opening for the bonding metal in the third insulating film, a via opening for a via wiring interconnecting the first wiring and the second wiring is formed in the second insulating film. The method for manufacturing a semiconductor device according to claim 34 , further comprising a step of forming the semiconductor device therein. 前記第３絶縁膜の堆積前に、前記ビア配線となる導電性材料で前記ビア開口部内を埋め込む工程を更に包含することを特徴とする請求項３５記載の半導体装置の製造方法。36. The method according to claim 35 , further comprising a step of filling the via opening with a conductive material to be the via wiring before depositing the third insulating film. 前記第２配線工程は、
前記第３絶縁膜上に導電性薄膜を堆積する工程と、
前記導電性薄膜を化学的機械研磨法によって研磨し、それによって前記導電性薄膜で前記第３絶縁膜の前記溝状開口部内および前記ボンディング金属用開口部内を埋め込む工程と、
を包含することを特徴とする請求項３４または３５記載の半導体装置の製造方法。The second wiring step includes:
Depositing a conductive thin film on the third insulating film;
Polishing the conductive thin film by a chemical mechanical polishing method, thereby filling the groove-shaped opening and the bonding metal opening of the third insulating film with the conductive thin film;
The method for manufacturing a semiconductor device according to claim 34 , wherein the method includes: 前記第２配線工程は、
前記第３絶縁膜上に導電性薄膜を堆積する工程と、
前記導電性薄膜を化学的機械研磨法によって研磨し、それによって前記導電性薄膜で前記第２絶縁膜の前記ビア開口部内、前記第３絶縁膜の前記溝状開口部内および前記ボンディング金属用開口部内を埋め込む工程を更に包含することを特徴とする請求項３５または３６記載の半導体装置の製造方法。The second wiring step includes:
Depositing a conductive thin film on the third insulating film;
The conductive thin film is polished by a chemical mechanical polishing method, whereby the conductive thin film is formed in the via opening of the second insulating film , in the groove-shaped opening of the third insulating film , and in the opening for the bonding metal. 37. The method for manufacturing a semiconductor device according to claim 35 , further comprising a step of embedding a semiconductor device. 前記第１配線形成工程は、
前記第１絶縁膜上に導電性薄膜を堆積する工程と、
前記導電性薄膜を化学的機械研磨法によって研磨し、それによって前記導電性薄膜で前記第１絶縁膜の前記溝内を埋め込む工程を包含することを特徴とする請求項３４から３９の何れかに記載の半導体装置の製造方法。The first wiring forming step includes:
Depositing a conductive thin film on the first insulating film;
40. The method according to claim 34 , further comprising: polishing the conductive thin film by a chemical mechanical polishing method, thereby filling the groove of the first insulating film with the conductive thin film. The manufacturing method of the semiconductor device described in the above. 前記第３絶縁膜の前記ボンディング金属用開口部内に形成された前記導電層は、複数のスリットを有するプレートを形成していることを特徴とする請求項３５から４０の何れかに記載の半導体装置の製造方法。41. The semiconductor device according to claim 35 , wherein the conductive layer formed in the bonding metal opening of the third insulating film forms a plate having a plurality of slits. Manufacturing method. 前記第３絶縁膜の前記ボンディング金属用開口部内に形成された前記導電層は、前記第２配線に接続された配線を形成していることを特徴とする請求項３５から４０の何れかに記載の半導体装置の製造方法。Wherein said conductive layer formed on the bonding metal for the opening of the third insulating film, according to any of claims 35 40, characterized in that forming the wiring connected to the second wiring Manufacturing method of a semiconductor device. 前記ボンディング用金属膜は、ボンディングワイヤと合金化しうる材料から形成されていることを特徴とする請求項３５から４２の何れかに記載の半導体装置の製造方法。43. The method according to claim 35, wherein the bonding metal film is formed of a material that can be alloyed with a bonding wire.
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