JPH01304752A - Manufacture of semiconductor device - Google Patents
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
多層配線を接続する為の金属を埋め込んだスルー・ホー
ルを持つ半導体装置を製造するのに好適な方法に関し、
多層配線間を接続するスルー・ホールを選択成長の埋め
込み金属で埋めた場合、その埋め込み金属に接触する配
線金属にエレクトロマイグレーションが発°生した場合
にも、その程度が軽微であって断線には至らないように
し、配線に対する信鯨性を向上することを目的とし、
下層配線が形成された半導体基板上を覆う層間絶縁膜を
形成する工程と、次いで、該層間絶縁膜を選択的にエツ
チングしてスルー・ホールを形成する工程と、次いで、
該スルー・ホールの側壁に配線材料と同一のそれからな
る側壁膜を形成する工程と、次いで、該スルー・ホール
内を密実に埋める埋め込み金属を形成する工程と、次い
で、該埋め込み金属の一部を除去して前記側壁膜の頂面
を表出させる工程と、次いで、該側壁膜を構成する材料
と同じ成分を有するそれからなる上層配線を形成する工
程とを含んでなるよう構成する。[Detailed Description of the Invention] [Summary] Concerning a method suitable for manufacturing a semiconductor device having through holes filled with metal for connecting multilayer interconnections, the method involves selective growth of through holes for connecting multilayer interconnections. When buried with embedded metal, even if electromigration occurs in the wiring metal that comes into contact with the embedded metal, the degree of electromigration is slight and does not lead to disconnection, improving the reliability of the wiring. A step of forming an interlayer insulating film covering the semiconductor substrate on which the lower wiring is formed, a step of selectively etching the interlayer insulating film to form a through hole, and then a step of forming a through hole.
A step of forming a sidewall film made of the same material as the wiring material on the sidewall of the through hole, a step of forming an embedded metal that densely fills the inside of the through hole, and a step of partially filling the embedded metal. The method is configured to include a step of removing the top surface of the sidewall film to expose the top surface of the sidewall film, and then a step of forming an upper layer wiring made of the material having the same components as the material constituting the sidewall film.
本発明は、多層配線を接続する為の金属を埋め込んだス
ルー・ホールを持つ半導体装置を製造するのに好適な方
法に関する。The present invention relates to a method suitable for manufacturing a semiconductor device having through holes filled with metal for connecting multilayer wiring.
近年、半導体装置の高集積化に伴い、内部配線の微細化
及び多層化が進められている。2. Description of the Related Art In recent years, as semiconductor devices have become more highly integrated, internal wiring has become smaller and more multilayered.
配線を多層化した場合、配線間を接続する為のスルー・
ホールが必要であるが、微細化するほどアスペクト比が
増加し、従来の真空蒸着法やスパッタリング法では金属
を完全に埋め込むことは困難となる為、選択気相成長法
に依る金属の埋め込みが重要な技術となりつつある。When wiring is multi-layered, there are through-holes and
A hole is required, but the aspect ratio increases as the size becomes smaller, making it difficult to completely fill the metal with conventional vacuum evaporation and sputtering methods, so it is important to fill the metal with selective vapor deposition. It is becoming a popular technology.
高集積化された半導体装置には多層配線が不可欠であり
、その場合、上下配線間を結ぶスルー・ホールに金属を
埋め込んで良好なコンタクトを採ると共に表面を平坦化
することが行われている。Multilayer wiring is essential for highly integrated semiconductor devices, and in this case, through holes connecting upper and lower wiring are filled with metal to make good contact and to planarize the surface.
従来、このスルー・ホールに埋め込む金属は真空蒸着法
やスパッタリング法を適用して形成されていたが、スル
ー・ホールのアスペクト比が高くなってくると、そのよ
うな技術では対処することができない。Conventionally, the metal to be filled in the through holes has been formed using vacuum evaporation or sputtering methods, but as the aspect ratio of the through holes increases, such techniques cannot cope with the problem.
そこで、近年、選択成長法を適用して成長させたタング
ステン（Ｗ）などで埋め込むことが行われている。Therefore, in recent years, embedding with tungsten (W) or the like grown by applying a selective growth method has been carried out.
Ｗを選択成長させるには、ＷＦ６に対する還元ガスとし
て５ｔＨ４を用いることで実現され、その場合、Ｗ膜は
絶縁膜以外のところに選択的に成長されるものであり、
このようにすると、微細な、従って、アスペクト比が高
いスルー・ホールを良好に埋め込むことができる。Selective growth of W is achieved by using 5tH4 as a reducing gas for WF6, in which case the W film is selectively grown on areas other than the insulating film,
In this way, fine through-holes with a high aspect ratio can be filled satisfactorily.
前記したように、スルー・ホールを選択成長のＷで埋め
た場合、Ｗに接する配線金属、例えばアルミニウム（Ａ
１）がエレクトロマイグレーションを起し易くなって断
線する虞があり、配線の信φ■性が低下する。As mentioned above, when the through hole is filled with selectively grown W, the wiring metal in contact with the W, such as aluminum (A
1) becomes more likely to cause electromigration and there is a risk of wire breakage, reducing the reliability of the wiring.
第９図は従来技術を説明する為の半導体装置の要部切断
側面図を表している。FIG. 9 shows a cutaway side view of essential parts of a semiconductor device for explaining the prior art.
図に於いて、１はシリコン半導体基板、２は二酸化シリ
コンからなる絶縁膜、３は例えばＡ１−１ 〔％）Ｓｉ
合金からなる下層配線、４は硼燐珪酸ガラス（ｂｏｒｏ
ｐｈｏｓｐｈｏｓ ｉ １１ｃａｔｅ ｇｌａｓｓ：
ＢＰＳＧ）からなる層間絶縁膜、６はＷからなる埋め込
み金属、７は例えばＡｌ−１〔％〕Ｓｉ合金からなる上
層配線、７Ａはボイド、８は燐珪酸ガラス（ｐｈｏｓｐ
ｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ：ＰＳＧ）或いは
窒化シリコン（Ｓ ｉ Ｎ）からなるパッシベーション
膜をそれぞれ示している。In the figure, 1 is a silicon semiconductor substrate, 2 is an insulating film made of silicon dioxide, and 3 is, for example, A1-1 [%) Si
Lower layer wiring made of alloy, 4 is borophosphosilicate glass (borosilicate glass)
phosphos i 11cate glass:
6 is a buried metal made of W, 7 is an upper layer wiring made of, for example, Al-1 [%] Si alloy, 7A is a void, 8 is a phosphosilicate glass (PHOSP)
A passivation film made of hosilicate glass (PSG) or silicon nitride (S i N) is shown.
図示されているように、埋め込み金属としてＷを、また
、それにコンタクトする配線としてＡｌ−３ｔ合金をそ
れぞれ用いた場合、Ａｌ−Ｓｉ合金からなる上層配線７
にボイド７Ａが発生する。As shown in the figure, when W is used as the buried metal and Al-3t alloy is used as the wiring contacting it, upper layer wiring 7 made of Al-Si alloy is used.
A void 7A is generated.
このようになる原因は、埋め込まれた金属から配線金属
に対して原子の供給がない為、界面に於いて配線金属の
みが一方的にマイグレートしてボイドが発生するもので
あり、埋め込み金属と配線金属とが同一物質で構成され
ている場合には、斯かるボイドは発生しない。The reason for this is that since there is no supply of atoms from the embedded metal to the wiring metal, only the wiring metal migrates unilaterally at the interface, creating voids. If the wiring metal is made of the same material, such voids will not occur.
即ち、配線金属にＡｌ−Ｓｉ合金を用いた場合の自己拡
散と埋め込み金属であるＷの自己拡散とを比較した場合
、／ｌの方が拡散し易く、Ｗの方は節単には拡散せず、
従って、Ａｌの部分のみがマイグレートする。That is, when comparing the self-diffusion when using Al-Si alloy as the wiring metal and the self-diffusion of W as the embedded metal, /l diffuses more easily, and W does not simply diffuse. ,
Therefore, only the Al portion migrates.
本発明は、多層配線間を接続するスルー・ホールを選択
成長の埋め込み金属で埋めた場合、その埋め込み金属に
接触する配線金属にエレクトロマイグレーションが発生
した場合にも、その程度が軽微であって断線には至らな
いようにし、配線に対する信頬性を向上する。In the present invention, when through-holes connecting multilayer wiring are filled with selectively grown buried metal, even if electromigration occurs in the wiring metal that comes into contact with the buried metal, the degree of electromigration is slight and disconnection occurs. This will improve the reliability of the wiring.
第１図は本発明を実施して製造された半導体装置の要部
切断側面図を表し、第９図に於いて用いた記号と同記号
は同部分を示すか或いは同し意味を持つものとする。FIG. 1 shows a cutaway side view of essential parts of a semiconductor device manufactured by implementing the present invention, and symbols used in FIG. 9 indicate the same parts or have the same meanings. do.
図に於いて、５は上層配線７と同じ材料、即ち、／ｌ−
１Ｃ％）Ｓｉ合金からなる側壁膜を示している。In the figure, 5 is the same material as the upper layer wiring 7, i.e. /l-
1C%) Si alloy is shown.
第２図は本発明を実施して製造された半導体装置の配線
にボイドが発生したことを説明する為の半導体装置の要
部切断側面図を表し、第１図及び第９図に於いて用いた
記号と同記号は同部分を示すか或いは同じ意味を持つも
のとする。FIG. 2 is a cutaway side view of a main part of a semiconductor device for explaining the occurrence of voids in the wiring of a semiconductor device manufactured by implementing the present invention, and is used in FIGS. 1 and 9. The same symbol as the one in the previous section shall indicate the same part or have the same meaning.
図示されているボイド７Ａは第９図に見られるそれと比
較すると小さい。その理由は、エレクトロマイグレーシ
ョンが発生した場合、側壁膜５から上層配線７に対し、
その構成材料と同じ原子が供給されることに依る。The illustrated void 7A is small compared to that seen in FIG. The reason is that when electromigration occurs, from the sidewall film 5 to the upper layer wiring 7,
It depends on being supplied with the same atoms as its constituent materials.
このようなことから、本発明に依る半導体装置の製造方
法に於いては、下層配線（例えば下層配線３）が形成さ
れた半導体基板（例えば半導体基板ｌ）上を覆う層間絶
縁膜（例えば層間絶縁膜４）を形成する工程と、次いで
、該層間絶縁膜を選択的にエツチングしてスルー・ホー
ル（例えばスルー・ホール４Ａ）を形成する工程と、次
いで、該スルー・ホールの側壁に配線材料と同一のそれ
からなる側壁膜（例えば側壁膜５）を形成する工程と、
次いで、該スルー・ホール内を密実に埋める埋め込み金
属（例えば埋め込み金属６）を形成する工程と、次いで
、該埋め込み金属の一部を除去して前記側壁膜の頂面を
表出させる工程と、次いで、該側壁膜を構成する材料と
同じ成分を有するそれからなる上層配線（例えば上層配
線７）を形成する工程とを含んでいる。For this reason, in the method of manufacturing a semiconductor device according to the present invention, an interlayer insulating film (for example, an interlayer insulating 4), then selectively etching the interlayer insulating film to form a through hole (for example, through hole 4A), and then applying wiring material to the sidewall of the through hole. forming a sidewall film (for example, sidewall film 5) made of the same material;
Next, forming a buried metal (for example, buried metal 6) that densely fills the inside of the through hole, and then removing a part of the buried metal to expose the top surface of the sidewall film. Next, the method includes a step of forming an upper layer wiring (for example, upper layer wiring 7) made of the same material as the material constituting the sidewall film.
前記手段を採ることに依り、微細なスルー・ホールを選
択成長の埋め込み金属で埋め込み、その埋め込み金属と
材質を異にする上層配線を形成したことで該スルー・ホ
ール近傍でエレクトロマイグレーションが発生した場合
、上層配線に対して側壁膜から原子が供給されることに
なり、上層配線にボイドが発生しても、その成長は緩徐
であって、断線に至るまでには長期間を要するから、信
頼性は向上する。By adopting the above method, electromigration occurs near the through hole by burying a fine through hole with a selectively grown embedding metal and forming an upper layer wiring made of a material different from that of the embedding metal. , atoms are supplied to the upper layer wiring from the sidewall film, and even if a void occurs in the upper layer wiring, its growth is slow and it takes a long time for it to break, which reduces reliability. will improve.
第３図乃至第８図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図をそれぞれ表
し、以下、これ等の図を参照しつつ説明する。尚、第１
図、第２図、第９図に於いて用いた記号と同記号は同部
分を示すか或いは同じ意味を持つものとする。3 to 8 are cross-sectional side views of essential parts of a semiconductor device at key points in the process for explaining one embodiment of the present invention, and the following description will be made with reference to these figures. Furthermore, the first
The same symbols as those used in the figures, FIG. 2, and FIG. 9 indicate the same parts or have the same meanings.
第３図参照 （１）化学気相成長（ｃｈｅｍｉｃａ １ ｖａｐ。See Figure 3 (1) Chemical vapor deposition (chemica 1 vap).
ｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用するこ
とに依り、シリコン半導体基板１上に厚さ例えば０．５
〔μｍ〕乃至１ 〔μｍ〕程度の二酸化シリコンからな
る絶縁膜２を形成する。By applying the r deposition (CVD) method, a thickness of, for example, 0.5 is deposited on the silicon semiconductor substrate 1.
An insulating film 2 made of silicon dioxide with a thickness of approximately [μm] to 1 [μm] is formed.
（２）マグネトロン・スパッタリング法を適用すること
に依り、厚さ例えば０．５〔μｍ〕乃至０．７ Ｃμｍ
）程度であるＡ＃−１Ｃ％）Ｓｉ合金膜を形成する。(2) By applying the magnetron sputtering method, the thickness is e.g. 0.5 [μm] to 0.7 Cμm.
)A#-1C%) A Si alloy film is formed.
（３）通常のフォト・リソグラフィ技術を適用すること
に依ってＡｚ−１Ｃ％）Ｓｉ合金膜のパターニングを行
い下層配線３を形成する。(3) The lower layer wiring 3 is formed by patterning the Az-1C%)Si alloy film by applying ordinary photolithography technology.
（４）ＣＶＤ法を適用することに依って厚さ例えば１
〔μｍ〕程度のＢＰＳＧからなる層間絶縁膜４を形成す
る。(4) By applying the CVD method, the thickness, for example, 1
An interlayer insulating film 4 made of BPSG with a thickness of approximately [μm] is formed.
（５）通常のフォト・リソグラフィ技術に於けるレジス
ト・プロセス並びにエツチング・ガスをフッ素（Ｆ）系
とする反応性イオン・エツチング（ｒｅａｃｔｉｖｅ
ｉｏｎ ｅｔｃｈｉｎｇ： ＲＩ Ｅ）法を適用す
ることに依って層間絶縁膜４の選択的エツチングを行っ
てスルー・ホール４Ａを形成する。尚、このスルー・ホ
ール４Ａは平面的に見て円形であれば直径が１ 〔μｍ
〕程度、方形であれば１ 〔μｍ）Ｘｉ（μｍ〕程度の
微細なものである。(5) Resist process in normal photolithography technology and reactive ion etching using fluorine (F)-based etching gas.
By applying an ion etching (RIE) method, the interlayer insulating film 4 is selectively etched to form a through hole 4A. Note that if this through hole 4A is circular in plan view, its diameter is 1 [μm].
], and if it is square, it is as fine as 1 [μm) Xi (μm).
第４図参照
（６） マグネトロン・スパッタリング法を適用する
ことに依って厚さ例えば０．５〔μｍ〕程度のＡｌ−１
（％）Ｓｉ合金膜を形成する。See Figure 4 (6) By applying the magnetron sputtering method, Al-1 with a thickness of, for example, about 0.5 [μm] is formed.
(%) Form a Si alloy film.
第５図参照
（７）エツチング・ガスをＣ１系ガスとするＲＴＥ法を
適用することに依って前記工程（６）で形成したＡｌ−
１〔％〕Ｓｉ合金膜の異方性エツチングを行う。See Figure 5. (7) The Al-
1 [%] Perform anisotropic etching of the Si alloy film.
これに依って、Ａｅ−１Ｃ％〕Ｓｉ合金膜はスルー・ホ
ール内の側壁に被着されたもののみが残ることになり、
図では、これを側壁膜５として指示しである。As a result, only the Ae-1C%]Si alloy film adhered to the side wall inside the through hole remains.
In the figure, this is designated as a sidewall film 5.
尚、Ａｌ−１Ｃ％）Ｓｔ合金膜の選択的除去には、Ａｒ
ガスを用いたイオン・ミリング法を適用しても良い。In addition, for selective removal of the Al-1C%)St alloy film, Ar
An ion milling method using gas may also be applied.
第６図参照
（８１Ｓ ｉ Ｈ４／ＷＦ ６を１．２以上として流す
ＣＶＤ法を適用することに依ってスルー・ホールを埋め
るＷからなる埋め込み金属６を形成する。Refer to FIG. 6 (81) By applying a CVD method in which S i H4/WF 6 is flowed at a ratio of 1.2 or more, a buried metal 6 made of W is formed to fill the through hole.
この場合、埋め込み金属６はＡｌ−１（％〕Ｓｔ合金上
にのみ形成され、ＢＰＳＧからなる層間絶縁膜４上には
形成されない。In this case, the buried metal 6 is formed only on the Al-1(%)St alloy and not on the interlayer insulating film 4 made of BPSG.
第７図参照
（９） フッ素系ガスを用いるＲｌＥ法を適用するこ
とに依り、Ｗからなる埋め込み金属６を選択エツチング
を行ってスルー・ホール内に形成されたＡｌ２−１ 〔
％〕Ｓｉ合金からなる側壁膜５の頂面を表出させる。尚
、この際、ＢＰＳＧからなる層間絶縁膜４もエツチング
されるが、ＲｌＥの条件を適切に選択することでＷとＢ
ＰＳＧとの選択比は充分に確保することが可能であり、
層間絶縁膜４の形状変化が問題となるようなことは起こ
らない。Refer to FIG. 7 (9) By applying the RlE method using fluorine-based gas, the buried metal 6 made of W is selectively etched to form Al2-1 in the through hole.
%] The top surface of the side wall film 5 made of Si alloy is exposed. At this time, the interlayer insulating film 4 made of BPSG is also etched, but by appropriately selecting the RlE conditions, W and B can be etched.
It is possible to secure a sufficient selection ratio with PSG,
Changes in the shape of the interlayer insulating film 4 do not become a problem.
第８図参照 ００ 通常のＰＶＤ（ｐｈｙｓｉｃａｌ ｖａｐ。See Figure 8 00 Normal PVD (physical vap.
ｒ ｄｅｐｏｓ ｉ ｔ １ｏｎ）技術、フォト・リ
ソグラフィ技術、ＣＶＤ法などを適用することに依り、
厚さ例えば０．１〔μｍ〕乃至１〔μｍ〕程度の／ｌ！
−１Ｃ％）Ｓｔ金合金らなる上増配ｖＡ７、厚さ例えば
１ （μｍ）乃至２ （μｍ）程度のＰＳＧ或いはＳｉ
Ｎからなるパッシベーション膜８を形成するなどして完
成する。By applying the r deposition technology, photolithography technology, CVD method, etc.
/l with a thickness of, for example, 0.1 [μm] to 1 [μm]!
-1C%) St gold alloy vA7, with a thickness of about 1 (μm) to 2 (μm), for example, PSG or Si
This is completed by forming a passivation film 8 made of N, etc.
前記実施例に於ける上増配ｖＡ７に於いては、エレクト
ロマイグレーションが起こってボイドが発生した場合、
側壁膜５から原子が供給されるから該ボイドの成長は緩
徐であることは云うまでもない。尚、埋め込み金属６と
してＷの外にタングステン・シリサイド（ＷＳｉｘ）な
どを用いた場合でも同効である。In the upper dividend increase vA7 in the above example, if electromigration occurs and a void occurs,
Needless to say, since atoms are supplied from the sidewall film 5, the growth of the void is slow. Note that the same effect can be obtained even if tungsten silicide (WSix) or the like is used instead of W as the buried metal 6.
本発明に依る半導体装置の製造方法に於いては、多層配
線間を接続するスルー・ホールの内壁に配線材料と同じ
材料の側壁膜を形成し、また、スルー・ホール内は選択
成長の埋め込み金属で埋め、前記側壁膜の一部とコンタ
クトした状態に上層配線を形成するようにしている。In the method for manufacturing a semiconductor device according to the present invention, a sidewall film made of the same material as the wiring material is formed on the inner wall of a through hole that connects multilayer wiring, and a selectively grown buried metal is formed inside the through hole. The upper layer wiring is formed in contact with a part of the sidewall film.
前記構成を採ることに依り、微細なスルー・ホールを選
択成長の埋め込み金属で埋め込み、その埋め込み金属と
材質を異にする上層配線を形成したことで該スルー・ホ
ール近傍でエレクトロマイグレーションが発生した場合
、上層配線に対して側壁膜から原子が供給されることに
なり、上層配線にボイドが発生しても、その成長は緩徐
であって、断線に至るまでには長期間を要するから、信
頼性は向上する。By adopting the above structure, electromigration occurs in the vicinity of the through hole by burying a fine through hole with a selectively grown filling metal and forming an upper layer wiring made of a material different from that of the filling metal. , atoms are supplied to the upper layer wiring from the sidewall film, and even if a void occurs in the upper layer wiring, its growth is slow and it takes a long time for it to break, which reduces reliability. will improve.
第１図及び第２図は本発明を実施して製造した半導体装
置の要部切断側面図、第３図乃至第８図は本発明一実施
例を説明する為の工程要所に於ける半導体装置の要部切
断側面図、第９図は従来例の要部切断側面図をそれぞれ
表している。
図に於いて、■は半導体基板、２は絶縁膜、３は下層電
極、４は層間絶縁膜、５は側壁膜、６は埋め込み金属、
７は上層配線、８はパッシベーション膜をそれぞれ示し
ている。
特許出願人 富士通株式会社
代理人弁理士 相 谷 昭 司
代理人弁理士 渡 邊 弘 −
４Ａ
第３図
第４図
第７図
第８図1 and 2 are cross-sectional side views of essential parts of a semiconductor device manufactured by implementing the present invention, and FIGS. 3 to 8 are cross-sectional views of a semiconductor device at key points in the process for explaining one embodiment of the present invention. FIG. 9 shows a cutaway side view of the main part of the device, and FIG. 9 shows a cutaway side view of the main part of the conventional example. In the figure, ■ is a semiconductor substrate, 2 is an insulating film, 3 is a lower electrode, 4 is an interlayer insulating film, 5 is a sidewall film, 6 is a buried metal,
Reference numeral 7 indicates an upper layer wiring, and reference numeral 8 indicates a passivation film. Patent applicant Fujitsu Ltd. Representative Patent Attorney Shoji Aitani Representative Patent Attorney Hiroshi Watanabe - 4A Figure 3 Figure 4 Figure 7 Figure 8
Claims (1)
を形成する工程と、 次いで、該層間絶縁膜を選択的にエッチングしてスルー
・ホールを形成する工程と、 次いで、該スルー・ホールの側壁に配線材料と同一のそ
れからなる側壁膜を形成する工程と、次いで、該スルー
・ホール内を密実に埋める埋め込み金属を形成する工程
と、 次いで、該埋め込み金属の一部を除去して前記側壁膜の
頂面を表出させる工程と、 次いで、該側壁膜を構成する材料と同じ成分を有するそ
れからなる上層配線を形成する工程とを含んでなること
を特徴とする半導体装置の製造方法。[Claims] A step of forming an interlayer insulating film covering the semiconductor substrate on which the lower wiring is formed, a step of selectively etching the interlayer insulating film to form a through hole, and then, a step of forming a sidewall film made of the same material as the wiring material on the sidewall of the through hole, a step of forming a buried metal that densely fills the inside of the through hole, and then a part of the buried metal. A semiconductor device characterized by comprising the steps of: exposing the top surface of the sidewall film by removing it; and then forming an upper layer wiring made of the material having the same components as the material constituting the sidewall film. manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13433588A JPH01304752A (en) | 1988-06-02 | 1988-06-02 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13433588A JPH01304752A (en) | 1988-06-02 | 1988-06-02 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01304752A true JPH01304752A (en) | 1989-12-08 |
Family
ID=15125937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13433588A Pending JPH01304752A (en) | 1988-06-02 | 1988-06-02 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01304752A (en) |
-
1988
- 1988-06-02 JP JP13433588A patent/JPH01304752A/en active Pending
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