JP3543259B2 - デバイスの高速応答回路 - Google Patents
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Description
【発明が属する技術分野】
【０００１】
本発明はデバイスの入出力応答を速くさせるデバイスの高速応答回路。
【０００２】
【従来の技術】
ステッピングモータ用ドライブ装置においては、信号処理系と駆動回路系とをアイソレーションする必要があることから、駆動回路を制御するためのパルス信号のライン上にフォトカプラが設けられている。ところで、最近のステッピングモータの角度精度を高めるために、マイクロステップ駆動方式が採用されることが多くなっている。マイクロステップ駆動方式の場合、駆動回路の制御指令であるパルス信号の周波数がフルステップ駆動等の従来方式に比べて一桁程度高くなり、これに伴って、高速のフォトカプラを使用することが必要不可欠となる。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような高速のフォトカプラは非常に高価であり、ステッピングモータ用ドライブ装置の低コスト化を図る上で大きな問題となっている。ただ、ラインレシーバのバッファ等のデバイスであっても、高速のものは高価であるのが一般的であることから、これはステッピングモータ用ドライブ装置だけの特有の問題ではない。
【０００４】
本発明は上記した背景の下で創作されたものであり、その目的とするところは、高速のデバイスを用いることなく、入力信号の周波数を高くすることができるデバイスの高速応答回路を提供することにある。
【０００５】
【課題を解決するための手段】
本発明のデバイスの高速応答回路は、デバイスの入出力応答を速くさせる回路であって、前記デバイスと同一のものが用いられたｎ（ｎ≧２）個のデバイスＤ １ ， Ｄ ２ ・・・Ｄ ｎ と、パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が入力信号として順次入力されており、パルスＰ１，Ｐ２ ・・Ｐｎ／２ の立ち上がり又は立ち下がりエッジで各々セットする一方、パルスＰ（ｎ／２）＋１，Ｐ（ｎ／２）＋２ ・・Ｐｎ の立ち上がり又は立ち下がりエッジで各々リセットし、これにより位相信号Ａ１，Ａ２ ・・・Ａｎ／２ を各々生成し、デバイスＤ１，Ｄ２ ・・・Ｄｎ／２ の入力側に各々出力する第１レジスタ回路と、パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が上記と同様に順次入力されており、パルスＰ１，Ｐ２ ・・Ｐｎ／２ の立ち下がり又は立ち上がりエッジで各々セットするとともにＰ（ｎ／２）＋１，Ｐ（ｎ／２）＋２ ・・Ｐｎ の立ち下がり又は立ち上がりエッジで各々リセットし、これにより位相信号Ｂ１，Ｂ２ ・・・Ｂｎ／２ を各々生成し、デバイスＤ（ｎ／２）＋１，Ｄ（ｎ／２）＋２ ・・・Ｄｎ に各々出力する第２レジスタ回路と、デバイスＤ１，Ｄ２ ・・・Ｄｎ／２ から各々出力された信号とデバイスＤ（ｎ／２）＋１，Ｄ（ｎ／２）＋２ ・・・Ｄｎ から各々出力された信号との排他的論理和を各々行うことによりパルスＰ１，Ｐ２ ・・・Ｐｎ を各々復元し、これらを合成して出力信号として出力する再生回路とを具えた構成にしている。
【０００６】
このような構成による場合、パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が第１レジスタ回路及び第２レジスタ回路に順次入力されると、第１レジスタ回路から位相信号Ａ１，Ａ２ ・・・Ａｎ／２ が出力され、デバイスＤ１，Ｄ２ ・・・Ｄｎ／２ に各々入力される一方、第２レジスタ回路から位相信号Ｂ１，Ｂ２ ・・・Ｂｎ／２ が出力され、デバイスＤ（ｎ／２）＋１，Ｄ（ｎ／２）＋２ ・・・Ｄｎ に各々入力される。デバイスＤ１，Ｄ２ ・・・Ｄｎ から出力された信号は再生回路に入力される。再生回路によりパルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が各々復元され、これが合成されて出力信号が復元される。
【０００７】
デバイスの特性上、デバイスの出力の立ち上がり時間と立ち下がりの時間との差が大きいときには、同一の２ｎ（ｎ≧２）個のデバイスＤ１，Ｄ２ ・・Ｄｎ ・・Ｄ２ｎを用いて次のような回路構成にすることが望ましい。
【０００８】
即ち、前記デバイスと同一のものが用いられた２ｎ（ｎ≧２）個のデバイスＤ １ ， Ｄ ２ ・・・Ｄ ２ｎ と、パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が入力信号として順次入力されており、パルスＰ１，Ｐ２ ・・Ｐｎ／２ の立ち上がり又は立ち下がりエッジで各々セットするとともにパルスＰ（ｎ／２）＋１，Ｐ（ｎ／２）＋２ ・・Ｐｎ の立ち上がり又は立ち下がりエッジで各々リセットし、これにより位相信号Ａ１，Ａ２ ・・・Ａｎ／２ を各々生成し、位相信号Ａ１，Ａ２ ・・・Ａｎ／２ をデバイスＤ１，Ｄ２ ・・・Ｄｎ／２ に各々出力する一方、当該各信号を反転させた位相信号＜Ａ１ ＞， ＜Ａ ２ ＞， ・・・＜Ａｎ／２ ＞をデバイスＤ（ｎ／２）＋１，Ｄ（ｎ／２）＋２ ・・・Ｄｎ に各々出力する第１レジスタ回路と、 パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が上記と同様に順次入力されており、パルスＰ１，Ｐ２ ・・Ｐｎ／２ の立ち下がり又は立ち上がりエッジで各々セットするとともにパルスＰ（ｎ／２）＋１，Ｐ（ｎ／２）＋２ ・・Ｐｎ の立ち下がり又は立ち上がりエッジで各々リセットし、これにより位相信号Ｂ１，Ｂ２ ・・・Ｂｎ／２ を各々生成し、位相信号Ｂ１，Ｂ２ ・・・Ｂｎ／２ をデバイスＤｎ＋１，Ｄｎ＋２ ・・・Ｄ３ｎ／２に各々出力する一方、当該各信号を反転させた位相信号＜Ｂ１ ＞， ＜Ｂ２ ＞， ・・・＜Ｂｎ／２ ＞をデバイスＤ（３ｎ／２）＋１， Ｄ（３ｎ／２）＋２・・・Ｄ２ｎに各々出力する第２レジスタ回路と、デバイスＤ１，Ｄ２ ・・・Ｄｎ から出力された信号の立ち上がり又は立ち下がりエッジで各々セットする第１のフリップフロップ回路と、デバイスＤｎ＋１，Ｄｎ＋２ ・・・Ｄ２ｎ から出力された信号の立ち上がり又は立ち下がりエッジで各々セットする第２のフリップフロップ回路と、第１のフリップフロップ回路の各正出力信号と第２のフリップフロップ回路の各負出力信号との論理和を各々行う第１のＯＲ回路と、第１のＯＲ回路の各出力信号同士の論理和を行い、当該信号を出力信号としてて出力する第２のＯＲ回路とを具備しており、且つ第１のＯＲ回路の各出力信号に基づいて第１のフリップフロップ回路を各々プリセットさせる一方、第１のフリップフロップ回路の各正出力信号に基づいて第２のフリップフロップ回路を各々プリセットさせる構成にすると良い。
【０００９】
このような構成による場合、上記した構成のものとは異なり、デバイスＤ１，Ｄ２ ・・・Ｄ２ｎから出力された信号の立ち上がり又は立ち下がりエッジを利用してパルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ を復元しておらず、デバイスＤ１，Ｄ２ ・・・Ｄ２ｎの後段に設けられた第１、第２フリップフロップの出力信号の立ち上がり又は立ち下がりエッジを利用してパルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が復元され、出力信号が再生される。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１はデバイスの高速応答回路の回路図、図２は同回路の主要信号のタイミングチャート、図３はデバイスの出力の立ち上がり時間と立ち下がりの時間との差が大きい状態での同回路の主要信号のタイミングチャート、図４は変形例回路の回路図、図５は同回路の主要信号のタイミングチャートである。
【００１１】
ここで例を掲げて説明するデバイスの高速応答回路は、マイクロステップ駆動方式のステッピングモータ用ドライバ装置に備えられているもので、信号処理系と駆動回路系とのアイソレーションを行うフォトカプラの入出力応答を同一の８（ｎ＝８）個のフォトカプラＰＣ１，ＰＣ２ ・・ＰＣ７，ＰＣ８ （図１中では便宜上ＰＣ１，ＰＣ２ ＰＣ５，ＰＣ６ のみが示されている）を用いて速くする機能を有している。原理的にはフォトカプラＰＣ単体で応答可能な周波数の８倍の信号伝達が可能となっている。
【００１２】
図１中１０は、入力信号ＩＮがシフトクロックとして入力された４ビットシフトレジスタ（第１レジスタ回路に相当する）である。４ビットシフトレジスタ１０の各正出力端子から位相信号Ａ１，Ａ２，Ａ３，Ａ４ が各々出力され、フォトカプラＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４ の入力側に導かれている。
【００１３】
２０は、入力信号ＩＮをＩＮＶゲート２１により反転した信号Ｂ０がシフトクロックとして入力された４ビットシフトレジスタ（第２レジスタ回路に相当する）である。４ビットシフトレジスタ２０の各正出力端子から位相信号Ｂ１，Ｂ２，Ｂ３，Ｂ４ が各々出力され、フォトカプラＰＣ５，ＰＣ６，ＰＣ７，ＰＣ８ の入力側に各々導かれている。
【００１４】
３０は、２入力１出力のＥＸＯＲゲート３１１〜３１４（図１中では便宜上ＥＸＯＲゲート３１１，３１２のみが示されている）と、４入力１出力のＯＲゲート３２から構成された再生回路である。ＥＸＯＲゲート３１１〜３１４の各２入力端子には、フォトカプラＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４ から各々出力された信号と、フォトカプラＰＣ５，ＰＣ６，ＰＣ７，ＰＣ８ から各々出力された信号とが各々導かれている。ＯＲゲート３２の４入力端子には、ＥＸＯＲゲート３１１〜３１４の各出力信号が各々導かれている。ＯＲゲート３２の出力端子から出力信号ＯＵＴが出力される。
【００１５】
なお、４０はリセット回路であり、４ビットシフトレジスタ１０、２０を信号処理系の電源の投入時にリセットするために設けられている。
【００１６】
以上のように構成された回路の動作について図２を参照して説明する。パルスＰ１，Ｐ２ ・・Ｐ８ （図２中では便宜上パルスＰ１，Ｐ２，Ｐ５，Ｐ６ のみが示されている）が入力信号ＩＮとして４ビットシフトレジスタ１０に順次入力される。４ビットシフトレジスタ２０についても同様であり、パルスＰ１，Ｐ２ ・・Ｐ８ を反転した各パルスが信号Ｂ０として順次入力される。
【００１７】
４ビットシフトレジスタ１０は入力信号ＩＮの立ち上がりエッジで動作する一方、４ビットシフトレジスタ２０は入力信号ＩＮの立ち下がりエッジで動作することから、位相信号Ａ１，Ａ２ はパルスＰ１，Ｐ２ の立ち上がりエッジで各々Ｈレベルとなり、パルスＰ５，Ｐ６ の立ち上がりエッジで各々Ｌレベルに戻る。一方、位相信号Ｂ１，Ｂ２，はパルスＰ１，Ｐ２ の立ち下がりエッジで各々Ｈレベルとなり、パルスＰ５，Ｐ６ の立ち下がりエッジで各々Ｌレベルに戻る。
【００１８】
このような位相信号Ａ１，Ａ２，Ｂ１，Ｂ２ がフォトカプラＰＣ１，ＰＣ２，ＰＣ５，ＰＣ６ が入力されると、信号が反転され、フォトカプラＰＣ１，ＰＣ２，ＰＣ５，ＰＣ６ から信号Ｐ１，Ｐ３，Ｐ２，Ｐ４ が出力される。信号Ｐ１ と信号Ｐ２ とはＥＸＯＲゲート３１１により排他的論理和が行われ、ＥＸＯＲゲート３１１からパルスＰ１，パルスＰ５ の同一波形のパルスが再現される。一方、信号Ｐ３ と信号Ｐ４ とはＥＸＯＲゲート３１２により排他的論理和が行われ、ＥＸＯＲゲート３１２からパルスＰ２，パルスＰ６ の同一波形のパルスが再現される。ＥＸＯＲゲート３１１及び３１２によりパルスＰ１，Ｐ２，Ｐ５，Ｐ６ が復元され、これらのパルスがＯＲゲート３２により合成される。
【００１９】
上記でしたことは位相信号Ａ３，Ａ４，Ｂ３，Ｂ４ についても全く同様であり、ＥＸＯＲゲート３１３及び３１４によりパルスＰ３，Ｐ４，Ｐ７，Ｐ８ が復元され、これらのパルスがＯＲゲート３２により合成される。よって、ＯＲゲート３２から出力される出力信号ＯＵＴは入力信号ＩＮと同一波形となり、両信号は１対１に対応した関係となる。
【００２０】
図１に示すような回路を用いると、ハーフステップ等の従来の駆動方式で使用していたフォトカプラＰＣを使用したにもかかわらず、入力信号ＩＮの周波数を数ＫＨｚから２０ＫＨｚ程度にまで向上させることが可能になった。フォトカプラＰＣの数を更に増やすと、信号伝達の周波数を向上させる可能になる。
【００２１】
なお、同回路では、４ビットシフトレジスタ回路１０、２０を用いたが、同一の機能を有するレジスタ回路等に置き換えるようにしても良い。この点は再生回路についても同様である。
【００２２】
図２に示すようにフォトカプラＰＣの特性上、出力の立ち上がり時間と立ち下がり時間との差が等しい場合には、図１に示す回路をそのまま使用することができる。しかし、実際のフォトカプラＰＣの特性は、図３に示すように出力の立ち上がり時間と立ち下がり時間との差が大きく、加えて、フォトカプラＰＣ毎に応答のバラツキがあるときには、出力信号ＯＵＴと入力信号ＩＮとは同一波形とならず、両信号は１対１に対応した関係にならないという問題がある。
【００２３】
このような問題の発生するおそれがあるときには、図１の回路の代わりに図４に示す回路を用いると良い。この回路は、フォトカプラＰＣの出力の立ち下がりのみに着目したもので、同一の１６（２ｎ：ｎ＝８）個のフォトカプラＰＣ１，ＰＣ２ ・・ＰＣ１５， ＰＣ１６（図１中では便宜上ＰＣ１，ＰＣ４ ＰＣ５，ＰＣ８，ＰＣ９，ＰＣ１２， ＰＣ１３， ＰＣ１６のみが示されている）を用い、図１に示す回路と同様、原理的にはフォトカプラＰＣ単体で応答可能な周波数の８倍の信号伝達を可能となっている。
【００２４】
図１中５０は、入力信号ＩＮがシフトクロックとして入力された４ビットシフトレジスタ（第１レジスタ回路に相当する）である。４ビットシフトレジスタ１０の各正出力端子から位相信号Ａ１，Ａ２，Ａ３，Ａ４ が各々出力され、フォトカプラＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４ の入力側に各々導かれている一方、各負出力端子から位相信号＜Ａ１ ＞（図４とは表現が異なるが、＜Ａ１ ＞は便宜上信号Ａ１ を反転させた信号を表すものとする。他の信号についても同様である。）， ＜Ａ２ ＞， ＜Ａ３ ＞， ＜Ａ４ ＞が各々出力され、フォトカプラＰＣ５，ＰＣ６，ＰＣ７，ＰＣ８ の入力側に各々導かれている。
【００２５】
２０は、入力信号ＩＮがシフトクロックとして負入力された４ビットシフトレジスタ（第２レジスタ回路に相当する）である。４ビットシフトレジスタ２０の各正出力端子から位相信号Ｂ１，Ｂ２，Ｂ３，Ｂ４ が各々出力され、フォトカプラＰＣ９，ＰＣ１０， ＰＣ１１， ＰＣ１２の入力側に各々導かれている一方、各負出力端子から位相信号＜Ｂ１ ＞， ＜Ｂ２ ＞， ＜Ｂ３ ＞， ＜Ｂ４ ＞が各々出力され、フォトカプラＰＣ１３， ＰＣ１４， ＰＣ１５， ＰＣ１６の入力側に各々導かれている。
【００２６】
フォトカプラＰＣ１ ・・・ＰＣ８ から各々出力された信号Ｃ１ ・・・Ｃ８ はＦ／Ｆ１ ・・・Ｆ／Ｆ８ のクロック入力端子に各々導かれている。Ｆ／Ｆ１ ・・・Ｆ／Ｆ８ はいずれもＤタイプのプリセット入力付きフリップフロップである（第１のフリップフロップ回路に相当し、図４中では便宜上Ｆ／Ｆ１，Ｆ／Ｆ４，Ｆ／Ｆ５，Ｆ／Ｆ８ のみが示されている。）。Ｄ入力端子は各々接地されている。
【００２７】
フォトカプラＰＣ９ ・・・ＰＣ１６から各々出力された信号Ｃ９ ・・・Ｃ１６はＦ／Ｆ９ ・・・Ｆ／Ｆ１６のクロック入力端子に各々導かれている。Ｆ／Ｆ９ ・・・Ｆ／Ｆ１６も上記と同様にＤタイプのプリセット入力付きフリップフロップであり（第２のフリップフロップ回路に相当し、図４中では便宜上Ｆ／Ｆ９，Ｆ／Ｆ１２， Ｆ／Ｆ１３， Ｆ／Ｆ１６のみが示されている。）。Ｄ入力端子は各々接地されている。
【００２８】
Ｆ／Ｆ１ ・・・Ｆ／Ｆ８ の正出力端子から各々出力された信号Ｄ１ ・・・Ｄ８ は、２入力１出力のＮＯＲゲート７１・・・７８（第１のＯＲ回路に相当し、図４中では便宜上ＮＯＲゲート７１、７４、７５、７８のみが示されている。）の一方入力端子に各々導かれている一方、Ｆ／Ｆ９ ・・・Ｆ／Ｆ１６の負出力端子から各々出力された信号Ｄ９ ・・・Ｄ１６は、ＮＯＲゲート７１・・・７８の他方入力端子に各々導かれている。
【００２９】
ＮＯＲゲート７１・・・７８から各々出力された信号Ｅ１ ・・・Ｅ８ は、８入力１出力のＯＲゲート８０（第２のＯＲ回路に相当する）に入力されている。ＯＲゲート８０の出力端子から出力信号ＯＵＴが出力される。
【００３０】
また、ＮＯＲゲート７１・・・７８から各々出力された信号Ｅ１ ・・・Ｅ８ は、ＩＮＶゲート９・・・１６を介して２入力１出力のＡＮＤゲート１・・・８の一方入力端子に各々導かれている。ＡＮＤゲート１・・・８の他方入力端子にはリセット回路４１のリセット信号が導かれている。
【００３１】
ＡＮＤゲート１・・・８から各々出力された信号Ｆ１ ・・・Ｆ８ は、Ｆ／Ｆ１ ・・・Ｆ／Ｆ８ のプリセット端子に各々導かれている。Ｆ／Ｆ１ ・・・Ｆ／Ｆ８ の正出力端子から各々出力された信号Ｄ１ ・・・Ｄ８ は、ＩＮＶゲート１・・・８を介してＦ／Ｆ９ ・・・Ｆ／Ｆ１６のプリセット端子に各々導かれている。
【００３２】
なお、４０はリセット回路であり、４ビットシフトレジスタ５０、６０を信号処理系の電源の投入時にリセットするために設けられている。リセット回路４１は、Ｆ／Ｆ１ ・・・Ｆ／Ｆ１６を駆動回路系の電源投入時にプリセットするために設けられている。
【００３３】
以上のように構成された回路の動作について図５を参照して説明する。パルスＰ１ ・・Ｐ８ ・・（図５中では便宜上パルスＰ１，Ｐ５，Ｐ９，Ｐ１３のみが示されている）が入力信号ＩＮとして４ビットシフトレジスタ５０に順次入力される。４ビットシフトレジスタ６０についても同様である。４ビットシフトレジスタ５０は入力信号ＩＮの立ち上がりエッジで動作する一方、４ビットシフトレジスタ６０は入力信号ＩＮの立ち下がりエッジで動作する。
【００３４】
電源が投入されると（図５中併せて示す▲１▼の状態）、４ビットシフトレジスタ５０、６０がリセットされ、Ｆ／Ｆ１ ・・・Ｆ／Ｆ１６がプリセットされる。
【００３５】
パルスＰ１ の立ち上がると、位相信号Ａ１ がＬレベルからＨレベルに変化し、フォトカプラＰＣ１ から出力される信号Ｃ１ がＨレベルからＬレベルに変化する。これに伴って、Ｆ／Ｆ１ から出力される信号Ｄ１ がＨレベルからＬレベルに変化し、Ｆ／Ｆ９ のプリセットも解除される。
【００３６】
すると、Ｆ／Ｆ９ から出力される信号Ｄ９ がＨレベルからＬレベルに変化する。信号Ｄ１ 及び信号Ｄ９ がＬレベルであることから、ＮＯＲゲート７１から出力される信号Ｅ１ がＨレベルとなり、ＯＲゲート８０から出力される出力信号ＯＵＴがＨレベルとなる。
【００３７】
信号Ｅ１ がＬレベルからＨレベルに変化するため、ＡＮＤゲート１から出力される信号Ｅ１がＬレベルとなり、Ｆ／Ｆ５ がプリセットされる。Ｆ／Ｆ５ から出力される信号Ｄ５ がＨレベルからＬレベルに変化するため、Ｆ／Ｆ１３もプリセットされる。
【００３８】
パルスＰ１ が立ち下がると（図５中併せて示す▲２▼の状態）、位相信号Ｂ１ がＬレベルからＨレベルに変化し、フォトカプラＰＣ９ から出力される信号Ｃ９ がＨレベルからＬレベルに変化する。このことから、Ｆ／Ｆ９ から出力されるＤ９ がＬレベルに変化し、信号Ｅ１ がＨレベルからＬレベルに変化する。これに伴って、ＯＲゲート８０から出力される出力信号ＯＵＴがＬレベルとなる。Ｆ／Ｆ５３のプリセットも解除される。
【００３９】
その後、パルスＰ５ が立ち上がると（図５中併せて示す▲３▼の状態）、フォトカプラＰＣ５ から出力される信号Ｃ１ がＨレベルからＬレベルに変化する。これに伴って、Ｆ／Ｆ５ から出力される信号Ｄ５ がＨレベルからＬレベルに変化し、Ｆ／Ｆ１３のプリセットも解除される。
【００４０】
すると、Ｆ／Ｆ１３から出力される信号Ｄ１３がＨレベルからＬレベルに変化する。信号Ｄ５ 及び信号Ｄ１３がＬレベルであることから、ＮＯＲゲート７５から出力される信号Ｅ５ がＨレベルとなり、ＯＲゲート８０から出力される出力信号ＯＵＴがＨレベルとなる。
【００４１】
信号Ｅ４ がＬレベルからＨレベルに変化するため、ＡＮＤゲート５から出力される信号がＬレベルとなり、Ｆ／Ｆ１ がプリセットされる。Ｆ／Ｆ１ から出力される信号Ｄ１ がＨレベルからＬレベルに変化するため、Ｆ／Ｆ９ もプリセットされる。
【００４２】
パルスＰ５ が立ち下がると（図５中併せて示す▲４▼の状態）、フォトカプラＰＣ１３から出力される信号Ｃ１３がＨレベルからＬレベルに変化する。このことから、Ｆ／Ｆ１３から出力される信号Ｄ１３がＬレベルに変化し、信号Ｅ５ がＨレベルからＬレベルに変化する。これに伴って、ＯＲゲート８０から出力される出力信号ＯＵＴがＬレベルとなる。Ｆ／Ｆ１ のプリセットも解除される。
【００４３】
その後、パルスＰ９ が立ち上がると（図５中併せて示す▲５▼の状態）、フォトカプラＰＣ１ から出力される信号Ｃ１ がＨレベルからＬレベルに変化する。これに伴って、Ｆ／Ｆ１ から出力される信号Ｄ１ がＨレベルからＬレベルに変化し、Ｆ／Ｆ９ のプリセットも解除される。
【００４４】
すると、Ｆ／Ｆ９ から出力される信号Ｄ９ がＨレベルからＬレベルに変化する。信号Ｄ１ 及び信号Ｄ９ がＬレベルであることから、ＮＯＲゲート７１から出力される信号Ｅ１ がＨレベルとなり、ＯＲゲート８０から出力される出力信号ＯＵＴがＨレベルとなる。
【００４５】
信号Ｅ１ がＬレベルからＨレベルに変化するため、ＡＮＤゲート１から出力される信号Ｅ１がＬレベルとなり、Ｆ／Ｆ５ がプリセットされる。Ｆ／Ｆ５ から出力される信号Ｄ５ がＨレベルからＬレベルに変化するため、Ｆ／Ｆ１３もプリセットされる。
【００４６】
ここで▲５▼の直後と▲１▼の直後とを比較すると、Ｆ／Ｆ１，Ｆ／Ｆ５，Ｆ／Ｆ９，Ｆ／Ｆ１２から各々出力される信号Ｄ１，Ｄ５，Ｄ９，Ｄ１２の信号レベルと、プリセットのオンオフ状態が同様になる。よって、これ以後は、▲２▼→▲３▼→▲４▼→▲５▼→▲２▼の繰り返しのタイムチャートとなる。
【００４７】
図４に示すような回路をステッピングモータ用のドライバ装置に適用した場合、安価なフォトカプラを使用したとしても、マイクロステップ駆動が可能となり、装置の高性能化と低コスト化との双方を図る上で大きな意義がある。
【００４８】
なお、本実施形態においてはデバイスとしてフォトカプラを例に掲げたが、ラインレシーバのバッファ等のデバイスについても同様に適用可能である。
【００４９】
【発明の効果】
以上、本発明の請求項１に係るデバイスの高速応答回路による場合、入力信号をｎ個のデバイスＤ１，Ｄ２ ・・・Ｄｎ に順次分配し、デバイスＤ１，Ｄ２ ・・・Ｄｎ から各々出力された信号に基づいて入力信号に対応した出力信号を再現する構成となっているので、高速のデバイスを用いることなく、入力信号の周波数を高くすることができ、これに伴って、デバイスが用いられるハードウエアの高速化と低コスト化との双方を図ることができる。
【００５０】
本発明の請求項２に係るデバイスの高速応答回路による場合、たとえデバイスの出力の立ち上がり時間と立ち下がりの時間との差が大きいときであっても、入力信号に正確に対応した出力信号が出力される構成となっているので、複数のデバイスの入出力応答時間にバラツキがあっても何ら問題が生じず、安価なデバイスを使用することができ、一層の低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するための図であって、デバイスの高速応答回路の回路図である。
【図２】同回路の主要信号のタイミングチャートである。
【図３】デバイスの出力の立ち上がり時間と立ち下がりの時間との差が大きい状態での同回路の主要信号のタイミングチャートである。
【図４】変形例回路の回路図である。
【図５】同回路の主要信号のタイミングチャートである。
【符号の説明】
ＩＮ 入力信号
ＯＵＴ 出力信号
１０ ４ビットシフトレジスタ
２０ ４ビットシフトレジスタ
３０ 再生回路
ＰＣ１〜ＰＣ８ フォトカプラ
【０００１】
本発明はデバイスの入出力応答を速くさせるデバイスの高速応答回路。
【０００２】
【従来の技術】
ステッピングモータ用ドライブ装置においては、信号処理系と駆動回路系とをアイソレーションする必要があることから、駆動回路を制御するためのパルス信号のライン上にフォトカプラが設けられている。ところで、最近のステッピングモータの角度精度を高めるために、マイクロステップ駆動方式が採用されることが多くなっている。マイクロステップ駆動方式の場合、駆動回路の制御指令であるパルス信号の周波数がフルステップ駆動等の従来方式に比べて一桁程度高くなり、これに伴って、高速のフォトカプラを使用することが必要不可欠となる。
【０００３】
【発明が解決しようとする課題】
しかしながら、このような高速のフォトカプラは非常に高価であり、ステッピングモータ用ドライブ装置の低コスト化を図る上で大きな問題となっている。ただ、ラインレシーバのバッファ等のデバイスであっても、高速のものは高価であるのが一般的であることから、これはステッピングモータ用ドライブ装置だけの特有の問題ではない。
【０００４】
本発明は上記した背景の下で創作されたものであり、その目的とするところは、高速のデバイスを用いることなく、入力信号の周波数を高くすることができるデバイスの高速応答回路を提供することにある。
【０００５】
【課題を解決するための手段】
本発明のデバイスの高速応答回路は、デバイスの入出力応答を速くさせる回路であって、前記デバイスと同一のものが用いられたｎ（ｎ≧２）個のデバイスＤ １ ， Ｄ ２ ・・・Ｄ ｎ と、パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が入力信号として順次入力されており、パルスＰ１，Ｐ２ ・・Ｐｎ／２ の立ち上がり又は立ち下がりエッジで各々セットする一方、パルスＰ（ｎ／２）＋１，Ｐ（ｎ／２）＋２ ・・Ｐｎ の立ち上がり又は立ち下がりエッジで各々リセットし、これにより位相信号Ａ１，Ａ２ ・・・Ａｎ／２ を各々生成し、デバイスＤ１，Ｄ２ ・・・Ｄｎ／２ の入力側に各々出力する第１レジスタ回路と、パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が上記と同様に順次入力されており、パルスＰ１，Ｐ２ ・・Ｐｎ／２ の立ち下がり又は立ち上がりエッジで各々セットするとともにＰ（ｎ／２）＋１，Ｐ（ｎ／２）＋２ ・・Ｐｎ の立ち下がり又は立ち上がりエッジで各々リセットし、これにより位相信号Ｂ１，Ｂ２ ・・・Ｂｎ／２ を各々生成し、デバイスＤ（ｎ／２）＋１，Ｄ（ｎ／２）＋２ ・・・Ｄｎ に各々出力する第２レジスタ回路と、デバイスＤ１，Ｄ２ ・・・Ｄｎ／２ から各々出力された信号とデバイスＤ（ｎ／２）＋１，Ｄ（ｎ／２）＋２ ・・・Ｄｎ から各々出力された信号との排他的論理和を各々行うことによりパルスＰ１，Ｐ２ ・・・Ｐｎ を各々復元し、これらを合成して出力信号として出力する再生回路とを具えた構成にしている。
【０００６】
このような構成による場合、パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が第１レジスタ回路及び第２レジスタ回路に順次入力されると、第１レジスタ回路から位相信号Ａ１，Ａ２ ・・・Ａｎ／２ が出力され、デバイスＤ１，Ｄ２ ・・・Ｄｎ／２ に各々入力される一方、第２レジスタ回路から位相信号Ｂ１，Ｂ２ ・・・Ｂｎ／２ が出力され、デバイスＤ（ｎ／２）＋１，Ｄ（ｎ／２）＋２ ・・・Ｄｎ に各々入力される。デバイスＤ１，Ｄ２ ・・・Ｄｎ から出力された信号は再生回路に入力される。再生回路によりパルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が各々復元され、これが合成されて出力信号が復元される。
【０００７】
デバイスの特性上、デバイスの出力の立ち上がり時間と立ち下がりの時間との差が大きいときには、同一の２ｎ（ｎ≧２）個のデバイスＤ１，Ｄ２ ・・Ｄｎ ・・Ｄ２ｎを用いて次のような回路構成にすることが望ましい。
【０００８】
即ち、前記デバイスと同一のものが用いられた２ｎ（ｎ≧２）個のデバイスＤ １ ， Ｄ ２ ・・・Ｄ ２ｎ と、パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が入力信号として順次入力されており、パルスＰ１，Ｐ２ ・・Ｐｎ／２ の立ち上がり又は立ち下がりエッジで各々セットするとともにパルスＰ（ｎ／２）＋１，Ｐ（ｎ／２）＋２ ・・Ｐｎ の立ち上がり又は立ち下がりエッジで各々リセットし、これにより位相信号Ａ１，Ａ２ ・・・Ａｎ／２ を各々生成し、位相信号Ａ１，Ａ２ ・・・Ａｎ／２ をデバイスＤ１，Ｄ２ ・・・Ｄｎ／２ に各々出力する一方、当該各信号を反転させた位相信号＜Ａ１ ＞， ＜Ａ ２ ＞， ・・・＜Ａｎ／２ ＞をデバイスＤ（ｎ／２）＋１，Ｄ（ｎ／２）＋２ ・・・Ｄｎ に各々出力する第１レジスタ回路と、 パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が上記と同様に順次入力されており、パルスＰ１，Ｐ２ ・・Ｐｎ／２ の立ち下がり又は立ち上がりエッジで各々セットするとともにパルスＰ（ｎ／２）＋１，Ｐ（ｎ／２）＋２ ・・Ｐｎ の立ち下がり又は立ち上がりエッジで各々リセットし、これにより位相信号Ｂ１，Ｂ２ ・・・Ｂｎ／２ を各々生成し、位相信号Ｂ１，Ｂ２ ・・・Ｂｎ／２ をデバイスＤｎ＋１，Ｄｎ＋２ ・・・Ｄ３ｎ／２に各々出力する一方、当該各信号を反転させた位相信号＜Ｂ１ ＞， ＜Ｂ２ ＞， ・・・＜Ｂｎ／２ ＞をデバイスＤ（３ｎ／２）＋１， Ｄ（３ｎ／２）＋２・・・Ｄ２ｎに各々出力する第２レジスタ回路と、デバイスＤ１，Ｄ２ ・・・Ｄｎ から出力された信号の立ち上がり又は立ち下がりエッジで各々セットする第１のフリップフロップ回路と、デバイスＤｎ＋１，Ｄｎ＋２ ・・・Ｄ２ｎ から出力された信号の立ち上がり又は立ち下がりエッジで各々セットする第２のフリップフロップ回路と、第１のフリップフロップ回路の各正出力信号と第２のフリップフロップ回路の各負出力信号との論理和を各々行う第１のＯＲ回路と、第１のＯＲ回路の各出力信号同士の論理和を行い、当該信号を出力信号としてて出力する第２のＯＲ回路とを具備しており、且つ第１のＯＲ回路の各出力信号に基づいて第１のフリップフロップ回路を各々プリセットさせる一方、第１のフリップフロップ回路の各正出力信号に基づいて第２のフリップフロップ回路を各々プリセットさせる構成にすると良い。
【０００９】
このような構成による場合、上記した構成のものとは異なり、デバイスＤ１，Ｄ２ ・・・Ｄ２ｎから出力された信号の立ち上がり又は立ち下がりエッジを利用してパルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ を復元しておらず、デバイスＤ１，Ｄ２ ・・・Ｄ２ｎの後段に設けられた第１、第２フリップフロップの出力信号の立ち上がり又は立ち下がりエッジを利用してパルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が復元され、出力信号が再生される。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１はデバイスの高速応答回路の回路図、図２は同回路の主要信号のタイミングチャート、図３はデバイスの出力の立ち上がり時間と立ち下がりの時間との差が大きい状態での同回路の主要信号のタイミングチャート、図４は変形例回路の回路図、図５は同回路の主要信号のタイミングチャートである。
【００１１】
ここで例を掲げて説明するデバイスの高速応答回路は、マイクロステップ駆動方式のステッピングモータ用ドライバ装置に備えられているもので、信号処理系と駆動回路系とのアイソレーションを行うフォトカプラの入出力応答を同一の８（ｎ＝８）個のフォトカプラＰＣ１，ＰＣ２ ・・ＰＣ７，ＰＣ８ （図１中では便宜上ＰＣ１，ＰＣ２ ＰＣ５，ＰＣ６ のみが示されている）を用いて速くする機能を有している。原理的にはフォトカプラＰＣ単体で応答可能な周波数の８倍の信号伝達が可能となっている。
【００１２】
図１中１０は、入力信号ＩＮがシフトクロックとして入力された４ビットシフトレジスタ（第１レジスタ回路に相当する）である。４ビットシフトレジスタ１０の各正出力端子から位相信号Ａ１，Ａ２，Ａ３，Ａ４ が各々出力され、フォトカプラＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４ の入力側に導かれている。
【００１３】
２０は、入力信号ＩＮをＩＮＶゲート２１により反転した信号Ｂ０がシフトクロックとして入力された４ビットシフトレジスタ（第２レジスタ回路に相当する）である。４ビットシフトレジスタ２０の各正出力端子から位相信号Ｂ１，Ｂ２，Ｂ３，Ｂ４ が各々出力され、フォトカプラＰＣ５，ＰＣ６，ＰＣ７，ＰＣ８ の入力側に各々導かれている。
【００１４】
３０は、２入力１出力のＥＸＯＲゲート３１１〜３１４（図１中では便宜上ＥＸＯＲゲート３１１，３１２のみが示されている）と、４入力１出力のＯＲゲート３２から構成された再生回路である。ＥＸＯＲゲート３１１〜３１４の各２入力端子には、フォトカプラＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４ から各々出力された信号と、フォトカプラＰＣ５，ＰＣ６，ＰＣ７，ＰＣ８ から各々出力された信号とが各々導かれている。ＯＲゲート３２の４入力端子には、ＥＸＯＲゲート３１１〜３１４の各出力信号が各々導かれている。ＯＲゲート３２の出力端子から出力信号ＯＵＴが出力される。
【００１５】
なお、４０はリセット回路であり、４ビットシフトレジスタ１０、２０を信号処理系の電源の投入時にリセットするために設けられている。
【００１６】
以上のように構成された回路の動作について図２を参照して説明する。パルスＰ１，Ｐ２ ・・Ｐ８ （図２中では便宜上パルスＰ１，Ｐ２，Ｐ５，Ｐ６ のみが示されている）が入力信号ＩＮとして４ビットシフトレジスタ１０に順次入力される。４ビットシフトレジスタ２０についても同様であり、パルスＰ１，Ｐ２ ・・Ｐ８ を反転した各パルスが信号Ｂ０として順次入力される。
【００１７】
４ビットシフトレジスタ１０は入力信号ＩＮの立ち上がりエッジで動作する一方、４ビットシフトレジスタ２０は入力信号ＩＮの立ち下がりエッジで動作することから、位相信号Ａ１，Ａ２ はパルスＰ１，Ｐ２ の立ち上がりエッジで各々Ｈレベルとなり、パルスＰ５，Ｐ６ の立ち上がりエッジで各々Ｌレベルに戻る。一方、位相信号Ｂ１，Ｂ２，はパルスＰ１，Ｐ２ の立ち下がりエッジで各々Ｈレベルとなり、パルスＰ５，Ｐ６ の立ち下がりエッジで各々Ｌレベルに戻る。
【００１８】
このような位相信号Ａ１，Ａ２，Ｂ１，Ｂ２ がフォトカプラＰＣ１，ＰＣ２，ＰＣ５，ＰＣ６ が入力されると、信号が反転され、フォトカプラＰＣ１，ＰＣ２，ＰＣ５，ＰＣ６ から信号Ｐ１，Ｐ３，Ｐ２，Ｐ４ が出力される。信号Ｐ１ と信号Ｐ２ とはＥＸＯＲゲート３１１により排他的論理和が行われ、ＥＸＯＲゲート３１１からパルスＰ１，パルスＰ５ の同一波形のパルスが再現される。一方、信号Ｐ３ と信号Ｐ４ とはＥＸＯＲゲート３１２により排他的論理和が行われ、ＥＸＯＲゲート３１２からパルスＰ２，パルスＰ６ の同一波形のパルスが再現される。ＥＸＯＲゲート３１１及び３１２によりパルスＰ１，Ｐ２，Ｐ５，Ｐ６ が復元され、これらのパルスがＯＲゲート３２により合成される。
【００１９】
上記でしたことは位相信号Ａ３，Ａ４，Ｂ３，Ｂ４ についても全く同様であり、ＥＸＯＲゲート３１３及び３１４によりパルスＰ３，Ｐ４，Ｐ７，Ｐ８ が復元され、これらのパルスがＯＲゲート３２により合成される。よって、ＯＲゲート３２から出力される出力信号ＯＵＴは入力信号ＩＮと同一波形となり、両信号は１対１に対応した関係となる。
【００２０】
図１に示すような回路を用いると、ハーフステップ等の従来の駆動方式で使用していたフォトカプラＰＣを使用したにもかかわらず、入力信号ＩＮの周波数を数ＫＨｚから２０ＫＨｚ程度にまで向上させることが可能になった。フォトカプラＰＣの数を更に増やすと、信号伝達の周波数を向上させる可能になる。
【００２１】
なお、同回路では、４ビットシフトレジスタ回路１０、２０を用いたが、同一の機能を有するレジスタ回路等に置き換えるようにしても良い。この点は再生回路についても同様である。
【００２２】
図２に示すようにフォトカプラＰＣの特性上、出力の立ち上がり時間と立ち下がり時間との差が等しい場合には、図１に示す回路をそのまま使用することができる。しかし、実際のフォトカプラＰＣの特性は、図３に示すように出力の立ち上がり時間と立ち下がり時間との差が大きく、加えて、フォトカプラＰＣ毎に応答のバラツキがあるときには、出力信号ＯＵＴと入力信号ＩＮとは同一波形とならず、両信号は１対１に対応した関係にならないという問題がある。
【００２３】
このような問題の発生するおそれがあるときには、図１の回路の代わりに図４に示す回路を用いると良い。この回路は、フォトカプラＰＣの出力の立ち下がりのみに着目したもので、同一の１６（２ｎ：ｎ＝８）個のフォトカプラＰＣ１，ＰＣ２ ・・ＰＣ１５， ＰＣ１６（図１中では便宜上ＰＣ１，ＰＣ４ ＰＣ５，ＰＣ８，ＰＣ９，ＰＣ１２， ＰＣ１３， ＰＣ１６のみが示されている）を用い、図１に示す回路と同様、原理的にはフォトカプラＰＣ単体で応答可能な周波数の８倍の信号伝達を可能となっている。
【００２４】
図１中５０は、入力信号ＩＮがシフトクロックとして入力された４ビットシフトレジスタ（第１レジスタ回路に相当する）である。４ビットシフトレジスタ１０の各正出力端子から位相信号Ａ１，Ａ２，Ａ３，Ａ４ が各々出力され、フォトカプラＰＣ１，ＰＣ２，ＰＣ３，ＰＣ４ の入力側に各々導かれている一方、各負出力端子から位相信号＜Ａ１ ＞（図４とは表現が異なるが、＜Ａ１ ＞は便宜上信号Ａ１ を反転させた信号を表すものとする。他の信号についても同様である。）， ＜Ａ２ ＞， ＜Ａ３ ＞， ＜Ａ４ ＞が各々出力され、フォトカプラＰＣ５，ＰＣ６，ＰＣ７，ＰＣ８ の入力側に各々導かれている。
【００２５】
２０は、入力信号ＩＮがシフトクロックとして負入力された４ビットシフトレジスタ（第２レジスタ回路に相当する）である。４ビットシフトレジスタ２０の各正出力端子から位相信号Ｂ１，Ｂ２，Ｂ３，Ｂ４ が各々出力され、フォトカプラＰＣ９，ＰＣ１０， ＰＣ１１， ＰＣ１２の入力側に各々導かれている一方、各負出力端子から位相信号＜Ｂ１ ＞， ＜Ｂ２ ＞， ＜Ｂ３ ＞， ＜Ｂ４ ＞が各々出力され、フォトカプラＰＣ１３， ＰＣ１４， ＰＣ１５， ＰＣ１６の入力側に各々導かれている。
【００２６】
フォトカプラＰＣ１ ・・・ＰＣ８ から各々出力された信号Ｃ１ ・・・Ｃ８ はＦ／Ｆ１ ・・・Ｆ／Ｆ８ のクロック入力端子に各々導かれている。Ｆ／Ｆ１ ・・・Ｆ／Ｆ８ はいずれもＤタイプのプリセット入力付きフリップフロップである（第１のフリップフロップ回路に相当し、図４中では便宜上Ｆ／Ｆ１，Ｆ／Ｆ４，Ｆ／Ｆ５，Ｆ／Ｆ８ のみが示されている。）。Ｄ入力端子は各々接地されている。
【００２７】
フォトカプラＰＣ９ ・・・ＰＣ１６から各々出力された信号Ｃ９ ・・・Ｃ１６はＦ／Ｆ９ ・・・Ｆ／Ｆ１６のクロック入力端子に各々導かれている。Ｆ／Ｆ９ ・・・Ｆ／Ｆ１６も上記と同様にＤタイプのプリセット入力付きフリップフロップであり（第２のフリップフロップ回路に相当し、図４中では便宜上Ｆ／Ｆ９，Ｆ／Ｆ１２， Ｆ／Ｆ１３， Ｆ／Ｆ１６のみが示されている。）。Ｄ入力端子は各々接地されている。
【００２８】
Ｆ／Ｆ１ ・・・Ｆ／Ｆ８ の正出力端子から各々出力された信号Ｄ１ ・・・Ｄ８ は、２入力１出力のＮＯＲゲート７１・・・７８（第１のＯＲ回路に相当し、図４中では便宜上ＮＯＲゲート７１、７４、７５、７８のみが示されている。）の一方入力端子に各々導かれている一方、Ｆ／Ｆ９ ・・・Ｆ／Ｆ１６の負出力端子から各々出力された信号Ｄ９ ・・・Ｄ１６は、ＮＯＲゲート７１・・・７８の他方入力端子に各々導かれている。
【００２９】
ＮＯＲゲート７１・・・７８から各々出力された信号Ｅ１ ・・・Ｅ８ は、８入力１出力のＯＲゲート８０（第２のＯＲ回路に相当する）に入力されている。ＯＲゲート８０の出力端子から出力信号ＯＵＴが出力される。
【００３０】
また、ＮＯＲゲート７１・・・７８から各々出力された信号Ｅ１ ・・・Ｅ８ は、ＩＮＶゲート９・・・１６を介して２入力１出力のＡＮＤゲート１・・・８の一方入力端子に各々導かれている。ＡＮＤゲート１・・・８の他方入力端子にはリセット回路４１のリセット信号が導かれている。
【００３１】
ＡＮＤゲート１・・・８から各々出力された信号Ｆ１ ・・・Ｆ８ は、Ｆ／Ｆ１ ・・・Ｆ／Ｆ８ のプリセット端子に各々導かれている。Ｆ／Ｆ１ ・・・Ｆ／Ｆ８ の正出力端子から各々出力された信号Ｄ１ ・・・Ｄ８ は、ＩＮＶゲート１・・・８を介してＦ／Ｆ９ ・・・Ｆ／Ｆ１６のプリセット端子に各々導かれている。
【００３２】
なお、４０はリセット回路であり、４ビットシフトレジスタ５０、６０を信号処理系の電源の投入時にリセットするために設けられている。リセット回路４１は、Ｆ／Ｆ１ ・・・Ｆ／Ｆ１６を駆動回路系の電源投入時にプリセットするために設けられている。
【００３３】
以上のように構成された回路の動作について図５を参照して説明する。パルスＰ１ ・・Ｐ８ ・・（図５中では便宜上パルスＰ１，Ｐ５，Ｐ９，Ｐ１３のみが示されている）が入力信号ＩＮとして４ビットシフトレジスタ５０に順次入力される。４ビットシフトレジスタ６０についても同様である。４ビットシフトレジスタ５０は入力信号ＩＮの立ち上がりエッジで動作する一方、４ビットシフトレジスタ６０は入力信号ＩＮの立ち下がりエッジで動作する。
【００３４】
電源が投入されると（図５中併せて示す▲１▼の状態）、４ビットシフトレジスタ５０、６０がリセットされ、Ｆ／Ｆ１ ・・・Ｆ／Ｆ１６がプリセットされる。
【００３５】
パルスＰ１ の立ち上がると、位相信号Ａ１ がＬレベルからＨレベルに変化し、フォトカプラＰＣ１ から出力される信号Ｃ１ がＨレベルからＬレベルに変化する。これに伴って、Ｆ／Ｆ１ から出力される信号Ｄ１ がＨレベルからＬレベルに変化し、Ｆ／Ｆ９ のプリセットも解除される。
【００３６】
すると、Ｆ／Ｆ９ から出力される信号Ｄ９ がＨレベルからＬレベルに変化する。信号Ｄ１ 及び信号Ｄ９ がＬレベルであることから、ＮＯＲゲート７１から出力される信号Ｅ１ がＨレベルとなり、ＯＲゲート８０から出力される出力信号ＯＵＴがＨレベルとなる。
【００３７】
信号Ｅ１ がＬレベルからＨレベルに変化するため、ＡＮＤゲート１から出力される信号Ｅ１がＬレベルとなり、Ｆ／Ｆ５ がプリセットされる。Ｆ／Ｆ５ から出力される信号Ｄ５ がＨレベルからＬレベルに変化するため、Ｆ／Ｆ１３もプリセットされる。
【００３８】
パルスＰ１ が立ち下がると（図５中併せて示す▲２▼の状態）、位相信号Ｂ１ がＬレベルからＨレベルに変化し、フォトカプラＰＣ９ から出力される信号Ｃ９ がＨレベルからＬレベルに変化する。このことから、Ｆ／Ｆ９ から出力されるＤ９ がＬレベルに変化し、信号Ｅ１ がＨレベルからＬレベルに変化する。これに伴って、ＯＲゲート８０から出力される出力信号ＯＵＴがＬレベルとなる。Ｆ／Ｆ５３のプリセットも解除される。
【００３９】
その後、パルスＰ５ が立ち上がると（図５中併せて示す▲３▼の状態）、フォトカプラＰＣ５ から出力される信号Ｃ１ がＨレベルからＬレベルに変化する。これに伴って、Ｆ／Ｆ５ から出力される信号Ｄ５ がＨレベルからＬレベルに変化し、Ｆ／Ｆ１３のプリセットも解除される。
【００４０】
すると、Ｆ／Ｆ１３から出力される信号Ｄ１３がＨレベルからＬレベルに変化する。信号Ｄ５ 及び信号Ｄ１３がＬレベルであることから、ＮＯＲゲート７５から出力される信号Ｅ５ がＨレベルとなり、ＯＲゲート８０から出力される出力信号ＯＵＴがＨレベルとなる。
【００４１】
信号Ｅ４ がＬレベルからＨレベルに変化するため、ＡＮＤゲート５から出力される信号がＬレベルとなり、Ｆ／Ｆ１ がプリセットされる。Ｆ／Ｆ１ から出力される信号Ｄ１ がＨレベルからＬレベルに変化するため、Ｆ／Ｆ９ もプリセットされる。
【００４２】
パルスＰ５ が立ち下がると（図５中併せて示す▲４▼の状態）、フォトカプラＰＣ１３から出力される信号Ｃ１３がＨレベルからＬレベルに変化する。このことから、Ｆ／Ｆ１３から出力される信号Ｄ１３がＬレベルに変化し、信号Ｅ５ がＨレベルからＬレベルに変化する。これに伴って、ＯＲゲート８０から出力される出力信号ＯＵＴがＬレベルとなる。Ｆ／Ｆ１ のプリセットも解除される。
【００４３】
その後、パルスＰ９ が立ち上がると（図５中併せて示す▲５▼の状態）、フォトカプラＰＣ１ から出力される信号Ｃ１ がＨレベルからＬレベルに変化する。これに伴って、Ｆ／Ｆ１ から出力される信号Ｄ１ がＨレベルからＬレベルに変化し、Ｆ／Ｆ９ のプリセットも解除される。
【００４４】
すると、Ｆ／Ｆ９ から出力される信号Ｄ９ がＨレベルからＬレベルに変化する。信号Ｄ１ 及び信号Ｄ９ がＬレベルであることから、ＮＯＲゲート７１から出力される信号Ｅ１ がＨレベルとなり、ＯＲゲート８０から出力される出力信号ＯＵＴがＨレベルとなる。
【００４５】
信号Ｅ１ がＬレベルからＨレベルに変化するため、ＡＮＤゲート１から出力される信号Ｅ１がＬレベルとなり、Ｆ／Ｆ５ がプリセットされる。Ｆ／Ｆ５ から出力される信号Ｄ５ がＨレベルからＬレベルに変化するため、Ｆ／Ｆ１３もプリセットされる。
【００４６】
ここで▲５▼の直後と▲１▼の直後とを比較すると、Ｆ／Ｆ１，Ｆ／Ｆ５，Ｆ／Ｆ９，Ｆ／Ｆ１２から各々出力される信号Ｄ１，Ｄ５，Ｄ９，Ｄ１２の信号レベルと、プリセットのオンオフ状態が同様になる。よって、これ以後は、▲２▼→▲３▼→▲４▼→▲５▼→▲２▼の繰り返しのタイムチャートとなる。
【００４７】
図４に示すような回路をステッピングモータ用のドライバ装置に適用した場合、安価なフォトカプラを使用したとしても、マイクロステップ駆動が可能となり、装置の高性能化と低コスト化との双方を図る上で大きな意義がある。
【００４８】
なお、本実施形態においてはデバイスとしてフォトカプラを例に掲げたが、ラインレシーバのバッファ等のデバイスについても同様に適用可能である。
【００４９】
【発明の効果】
以上、本発明の請求項１に係るデバイスの高速応答回路による場合、入力信号をｎ個のデバイスＤ１，Ｄ２ ・・・Ｄｎ に順次分配し、デバイスＤ１，Ｄ２ ・・・Ｄｎ から各々出力された信号に基づいて入力信号に対応した出力信号を再現する構成となっているので、高速のデバイスを用いることなく、入力信号の周波数を高くすることができ、これに伴って、デバイスが用いられるハードウエアの高速化と低コスト化との双方を図ることができる。
【００５０】
本発明の請求項２に係るデバイスの高速応答回路による場合、たとえデバイスの出力の立ち上がり時間と立ち下がりの時間との差が大きいときであっても、入力信号に正確に対応した出力信号が出力される構成となっているので、複数のデバイスの入出力応答時間にバラツキがあっても何ら問題が生じず、安価なデバイスを使用することができ、一層の低コスト化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するための図であって、デバイスの高速応答回路の回路図である。
【図２】同回路の主要信号のタイミングチャートである。
【図３】デバイスの出力の立ち上がり時間と立ち下がりの時間との差が大きい状態での同回路の主要信号のタイミングチャートである。
【図４】変形例回路の回路図である。
【図５】同回路の主要信号のタイミングチャートである。
【符号の説明】
ＩＮ 入力信号
ＯＵＴ 出力信号
１０ ４ビットシフトレジスタ
２０ ４ビットシフトレジスタ
３０ 再生回路
ＰＣ１〜ＰＣ８ フォトカプラ
Claims (2)
- デバイスの入出力応答を速くさせるデバイスの高速応答回路において、
前記デバイスと同一のものが用いられたｎ（ｎ≧２）個のデバイスＤ １ ， Ｄ ２ ・・・Ｄ ｎ と、
パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が入力信号として順次入力されており、パルスＰ１，Ｐ２ ・・Ｐｎ／２ の立ち上がり又は立ち下がりエッジで各々セットする一方、パルスＰ（ｎ／２）＋１，Ｐ（ｎ／２）＋２ ・・Ｐｎ の立ち上がり又は立ち下がりエッジで各々リセットし、これにより位相信号Ａ１，Ａ２ ・・・Ａｎ／２ を各々生成し、デバイスＤ１，Ｄ２ ・・・Ｄｎ／２ の入力側に各々出力する第１レジスタ回路と、
パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が上記と同様に順次入力されており、パルスＰ１，Ｐ２ ・・Ｐｎ／２ の立ち下がり又は立ち上がりエッジで各々セットするとともにＰ（ｎ／２）＋１，Ｐ（ｎ／２）＋２ ・・Ｐｎ の立ち下がり又は立ち上がりエッジで各々リセットし、これにより位相信号Ｂ１，Ｂ２ ・・・Ｂｎ／２ を各々生成し、デバイスＤ（ｎ／２）＋１，Ｄ（ｎ／２）＋２ ・・・Ｄｎ に各々出力する第２レジスタ回路と、
デバイスＤ１，Ｄ２ ・・・Ｄｎ／２ から各々出力された信号とデバイスＤ（ｎ／２）＋１，Ｄ（ｎ／２）＋２ ・・・Ｄｎ から各々出力された信号との排他的論理和を各々行うことによりパルスＰ１，Ｐ２ ・・・Ｐｎ を各々復元し、これらを合成して出力信号として出力する再生回路と、
を具備したことを特徴とするデバイスの高速応答回路。 - デバイスの入出力応答を速くさせるデバイスの高速応答回路において、
前記デバイスと同一のものが用いられた２ｎ（ｎ≧２）個のデバイスＤ １ ， Ｄ ２ ・・・Ｄ ２ｎ と、
パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が入力信号として順次入力されており、パルスＰ１，Ｐ２ ・・Ｐｎ／２ の立ち上がり又は立ち下がりエッジで各々セットするとともにパルスＰ（ｎ／２）＋１，Ｐ（ｎ／２）＋２ ・・Ｐｎ の立ち上がり又は立ち下がりエッジで各々リセットし、これにより位相信号Ａ１，Ａ２ ・・・Ａｎ／２ を各々生成し、位相信号Ａ１，Ａ２ ・・・Ａｎ／２ をデバイスＤ１，Ｄ２ ・・・Ｄｎ／２ に各々出力する一方、当該各信号を反転させた位相信号＜Ａ１ ＞， ＜Ａ ２ ＞， ・・・＜Ａｎ／２ ＞をデバイスＤ（ｎ／２）＋１，Ｄ（ｎ／２）＋２ ・・・Ｄｎ に各々出力する第１レジスタ回路と、
パルスＰ１，Ｐ２ ・・Ｐｎ／２ ・・Ｐｎ が上記と同様に順次入力されており、パルスＰ１，Ｐ２ ・・Ｐｎ／２ の立ち下がり又は立ち上がりエッジで各々セットするとともにパルスＰ（ｎ／２）＋１，Ｐ（ｎ／２）＋２ ・・Ｐｎ の立ち下がり又は立ち上がりエッジで各々リセットし、これにより位相信号Ｂ１，Ｂ２ ・・・Ｂｎ／２ を各々生成し、位相信号Ｂ１，Ｂ２ ・・・Ｂｎ／２ をデバイスＤｎ＋１，Ｄｎ＋２ ・・・Ｄ３ｎ／２に各々出力する一方、当該各信号を反転させた位相信号＜Ｂ１ ＞， ＜Ｂ２ ＞， ・・・＜Ｂｎ／２ ＞をデバイスＤ（３ｎ／２）＋１， Ｄ（３ｎ／２）＋２・・・Ｄ２ｎに各々出力する第２レジスタ回路と、
デバイスＤ１，Ｄ２ ・・・Ｄｎ から出力された信号の立ち上がり又は立ち下がりエッジで各々セットする第１のフリップフロップ回路と、
デバイスＤｎ＋１，Ｄｎ＋２ ・・・Ｄ２ｎ から出力された信号の立ち上がり又は立ち下がりエッジで各々セットする第２のフリップフロップ回路と、
第１のフリップフロップ回路の各正出力信号と第２のフリップフロップ回路の各負出力信号との論理和を各々行う第１のＯＲ回路と、
第１のＯＲ回路の各出力信号同士の論理和を行い、当該信号を出力信号としてて出力する第２のＯＲ回路と、
を具備しており、且つ第１のＯＲ回路の各出力信号に基づいて第１のフリップフロップ回路を各々プリセットさせる一方、第１のフリップフロップ回路の各正出力信号に基づいて第２のフリップフロップ回路を各々プリセットさせる構成となっていることを特徴とするデバイスの高速応答回路。
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