JP3539367B2

JP3539367B2 - Semiconductor device

Info

Publication number: JP3539367B2
Application number: JP2000242150A
Authority: JP
Inventors: 哲也林
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2000-08-10
Filing date: 2000-08-10
Publication date: 2004-07-07
Anticipated expiration: 2020-08-10
Also published as: JP2002057334A

Description

【０００１】
【発明の属する技術分野】
本発明は、固定電位絶縁電極（Ｕ字型絶縁電極）を有する電流制御型パワー素子に適用して好適な半導体装置に関する。
【０００２】
【従来の技術】
本発明の背景となる従来技術として、本出願人が出願した特開平６−２５２４０８号公開特許公報を引用する。
【０００３】
図５並びに図６は前記公報から引用した半導体装置の構造を示す図である。図５は基本構造を説明する斜視図、図６は図５の側面Ｃと同じ部分を示す断面図である。なお、図中の番号および部位の名称などは説明をわかりやすくするため、適宜変更して記載する。また、図６は図５に示した基本構造の２単位分を示している。
【０００４】
図中、番号５１はｎ^＋型の基板領域、５２はｎ型のドレイン領域、５３はｎ^＋型のソース領域、５４はＭＯＳ型電極、５５は絶縁膜である。ＭＯＳ型電極５４は高濃度のｐ^＋型ポリシリコンからなる。６１はドレイン電極で、基板領域５１とオーミックコンタクトしている。図６の６３はソース電極で、ソース領域５３と、さらにＭＯＳ型電極５４とオーミックコンタクトしている。すなわち、ＭＯＳ型電極５４はソース電位に固定されている。よって、このＭＯＳ型電極５４と絶縁膜５５を合わせて「固定電位絶縁電極」５６と呼ぶ。この固定電位絶縁電極５６の断面構造は、図５に示すごとく、例えば「Ｕ」の字のように側壁がほぼ垂直な溝６９の中に形成されていて、ストライプ状に形成されている。さらに固定電位絶縁電極５６の間に挟まれたドレイン領域５２をチャネル領域５７と呼ぶ。さらに、絶縁膜５５に接してソース領域５３とは離れたところに、ｐ型のゲート領域５８が存在する。図６中、６８はこのゲート領域５８とオーミックコンタクトする電極で「ゲート電極」と呼ぶ。６０は層間絶縁膜である。また、図６中の「破線」は図５との関係から分かるように紙面の奥行き方向にある固定電位絶縁電極５６の存在を示すものである。
【０００５】
【発明が解決しようとする課題】
図５、図６に示す従来の素子では、ソース領域５３とドレイン領域５２の遮断状態を実現するために、固定電位絶縁電極５６に挟まれたチャネル領域５７の厚み（図５の水平方向の厚み）を狭く形成している。つまり、固定電位絶縁電極５６の周辺のドレイン領域５２には、ＭＯＳ型電極５４から仕事関数差に起因する電界によって空乏層領域が形成されている。この固定電位絶縁電極５６に挟まれたチャネル領域５７の厚みを狭くすることによって、この空乏層領域により、主電流を形成する伝導電子に対するポテンシャル障壁を形成することができるからである。具体的には、固定電位絶縁電極５６に挟まれたチャネル領域５７の厚みは２μｍ以下で形成され、狭ければ狭いほどチャネルの遮断性能が向上する。
【０００６】
このことから、チャネルの遮断性能を向上するために、フォト装置で実現可能な最小パターンサイズでチャネル領域５７の厚みを形成すると、ストライプ状に形成されている固定電位絶縁電極５６間に挟まれた領域に、ゲート領域５８とゲート電極６８とのコンタクトを形成するのは製造上困難になる。したがって、従来の素子では、図６、図５に示すように、固定電位絶縁電極５６はゲート領域５８中で途切れた構造をしており、ゲート領域５８とゲート電極６８とのコンタクト部は、固定電位絶縁電極５６から離れたところに形成している。
【０００７】
さらに、従来の素子では、例えばソース電極６３は接地（０電位に）され、ドレイン電極６１は負荷を介してしかるべき正の電位を与えて使用するため、固定電位絶縁電極５６のソース領域５３側の端部にドレイン電界が集中し、耐圧が低下するのを回避する必要がある。そこで、従来の構造では、ゲート領域５８を不純物濃度を高く、深さを深く形成し、少なくともドレイン電界が固定電位絶縁電極５６の端部にかからないように、該固定電位絶縁電極５６の端部を覆っている。このため、ゲート領域５８は横方向（水平）にも広がり大きくなっており、その分、基本構造のサイズも大きくせざるを得なかった。
【０００８】
つまり、従来の素子構造では、ストライプ状に形成されている固定電位絶縁電極５６の端部にドレイン電界が集中するのを回避するために、ゲート領域５８を深く形成しなければならなかったため、ゲート領域５８の横方向のサイズも大きくなってしまい、基本構造のサイズの縮小に限界があった。
【０００９】
本発明は上記のような課題に着目し、ゲート領域を小さく形成し、基本構造のサイズの縮小による集積度を向上し得る半導体装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては、特許請求項の範囲に記載する構成をとる。
【００１１】
すなわち、請求項１に記載の発明においては、ドレイン領域である一導電型の半導体基体の一主面に接して設けた同一導電型のソース領域と、前記主面に接して前記ソース領域を挟み込むように配置した溝と、前記溝の内部に絶縁膜によって前記ドレイン領域と絶縁され、かつ、前記ソース領域と同電位に保たれる固定電位絶縁電極とを有する。前記固定電位絶縁電極は、前記絶縁膜を介して隣接する前記ドレイン領域に空乏領域を形成するような仕事関数の導電性材料からなる。また、前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域を有する。また、前記チャネル領域には前記固定電位絶縁電極の周囲に形成される前記空乏領域によって多数キャリアの移動を阻止するポテンシャル障壁が形成される。さらに、前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少数キャリアを導入して反転層を形成し、前記固定電位絶縁電極からの前記ドレイン領域への電界を遮蔽して前記チャネル領域に形成されたポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記主面ならびに前記絶縁膜ならびに前記ドレイン領域に接して、前記ソース領域には接しない、反対導電型のゲート領域を有する。このような半導体装置において、前記主面において前記ゲート領域を挟み込むように、前記溝が配置される。また、前記ゲート領域に接する部分における前記溝の幅の最小値が、前記チャネル領域に接する部分における前記溝の幅より小さい。さらに、前記溝の幅は前記ゲート領域に接する部分と前記チャネル領域に接する部分との間で滑らかに変化している構成とする。
【００１２】
また、請求項２に記載の発明においては、前記溝の幅が小さくなり始める箇所が、前記ゲート領域の前記ソース領域側の端部より内側にある構成とする。
【００１３】
このような構成による作用について説明する。
【００１４】
前記固定電位絶縁電極に挟まれた前記チャネル領域の厚みをできる限り狭く形成することにより、前記固定電位絶縁電極から前記ドレイン領域への仕事関数差に起因する電界によって生じる空乏層領域によって、前記ソース領域と前記ドレイン領域間に、主電流を形成する伝導電子に対する高いポテンシャル障壁が形成される。また、前記ゲート領域に接する部分において、前記溝の幅が狭く形成されており、隣り合った前記溝同士に挟まれた前記ゲート領域の厚みが大きいため、前記ゲート領域と外部につながるゲート電極とのコンタクトを、前記固定電位絶縁電極に挟まれた前記ゲート領域に形成している。つまり、前記固定電位絶縁電極は途切れずに、隣り合ったセルの前記固定電位絶縁電極とつながっており、前記溝の幅が滑らかに狭くなっているため、該固定電位絶縁電極の端部が生じない。よって、前記ゲート領域を必要最小限の深さで形成可能であり、前記ゲート領域の横方向の広がりも抑えられるため、基本構造のサイズを小さくすることができる。
【００１５】
また、前記請求項２の本発明では、前記溝の幅が小さくなり始める箇所が、前記ゲート領域の前記ソース領域側の端部より内側にあるので、前記ゲート領域の深さを浅く形成しても素子の遮断状態を良好に維持することができる。
【００１６】
【発明の効果】
以上説明したように、前記請求項１の発明によれば、基本構造のサイズを小さく形成できることから、基本構造の集積度を高められるため、オン抵抗、電流増幅率、スイッチング速度などの素子性能が向上する。また、前記請求項２の発明によれば、ゲート領域の深さを浅く形成しても素子の遮断状態を良好に維持することができる。
【００１７】
【発明の実施の形態】
以下、本発明を実施の形態によって詳細に説明する。
【００１８】
図１〜４は、本発明の実施の形態を示す図である。図１は素子の基本構造を説明する斜視図、図２は図１の前面と同じ部分を示す断面図。図３は図１の上面と同じ部分を示す上面図、図４は図１の側面と同じ部分を示す断面図である。つまり、図３の上面図中のＡ−Ａ切断線に沿って紙面に垂直に切った断面図が図２であり、同様にＢ−Ｂ切断線に沿って切った断面図が図４である。図３と図４は、ともに図１に示した基本構造の２単位分を示している。また、図１と図３においては、説明をわかりやすくするため、表面の電極である金属膜ならびに表面保護膜を除去した様子を描いている。また、本実施の形態では半導体をシリコンとして説明する。
【００１９】
初めに、素子構造について説明する。まず、図１〜図４中において、番号１はｎ^＋型の基板領域、２はｎ型のドレイン領域、３はｎ^＋型のソース領域、４はＭＯＳ型電極、５は絶縁膜である。ＭＯＳ型電極４は高濃度のｐ^＋型ポリシリコンからなる。１１はドレイン電極で、ｎ^＋型基板領域１とオーミックコンタクトしている。図２、図４の１３はソース電極で、ｎ^＋型ソース領域３と、さらにＭＯＳ型電極４とオーミックコンタクトしている。すなわち、ＭＯＳ型電極４はソース電位に固定されている。よって、このＭＯＳ型電極４と絶縁膜５を合わせて「固定電位絶縁電極」６と呼ぶ。この固定電位絶縁電極６の断面構造は、図２に示すようになっており、例えば「Ｕ」の字のように側壁がほぼ垂直な溝１９の中に形成され、ストライプ状に形成されている。また、図１、２、３中、ソース領域３は絶縁膜５に接しているように描いているが、ソース領域３が固定電位絶縁電極６に挟み込まれるように配置されていれば接していなくてもよい。また、図２において、固定電位絶縁電極６の間に挟まれたドレイン領域２をチャネル領域７と呼ぶ。さらに、図１、３、４に示すように、絶縁膜５に接してソース領域３とは離れたところに、ｐ型のゲート領域８が存在する。図４中、１８はこのゲート領域８とオーミックコンタクトする電極で、「ゲート電極」と呼ぶ。なお、１０は層間絶縁膜である。
【００２０】
ここまでは図５、６に示した従来構造と同様である。
【００２１】
さらに本発明では、図１、３、４に示すように、ゲート領域８の溝１９伸長方向の全領域にわたってゲート領域８を挟み込むように、固定電位絶縁電極６が配置されている。つまり、図４に示す基本構造２単位分が左右に鏡像関係で繰り返し形成されると、隣り合った基本構造同士の固定電位絶縁電極６がつながるため、本実施の形態においては、固定電位絶縁電極６の端部が生じない構造となっている。
【００２２】
また、その固定電位絶縁電極６のゲート領域８に接している部分の幅は、図１、３に示すように、チャネル領域７に接している部分の幅より滑らかに狭くなっている。
【００２３】
そして、隣り合った固定電位絶縁電極６同士に挟まれたゲート領域８には、図３、４に示すように、ゲート電極１８と接続するゲートコンタクトホール９が形成されている。
【００２４】
すなわち、本実施の形態の半導体装置は、ドレイン領域２である一導電型（ここではｎ型）の半導体（ここではシリコン）基体の一主面に接して設けた同一導電型（ｎ型）のソース領域３と、前記主面に接してソース領域３を挟み込むように配置した溝１９と、溝１９の内部に絶縁膜５によってドレイン領域２と絶縁され、かつ、ソース領域３と同電位に保たれる固定電位絶縁電極６とを有する。固定電位絶縁電極６は、絶縁膜５を介して隣接するドレイン領域２に空乏領域を形成するような仕事関数の導電性材料からなる。また、ソース領域３に接するドレイン領域２の一部であって、固定電位絶縁電極６によって挟み込まれたチャネル領域７を有する。また、チャネル領域７には固定電位絶縁電極６の周囲に形成される前記空乏領域によって多数キャリアの移動を阻止するポテンシャル障壁が形成される。さらに、固定電位絶縁電極６を取り囲む絶縁膜５の界面に少数キャリアを導入して反転層を形成し、固定電位絶縁電極６からのドレイン領域２への電界を遮蔽してチャネル領域７に形成されたポテンシャル障壁を減少もしくは消滅させてチャネルを開くべく、前記主面ならびに絶縁膜５ならびにドレイン領域２に接して、ソース領域３には接しない、反対導電型（ここではｐ型）のゲート領域８を有する。このような半導体装置において、前記主面においてゲート領域８を挟み込むように、溝１９が配置される。また、ゲート領域８に接する部分における溝１９の幅の最小値が、チャネル領域７に接する部分における溝１９の幅より小さい。さらに、溝１９の幅はゲート領域８に接する部分とチャネル領域７に接する部分との間で滑らかに変化している。
【００２５】
また、図１、３に示すように、溝１９の幅が小さくなり始める箇所が、ゲート領域８のソース領域３側の端部より内側にある。
【００２６】
次に、本実施の形態の素子の動作について説明する。
【００２７】
この素子では、例えばソース電極１３は接地（０電位に）され、ドレイン電極１１は負荷を介してしかるべき正の電位を印加して使用する。まず、ゲート電極１８が接地されているとき、素子は遮断状態にある。図２を参照して説明すると、固定電位絶縁電極６の周囲には、ＭＯＳ型電極４のビルトイン電位に伴う空乏層が形成されているが、チャネル領域７内で対向する２つの固定電位絶縁電極６間の距離（以下、これを「チャネル厚みＨ」と呼ぶことにする）が充分狭ければ、チャネル領域７にはこの空乏領域によって伝導電子に対する充分なポテンシャル障壁が形成される。例えば、絶縁膜５の厚さを１００ｎｍ以下、チャネル領域７の不純物濃度を１×１０^１４ｃｍ^−３以下、前記「チャネル厚みＨ」を２μｍ以下に設定すれば、ソース領域３の伝導電子がチャネル領域７を通ってドレイン領域２側へ移動することを阻む充分なポテンシャル障壁を形成することができ、チャネル厚みＨが狭ければ狭いほど、その遮断性能は向上する。
【００２８】
また、前述のように、図６、５に示した従来の構造においては、ゲート電極６８とゲート領域５８間のコンタクトを形成するために、ゲート領域５８内で固定電位絶縁電極５６に端部が生じてしまうため、固定電位絶縁電極５６の端部にドレイン電界が集中して耐圧が低下しないように、ゲート領域５８を不純物濃度を高く、深く形成する必要があった。それに対して、本実施の形態においては、図１、３、４に示すように、ゲート領域８を境にして隣り合った基本構造同士の固定電位絶縁電極６がつながっている構造をしており、ゲート領域８内に固定電位絶縁電極６の端部が生じない。また、図１、３に示すように、固定電位絶縁電極６のゲート領域８に接している部分の幅が、チャネル領域７に接している部分の幅から滑らかに狭くなっているため、新たな鋭角部も生じない。さらに、溝１９の幅が小さくなり始める箇所が、ゲート領域８のソース領域３側の端部より内側にある。このような構成により、ゲート領域８の深さを浅く形成しても遮断状態を維持することができる。
【００２９】
次に、導通状態であるが、ゲート電極１８の電位、すなわち、ｐ型ゲート領域８の電位を例えば＋０．５Ｖの正電位に印加すると、正孔は上記とは逆にｐ型ゲート領域８から、絶縁膜５の界面へと流れ込んで反転層を形成し、ポテンシャル障壁を作っているＭＯＳ型電極４からチャネル領域７への電気力線を遮蔽し、チャネル領域７中の伝導電子に対するポテンシャル障壁を低下させる。すなわち、ドレイン領域２とソース領域３は導通状態となる。なお、チャネル領域７の厚みが従来の素子と変わらないため、従来と同様の動作をする。
【００３０】
さらに、ゲート電極１８の電位を上げていくと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ接合が順バイアスされ、正孔は直接ドレイン領域２ならびにチャネル領域７へと注入される。すると、素子耐圧を保つために不純物濃度を薄く、高抵抗に作られていたこれらｎ型の領域は伝導度が高められ、電流は低い抵抗で流れるようになる。
【００３１】
次に、この素子をターンオフさせるために、ゲート電極１８を接地すると、ドレイン領域２内にあった過剰な正孔はｐ型ゲート領域８へと流れ込み、正孔濃度はゲート領域８近傍から順々に減少していく。また、チャネル領域７においては正孔の供給が停止し、正孔密度が低下してくると、高水準注入状態が解かれ、正孔は絶縁膜５界面に反転層を形成する。そして、本実施の形態においては、固定電位絶縁電極６の幅がゲート領域８に接する部分とチャネル領域７に接する部分の間で滑らかに変化しているため、正孔はチャネル領域７からゲート領域８まで滑らかにつながっている反転層中を伝わってｐ型ゲート領域８へと流れ込み、ゲート電極１８に排出される。そして、ついには、チャネル領域７内にあった正孔が枯渇すると、この素子は遮断される。
【００３２】
このように、本実施の形態の基本構造における動作に関しては、従来の素子と同様の動作を行う。しかし、従来の素子においては、図６に示すように、固定電位絶縁電極５６の端部にドレイン電界が集中するのを抑制する必要があったのに対し、本実施の形態においては、図４に示すように、固定電位絶縁電極６に端部が生じない構造となっているため、ゲート領域８を浅く形成することができる。このことから、ゲート領域８の横方向の広がりも抑えることができるため、従来の素子に比べて基本構造のサイズを小さく形成することができる。つまり、基本構造の密度を向上できるので、オン抵抗が低減すると共に、基本構造に流れる電流密度が減少するため、電流増幅率も向上する。また、ターンオフ時には、ドレイン領域２に注入されていた正孔を引き抜く経路が増加するため、スイッチング速度も向上する。
【００３３】
また、本実施の形態における別の効果として、固定電位絶縁電極６が隣り合った基本構造同士が連結しており、端部が生じないことから、固定電位絶縁電極６の製造時に生じる結晶欠陥の発生確率を低減することができる。つまり、製造時には、溝を掘ってから絶縁膜５を形成し、ＭＯＳ型電極４を埋め込む工程をとるが、溝に端部が生じていると熱応力を受け易いため、結晶欠陥も発生し易いからである。このことから、溝の端部が生じない本実施の形態では、結晶欠陥の発生を抑えることができ、ゲート領域８とソース領域３間、並びにドレイン領域２とソース領域３間に生じるリーク電流を低減することができる。
【００３４】
また、ターンオフ時において、従来の構造では、ゲートコンタクト領域と固定電位絶縁電極６界面の蓄積層との間に、深いゲート領域５８で形成される抵抗領域が存在する。しかし、本実施の形態では、ゲートコンタクトが固定電位絶縁電極６界面の蓄積層近傍に形成されるため、チャネル領域７からゲート電極１８までの抵抗が小さくなる。このことから、ターンオフ時の少数キャリアの引き抜き速度が高まり、ターンオフ速度が向上する。
【００３５】
また、本実施の形態においては、固定電位絶縁電極６に端部が生じないため、ゲート領域８の不純物濃度に関しても低くして形成することができる。このことにより、ターンオンする際に注入する正孔の数を抑えることができ、逆にターンオフの際に素子内部から引き抜かなければならない正孔の数も減らすことができる。つまり、チャネルを遮断するために引きぬく正孔の総数が減るため、ターンオフ速度が向上する。
【００３６】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置の斜視図である。
【図２】図１の半導体装置の前面断面図である。
【図３】図１の半導体装置の２単位分の上面図である。
【図４】図１の半導体装置の２単位分の側面断面図である。
【図５】従来の半導体装置の斜視図である。
【図６】図５の半導体装置の２単位分の側面断面図である。
【符号の説明】
１…基板領域、２…ドレイン領域、３…ソース領域、４…ＭＯＳ型電極、５…絶縁膜、６…固定電位絶縁電極、７…チャネル領域、８…ゲート領域、９…ゲートコンタクトホール、１０…層間絶縁膜、１１…ドレイン電極、１３…ソース電極、１８…ゲート電極、１９…溝、Ｈ…チャネル厚み、
５１…基板領域、５２…ドレイン領域、５３…ソース領域、５４…ＭＯＳ型電極、５５…絶縁膜、５６…固定電位絶縁電極、５７…チャネル領域、５８…ゲート領域、６０…層間絶縁膜、６１…ドレイン電極、６３…ソース電極、６８…ゲート電極、６９…溝、Ｃ…側面。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device suitable for being applied to a current control type power element having a fixed potential insulating electrode (U-shaped insulating electrode).
[0002]
[Prior art]
As a background art of the present invention, Japanese Patent Application Laid-Open No. 6-252408 filed by the present applicant is cited.
[0003]
FIG. 5 and FIG. 6 are views showing the structure of the semiconductor device cited from the above publication. FIG. 5 is a perspective view illustrating the basic structure, and FIG. 6 is a cross-sectional view showing the same portion as the side surface C in FIG. It should be noted that the numbers and the names of the parts in the drawings are appropriately changed and described for easy understanding of the description. FIG. 6 shows two units of the basic structure shown in FIG.
[0004]
In the figure, reference numeral 51 denotes an n ⁺ -type substrate region, 52 denotes an n-type drain region, 53 denotes an n ⁺ -type source region, 54 denotes a MOS electrode, and 55 denotes an insulating film. MOS type electrode 54 is made of high concentration p ⁺ type polysilicon. Reference numeral 61 denotes a drain electrode, which is in ohmic contact with the substrate region 51. 6 is a source electrode, which is in ohmic contact with the source region 53 and further with the MOS type electrode 54. That is, the MOS electrode 54 is fixed at the source potential. Therefore, the MOS electrode 54 and the insulating film 55 are collectively referred to as a “fixed potential insulating electrode” 56. As shown in FIG. 5, the cross-sectional structure of the fixed potential insulating electrode 56 has a side wall formed in a substantially vertical groove 69 like a letter "U" and is formed in a stripe shape. Further, the drain region 52 sandwiched between the fixed potential insulating electrodes 56 is called a channel region 57. Further, a p-type gate region 58 exists in contact with the insulating film 55 and away from the source region 53. In FIG. 6, reference numeral 68 denotes an electrode in ohmic contact with the gate region 58, which is called a "gate electrode". 60 is an interlayer insulating film. The "dashed line" in FIG. 6 indicates the presence of the fixed potential insulating electrode 56 in the depth direction of the paper as can be seen from the relationship with FIG.
[0005]
[Problems to be solved by the invention]
In the conventional device shown in FIGS. 5 and 6, the thickness of the channel region 57 sandwiched between the fixed potential insulating electrodes 56 (the thickness in the horizontal direction in FIG. ) Is formed narrow. That is, a depletion layer region is formed in the drain region 52 around the fixed potential insulating electrode 56 by the electric field resulting from the work function difference from the MOS type electrode 54. This is because, by reducing the thickness of the channel region 57 sandwiched between the fixed potential insulating electrodes 56, the depletion layer region can form a potential barrier against conduction electrons forming a main current. Specifically, the thickness of the channel region 57 sandwiched between the fixed potential insulating electrodes 56 is formed to be 2 μm or less, and the narrower the channel region 57, the better the channel blocking performance.
[0006]
From this, when the thickness of the channel region 57 is formed with the minimum pattern size achievable by the photo device in order to improve the channel blocking performance, the channel region 57 is sandwiched between the fixed potential insulating electrodes 56 formed in a stripe shape. It is difficult to form a contact between the gate region 58 and the gate electrode 68 in the region. Therefore, in the conventional device, as shown in FIGS. 6 and 5, the fixed potential insulating electrode 56 has a structure interrupted in the gate region 58, and the contact portion between the gate region 58 and the gate electrode 68 is fixed. It is formed away from the potential insulating electrode 56.
[0007]
Further, in the conventional device, for example, the source electrode 63 is grounded (to 0 potential) and the drain electrode 61 is used by applying an appropriate positive potential via a load. It is necessary to prevent the drain electric field from concentrating at the end of the gate electrode and lowering the breakdown voltage. Therefore, in the conventional structure, the gate region 58 is formed with a high impurity concentration and a large depth, and the end of the fixed potential insulating electrode 56 is formed so that at least the drain electric field does not reach the end of the fixed potential insulating electrode 56. Covering. For this reason, the gate region 58 expands in the horizontal direction (horizontally), and accordingly, the size of the basic structure has to be increased accordingly.
[0008]
That is, in the conventional element structure, the gate region 58 must be formed deep in order to avoid concentration of the drain electric field at the end of the fixed potential insulating electrode 56 formed in a stripe shape. The size of the region 58 in the horizontal direction is also increased, and there is a limit in reducing the size of the basic structure.
[0009]
An object of the present invention is to provide a semiconductor device capable of improving the degree of integration by reducing the size of a basic structure by forming a small gate region by focusing on the above problem.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, the present invention adopts a configuration described in the claims.
[0011]
In other words, in the first aspect of the present invention, the source region of the same conductivity type provided in contact with one main surface of the semiconductor substrate of one conductivity type, which is a drain region, is sandwiched between the source region in contact with the main surface. And a fixed potential insulating electrode that is insulated from the drain region by an insulating film and maintained at the same potential as the source region inside the groove. The fixed potential insulating electrode is formed of a conductive material having a work function such that a depletion region is formed in the drain region adjacent to the fixed region via the insulating film. In addition, the semiconductor device has a channel region that is a part of the drain region that is in contact with the source region and that is sandwiched between the fixed potential insulating electrodes. In the channel region, a potential barrier is formed to prevent majority carriers from moving due to the depletion region formed around the fixed potential insulating electrode. Further, a minority carrier is introduced into the interface of the insulating film surrounding the fixed potential insulating electrode to form an inversion layer, and an electric field from the fixed potential insulating electrode to the drain region is shielded and formed in the channel region. A gate region of the opposite conductivity type, which is in contact with the main surface, the insulating film, and the drain region, but not in contact with the source region, in order to reduce or eliminate the potential barrier that has occurred and open a channel. In such a semiconductor device, the groove is arranged so as to sandwich the gate region on the main surface. Further, a minimum value of the width of the groove in a portion in contact with the gate region is smaller than a width of the groove in a portion in contact with the channel region. Further, the width of the groove is smoothly changed between a portion in contact with the gate region and a portion in contact with the channel region.
[0012]
Further, in the invention described in claim 2, a configuration is such that a portion where the width of the groove starts to decrease is inside an end of the gate region on the source region side.
[0013]
The operation of such a configuration will be described.
[0014]
By forming the thickness of the channel region sandwiched between the fixed potential insulating electrodes as narrow as possible, the depletion layer region generated by an electric field caused by a work function difference from the fixed potential insulating electrode to the drain region causes the source to be reduced. A high potential barrier is formed between the region and the drain region for conduction electrons forming the main current. Further, in a portion in contact with the gate region, the width of the groove is formed to be narrow, and the thickness of the gate region sandwiched between the adjacent grooves is large, so that the gate electrode connected to the gate region and the outside is Is formed in the gate region sandwiched between the fixed potential insulating electrodes. That is, the fixed potential insulated electrode is connected without interruption to the fixed potential insulated electrode of the adjacent cell, and the width of the groove is smoothly reduced, so that the end of the fixed potential insulated electrode is generated. Absent. Therefore, the gate region can be formed with the minimum necessary depth, and the lateral spread of the gate region can be suppressed, so that the size of the basic structure can be reduced.
[0015]
According to the second aspect of the present invention, since the point where the width of the groove starts to decrease is located inside the end of the gate region on the source region side, the depth of the gate region is formed to be shallow. In this case, the cutoff state of the element can be favorably maintained.
[0016]
【The invention's effect】
As described above, according to the first aspect of the invention, since the size of the basic structure can be reduced, the degree of integration of the basic structure can be increased, and the element performance such as on-resistance, current amplification factor, and switching speed can be reduced. improves. Further, according to the second aspect of the present invention, even when the gate region is formed to be shallow, the shut-off state of the element can be favorably maintained.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in detail with reference to embodiments.
[0018]
1 to 4 are diagrams showing an embodiment of the present invention. FIG. 1 is a perspective view illustrating the basic structure of the element, and FIG. 2 is a cross-sectional view showing the same portion as the front surface of FIG. FIG. 3 is a top view showing the same portion as the top surface of FIG. 1, and FIG. 4 is a sectional view showing the same portion as the side surface of FIG. That is, FIG. 2 is a cross-sectional view taken along the AA cutting line in the top view of FIG. 3 and is a cross-sectional view taken along the BB cutting line in the same manner, and FIG. . 3 and 4 both show two units of the basic structure shown in FIG. FIGS. 1 and 3 show a state in which the metal film and the surface protective film, which are electrodes on the surface, are removed for easy understanding. In this embodiment, a semiconductor is described as silicon.
[0019]
First, the element structure will be described. First, in FIGS. 1 to 4, reference numeral 1 denotes an n ⁺ -type substrate region, 2 denotes an n-type drain region, 3 denotes an n ⁺ -type source region, 4 denotes a MOS electrode, and 5 denotes an insulating film. MOS-type electrode 4 is made of high-concentration p ⁺ -type polysilicon. Reference numeral 11 denotes a drain electrode, which is in ohmic contact with the n ⁺ type substrate region 1. 2 and 4, reference numeral 13 denotes a source electrode, which has ohmic contact with the n ⁺ type source region 3 and further with the MOS type electrode 4. That is, the MOS electrode 4 is fixed at the source potential. Therefore, the MOS type electrode 4 and the insulating film 5 are collectively referred to as a “fixed potential insulating electrode” 6. The cross-sectional structure of the fixed potential insulating electrode 6 is as shown in FIG. 2, for example, the side wall is formed in a substantially vertical groove 19 like a letter “U” and formed in a stripe shape. . 1, 2 and 3, the source region 3 is drawn so as to be in contact with the insulating film 5. However, if the source region 3 is arranged so as to be sandwiched between the fixed potential insulating electrodes 6, the source region 3 is not in contact. You may. In FIG. 2, the drain region 2 sandwiched between the fixed potential insulating electrodes 6 is called a channel region 7. Further, as shown in FIGS. 1, 3, and 4, a p-type gate region 8 exists in contact with the insulating film 5 and away from the source region 3. In FIG. 4, reference numeral 18 denotes an electrode which makes ohmic contact with the gate region 8, and is called a "gate electrode". Reference numeral 10 denotes an interlayer insulating film.
[0020]
Up to this point, it is the same as the conventional structure shown in FIGS.
[0021]
Further, in the present invention, as shown in FIGS. 1, 3, and 4, the fixed potential insulating electrode 6 is disposed so as to sandwich the gate region 8 over the entire region of the gate region 8 in the direction in which the groove 19 extends. In other words, if two units of the basic structure shown in FIG. 4 are repeatedly formed in a mirror image relationship to the left and right, the fixed potential insulating electrodes 6 of the adjacent basic structures are connected to each other. 6 does not have an end portion.
[0022]
The width of the portion of the fixed potential insulating electrode 6 in contact with the gate region 8 is smoothly narrower than the width of the portion in contact with the channel region 7, as shown in FIGS.
[0023]
Then, in the gate region 8 sandwiched between the adjacent fixed potential insulating electrodes 6, a gate contact hole 9 connected to the gate electrode 18 is formed as shown in FIGS.
[0024]
That is, the semiconductor device of the present embodiment has the same conductivity type (n-type) provided in contact with one main surface of a semiconductor (here, n-type) semiconductor (here, silicon) substrate which is the drain region 2. A source region 3, a groove 19 in contact with the main surface and sandwiching the source region 3, and the inside of the groove 19 is insulated from the drain region 2 by the insulating film 5 and maintained at the same potential as the source region 3. And a fixed potential insulating electrode 6 to be dropped. The fixed potential insulating electrode 6 is made of a conductive material having a work function such that a depletion region is formed in the drain region 2 adjacent via the insulating film 5. Further, it has a channel region 7 that is a part of the drain region 2 that is in contact with the source region 3 and that is sandwiched between the fixed potential insulating electrodes 6. In the channel region 7, a potential barrier is formed to prevent majority carriers from moving due to the depletion region formed around the fixed potential insulating electrode 6. Further, minority carriers are introduced at the interface of the insulating film 5 surrounding the fixed potential insulating electrode 6 to form an inversion layer, and the electric field from the fixed potential insulating electrode 6 to the drain region 2 is shielded to form the channel region 7. In order to reduce or eliminate the potential barrier, and to open a channel, a gate region 8 of the opposite conductivity type (here, p-type) in contact with the main surface, the insulating film 5 and the drain region 2 but not with the source region 3. Having. In such a semiconductor device, groove 19 is arranged so as to sandwich gate region 8 on the main surface. In addition, the minimum value of the width of the groove 19 in the portion contacting the gate region 8 is smaller than the width of the groove 19 in the portion contacting the channel region 7. Further, the width of the groove 19 changes smoothly between a portion in contact with the gate region 8 and a portion in contact with the channel region 7.
[0025]
Further, as shown in FIGS. 1 and 3, the portion where the width of the groove 19 starts to decrease is located inside the end of the gate region 8 on the source region 3 side.
[0026]
Next, the operation of the device of the present embodiment will be described.
[0027]
In this element, for example, the source electrode 13 is grounded (to zero potential), and the drain electrode 11 is used by applying an appropriate positive potential via a load. First, when the gate electrode 18 is grounded, the device is in a cutoff state. Referring to FIG. 2, a depletion layer is formed around the fixed potential insulating electrode 6 due to the built-in potential of the MOS type electrode 4. If the distance between the electrodes 6 (hereinafter referred to as “channel thickness H”) is sufficiently small, a sufficient potential barrier for conduction electrons is formed in the channel region 7 by the depletion region. For example, if the thickness of the insulating film 5 is set to 100 nm or less, the impurity concentration of the channel region 7 is set to 1 × 10 ¹⁴ cm ⁻³ or less, and the “channel thickness H” is set to 2 μm or less, the conduction electrons in the source region 3 It is possible to form a sufficient potential barrier that prevents movement to the drain region 2 side through the region 7. The narrower the channel thickness H, the better the blocking performance.
[0028]
Further, as described above, in the conventional structure shown in FIGS. 6 and 5, in order to form a contact between the gate electrode 68 and the gate region 58, the end portion is fixed to the fixed potential insulating electrode 56 in the gate region 58. Therefore, it is necessary to form the gate region 58 with a high impurity concentration and deeply so that the drain electric field does not concentrate on the end of the fixed potential insulating electrode 56 and the breakdown voltage does not decrease. On the other hand, in the present embodiment, as shown in FIGS. 1, 3, and 4, the fixed potential insulating electrodes 6 of the basic structures adjacent to each other with the gate region 8 as a boundary are connected. In addition, the end of the fixed potential insulating electrode 6 does not occur in the gate region 8. As shown in FIGS. 1 and 3, the width of the portion of the fixed potential insulating electrode 6 in contact with the gate region 8 is smoothly reduced from the width of the portion in contact with the channel region 7. There are no sharp edges. Further, the portion where the width of the groove 19 starts to decrease is located inside the end of the gate region 8 on the source region 3 side. With such a configuration, the cutoff state can be maintained even if the gate region 8 is formed to be shallow.
[0029]
Next, in a conductive state, when the potential of the gate electrode 18, that is, the potential of the p-type gate region 8 is applied to a positive potential of, for example, +0.5 V, holes are generated from the p-type gate region 8 in a manner opposite to the above. , Flows into the interface of the insulating film 5 to form an inversion layer, shields the lines of electric force from the MOS type electrode 4 forming the potential barrier to the channel region 7, and reduces the potential barrier against conduction electrons in the channel region 7. Lower. That is, the drain region 2 and the source region 3 are brought into conduction. Since the thickness of the channel region 7 is not different from that of the conventional device, the same operation as that of the conventional device is performed.
[0030]
When the potential of the gate electrode 18 is further increased, the pn junction formed by the p-type gate region 8 and the surrounding n-type region is forward-biased, and holes are directly injected into the drain region 2 and the channel region 7. Then, the n-type region, which has been formed to have a low impurity concentration and a high resistance in order to maintain the withstand voltage of the element, has an increased conductivity, and a current flows with a low resistance.
[0031]
Next, when the gate electrode 18 is grounded in order to turn off the device, excess holes in the drain region 2 flow into the p-type gate region 8, and the hole concentration gradually increases from near the gate region 8. To decrease. When the supply of holes is stopped in the channel region 7 and the hole density decreases, the high-level injection state is released, and the holes form an inversion layer at the interface of the insulating film 5. In the present embodiment, since the width of fixed potential insulating electrode 6 changes smoothly between a portion in contact with gate region 8 and a portion in contact with channel region 7, holes are transferred from channel region 7 to gate region 7. 8, flows through the inversion layer smoothly connected to the gate electrode 8, flows into the p-type gate region 8, and is discharged to the gate electrode 18. Finally, when the holes in the channel region 7 are depleted, this element is shut off.
[0032]
As described above, regarding the operation in the basic structure of the present embodiment, the same operation as that of the conventional element is performed. However, in the conventional device, as shown in FIG. 6, it was necessary to suppress the concentration of the drain electric field at the end of the fixed potential insulating electrode 56. In the present embodiment, however, in FIG. As shown in (1), since the fixed potential insulating electrode 6 has a structure in which no end is formed, the gate region 8 can be formed shallowly. Thus, the lateral spread of the gate region 8 can be suppressed, so that the size of the basic structure can be made smaller than that of the conventional device. That is, since the density of the basic structure can be improved, the on-resistance is reduced, and the current density flowing through the basic structure is reduced, so that the current amplification factor is also improved. Further, at the time of turn-off, the number of paths for extracting holes injected into the drain region 2 increases, so that the switching speed also improves.
[0033]
Further, as another effect of the present embodiment, the basic structure in which the fixed potential insulating electrodes 6 are adjacent to each other is connected to each other, and no end is generated. The probability of occurrence can be reduced. In other words, at the time of manufacturing, a process of forming the insulating film 5 and burying the MOS type electrode 4 is performed after digging a groove. However, if an end is formed in the groove, thermal stress is likely to occur, and crystal defects are likely to occur. Because. For this reason, in this embodiment in which the end of the groove does not occur, generation of crystal defects can be suppressed, and the leakage current generated between the gate region 8 and the source region 3 and between the drain region 2 and the source region 3 can be reduced. Can be reduced.
[0034]
At the time of turn-off, in the conventional structure, there is a resistance region formed by the deep gate region 58 between the gate contact region and the accumulation layer at the interface with the fixed potential insulating electrode 6. However, in the present embodiment, since the gate contact is formed near the accumulation layer at the interface with the fixed potential insulating electrode 6, the resistance from the channel region 7 to the gate electrode 18 is reduced. For this reason, the speed of pulling out the minority carrier at the time of turn-off is increased, and the turn-off speed is improved.
[0035]
Further, in the present embodiment, since the fixed potential insulating electrode 6 has no end portion, the gate region 8 can be formed with a low impurity concentration. As a result, the number of holes to be injected at the time of turn-on can be suppressed, and conversely, the number of holes that must be extracted from the inside of the device at the time of turn-off can be reduced. That is, since the total number of holes to be pulled to block the channel is reduced, the turn-off speed is improved.
[0036]
Although the present invention has been specifically described based on the embodiments, the present invention is not limited to the embodiments, and it is needless to say that various changes can be made without departing from the gist of the present invention.
[Brief description of the drawings]
FIG. 1 is a perspective view of a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a front sectional view of the semiconductor device of FIG. 1;
FIG. 3 is a top view of two units of the semiconductor device of FIG. 1;
FIG. 4 is a side sectional view of two units of the semiconductor device of FIG. 1;
FIG. 5 is a perspective view of a conventional semiconductor device.
FIG. 6 is a side sectional view of two units of the semiconductor device of FIG. 5;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Substrate region, 2 ... Drain region, 3 ... Source region, 4 ... MOS type electrode, 5 ... Insulating film, 6 ... Fixed potential insulating electrode, 7 ... Channel region, 8 ... Gate region, 9 ... Gate contact hole, 10 ... interlayer insulating film, 11 ... drain electrode, 13 ... source electrode, 18 ... gate electrode, 19 ... groove, H ... channel thickness,
51 substrate region, 52 drain region, 53 source region, 54 MOS electrode, 55 insulating film, 56 fixed potential insulating electrode, 57 channel region, 58 gate region, 60 interlayer insulating film, 61 ... drain electrode, 63 ... source electrode, 68 ... gate electrode, 69 ... groove, C ... side surface.

Claims

A source region of the same conductivity type provided in contact with one main surface of a semiconductor substrate of one conductivity type which is a drain region,
A groove arranged in contact with the main surface to sandwich the source region,
A fixed potential insulating electrode that is insulated from the drain region by an insulating film inside the trench, and is kept at the same potential as the source region;
The fixed potential insulating electrode is made of a conductive material having a work function such that a depletion region is formed in the drain region adjacent to the fixed region via the insulating film,
A part of the drain region in contact with the source region, having a channel region sandwiched by the fixed potential insulating electrode,
In the channel region, a potential barrier for preventing movement of majority carriers is formed by the depletion region formed around the fixed potential insulating electrode,
Further, a minority carrier is introduced into the interface of the insulating film surrounding the fixed potential insulating electrode to form an inversion layer, and an electric field from the fixed potential insulating electrode to the drain region is shielded and formed in the channel region. A semiconductor device having a gate region of the opposite conductivity type, in contact with the main surface and the insulating film and the drain region, not in contact with the source region, in order to open a channel by reducing or eliminating the potential barrier.
The groove is arranged so as to sandwich the gate region on the main surface,
A minimum value of the width of the groove in a portion contacting the gate region is smaller than a width of the groove in a portion contacting the channel region,
Further, the semiconductor device is characterized in that the width of the groove changes smoothly between a portion in contact with the gate region and a portion in contact with the channel region.

2. The semiconductor device according to claim 1, wherein a portion where the width of the groove starts to decrease is inside an end of the gate region on the source region side. 3.