JP2000299476A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明はアノード領域及びカ
ソード領域にトレンチを有する半導体装置に関する。The present invention relates to a semiconductor device having trenches in an anode region and a cathode region.
【０００２】[0002]
【従来の技術】従来のＰ−ｉ−ＮダイオードはN+半導体
基板６１上に形成されたN−層６２の両端を除く表面層
にＰ型アノード領域６３を有している。そしてＰ型アノ
ード領域６３上にはアノード電極６４を、N+半導体基板
６１のN−層６２形成面と反対の面上にはカソード電極
６５を有している（図９）。逆方向電圧印加時には逆方
向に流れるキャリアにより、リカバリー電流（Iｒｒ）
が発生する。Ｐ−ｉ−Ｎダイオードがスイッチング素子
として動作するためにリカバリー電流の低減が必要とな
る。そこでアノード領域の不純物濃度の低減によりキャ
リアの数を減少させて、リカバリー電流を低減させるこ
とが考えられる。しかし、アノード領域の不純物濃度を
下げすぎることは、順方向電流の流れを悪くし、順方向
電圧（Ｖｆ）を増加させる原因となる。また、リカバリ
ー耐量は低下する。そこでアノード領域に不純物濃度の
低い領域を部分的に形成し、アノード表面の不純物濃度
をあまり下げずにＩｒｒを低減する構造が提案されてい
る。図１０に従来の第一の半導体装置の断面を示す。N
−層７２の両端を除く表面層へ、パターニングした拡散
口から不純物を拡散しアノード領域７３を形成する。パ
ターニングにおいてマスクされた部分へも拡散口下部と
同様に不純物が拡散するが、拡散口下部より拡散量は少
ない。したがってマスク下部に低濃度アノード領域７４
が形成される。このようにしてN−層７２の表面層に低
濃度アノード領域７４を複数箇所形成する。アノード領
域７３の両端上にそれぞれ絶縁層７５及び絶縁層７６を
形成し、絶縁層７５上及び絶縁層７６上の一部、絶縁層
の形成されていないアノード領域７３及び低濃度アノー
ド領域７４上にアノード電極７７を形成する。絶縁層７
５下部及び絶縁層７６下部に接したN−層の表面層に、
チャネルストッパー領域７８及び７９をそれぞれ形成す
る。チャネルストッパー領域７８上及び絶縁層７５上に
ＥＱＰＲ（Ｅｑｕｉｖａｌｅｎｔ Ｐｏｔｅｎｔｉａｌ
Ｒｉｎｇ）電極８０を、チャネルストッパー領域７９
上及び絶縁層７６上にＥＱＰＲ電極８１を形成する。N+
半導体基板７１のN−層７２形成面と反対面上にカソー
ド電極８２を形成する。Conventional P-i-N diodes N formed on N + semiconductor substrate 61 - has a P-type anode region 63 in the surface layer excluding the both ends of the layer 62. An anode electrode 64 is provided on the P-type anode region 63, and a cathode electrode 65 is provided on the surface of the N + semiconductor substrate 61 opposite to the surface on which the N − layer 62 is formed (FIG. 9). When a reverse voltage is applied, the carrier current flowing in the reverse direction causes a recovery current (Irr).
Occurs. Since the PiN diode operates as a switching element, it is necessary to reduce the recovery current. Therefore, it is conceivable to reduce the number of carriers by reducing the impurity concentration in the anode region to reduce the recovery current. However, if the impurity concentration in the anode region is excessively lowered, the flow of the forward current is deteriorated and the forward voltage (Vf) is increased. In addition, the recovery tolerance decreases. Therefore, a structure has been proposed in which a region having a low impurity concentration is partially formed in the anode region to reduce Irr without significantly lowering the impurity concentration on the anode surface. FIG. 10 shows a cross section of a first conventional semiconductor device. N
- the surface layer except for the ends of the layers 72, and diffusing an impurity from the patterned diffusion port forming the anode region 73. The impurity diffuses into the portion masked in the patterning similarly to the lower portion of the diffusion port, but the diffusion amount is smaller than that of the lower portion of the diffusion port. Therefore, the low concentration anode region 74 is formed under the mask.
Is formed. Thus, a plurality of low concentration anode regions 74 are formed in the surface layer of the N − layer 72. An insulating layer 75 and an insulating layer 76 are formed on both ends of the anode region 73, respectively, on the insulating layer 75 and a part on the insulating layer 76, on the anode region 73 where the insulating layer is not formed, and on the low concentration anode region 74. An anode electrode 77 is formed. Insulating layer 7
5 In the surface layer of the N − layer in contact with the lower part and the lower part of the insulating layer 76,
Channel stopper regions 78 and 79 are formed, respectively. EQPR (Equivalent Potential) is formed on the channel stopper region 78 and the insulating layer 75.
Ring) electrode 80 to a channel stopper region 79
An EQPR electrode 81 is formed on the insulating layer and the insulating layer. N +
A cathode electrode 82 is formed on the surface of the semiconductor substrate 71 opposite to the surface on which the N − layer 72 is formed.
【０００３】第二の従来例として、アノード領域を完全
に分割して形成し、アノード面積を減らすことでＩｒｒ
を低減する構造が提案されている。図１１は従来の第二
の半導体装置の構造を示す断面である。一つのアノード
領域は、他のアノード領域と交わらないように間隔をあ
けて形成される点で第一の従来例の半導体装置と異な
る。N−層９２の表面層の一部へ、パターニングした複
数の拡散口から不純物を拡散しアノード領域を複数箇所
形成する。アノード領域９３上の一端と、隣接するアノ
ード領域９４上の一端とに接するように、N−層の表面
層に絶縁膜９５を形成する。アノード領域間にはすべて
絶縁層を形成する。N+半導体基板９１、N −層９２、チ
ャネルストッパー領域９６及び９７、ＥＱＰＲ電極９８
及び９９、カソード電極１００の構造は従来の第一の半
導体装置と同様であるため説明を省略する。As a second conventional example, the anode region is completely
And the anode area is reduced to reduce the Irr
A structure has been proposed to reduce the noise. FIG.
2 is a cross-sectional view illustrating a structure of the semiconductor device of FIG. One anode
The areas are spaced so that they do not intersect with other anode areas.
Is different from the first conventional semiconductor device in that
You. N−A part of the surface layer of the layer 92 is patterned
Diffuses impurities from multiple diffusion ports to form multiple anode regions
Form. One end on the anode region 93 and an adjacent anode
N so that it is in contact with one end on the−Layer surface
An insulating film 95 is formed on the layer. Everything between the anode areas
An insulating layer is formed. N+Semiconductor substrate 91, N −Layer 92, h
Channel stopper regions 96 and 97, EQPR electrode 98
And 99, the structure of the cathode electrode 100 is the first half of the conventional one.
The description is omitted because it is the same as the conductor device.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら第一の半
導体装置の構造において、アノード領域の深さとパター
ニングのばらつきにより、半導体素子の特性が大きくば
らついてしまう。また、不純物濃度の薄い部分の形成に
よりリカバリー耐量が低下してしまう。第二の半導体装
置の構造において、アノード電極とアノード領域との接
触面積の減少により、順方向電圧（Ｖｆ）が増大してし
まう。リカバリー時には、空乏層表面部分への電界集中
により、アバランシェ耐圧が低下してしまう。空乏層は
アノード領域とN−層の接続面からN−層へ向けて広が
る。アノード領域の間隔が狭い場合、アノード領域の周
辺に形成される空乏層はアノード領域間のN−層を埋め
るように広がり、平坦な表面を形成する。一方従来の第
二の半導体装置のようにアノード領域の間隔が広い場
合、アノード領域とN−層の接続面の形状、すなわち曲
部を維持したまま空乏層が広がる。したがって空乏層表
面の曲部に電界集中が生じる。そこで本発明は、リカバ
リー電流及び順方向電圧の低減された、半導体素子特性
の良い半導体装置を提供することを目的とする。However, in the structure of the first semiconductor device, the characteristics of the semiconductor element greatly vary due to the depth of the anode region and the variation in patterning. In addition, the formation of a portion having a low impurity concentration lowers the recovery withstand capability. In the structure of the second semiconductor device, the forward voltage (Vf) increases due to the decrease in the contact area between the anode electrode and the anode region. At the time of recovery, avalanche breakdown voltage is reduced due to electric field concentration on the surface portion of the depletion layer. The depletion layer extends from the connection area between the anode region and the N − layer toward the N − layer. When the distance between the anode regions is small, the depletion layer formed around the anode regions spreads so as to fill the N − layer between the anode regions and forms a flat surface. On the other hand, when the interval between the anode regions is wide as in the second conventional semiconductor device, the depletion layer spreads while maintaining the shape of the connection surface between the anode region and the N − layer, that is, the curved portion. Therefore, electric field concentration occurs at the curved portion on the surface of the depletion layer. Therefore, an object of the present invention is to provide a semiconductor device with reduced semiconductor recovery characteristics and reduced forward voltage and good semiconductor element characteristics.
【０００５】[0005]
【課題を解決するための手段】本発明における半導体装
置は高濃度第一導電型半導体基板と、前記半導体基板上
に形成された低濃度第一導電型半導体層と、前記低濃度
第一導電型半導体層の表面層に形成された第二導電型半
導体層と、前記第二導電型半導体層の表面から前記低濃
度第一導電型半導体層に突き抜けて形成されたトレンチ
領域と、前記トレンチ領域内部を覆うように形成された
絶縁膜と、前記トレンチ領域内部に埋め込まれて形成さ
れた第一の電極と、前記第一の電極と前記第二導電型半
導体層を短絡するように形成された第二の電極と、前記
半導体基板上の前記低濃度第一導電型半導体層形成面と
反対の面上に形成された第三の電極とを具備することを
特徴とする。または前記第二導電型半導体層の表面層に
形成された高濃度第二導電型半導体層を具備することを
特徴とする。前記トレンチ領域の半導体装置における表
面パターンはストライプ状、あるいは格子状、あるいは
オフセットされた格子状に形成されていることを特徴と
する。According to the present invention, there is provided a semiconductor device comprising a high-concentration first conductivity type semiconductor substrate, a low-concentration first conductivity type semiconductor layer formed on the semiconductor substrate, and a low-concentration first conductivity type semiconductor layer. A second conductivity type semiconductor layer formed on a surface layer of the semiconductor layer, a trench region formed to penetrate from the surface of the second conductivity type semiconductor layer to the low concentration first conductivity type semiconductor layer, and a trench region formed inside the trench region. An insulating film formed so as to cover the first conductive layer, a first electrode embedded in the trench region, and a first electrode formed to short-circuit the first electrode and the second conductive semiconductor layer. And a third electrode formed on a surface of the semiconductor substrate opposite to the surface on which the low-concentration first conductivity type semiconductor layer is formed. Alternatively, a high-concentration second conductivity type semiconductor layer formed on a surface layer of the second conductivity type semiconductor layer is provided. The surface pattern of the trench region in the semiconductor device is formed in a stripe shape, a lattice shape, or an offset lattice shape.
【０００６】[0006]
【発明の実施の形態】以下、本発明の実施の形態を図示
の実施例によって説明する。図１は本発明の第一の実施
例における半導体装置の断面を示している。本発明にお
ける半導体装置はN+半導体基板１２上のN−層１表面層
にＰ型アノード領域２を有し、アノード領域２の表面か
らアノード領域２を貫通してN−層１領域に達する深さ
にトレンチを有している。トレンチ内部は絶縁膜３とポ
リシリコンからなるトレンチゲート電極４を有してい
る。アノード領域２の両端上にそれぞれ絶縁層５及び絶
縁層６を形成し、絶縁層５上の一部と絶縁層６上の一
部、及び絶縁層の形成されていないアノード領域２上及
びトレンチゲート電極４上にアノード電極７を形成す
る。絶縁層５下部に接したN−層１の表面層にチャネル
ストッパー領域８を、絶縁層６下部に接したN−層１の
表面層にチャネルストッパー領域９を形成する。チャネ
ルストッパー領域８上及び絶縁層５上にＥＱＰＲ電極１
０を形成する。チャネルストッパー領域９上及び絶縁層
６上にＥＱＰＲ電極１１を形成する。N+半導体基板１２
上のN−層１形成面と反対の面上にカソード電極１３を
形成する。図２に本実施例の半導体装置の表面パターン
を示す。図２はアノード領域表面から見た半導体装置の
図を示しており、図１のＡＡ´断面をあらわしている。
トレンチゲート領域２４がアノード領域２３内にストラ
イプ上に複数形成されている。アノード領域２３の外側
の枠はN−層２２であり、その外側にチャネルストッパ
ー領域２１が形成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a cross section of a semiconductor device according to a first embodiment of the present invention. The semiconductor device according to the present invention has a P-type anode region 2 in a surface layer of an N − layer 1 on an N + semiconductor substrate 12, and a depth reaching the N − layer 1 region from the surface of the anode region 2 through the anode region 2. It has a trench. The inside of the trench has an insulating film 3 and a trench gate electrode 4 made of polysilicon. An insulating layer 5 and an insulating layer 6 are formed on both ends of the anode region 2, respectively, a part on the insulating layer 5, a part on the insulating layer 6, a part on the anode region 2 where the insulating layer is not formed, and a part on the trench gate. An anode electrode 7 is formed on the electrode 4. A channel stopper region 8 is formed in the surface layer of the N − layer 1 in contact with the lower portion of the insulating layer 5, and a channel stopper region 9 is formed in the surface layer of the N − layer 1 in contact with the lower portion of the insulating layer 6. EQPR electrode 1 on channel stopper region 8 and insulating layer 5
0 is formed. An EQPR electrode 11 is formed on the channel stopper region 9 and the insulating layer 6. N + semiconductor substrate 12
A cathode electrode 13 is formed on the surface opposite to the surface on which the N − layer 1 is formed. FIG. 2 shows a surface pattern of the semiconductor device of this embodiment. FIG. 2 is a view of the semiconductor device as viewed from the surface of the anode region, and shows a cross section taken along the line AA ′ of FIG.
A plurality of trench gate regions 24 are formed in the anode region 23 on the stripe. The frame outside the anode region 23 is the N − layer 22, and the channel stopper region 21 is formed outside the N − layer 22.
【０００７】第一の実施例における半導体装置の製造方
法を説明する。図５から図７は半導体装置の製造方法を
あらわす断面図である。N+半導体基板１２上にN−層１
をエピタキシャル成長により形成し、N−層１の両端を
除く表面層にＰ−アノード領域２をイオン注入により形
成する。N−層１の両端にはチャネルストッパー領域８
及びチャネルストッパー領域９を形成する。図５におい
てＰ−アノード領域２上からN−層１内部に達する深さ
にトレンチ３１を複数個形成する。トレンチ３１はパタ
ーニングされたフォトレジストをマスクとしてＲＩＥ法
によりエッチングを行い形成する。その後半導体装置の
電気的特性を安定化させるために熱処理を行う。図６に
おいてトレンチ３１の内表面に熱酸化法によりＳｉＯ２
からなる絶縁膜３を形成し、更にトレンチ３１内部の絶
縁膜３上にＣＶＤ法を用いてポリシリコンからなるトレ
ンチゲート電極４を形成する。アノード領域２表面上の
余分なＳｉＯ２及びポリシリコンをＲＩＥ法により除去
し、トレンチ内部の絶縁膜３及びトレンチゲート電極４
をアノード領域２表面と一致させる（図７）。アノード
領域２上の一端とチャネルストッパー領域８の一端に接
するように絶縁層５を形成し、アノード領域２上の他の
一端とチャネルストッパー領域９の一端に接するように
絶縁層６を形成する。絶縁層５上及び絶縁層６上の一部
と、絶縁層の形成されていないアノード領域２上及びト
レンチゲート電極４上にアノード電極７を形成する。絶
縁層５上及びチャネルストッパー領域８上にＥＱＰＲ電
極１０を形成し、絶縁層６上及びチャネルストッパー領
域９上にＥＱＰＲ電極１１を形成する。N+半導体基板１
２のN−層１形成面と反対面にカソード電極１３を形成
する（図１）。A method for manufacturing a semiconductor device according to the first embodiment will be described. 5 to 7 are sectional views showing a method for manufacturing a semiconductor device. N + semiconductor substrate 12 on the N - layer 1
It was formed by epitaxial growth, N - the surface layer except for the ends of the layers 1 P - anode region 2 is formed by ion implantation. Channel stopper regions 8 are provided at both ends of the N − layer 1.
And a channel stopper region 9 is formed. In FIG. 5, a plurality of trenches 31 are formed at a depth reaching the inside of the N − layer 1 from above the P − anode region 2. The trench 31 is formed by performing etching by RIE using the patterned photoresist as a mask. After that, heat treatment is performed to stabilize the electrical characteristics of the semiconductor device. In FIG. 6, SiO 2 is formed on the inner surface of the trench 31 by a thermal oxidation method.
Is formed, and a trench gate electrode 4 made of polysilicon is formed on the insulating film 3 inside the trench 31 by using the CVD method. Excess SiO 2 and polysilicon on the surface of the anode region 2 are removed by RIE, and the insulating film 3 and the trench gate electrode 4 inside the trench are removed.
With the surface of the anode region 2 (FIG. 7). The insulating layer 5 is formed so as to be in contact with one end on the anode region 2 and one end of the channel stopper region 8, and the insulating layer 6 is formed so as to be in contact with the other end on the anode region 2 and one end of the channel stopper region 9. The anode electrode 7 is formed on the insulating layer 5 and a part on the insulating layer 6, on the anode region 2 where the insulating layer is not formed, and on the trench gate electrode 4. An EQPR electrode 10 is formed on the insulating layer 5 and the channel stopper region 8, and an EQPR electrode 11 is formed on the insulating layer 6 and the channel stopper region 9. N + semiconductor substrate 1
The cathode electrode 13 is formed on the surface opposite to the surface on which the N - layer 1 is formed (FIG. 1).
【０００８】本発明の実施例において、順方向電圧（Ｖ
ｆ）の低減が可能となる。順バイアス印加時にN−層１
内のトレンチゲート電極４近傍ではエレクトロンが蓄積
する。アノード領域２で形成されるホールは蓄積したエ
レクトロンへ向けて移動し、N−層１への移動度を増大
するためである。またリカバリー電流（Ｉｒｒ）の低減
が可能となる。トレンチ形成のためのRIE法により、ト
レンチゲート電極４近傍では界面準位が発生する。界面
準位の発生はトレンチゲート電極４とN−層１との接続
面付近においてN−層１構成原子が不対電子を持つこと
に起因する。リカバリー時には蓄積されていたエレクト
ロンは不対電子と終端するため、トレンチゲート近傍で
短いキャリアライフタイムを持つことになる。したがっ
てリカバリー電流は低減される。本実施例における半導
体装置の製造方法はこの限りではない。また、半導体装
置に用いた材料はこの限りではなく他の材料を用いるこ
とも可能である。半導体装置の表面パターンは図２に示
すストライプ状のほかに、格子状（図３）あるいはオフ
セットされた格子状（図４）に形成することも可能であ
る。本発明の第二の実施例における半導体装置の構造に
ついて説明する。図８は本発明の第二の実施例における
半導体装置の断面を示している。本発明における半導体
装置はN−層４１の表面層にＰ−アノード領域４２を有
し、Ｐ−アノード領域４２の表面層に高濃度Ｐ+アノー
ド領域５４を有する点で第一の実施例と異なる。Ｐ+ア
ノード領域５４の表面からはアノード領域を貫通してN
−層４１に達する深さにトレンチを有している。トレン
チ内部はN−層４１と絶縁するための絶縁膜４３とポリ
シリコンからなるトレンチゲート電極４４を有してい
る。第二の実施例における半導体装置の表面パターンは
第一の実施例と同様にストライプ状である。第二の実施
例における半導体装置の製造方法において、N+半導体基
板５２、N−層４１、Ｐ−アノード領域４２の形成方法
は第一の実施例と同様であるため説明を省略する。Ｐ+
アノード領域５４はイオン注入によりＰ−アノード領域
４２表面から不純物を拡散して形成する。絶縁膜４３、
トレンチゲート電極４４、アノード電極４７、チャネル
ストッパー領域４５及び４６、ＥＱＰＲ電極５０及び５
１、カソード電極５３の形成方法は第一の実施例と同様
であるため説明を省略する。In an embodiment of the present invention, the forward voltage (V
f) can be reduced. N - layer 1 when forward bias is applied
Electrons accumulate in the vicinity of the trench gate electrode 4. This is because holes formed in the anode region 2 move toward the accumulated electrons and increase the mobility to the N − layer 1. Further, the recovery current (Irr) can be reduced. An interface level is generated near the trench gate electrode 4 by the RIE method for forming the trench. The generation of the interface state is caused by the fact that atoms constituting the N − layer 1 have unpaired electrons near the connection surface between the trench gate electrode 4 and the N − layer 1. At the time of recovery, the accumulated electrons are terminated as unpaired electrons, and thus have a short carrier lifetime near the trench gate. Therefore, the recovery current is reduced. The manufacturing method of the semiconductor device in the present embodiment is not limited to this. Further, the material used for the semiconductor device is not limited to this, and other materials can be used. The surface pattern of the semiconductor device can be formed in a grid pattern (FIG. 3) or an offset grid pattern (FIG. 4) in addition to the stripe pattern shown in FIG. The structure of the semiconductor device according to the second embodiment of the present invention will be described. FIG. 8 shows a cross section of a semiconductor device according to the second embodiment of the present invention. The semiconductor device according to the present invention differs from the first embodiment in that a P − anode region 42 is provided on the surface layer of the N − layer 41 and a high-concentration P + anode region 54 is provided on the surface layer of the P − anode region 42. . From the surface of the P + anode region 54, N
- it has a trench to a depth reaching the layer 41. The inside of the trench has an insulating film 43 for insulating the N − layer 41 and a trench gate electrode 44 made of polysilicon. The surface pattern of the semiconductor device in the second embodiment has a stripe shape as in the first embodiment. In the method of manufacturing the semiconductor device according to the second embodiment, the method of forming the N + semiconductor substrate 52, the N − layer 41, and the P − anode region 42 is the same as that of the first embodiment, and thus the description is omitted. P +
The anode region 54 is formed by diffusing impurities from the surface of the P − anode region 42 by ion implantation. Insulating film 43,
Trench gate electrode 44, anode electrode 47, channel stopper regions 45 and 46, EQPR electrodes 50 and 5.
1. Since the method of forming the cathode electrode 53 is the same as that of the first embodiment, the description is omitted.
【０００９】本発明の実施例により順バイアス印加時に
はN−層４１内のトレンチゲート電極４４近傍に蓄積さ
れたエレクトロンにより、アノード領域４２からのホー
ルの注入が促進される。したがって順方向電圧（Ｖｆ）
の低減が可能となる。またリカバリー時にはトレンチゲ
ート電極４４近傍ではキャリアライフタイムが短い。し
たがってＩｒｒの低減が可能となる。本実施例における
半導体装置の製造方法はこの限りではない。また、半導
体装置に用いた材料はこの限りではなく他の材料を用い
ることも可能である。半導体装置の表面パターンは図２
に示すストライプ状のほかに、格子状（図３）あるいは
オフセットされた格子状（図４）に形成することも可能
である。According to the embodiment of the present invention, injection of holes from the anode region 42 is promoted by electrons accumulated near the trench gate electrode 44 in the N − layer 41 during forward bias application. Therefore, the forward voltage (Vf)
Can be reduced. At the time of recovery, the carrier lifetime is short near the trench gate electrode 44. Therefore, Irr can be reduced. The manufacturing method of the semiconductor device in the present embodiment is not limited to this. Further, the material used for the semiconductor device is not limited to this, and other materials can be used. Figure 2 shows the surface pattern of the semiconductor device.
In addition to the stripe shape shown in FIG. 5, it is also possible to form a lattice shape (FIG. 3) or an offset lattice shape (FIG. 4).
【００１０】[0010]
【発明の効果】本発明における半導体装置において、順
方向電圧（Ｖｆ）の低減及びリカバリー電流（Ｉｒｒ）
の低減が可能となる。According to the semiconductor device of the present invention, the forward voltage (Vf) is reduced and the recovery current (Irr) is reduced.
Can be reduced.
【図１】本発明の第一の実施例における半導体装置の構
造を示す断面図、FIG. 1 is a sectional view showing the structure of a semiconductor device according to a first embodiment of the present invention;
【図２】本発明の実施例における半導体装置の表面パタ
ーンを示す図、FIG. 2 is a diagram showing a surface pattern of a semiconductor device according to an embodiment of the present invention;
【図３】本発明の実施例における半導体装置の表面パタ
ーンを示す図、FIG. 3 is a diagram showing a surface pattern of a semiconductor device according to an embodiment of the present invention;
【図４】本発明の実施例における半導体装置の表面パタ
ーンを示す図、FIG. 4 is a diagram showing a surface pattern of a semiconductor device according to an embodiment of the present invention;
【図５】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、FIG. 5 is a sectional view showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention;
【図６】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、FIG. 6 is a sectional view showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention;
【図７】本発明の第一の実施例における半導体装置の製
造方法を示す断面図、FIG. 7 is a sectional view showing a method for manufacturing a semiconductor device according to the first embodiment of the present invention;
【図８】本発明の第ニの実施例における半導体装置の構
造を示す断面図、FIG. 8 is a sectional view showing the structure of a semiconductor device according to a second embodiment of the present invention;
【図９】Ｐ−ｉ−Ｎダイオードの構造を示す断面図、FIG. 9 is a sectional view showing the structure of a PiN diode;
【図１０】従来の第一の半導体装置の構造を示す断面
図、FIG. 10 is a sectional view showing the structure of a first conventional semiconductor device;
【図１１】従来の第二の半導体装置の構造を示す断面
図。FIG. 11 is a sectional view showing the structure of a second conventional semiconductor device.
１…N−層 ２…アノード領域 ３…絶縁膜 ４…トレンチゲート電極 ５、６…絶縁層 ７…アノード電極 ８、９…チャネルストッパー領域 １０、１１…ＥＱＰＲ電極 １２…N+半導体基板 １３…カソード電極DESCRIPTION OF SYMBOLS 1 ... N - layer 2 ... Anode region 3 ... Insulating film 4 ... Trench gate electrode 5, 6 ... Insulating layer 7 ... Anode electrode 8, 9 ... Channel stopper region 10, 11 ... EQPR electrode 12 ... N + semiconductor substrate 13 ... Cathode electrode
Claims (3)
体基板上に形成された低濃度第一導電型半導体層と、前
記低濃度第一導電型半導体層の表面層に形成された第二
導電型半導体層と、前記第二導電型半導体層の表面から
前記低濃度第一導電型半導体層に突き抜けて形成された
トレンチ領域と、前記トレンチ領域内部を覆うように形
成された絶縁膜と、前記トレンチ領域内部に埋め込まれ
て形成された第一の電極と、前記第一の電極と前記第二
導電型半導体層を短絡するように形成された第二の電極
と、前記半導体基板上の前記低濃度第一導電型半導体層
形成面と反対の面上に形成された第三の電極と、を具備
することを特徴とする半導体装置。A high-concentration first-conductivity-type semiconductor substrate; a low-concentration first-conductivity-type semiconductor layer formed on the semiconductor substrate; A two-conductivity type semiconductor layer, a trench region formed by penetrating from the surface of the second conductivity type semiconductor layer to the low-concentration first conductivity type semiconductor layer, and an insulating film formed to cover the inside of the trench region. A first electrode buried inside the trench region, a second electrode formed to short-circuit the first electrode and the second conductive semiconductor layer, and a second electrode formed on the semiconductor substrate. A third electrode formed on a surface opposite to the surface on which the low-concentration first conductivity type semiconductor layer is formed.
れた高濃度第二導電型半導体層を具備することを特徴と
する請求項１に記載の半導体装置。2. The semiconductor device according to claim 1, further comprising a high-concentration second conductivity type semiconductor layer formed on a surface layer of said second conductivity type semiconductor layer.
面パターンはストライプ状、あるいは格子状、あるいは
オフセットされた格子状に形成されていることを特徴と
する請求項１または請求項２に記載の半導体装置。3. The semiconductor device according to claim 1, wherein a surface pattern in the semiconductor device in the trench region is formed in a stripe shape, a grid shape, or an offset grid shape. .
Priority Applications (1)
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| JP11108091A JP2000299476A (en) | 1999-04-15 | 1999-04-15 | Semiconductor device |
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Cited By (4)
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|---|---|---|---|---|
| JP2011243811A (en) * | 2010-05-19 | 2011-12-01 | Fuji Electric Co Ltd | Semiconductor device |
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-
1999
- 1999-04-15 JP JP11108091A patent/JP2000299476A/en active Pending
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