JP3536936B2 - 対数増幅器 - Google Patents
対数増幅器Info
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- logarithmic
- amplifier
- circuit
- voltage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G7/00—Volume compression or expansion in amplifiers
- H03G7/001—Volume compression or expansion in amplifiers without controlling loop
Landscapes
- Amplifiers (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【０００１】
【産業上の利用分野】本発明は対数増幅器に関し、特に
詳細には、過大入力があっても出力異常を起こさないよ
うにした対数増幅器に関するものである。
詳細には、過大入力があっても出力異常を起こさないよ
うにした対数増幅器に関するものである。
【０００２】
【従来の技術】例えば高階調画像を読み取る光検出器の
出力信号等、非常に広いレンジを有する電流信号は、レ
ンジを圧縮して信号の取扱いを容易にするために、対数
増幅されることが多い。この対数増幅を行なう対数増幅
器として従来より、特開平２−２７７１８１号公報に示
されるように、対数変換用のオペアンプ（演算増幅器）
と、このオペアンプの出力端子に接続された抵抗を介し
て上記オペアンプの出力を帰還させる帰還回路とを備え
てなるものが広く知られている。
出力信号等、非常に広いレンジを有する電流信号は、レ
ンジを圧縮して信号の取扱いを容易にするために、対数
増幅されることが多い。この対数増幅を行なう対数増幅
器として従来より、特開平２−２７７１８１号公報に示
されるように、対数変換用のオペアンプ（演算増幅器）
と、このオペアンプの出力端子に接続された抵抗を介し
て上記オペアンプの出力を帰還させる帰還回路とを備え
てなるものが広く知られている。
【０００３】
【発明が解決しようとする課題】しかし上記のような従
来の対数増幅器は、オペアンプの出力電圧が振り切れる
ほどの過大入力があった場合には、その後入力が通常レ
ベルに戻っても、多少の時間、正常な信号値を出力でき
ないという問題が認められている。図３は、このことを
示すものである。すなわち、入力される電流信号が同図
（１）のようなものであるとすると、対数増幅器が正常
であればその出力電圧は同図（２）のようになるはずで
あるのに、同図（３）に示すように、入力が通常レベル
に戻ってから時間ｔ0 の間、出力電圧が異常に低い値を
示すことがある。
来の対数増幅器は、オペアンプの出力電圧が振り切れる
ほどの過大入力があった場合には、その後入力が通常レ
ベルに戻っても、多少の時間、正常な信号値を出力でき
ないという問題が認められている。図３は、このことを
示すものである。すなわち、入力される電流信号が同図
（１）のようなものであるとすると、対数増幅器が正常
であればその出力電圧は同図（２）のようになるはずで
あるのに、同図（３）に示すように、入力が通常レベル
に戻ってから時間ｔ0 の間、出力電圧が異常に低い値を
示すことがある。
【０００４】本発明は上記の事情に鑑みてなされたもの
であり、オペアンプの出力電圧が振り切れるほどの過大
入力があった場合でも、出力異常を起こすことのない対
数増幅器を提供することを目的とするものである。
であり、オペアンプの出力電圧が振り切れるほどの過大
入力があった場合でも、出力異常を起こすことのない対
数増幅器を提供することを目的とするものである。
【０００５】
【課題を解決するための手段】本発明による対数増幅器
は、前述したように対数変換用オペアンプと、このオペ
アンプの出力端子に接続された抵抗を介して該オペアン
プの出力を指数関数特性を持つ部品を介して帰還させる
帰還回路とを備えてなる対数増幅器において、上記抵抗
に対して並列に、所定値以上の電圧がかかると等価抵抗
が小さくなる素子が接続されていることを特徴とするも
のである。
は、前述したように対数変換用オペアンプと、このオペ
アンプの出力端子に接続された抵抗を介して該オペアン
プの出力を指数関数特性を持つ部品を介して帰還させる
帰還回路とを備えてなる対数増幅器において、上記抵抗
に対して並列に、所定値以上の電圧がかかると等価抵抗
が小さくなる素子が接続されていることを特徴とするも
のである。
【０００６】上記等価抵抗が小さくなる素子としてより
具体的には、ツェナーダイオードや、ツェナーダイオー
ドおよびダイオードの直列接続素子や、さらには、トラ
ンジスタのコレクタおよびエミッタをそれぞれ前記抵抗
の一端、他端に接続し、ベースを別の抵抗を介して前記
オペアンプの出力端子に接続してなるもの等を用いるこ
とができる。
具体的には、ツェナーダイオードや、ツェナーダイオー
ドおよびダイオードの直列接続素子や、さらには、トラ
ンジスタのコレクタおよびエミッタをそれぞれ前記抵抗
の一端、他端に接続し、ベースを別の抵抗を介して前記
オペアンプの出力端子に接続してなるもの等を用いるこ
とができる。
【０００７】なお上記の素子がツェナーダイオード、あ
るいはツェナーダイオードおよびダイオードの直列接続
素子からなる場合、ツェナーダイオードのツェナー電圧
は、オペアンプの最大出力電圧から、前記帰還回路を構
成する素子による電圧降下分を引いた値以下であるのが
望ましい。
るいはツェナーダイオードおよびダイオードの直列接続
素子からなる場合、ツェナーダイオードのツェナー電圧
は、オペアンプの最大出力電圧から、前記帰還回路を構
成する素子による電圧降下分を引いた値以下であるのが
望ましい。
【０００８】また本発明の対数増幅器においては、前記
帰還回路と並列的に接続されたコンデンサを備えた発振
防止回路と、対数変換用オペアンプへの入力電流に応じ
て、該入力電流が小さくなるに従って上記発振防止回路
を経由する帰還量を減じるように該発振防止回路を制御
する制御回路とを備えるのが望ましい。
帰還回路と並列的に接続されたコンデンサを備えた発振
防止回路と、対数変換用オペアンプへの入力電流に応じ
て、該入力電流が小さくなるに従って上記発振防止回路
を経由する帰還量を減じるように該発振防止回路を制御
する制御回路とを備えるのが望ましい。
【０００９】
【作用および発明の効果】上記構成の本発明による対数
増幅器においては、過大入力があってオペアンプの出力
電圧が異常に高くなると上記素子の等価抵抗が低下し、
それによりオペアンプの出力電圧が低下して振り切れる
状態にはならないので、入力が通常レベルに戻った際に
前述の出力異常が起きなくなる。
増幅器においては、過大入力があってオペアンプの出力
電圧が異常に高くなると上記素子の等価抵抗が低下し、
それによりオペアンプの出力電圧が低下して振り切れる
状態にはならないので、入力が通常レベルに戻った際に
前述の出力異常が起きなくなる。
【００１０】
【実施例】以下、図面に示す実施例に基づいて本発明を
詳細に説明する。
詳細に説明する。
【００１１】図１は、本発明の第１実施例による対数増
幅器を示すものである。図示されるようにこの対数増幅
器の入力端子21は、対数変換用オペアンプ22の−入力端
子22ａに接続されている。一方オペアンプ22の＋入力端
子22ｂは接地されている。またこのオペアンプ22には＋
Ｖボルト、−Ｖボルトの２つの直流電力が供給されてい
る。各電源ライン24，25はノイズ防止用コンデンサ26，
27を介して接地されている。また図示は省略してある
が、オペアンプ22にはオフセット調整回路が設けられ
る。
幅器を示すものである。図示されるようにこの対数増幅
器の入力端子21は、対数変換用オペアンプ22の−入力端
子22ａに接続されている。一方オペアンプ22の＋入力端
子22ｂは接地されている。またこのオペアンプ22には＋
Ｖボルト、−Ｖボルトの２つの直流電力が供給されてい
る。各電源ライン24，25はノイズ防止用コンデンサ26，
27を介して接地されている。また図示は省略してある
が、オペアンプ22にはオフセット調整回路が設けられ
る。
【００１２】オペアンプ22の出力端子22ｃは、抵抗器30
を介して第１段目の出力端子31と接続されている。入力
端子21とオペアンプ22の出力端子22ｃとの間には、互い
に直列に接続された発振防止用コンデンサ32とＰＮＰト
ランジスタ33が接続されている。このＰＮＰトランジス
タ33のエミッタ33ａ、コレクタ33ｂはそれぞれオペアン
プ22の出力端子22ｃ、抵抗器34の一端に接続されてい
る。該抵抗器34の他端は接地されている。また該ＰＮＰ
トランジスタ33のベース33ｃはそのコレクタ33ｂと接続
され、さらにコンデンサ32の一端側に接続されている。
を介して第１段目の出力端子31と接続されている。入力
端子21とオペアンプ22の出力端子22ｃとの間には、互い
に直列に接続された発振防止用コンデンサ32とＰＮＰト
ランジスタ33が接続されている。このＰＮＰトランジス
タ33のエミッタ33ａ、コレクタ33ｂはそれぞれオペアン
プ22の出力端子22ｃ、抵抗器34の一端に接続されてい
る。該抵抗器34の他端は接地されている。また該ＰＮＰ
トランジスタ33のベース33ｃはそのコレクタ33ｂと接続
され、さらにコンデンサ32の一端側に接続されている。
【００１３】一方、入力端子21と第１段目の出力端子31
との間には、指数関数特性を有するＰＮＰトランジスタ
35が接続されている。該トランジスタ35のエミッタ35
ａ、コレクタ35ｂはそれぞれ出力端子31、入力端子21と
接続され、ベース35ｃは接地されている。
との間には、指数関数特性を有するＰＮＰトランジスタ
35が接続されている。該トランジスタ35のエミッタ35
ａ、コレクタ35ｂはそれぞれ出力端子31、入力端子21と
接続され、ベース35ｃは接地されている。
【００１４】以上のように構成された対数変換回路の入
力端子21に電流信号Ｉinが入力されると、その電流信号
Ｉinの対数値に対応した出力電圧（正の電圧）が出力端
子31に発生する。
力端子21に電流信号Ｉinが入力されると、その電流信号
Ｉinの対数値に対応した出力電圧（正の電圧）が出力端
子31に発生する。
【００１５】第１段目の出力端子31と、この対数増幅器
の出力端子41との間に構成された第２段目の回路は、第
１段目の対数変換回路の温度補償のための回路である。
第１段目の出力端子31には、帰還用トランジスタ35と同
一特性を有するＰＮＰトランジスタ43のエミッタ43ａが
接続されている。該トランジスタのコレクタ43ｂは、ベ
ース43ｃとともに第２段目のオペアンプ42の＋入力端子
42ａに接続されている。このトランジスタ43は、第２段
目のオペアンプ42の入力インピーダンスの役割を担って
おり、このトランジスタ43として第１段目の帰還用トラ
ンジスタ35と同一特性のトランジスタが用いられたこと
により、後述する温度補償用素子44とともに第１段目の
対数変換回路の温度補償に寄与している。上記＋入力端
子42ａは、抵抗器45を介して−Ｖボルトの電源に接続さ
れている。
の出力端子41との間に構成された第２段目の回路は、第
１段目の対数変換回路の温度補償のための回路である。
第１段目の出力端子31には、帰還用トランジスタ35と同
一特性を有するＰＮＰトランジスタ43のエミッタ43ａが
接続されている。該トランジスタのコレクタ43ｂは、ベ
ース43ｃとともに第２段目のオペアンプ42の＋入力端子
42ａに接続されている。このトランジスタ43は、第２段
目のオペアンプ42の入力インピーダンスの役割を担って
おり、このトランジスタ43として第１段目の帰還用トラ
ンジスタ35と同一特性のトランジスタが用いられたこと
により、後述する温度補償用素子44とともに第１段目の
対数変換回路の温度補償に寄与している。上記＋入力端
子42ａは、抵抗器45を介して−Ｖボルトの電源に接続さ
れている。
【００１６】オペアンプ42にもオペアンプ22と同様に＋
Ｖボルト、−Ｖボルトの２つの電源が接続されており、
電源ライン46，47はそれぞれコンデンサ48，49を介して
接地されている。オペアンプ42の−入力端子42ｂと出力
端子42ｃとの間には、抵抗器50が接続されている。また
上記−入力端子42ｂは、温度補償用素子44を介して接地
されている。
Ｖボルト、−Ｖボルトの２つの電源が接続されており、
電源ライン46，47はそれぞれコンデンサ48，49を介して
接地されている。オペアンプ42の−入力端子42ｂと出力
端子42ｃとの間には、抵抗器50が接続されている。また
上記−入力端子42ｂは、温度補償用素子44を介して接地
されている。
【００１７】上記のように構成された第２段目の回路
に、第１段目の回路で対数変換された信号（正の電圧）
が入力されると、温度変化による出力値の変動が補正さ
れ、かつ適切に増幅された信号が出力端子41から出力さ
れる。
に、第１段目の回路で対数変換された信号（正の電圧）
が入力されると、温度変化による出力値の変動が補正さ
れ、かつ適切に増幅された信号が出力端子41から出力さ
れる。
【００１８】そして、オペアンプ22の出力端子22ｃに発
生した出力電圧（正の電圧）は、第２段目のオペアンプ
42に入力されるとともに、トランジスタ33にも入力され
る。ここで、トランジスタ33のエミッタ33ａに高い電圧
が印加されるほどエミッタ−コレクタ間の抵抗値が下が
り、これにより、コンデンサ32を介するフィードバック
量が大きくなって回路動作が安定する。その一方、トラ
ンジスタ33のエミッタ33ａに印加される電圧が下がると
エミッタ−コレクタ間の抵抗値が上昇し、これにより、
コンデンサ32を介するフィードバック量が小さくなって
回路の周波数応答特性が改善される。
生した出力電圧（正の電圧）は、第２段目のオペアンプ
42に入力されるとともに、トランジスタ33にも入力され
る。ここで、トランジスタ33のエミッタ33ａに高い電圧
が印加されるほどエミッタ−コレクタ間の抵抗値が下が
り、これにより、コンデンサ32を介するフィードバック
量が大きくなって回路動作が安定する。その一方、トラ
ンジスタ33のエミッタ33ａに印加される電圧が下がると
エミッタ−コレクタ間の抵抗値が上昇し、これにより、
コンデンサ32を介するフィードバック量が小さくなって
回路の周波数応答特性が改善される。
【００１９】次に、過大入力に対処するための構成につ
いて説明する。抵抗器30に対して並列に、ツェナーダイ
オード51とダイオード52の直列接続素子が接続されてい
る。ツェナーダイオード51はその両端間にかかる電圧が
ツェナー電圧（降伏電圧）未満であれば電流を流さない
が、ツェナー電圧以上の電圧がかかると逆電流を流す状
態となる。なおこのツェナーダイオード51としては、ツ
ェナー電圧がオペアンプ22の最大出力電圧から帰還用ト
ランジスタ35による電圧降下分を引いた値以下であるも
のが選択使用されている。
いて説明する。抵抗器30に対して並列に、ツェナーダイ
オード51とダイオード52の直列接続素子が接続されてい
る。ツェナーダイオード51はその両端間にかかる電圧が
ツェナー電圧（降伏電圧）未満であれば電流を流さない
が、ツェナー電圧以上の電圧がかかると逆電流を流す状
態となる。なおこのツェナーダイオード51としては、ツ
ェナー電圧がオペアンプ22の最大出力電圧から帰還用ト
ランジスタ35による電圧降下分を引いた値以下であるも
のが選択使用されている。
【００２０】そこで、オペアンプ22の出力電圧が上記最
大出力電圧に達していない状態では、ツェナーダイオー
ド51はいわば等価抵抗が無限大となっていて電流を流さ
ないが、通常レベルを超える過大な電流信号Ｉinが入力
されてオペアンプ22の出力電圧が上記最大出力電圧に達
すると、電流を流す（等価抵抗が小さくなる）ようにな
る。このようにツェナーダイオード51が電流を流すと、
オペアンプ22の出力電圧が低下して振り切れる状態には
ならないので、電流信号Ｉinが通常レベルに戻った際
に、図３の（３）に示したような出力異常が起きること
がなくなる。
大出力電圧に達していない状態では、ツェナーダイオー
ド51はいわば等価抵抗が無限大となっていて電流を流さ
ないが、通常レベルを超える過大な電流信号Ｉinが入力
されてオペアンプ22の出力電圧が上記最大出力電圧に達
すると、電流を流す（等価抵抗が小さくなる）ようにな
る。このようにツェナーダイオード51が電流を流すと、
オペアンプ22の出力電圧が低下して振り切れる状態には
ならないので、電流信号Ｉinが通常レベルに戻った際
に、図３の（３）に示したような出力異常が起きること
がなくなる。
【００２１】なおツェナーダイオード51と直列に配され
たダイオード52は必ずしも必要ではないが、このダイオ
ード52を設けることにより、オペアンプ22の負荷容量が
低下し、動作が安定するようになる。
たダイオード52は必ずしも必要ではないが、このダイオ
ード52を設けることにより、オペアンプ22の負荷容量が
低下し、動作が安定するようになる。
【００２２】さらに、コンデンサ32とトランジスタ33と
で構成されるフィードバック補償回路も必ずしも必要で
はないが、この位相補償回路を本発明装置と組み合わせ
ると、高速性、大入力特性（広ダイナミックレンジ）が
両立されるので、特に好ましい。つまり低入力時は、抵
抗器30とツェナーダイオード51とダイオード52とで構成
される回路の等価抵抗が大きいので、上記位相補償回路
の等価容量は小さくてよく、その結果、この等価容量と
帰還用トランジスタ35とで作る時定数が小さくなり、よ
り高周波の領域まで応答可能となる。一方大入力時は、
帰還用トランジスタ35の等価抵抗は小さいので、上記位
相補償回路の等価容量を大きくでき、その結果、抵抗器
30とツェナーダイオード51とダイオード52とで構成され
る回路の等価抵抗が小さくても、出力が安定化する。
で構成されるフィードバック補償回路も必ずしも必要で
はないが、この位相補償回路を本発明装置と組み合わせ
ると、高速性、大入力特性（広ダイナミックレンジ）が
両立されるので、特に好ましい。つまり低入力時は、抵
抗器30とツェナーダイオード51とダイオード52とで構成
される回路の等価抵抗が大きいので、上記位相補償回路
の等価容量は小さくてよく、その結果、この等価容量と
帰還用トランジスタ35とで作る時定数が小さくなり、よ
り高周波の領域まで応答可能となる。一方大入力時は、
帰還用トランジスタ35の等価抵抗は小さいので、上記位
相補償回路の等価容量を大きくでき、その結果、抵抗器
30とツェナーダイオード51とダイオード52とで構成され
る回路の等価抵抗が小さくても、出力が安定化する。
【００２３】次に、図２を参照して本発明の第２実施例
について説明する。なおこの図２において、図１中の要
素と同等の要素には同番号を付し、それらについての重
複した説明は省略する。
について説明する。なおこの図２において、図１中の要
素と同等の要素には同番号を付し、それらについての重
複した説明は省略する。
【００２４】この第２実施例においては、第１実施例で
設けられたツェナーダイオード51とダイオード52の直列
接続素子に代えて、ＮＰＮトランジスタ60、抵抗器61お
よび62が設けられている。トランジスタ60のエミッタ60
ａおよびコレクタ60ｂはそれぞれ抵抗器30の一端、他端
に接続され、ベース60ｃは抵抗器61を介してオペアンプ
22の出力端子22ｃに接続され、また抵抗器62を介して接
地されている。なお本実施例では、第１実施例において
設けられたトランジスタ33は省かれ、そして帰還用トラ
ンジスタ35に代えてダイオード63が設けられている。
設けられたツェナーダイオード51とダイオード52の直列
接続素子に代えて、ＮＰＮトランジスタ60、抵抗器61お
よび62が設けられている。トランジスタ60のエミッタ60
ａおよびコレクタ60ｂはそれぞれ抵抗器30の一端、他端
に接続され、ベース60ｃは抵抗器61を介してオペアンプ
22の出力端子22ｃに接続され、また抵抗器62を介して接
地されている。なお本実施例では、第１実施例において
設けられたトランジスタ33は省かれ、そして帰還用トラ
ンジスタ35に代えてダイオード63が設けられている。
【００２５】上記の構成において、オペアンプ22の出力
電圧が最大出力電圧に達していない状態では、トランジ
スタ60はいわば等価抵抗が無限大となっていて電流を流
さないが、過大な電流信号Ｉinが入力されてオペアンプ
22の出力電圧が上記最大出力電圧に達すると、電流を流
す（等価抵抗が小さくなる）ようになる。したがってこ
の場合も第１実施例と同様に、電流信号Ｉinが通常レベ
ルに戻った際に、図３の（３）に示したような出力異常
が起きることがなくなる。
電圧が最大出力電圧に達していない状態では、トランジ
スタ60はいわば等価抵抗が無限大となっていて電流を流
さないが、過大な電流信号Ｉinが入力されてオペアンプ
22の出力電圧が上記最大出力電圧に達すると、電流を流
す（等価抵抗が小さくなる）ようになる。したがってこ
の場合も第１実施例と同様に、電流信号Ｉinが通常レベ
ルに戻った際に、図３の（３）に示したような出力異常
が起きることがなくなる。
【００２６】なお以上説明した２つの実施例は、入力電
流信号Ｉinがsinkタイプのものであるが、入力電流信号
Ｉinがsourceタイプの場合は、図１の構成ではツェナー
ダイオード51およびダイオード52の接続を逆向きにすれ
ばよく、図２の構成ではＮＰＮトランジスタ60に代えて
ＰＮＰトランジスタを用いればよい。
流信号Ｉinがsinkタイプのものであるが、入力電流信号
Ｉinがsourceタイプの場合は、図１の構成ではツェナー
ダイオード51およびダイオード52の接続を逆向きにすれ
ばよく、図２の構成ではＮＰＮトランジスタ60に代えて
ＰＮＰトランジスタを用いればよい。
【図１】本発明の第１実施例の対数増幅器を示す電気回
路図
路図
【図２】本発明の第２実施例の対数増幅器を示す電気回
路図
路図
【図３】従来の対数増幅器における出力異常を説明する
波形図
波形図
21 入力端子
22 対数変換用オペアンプ
22ａ 対数変換用オペアンプの−入力端子
22ｂ 対数変換用オペアンプの＋入力端子
22ｃ 対数変換用オペアンプの出力端子
30、61、62 抵抗器
32 発振防止用コンデンサ
33 ＰＮＰトランジスタ
35 帰還用トランジスタ
51 ツェナーダイオード
52 ダイオード
60 ＮＰＮトランジスタ
63 帰還用ダイオード
Claims (6)
- 【請求項１】対数変換用オペアンプと、このオペアンプ
の出力端子に接続された抵抗を介して該オペアンプの出
力を指数関数特性を持つ部品を介して帰還させる帰還回
路とを備えてなる対数増幅器において、前記抵抗に対し
て並列に、所定値以上の電圧がかかると等価抵抗が小さ
くなる素子が接続されていることを特徴とする対数増幅
器。 - 【請求項２】 前記素子がツェナーダイオードであるこ
とを特徴とする請求項１記載の対数増幅器。 - 【請求項３】 前記素子が、ツェナーダイオードおよび
ダイオードの直列接続素子であることを特徴とする請求
項１記載の対数増幅器。 - 【請求項４】 前記ツェナーダイオードのツェナー電圧
が、前記オペアンプの最大出力電圧から、前記帰還回路
を構成する素子による電圧降下分を引いた値以下である
ことを特徴とする請求項２または３記載の対数増幅器。 - 【請求項５】 前記素子が、トランジスタのコレクタお
よびエミッタをそれぞれ前記抵抗の一端、他端に接続
し、ベースを別の抵抗を介して前記オペアンプの出力端
子に接続してなるものであることを特徴とする請求項１
記載の対数増幅器。 - 【請求項６】 前記帰還回路と並列的に接続されたコン
デンサを備えた発振防止回路と、前記オペアンプへの入
力電流に応じて、該入力電流が小さくなるに従って前記
発振防止回路を経由する帰還量を減じるように該発振防
止回路を制御する制御回路とを備えたことを特徴とする
請求項１から５いずれか１項記載の対数増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21686094A JP3536936B2 (ja) | 1994-09-12 | 1994-09-12 | 対数増幅器 |
| US08/526,094 US5578958A (en) | 1994-09-12 | 1995-09-11 | Logarithmic amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21686094A JP3536936B2 (ja) | 1994-09-12 | 1994-09-12 | 対数増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883316A JPH0883316A (ja) | 1996-03-26 |
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