JP3533675B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
形成工程及び配線工程を有するウェハ処理工程を経てウ
ェハ上に半導体装置を製造する半導体装置の製造方法に
関し、特に、入射光の光量に応じた信号電荷に光電変換
する受光部と、この受光部に蓄積された信号電荷をCC
Dによるレジスタにて出力段に転送する固体撮像素子の
製造において好適な半導体装置の製造方法に関する。
(チップ)を作製するまでの製造工程、即ちウェハ処理
工程は、素子間分離工程、素子形成工程、配線工程及び
ウェハ検査工程からなる。
化形成のための製造設備が集約され、塵などを排除した
クリーンルームで作業が行われる。このウェハ処理工程
は、各工程ごとに異なったマスクパターンが用いられる
ため、露光処理を中心とした作業形態となっている。
離工程は、ウェハ上に半導体素子(例えばMOSトラン
ジスタなど)を作る領域を定め、素子と素子とを電気的
に絶縁分離する工程であり、一般に、MOSICでは、
フィールド酸化膜と称される、厚さ約1μmの厚い酸化
膜(例えばSiO2 )を形成することによって行われ
る。なお、バイポーラICでは、一般に、pn接合によ
って素子間分離が行われる。
工程は、上記素子間分離工程の後に、ウェハ上への薄膜
形成、該薄膜に対する選択的なパターニング及びウェハ
表面への選択的な不純物の導入(例えばイオン注入など
によって行われる)を行って、上記素子間分離工程にて
区画された素子形成領域内に素子を形成する工程であ
る。
は、素子形成工程後に電子回路としての配線を行う工程
である。具体的には、素子のオーミック・コンタクトを
とり、素子間を配線して、表面をPSG又は窒化膜(S
i3N4)などの保護膜で覆うという作業が行われる。配
線材料としては、一般にアルミニウムが用いられる。
置(チップ)が作製されることになる。
処理工程においては、その処理工程中において、なんら
かの原因で、ウェハ表面が汚染され、形成された素子の
特性が劣化するという問題がある。その主な原因として
は、ウェハ上に薄膜を形成した後の選択的なパターニン
グ(例えばウェハ表面に通じるコンタクトホールなどの
形成)において、金属不純物がそのコンタクトホールを
介してウェハ表面に侵入することによる金属汚染や、フ
ォトリソグラフィによるパターニング後におけるフォト
レジストの洗浄残り(レジスト残渣)による汚染が挙げ
られる。
タにおいては、しきい値Vthが変化し、特性の変動につ
ながるという問題が生じる。特に、入射光の光量に応じ
た信号電荷に光電変換する受光部と、この受光部に蓄積
された信号電荷をCCDによるレジスタにて出力段に転
送する固体撮像素子においては、不純物濃度の低いウェ
ハの表面に上記固体撮像素子を形成することから、一般
のLSIよりも汚染に弱く、特性の劣化が顕著に現れ
る。
る汚染の程度を客観的に測定する方法がなく、実際のと
ころ、上述した原因で素子の特性劣化が発生しているの
かどうかを確認する方法ががないため、素子の特性劣化
の原因究明にあたっては、経験、あるいは熟練者の勘に
頼るしかすべがなかった。
ので、その目的とするところは、ウェハの汚染を抵抗値
の変化として客観的に確認することができ、これによ
り、素子の特性劣化の原因究明にあたっての指針及び製
造履歴を容易に把握することができ、最適な製造設備へ
の転換を効率よく促進させることができる半導体装置の
製造方法を提供することにある。
抵抗検出のための構成を製造工程を増加させることなく
実現させることができ、製造コストの面でも有利な半導
体装置の製造方法を提供することにある。
か、ウェハ処理工程におけるウェハ表面の抵抗変化を高
精度に検出することができる半導体装置の製造方法を提
供することにある。
程、素子形成工程及び配線工程を有するウェハ処理工程
を経てウェハ上に半導体装置を製造する半導体装置の製
造方法であって、上記ウェハの表面にそれぞれ分離して
形成された4つの不純物拡散領域と、開口幅が上記4つ
の不純物拡散領域が形成された部分を含む幅を有する1
つの第1のコンタクトホールと、上記第1のコンタクト
ホール内に形成された薄膜の絶縁膜にそれぞれ上記4つ
の不純物拡散領域に対応した位置に形成された4つの第
2のコンタクトホールとにより構成される抵抗検出手段
を上記ウェハ処理工程において同時に形成しながら半導
体装置を製造する。
成工程及び配線工程を有するウェハ処理工程を経てウェ
ハ上に半導体装置を製造する半導体装置の製造方法であ
って、上記ウェハ上に素子間分離のためのフィールド絶
縁層を形成した後、該フィールド絶縁層に対して上記1
つの第1のコンタクトホールを形成し、その後、該第1
のコンタクトホール内に薄膜の熱酸化膜を形成した後、
上記第1のコンタクトホールに対応するウェハ表面に、
選択的に不純物をイオン注入して、4つの不純物拡散領
域を形成し、その後、これら4つの不純物拡散領域に達
する第2のコンタクトホールを形成して作製される抵抗
検出手段を上記ウェハ処理工程において同時に形成しな
がら半導体装置を製造する。
は、ウェハ処理工程における上記ウェハの抵抗変化を4
探針法にて検出することができる抵抗検出手段12を形
成しながら半導体装置を製造することから、このウェハ
処理工程を終えたウェハには、LSIを構成する素子の
ほかに、抵抗検出手段12が形成されることになる。
ハ表面に、金属不純物が侵入したり、レジスト残渣があ
る場合、その表面の抵抗値が徐々に変化することにな
る。
れたウェハの抵抗値を一般的な4探針法にて測定し、そ
の後、ウェハ処理工程を終えたウェハの抵抗値をウェハ
上に形成された抵抗検出手段12を通して4探針法にて
検出することにより、ウェハの抵抗変化を容易に検出す
ることができ、ウェハの汚染の程度を抵抗変化として客
観的に知ることが可能となる。
ェハ21の表面にそれぞれ分離して形成された4つの不
純物拡散領域38a,38b,38c及び38dと、上
記ウェハ21上の絶縁膜28におけるそれぞれ4つの不
純物拡散領域38a,38b,38c及び38dに対応
した位置に形成されたコンタクトホール29a,29
b,29c及び29dとで構成することにより、例えば
素子形成工程でウェハ21上に形成される素子と同時に
作製することができる。
段12を作製する場合、まず、素子間分離工程におい
て、ウェハ21上に素子間分離のためのフィールド絶縁
層28を形成した後、このフィールド絶縁層28に対し
て4つのコンタクトホール29a,29b,29c及び
29dを形成する。
ンタクトホール29a,29b,29c及び29dを介
してウェハ21表面に不純物をイオン注入して、該ウェ
ハ21表面に4つの不純物拡散領域38a,38b,3
8c及び38dを形成して抵抗検出手段12を作製す
る。この場合、4つのコンタクトホール29a,29
b,29c及び29dは、フィールド絶縁層28を選択
的にパターニングして、ウェハ21上に素子形成領域3
0及び31を形成する際に同時に形成されることにな
る。
LSIを形成する場合、素子形成領域30及び31に不
純物をイオン注入して選択的にウェル領域が形成される
が、この不純物のイオン注入時に、同時に4つのコンタ
クトホール29a,29b,29c及び29dに対応し
たウェハ21表面にそれぞれ4つの不純物拡散領域38
a,38b,38c及び38dが形成されることにな
る。
21の表面にそれぞれ分離して形成された4つの不純物
拡散領域38a,38b,38c及び38dと、開口幅
が4つの不純物拡散領域38a,38b,38c及び3
8dが形成された部分を含む幅を有する1つの第1のコ
ンタクトホール51と、この第1のコンタクトホール5
1内に形成された薄膜の絶縁膜35にそれぞれ4つの不
純物拡散領域38a,38b,38c及び38dに対応
した位置に形成された4つの第2のコンタクトホール4
1a,41b,41c及び41dとで構成することによ
り、例えば素子形成工程でウェハ21上に形成される素
子と同時に作製することができ、しかも、ウェハ21表
面の抵抗変化を高精度に検出することが可能となる。
出手段12を作製する場合、まず、素子間分離工程にお
いて、ウェハ21上に素子間分離のためのフィールド絶
縁層28を形成した後、該フィールド絶縁層28に対し
て1つの第1のコンタクトホール51を形成する。即
ち、フィールド絶縁層28を選択的にパターニングして
ウェハ21上に素子形成領域30及び31を形成する際
に第1のコンタクトホール51が同時に形成されること
になる。
第1のコンタクトホール51内に薄膜の熱酸化膜35を
形成した後、第1のコンタクトホール51に対応するウ
ェハ21表面に、選択的に不純物をイオン注入して、4
つの不純物拡散領域38a,38b,38c及び38d
を形成し、その後、これら4つの不純物拡散領域38
a,38b,38c及び38dに達する4つの第2のコ
ンタクトホール41a,41b,41c及び41dを形
成して抵抗検出手段12を作製する。
えばMOSトランジスタのゲート絶縁膜を形成する際に
同時に形成され、4つの不純物拡散領域38a,38
b,38c及び38dは、上記MOSトランジスタを例
にとると、そのソース領域39S及びドレイン領域39
Dの形成と同時に形成されることになる。
手段12は、まず、開口幅の広い第1のコンタクトホー
ル51を形成した後に、この第1のコンタクトホール5
1内に薄膜の熱酸化膜35を形成し、その後、選択的に
不純物を導入して、第1のコンタクトホール51に対応
するウェハ21表面に4つの不純物拡散領域38a,3
8b,38c及び38dを形成した後、これら4つの不
純物拡散領域38a,38b,38c及び38dに達す
る第2のコンタクトホール41a,41b,41c及び
41dを形成することにより構成されることから、開口
幅の広い第1のコンタクトホール51を形成した段階で
発生したウェハへの汚染、及び第1のコンタクトホール
51の形成以降の工程で発生したウェハへの汚染を後に
抵抗変化として検出することができ、実際のウェハ処理
工程でのウェハ汚染を高精度に検出することが可能とな
る。
を、入射光の光量に応じた信号電荷に光電変換する受光
部と、この受光部に蓄積された信号電荷をCCDによる
レジスタにて出力段に転送する固体撮像素子の製造方法
に適用した2つの実施例(以下、単にそれぞれ第1実施
例に係る製造方法及び第2実施例に係る製造方法と記
す)を図1〜図10を参照しながら説明する。
2実施例に係る製造方法を説明する前に、まず、ウェハ
上に形成される固体撮像素子の形成レイアウトについて
図1及び図2を参照しながら説明する。
像素子(チップ)1が例えば2行n列(nは任意数)に
配列された素子パターン群2が2組配されたかたちに形
成され、各素子パターン群2のオリエンテーション・フ
ラット3側とは反対側にそれぞれ固体撮像素子1の列に
対応して抵抗検出部形成領域4が形成されている。
うに、入射光の光量に応じた信号電荷に光電変換する受
光部5が多数マトリクス状に配列された撮像領域6と、
この撮像領域6の周辺にバッファ回路やソースフォロア
回路等の周辺回路形成領域7とが配されて構成されてい
る。なお、上記撮像領域6内には、各受光部5に蓄積さ
れた信号電荷を出力段(図示せず)に転送する転送レジ
スタ8が形成されている。
ッド11a,11b,11c及び11dと、これらパッ
ド11a,11b,11c及び11dに対応してウェハ
表面まで達する4つのコンタクトホールを有する抵抗検
出部12が形成されて構成されている。上記4つのパッ
ド11a,11b,11c及び11dからはそれぞれ配
線層13a,13b,13c及び13dが抵抗検出部1
2側に延長して形成され、上記4つのパッド11a,1
1b,11c及び11dは、抵抗検出部12における4
つのコンタクトホールを介してウェハ表面と電気的に接
続されている。
及び11dは、4探針法で用いられる4つのプローブが
接触される部分であり、これら4つのパッド11a,1
1b,11c及び11dにそれぞれプローブを接触させ
ることにより、抵抗検出部12を介してウェハの抵抗値
を検出できるようになっている。
子を作製する場合の第1実施例に係る製造方法を図3〜
図6の製造工程図に基づいて順次説明する。なお、この
図3〜図6で示す製造工程図において、領域Aで示す工
程は、図2におけるA−A線上の断面、即ち抵抗検出部
12の断面に沿って示すものであり、領域Bで示す工程
は、図2におけるB−B線上の断面、即ち受光部5周辺
の断面に沿って示すものであり、領域Cで示す工程は、
図2におけるC−C線上の断面、即ち周辺回路形成領域
7に形成される例えばNチャネル形MOSトランジスタ
の断面に沿って示すものである。
N形のシリコン基板21の表面に対して熱酸化を施し
て、該シリコン基板21上に薄い熱酸化膜22を形成す
る。
域Cに対してN形の不純物(例えばリン(P))及びP
形の不純物(例えばボロン(B))を選択的にイオン注
入して、領域Bにおけるシリコン基板21の表面に、P
形のウェル領域23、N形の垂直レジスタ領域24a及
び24b、N形の受光部5及びP形のチャネル・ストッ
パ領域26などの各種不純物拡散領域を形成すると共
に、領域Cにおけるシリコン基板21の表面に、P形の
ウェル領域27を形成する。
21上に厚み約600nmのフィールド絶縁膜(SiO
2 )28を例えばCVD(化学気相成長法)にて成膜す
る。
ド絶縁膜28に対し、例えばフォトリソグラフィ技術を
用いてパターニングを行い、領域Aに対しては、シリコ
ン基板21まで達する4つのコンタクトホール29a,
29b,29c及び29dを形成し、領域B及び領域C
に対しては、パターニング後のフィールド絶縁膜28に
て素子間分離された素子形成領域30及び31をそれぞ
れ形成する。
て、全面に薄い熱酸化膜32を形成した後、全面に薄い
Si3N4膜33を例えばCVD法にて形成し、その後、
例えばフォトリソグラフィ技術を用いて、領域A及び領
域B上のSi3N4膜33及びその下層の熱酸化膜32を
除去する。
の多結晶シリコン層を形成した後、フォトリソグラフィ
技術を用いてパターニングを行い、領域Bにおける垂直
レジスタ領域24a上に、1層目の多結晶シリコン層に
よる第1の垂直転送電極34aを形成する。
す。このとき、A領域における4つのコンタクトホール
29a,29b,29c及び29d内及びC領域におけ
る素子形成領域31内にそれぞれ薄い熱酸化膜35が形
成されると共に、B領域における第1の垂直転送電極3
4aの表面に薄い熱酸化膜35が形成される。
の多結晶シリコン層を形成した後、フォトリソグラフィ
技術を用いてパターニングを行い、領域Bにおける第1
の垂直転送電極34aに隣接する部分、即ち垂直レジス
タ24b上に2層目の多結晶シリコン層による第2の垂
直転送電極34bを形成し、更に領域Cにおける素子形
成領域31において、2層目の多結晶シリコン層による
ゲート電極36を形成する。
口37aを有するフォトレジスト37を形成した後、全
面にN形の不純物(例えばひ素(As))を選択的にイ
オン注入して、領域Aにおいては、4つのコンタクトホ
ール29a,29b,29c及び29dを通してシリコ
ン基板21の表面にN形の取出し領域38a,38b,
38c及び38dをそれぞれ形成し、領域Cにおいて
は、ゲート電極36をマスクとしてシリコン基板21の
表面にN形のソース領域39S及びドレイン領域39D
を形成する。
(領域A)に4つの取出し領域38a,38b,38c
及び38dと4つのコンタクトホール29a,29b,
29c及び29dからなる抵抗検出部12が形成され、
撮像領域6(領域B)に受光部5及び電荷転送のための
レジスタ8が形成され、周辺回路形成領域7(領域C)
にNチャネル形MOSトランジスタTrが形成されるこ
とになる。図示の例では、周辺回路形成領域7に、Nチ
ャネル形MOSトランジスタTrを形成した例を示した
が、その他Pチャネル形MOSトランジスタやCMOS
トランジスタ等の各種素子が形成されることはいうまで
もない。
示すように、全面にSOG(Spin on Glass )などの平
坦化膜40を形成した後、例えばフォトリソグラフィ技
術を用いて、領域Aにおいては、シリコン基板21の表
面に形成されている4つの取出し領域38a,39b,
38及び38dにまで達する4つのコンタクトホール4
1a,41b,41c及び41dを形成し、領域Bにお
いては、第1及び第2の垂直転送電極34a及び34b
まで達するコンタクトホール42a及び42bを形成
し、領域Cにおいては、ゲート電極36まで達するコン
タクトホール43Gと、ソース領域39S及びドレイン
領域39Dまで達するコンタクトホール43S及び43
Dをそれぞれ形成する。
線層を形成した後、フォトリソグラフィ技術を用いてパ
ターニングすることにより、4つの取出し領域38a,
38b,38c及び38dとそれぞれ対応するパッド1
1a,11b,11c及び11dとを電気的に接続する
配線13a,13b,13c及び13dと、第1及び第
2の垂直転送電極34a及び34bへの配線44a及び
44b、ゲート電極36への配線45G並びにソース電
極45S及びドレイン電極45Dを形成する。その後、
全面にPSGやSi2 O3 からなる保護層(図示せず)
を形成して、この第1実施例に係る製造方法による固体
撮像素子が作製される。
法によれば、ウェハ処理工程における上記ウェハの抵抗
変化を4探針法にて検出することができる抵抗検出部1
2を形成しながら固体撮像素子を製造することから、こ
のウェハ処理工程を終えたウェハには、LSIを構成す
る素子のほかに、抵抗検出部12が形成されることにな
る。
ハ表面に、金属不純物が侵入したり、レジスト残渣があ
る場合、その表面の抵抗値が徐々に変化することにな
る。
れたウェハの抵抗値を一般的な4探針法にて測定し、そ
の後、ウェハ処理工程を終えたウェハの抵抗値をウェハ
上に形成された抵抗検出部12を通して4探針法にて検
出することにより、ウェハの抵抗変化を容易に検出する
ことができ、ウェハの汚染の程度を抵抗変化として客観
的に知ることが可能となる。
化として客観的に確認することができ、これにより、素
子の特性劣化の原因究明にあたっての指針及び製造履歴
を容易に把握することができ、最適な製造設備への転換
を効率よく促進させることができる。
出部12を、ウェハ(シリコン基板)21の表面にそれ
ぞれ分離して形成された4つの取出し領域38a,38
b,38c及び38dと、シリコン基板21上のフィー
ルド絶縁膜28におけるそれぞれ4つの取出し領域38
a,38b,38c及び38dに対応した位置に形成さ
れたコンタクトホール29a,29b,29c及び29
dとで構成するようにしたので、上記抵抗検出部12
を、素子形成工程において、同一のシリコン基板21上
に形成される他の素子と同時に作製することができ、抵
抗検出部12を形成するために新たに工程を付加する必
要がなく、工程の複雑化を回避させることができる。
子を作製する場合の第2実施例に係る製造方法を図7〜
図10の製造工程図に基づいて順次説明する。なお、上
記図3〜図6と対応するものについては同符号を記す。
N形のシリコン基板21の表面に対して熱酸化を施し
て、該シリコン基板21上に薄い熱酸化膜22を形成す
る。
域Cに対してN形の不純物(例えばリン(P))及びP
形の不純物(例えばボロン(B))を選択的にイオン注
入して、領域Bにおけるシリコン基板21の表面に、P
形のウェル領域23、N形の垂直レジスタ領域24a及
び24b、N形の受光部5及びP形のチャネル・ストッ
パ領域26などの各種不純物拡散領域を形成すると共
に、領域Cにおけるシリコン基板21の表面に、P形の
ウェル領域27を形成する。
21上に厚み約600nmのフィールド絶縁膜(SiO
2 )28を例えばCVD(化学気相成長法)にて成膜す
る。
ド絶縁膜28に対し、例えばフォトリソグラフィ技術を
用いてパターニングを行い、領域Aに対しては、シリコ
ン基板21まで達する開口幅の広い1つのコンタクトホ
ール51を形成し、領域B及び領域Cに対しては、パタ
ーニング後のフィールド絶縁膜28にて素子間分離され
た素子形成領域30及び31をそれぞれ形成する。
て、全面に薄い熱酸化膜32を形成した後、全面に薄い
Si3N4膜33を例えばCVD法にて形成し、その後、
例えばフォトリソグラフィ技術を用いて、領域Aにおけ
るコンタクトホール51内及び領域Cにおける素子形成
領域31内のSi3N4膜33及びその下層の熱酸化膜3
2をそれぞれ除去する。
の多結晶シリコン層を形成した後、フォトリソグラフィ
技術を用いてパターニングを行い、領域B上において、
1層目の多結晶シリコン層による第1の垂直転送電極3
4aを形成する。
す。このとき、A領域におけるコンタクトホール51内
及びC領域における素子形成領域31内にそれぞれ薄い
熱酸化膜35が形成されると共に、B領域における第1
の垂直転送電極34aの表面に薄い熱酸化膜35が形成
される。
の多結晶シリコン層を形成した後、フォトリソグラフィ
技術を用いてパターニングを行い、領域Bにおける第1
の垂直転送電極34aに隣接する部分に2層目の多結晶
シリコン層による第2の垂直転送電極34bを形成し、
更に領域Cにおける素子形成領域31に、2層目の多結
晶シリコン層によるゲート電極36を形成する。
口37aを有するフォトレジスト37を形成した後、全
面にN形の不純物(例えばひ素(As))を選択的にイ
オン注入して、領域Aにおいては、フォトレジスト37
の開口37aを通してシリコン基板21の表面に4つの
N形の取出し領域38a,38b,38c及び38dを
形成し、領域Cにおいては、ゲート電極36をマスクと
してシリコン基板21の表面にN形のソース領域39S
及びドレイン領域39Dを形成する。
G(Spin on Glass )などの平坦化膜40を形成した
後、例えばフォトリソグラフィ技術を用いて、領域Aに
おいては、シリコン基板21の表面に形成されている4
つの取出し領域38a,38b,38c及び38dにま
で達する4つのコンタクトホール41a,41b,41
c及び41dを形成し、領域Bにおいては、第1及び第
2の垂直転送電極34a及び34bまで達するコンタク
トホール42a及び42bを形成し、領域Cにおいて
は、ゲート電極36まで達するコンタクトホール43G
と、ソース領域39S及びドレイン領域39Dまで達す
るコンタクトホール43S及び43Dをそれぞれ形成す
る。
(領域A)に4つの取出し領域38a,38b,38c
及び38dと1つのコンタクトホール51並びに4つの
コンタクトホール41a,41b,41c及び41dか
らなる抵抗検出部12が形成され、撮像領域6(領域
B)に受光部5及び電荷転送のためのレジスタ8が形成
され、周辺回路形成領域7(領域C)にNチャネル形M
OSトランジスタTrが形成されることになる。図示の
例では、周辺回路形成領域7に、Nチャネル形MOSト
ランジスタTrを形成した例を示したが、その他Pチャ
ネル形MOSトランジスタやCMOSトランジスタ等の
各種素子が形成されることはいうまでもない。
l配線層を形成した後、フォトリソグラフィ技術を用い
てパターニングすることにより、4つの取出し領域38
a,38b,38c及び38dとそれぞれ対応するパッ
ド11a,11b,11c及び11dとを電気的に接続
する配線13a,13b,13c及び13dと、第1及
び第2の垂直転送電極34a及び34bへの配線44a
及び44b、ゲート電極36への配線45G並びにソー
ス電極45S及びドレイン電極45Dを形成する。その
後、全面にPSGやSi2 O3 からなる保護層(図示せ
ず)を形成して、この第2実施例に係る製造方法による
固体撮像素子が作製される。
法によれば、上記第1実施例に係る製造方法と同様に、
ウェハ処理工程における上記ウェハの抵抗変化を4探針
法にて検出することができる抵抗検出部12を形成しな
がら固体撮像素子を製造することから、このウェハ処理
工程を終えたウェハには、LSIを構成する素子のほか
に、抵抗検出部12が形成されることになる。
れたウェハの抵抗値を一般的な4探針法にて測定し、そ
の後、ウェハ処理工程を終えたウェハの抵抗値をウェハ
上に形成された抵抗検出部12を通して4探針法にて検
出することにより、ウェハの抵抗変化を容易に検出する
ことができ、ウェハの汚染の程度を抵抗変化として客観
的に知ることが可能となる。
化として客観的に確認することができ、これにより、素
子の特性劣化の原因究明にあたっての指針及び製造履歴
を容易に把握することができ、最適な製造設備への転換
を効率よく促進させることができる。
いては、まず、開口幅の広いコンタクトホール51を形
成した後に、このコンタクトホール51内に薄膜の熱酸
化膜35を形成し、その後、選択的に不純物を導入し
て、シリコン基板21の表面に4つの取出し領域38
a,38b,38c及び38dを形成した後、これら4
つの取出し領域38a,38b,38c及び38dに達
する4つのコンタクトホール41a,41b,41c及
び41dを形成して抵抗検出部12を作製するようにし
たので、該抵抗検出部12を、素子形成工程において、
同一のシリコン基板21上に形成される他の素子と同時
に作製することができ、しかも、開口幅の広いコンタク
トホール51を形成した段階で発生したウェハへの汚
染、及び該コンタクトホール51の形成以降の工程で発
生したウェハへの汚染を後に抵抗変化として検出するこ
とができ、実際のウェハ処理工程でのウェハ汚染を高精
度に検出することが可能となる。
固体撮像素子の製造において、そのウェハ処理工程での
ウェハの抵抗変化を検出することができる抵抗検出部1
2を形成しながら固体撮像素子を作製する例を示した
が、その他固体撮像素子以外のメモリやプロセッサ等の
LSIを作製する場合にも適用させることができる。
の製造方法によれば、素子間分離工程、素子形成工程及
び配線工程を有するウェハ処理工程を経てウェハ上に半
導体装置を製造する半導体装置の製造方法において、上
記ウェハ処理工程における上記ウェハの抵抗変化を4探
針法にて検出することができる抵抗検出手段を形成しな
がら半導体装置を製造するようにしたので、ウェハの汚
染を抵抗値の変化として客観的に確認することができ、
これにより、素子の特性劣化の原因究明にあたっての指
針及び製造履歴を容易に把握することができ、最適な製
造設備への転換を効率よく促進させることができる。
によれば、上記抵抗検出手段を、上記ウェハの表面にそ
れぞれ分離して形成された4つの不純物拡散領域と、開
口幅が上記4つの不純物拡散領域が形成された部分を含
む幅を有する1つの第1のコンタクトホールと、上記第
1のコンタクトホール内に形成された薄膜の絶縁膜にそ
れぞれ上記4つの不純物拡散領域に対応した位置に形成
された4つの第2のコンタクトホールにて構成し、この
抵抗検出手段を、上記ウェハ上に熱酸化膜を形成した
後、素子間分離のためのフィールド絶縁層を形成し、そ
の後、素子間分離のためのフィールド絶縁層を形成し、
その後、該フィールド絶縁層に対して上記1つの第1の
コンタクトホールを形成した後、該第1のコンタクトホ
ール内に薄膜の熱酸化膜を形成し、その後、上記第1の
コンタクトホールに対応するウェハ表面に、選択的に不
純物をイオン注入して、4つの不純物拡散領域を形成し
た後、これら4つの不純物拡散領域に達する第2のコン
タクトホールを形成して作製するようにしたので、ウェ
ハの汚染を抵抗値の変化として客観的に確認することが
でき、また、抵抗検出のための構成を製造工程を増加さ
せることなく実現させることができ、製造コストの面で
も有利となり、しかもウェハ処理工程におけるウェハ表
面の抵抗変化を高精度に検出することができる。
の光量に応じた信号電荷に光電変換する受光部と、この
受光部に蓄積された信号電荷をCCDによるレジスタに
て出力段に転送する固体撮像素子の製造方法に適用した
2つの実施例(以下、単にそれぞれ第1実施例に係る製
造方法及び第2実施例に係る製造方法と記す)にてウェ
ハ上に形成される固体撮像素子の形成レイアウトを模式
的に示す平面図である。
アウトを模式的に示す拡大図である。
示すものであり、同図Aは、ウェハ(シリコン基板)上
に熱酸化膜を形成した段階を示し、同図Bは、シリコン
基板上の領域B及び領域Cに対して、選択的に不純物を
イオン注入して、それぞれ不純物拡散領域を形成した段
階を示し、同図Cは、シリコン基板上にフィールド絶縁
膜を形成した段階を示す。
示すものであり、同図Aは、シリコン基板上のフィール
ド絶縁膜をパターニングして、領域Aに4つのコンタク
トホールを形成し、領域B及び領域Cにそれぞれ素子形
成領域を形成した段階を示す。同図Bは、全面に薄い熱
酸化膜及びSi3N4膜を形成した後、領域A及び領域B
上のSi3N4膜及び熱酸化膜を除去した段階を示し、同
図Cは、領域Bにに、1層目の多結晶シリコン層による
第1の垂直転送電極を形成した段階を示す。
示すものであり、同図Aは、A領域における4つのコン
タクトホール内及びC領域における素子形成領域内にそ
れぞれ薄い熱酸化膜を形成すると共に、B領域における
第1の垂直転送電極の表面に薄い熱酸化膜を形成した段
階を示し、同図Bは、領域Bに2層目の多結晶シリコン
層による第2の垂直転送電極を形成し、領域Cにおける
素子形成領域に2層目の多結晶シリコン層によるゲート
電極を形成した段階を示し、同図Cは、領域Aの4つの
コンタクトホールを通してシリコン基板21の表面にN
形の取出し領域をそれぞれ形成し、領域Cのシリコン基
板21の表面にN形のソース領域及びドレイン領域を形
成した段階を示す。
示すものであり、同図Aは、全面に平坦化膜を形成した
後、各種コンタクトホールを形成した段階を示し、同図
Bは、配線を形成した段階を示す。
示すものであり、同図Aは、ウェハ(シリコン基板)上
に熱酸化膜を形成した段階を示し、同図Bは、シリコン
基板上の領域B及び領域Cに対して、選択的に不純物を
イオン注入して、それぞれ不純物拡散領域を形成した段
階を示し、同図Cは、シリコン基板上にフィールド絶縁
膜を形成した段階を示す。
示すものであり、同図Aは、シリコン基板上のフィール
ド絶縁膜をパターニングして、領域Aに1つのコンタク
トホールを形成し、領域B及び領域Cにそれぞれ素子形
成領域を形成した段階を示す。同図Bは、全面に薄い熱
酸化膜及びSi3N4膜を形成した後、領域A及び領域B
上のSi3N4膜及び熱酸化膜を除去した段階を示し、同
図Cは、領域Bにに、1層目の多結晶シリコン層による
第1の垂直転送電極を形成した段階を示す。
示すものであり、同図Aは、A領域における1つのコン
タクトホール内及びC領域における素子形成領域内にそ
れぞれ薄い熱酸化膜を形成すると共に、B領域における
第1の垂直転送電極の表面に薄い熱酸化膜を形成した段
階を示し、同図Bは、領域Bに2層目の多結晶シリコン
層による第2の垂直転送電極を形成し、領域Cにおける
素子形成領域に2層目の多結晶シリコン層によるゲート
電極を形成した段階を示し、同図Cは、領域Aのシリコ
ン基板21の表面に4つのN形の取出し領域をそれぞれ
形成し、領域Cのシリコン基板21の表面にN形のソー
ス領域及びドレイン領域を形成した段階を示す。
を示すものであり、同図Aは、全面に平坦化膜を形成し
た後、各種コンタクトホールを形成した段階を示し、同
図Bは、配線を形成した段階を示す。
Claims (2)
- 【請求項1】 素子間分離工程、素子形成工程及び配線
工程を有するウェハ処理工程を経てウェハ上に半導体装
置を製造する半導体装置の製造方法であって、 上記ウェハの表面にそれぞれ分離して形成された4つの
不純物拡散領域と、 開口幅が上記4つの不純物拡散領域が形成された部分を
含む幅を有する1つの第1のコンタクトホールと、 上記第1のコンタクトホール内に形成された薄膜の絶縁
膜にそれぞれ上記4つの不純物拡散領域に対応した位置
に形成された4つの第2のコンタクトホールとにより構
成される抵抗検出手段を上記ウェハ処理工程において同
時に形成しながら半導体装置を製造することを特徴とす
る半導体装置の製造方法。 - 【請求項2】 素子間分離工程、素子形成工程及び配線
工程を有するウェハ処理工程を経てウェハ上に半導体装
置を製造する半導体装置の製造方法であって、 上記ウェハ上に素子間分離のためのフィールド絶縁層を
形成した後、該フィールド絶縁層に対して上記1つの第
1のコンタクトホールを形成し、その後、該第1のコン
タクトホール内に薄膜の熱酸化膜を形成した後、上記第
1のコンタクトホールに対応するウェハ表面に、選択的
に不純物をイオン注入して、4つの不純物拡散領域を形
成し、その後、これら4つの不純物拡散領域に達する第
2のコンタクトホールを形成して作製される抵抗検出手
段を上記ウェハ処理工程において同時に形成しながら半
導体装置を製造することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18398593A JP3533675B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18398593A JP3533675B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0745676A JPH0745676A (ja) | 1995-02-14 |
JP3533675B2 true JP3533675B2 (ja) | 2004-05-31 |
Family
ID=16145305
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18398593A Expired - Fee Related JP3533675B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3533675B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3024595B2 (ja) | 1997-07-04 | 2000-03-21 | 日本電気株式会社 | 固体撮像装置およびその製造方法 |
US10515862B2 (en) * | 2017-04-05 | 2019-12-24 | Applied Materials, Inc. | Wafer based corrosion and time dependent chemical effects |
-
1993
- 1993-07-26 JP JP18398593A patent/JP3533675B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0745676A (ja) | 1995-02-14 |
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