JP3530418B2 - 乗算装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、乗算装置に関し、
特に飽和処理機能を有する乗算装置に関する。
特に飽和処理機能を有する乗算装置に関する。
【０００２】
【従来の技術】従来の一般的な飽和処理機能を有する乗
算装置について、図面を参照して詳細に説明する。図６
は従来の飽和処理機能を有する乗算装置のブロック図で
ある。従来の飽和処理機能を有する乗算装置は、累乗算
回路６０と飽和処理制御回路７０とを有している。累乗
算回路６０は、乗数を格納する第１のレジスタ６１と、
被乗数を格納する第２のレジスタ６２と、加数を格納す
る第３のレジスタ６３と、第１のレジスタ６１の出力と
第２のレジスタ６２の出力とを乗算する乗算器６４と、
前記乗算器６４の出力と第３のレジスタ６３の出力とを
加算する演算器６５と、前記演算器６５の出力または既
定値のいずれか一方を選択するマルチプレクサ６６とを
有する。
算装置について、図面を参照して詳細に説明する。図６
は従来の飽和処理機能を有する乗算装置のブロック図で
ある。従来の飽和処理機能を有する乗算装置は、累乗算
回路６０と飽和処理制御回路７０とを有している。累乗
算回路６０は、乗数を格納する第１のレジスタ６１と、
被乗数を格納する第２のレジスタ６２と、加数を格納す
る第３のレジスタ６３と、第１のレジスタ６１の出力と
第２のレジスタ６２の出力とを乗算する乗算器６４と、
前記乗算器６４の出力と第３のレジスタ６３の出力とを
加算する演算器６５と、前記演算器６５の出力または既
定値のいずれか一方を選択するマルチプレクサ６６とを
有する。
【０００３】次に、動作について説明する。まず、第１
のレジスタ６１の出力と第２のレジスタ６２の出力とを
乗算器６４で乗算する。次に、前記乗算器６４の出力と
第３のレジスタ６３の出力とを演算器６５で加算する。
次に、前記演算器６５の出力をマルチプレクサ６６と飽
和処理制御回路７０とに出力する。飽和処理制御回路７
０は、演算器６５の出力と予め定めた既定値とを比較
し、演算器６５の出力の絶対値が大きい時、マルチプレ
クサ６６で既定値を選択する選択信号を出力し、演算器
６５の出力の絶対値が小さい時、マルチプレクサ６６で
演算器６５の出力を選択する選択信号を出力する。マル
チプレクサ６６は、入力された選択信号により演算器６
５の出力または既定値のいずれか一方を選択して出力す
る。
のレジスタ６１の出力と第２のレジスタ６２の出力とを
乗算器６４で乗算する。次に、前記乗算器６４の出力と
第３のレジスタ６３の出力とを演算器６５で加算する。
次に、前記演算器６５の出力をマルチプレクサ６６と飽
和処理制御回路７０とに出力する。飽和処理制御回路７
０は、演算器６５の出力と予め定めた既定値とを比較
し、演算器６５の出力の絶対値が大きい時、マルチプレ
クサ６６で既定値を選択する選択信号を出力し、演算器
６５の出力の絶対値が小さい時、マルチプレクサ６６で
演算器６５の出力を選択する選択信号を出力する。マル
チプレクサ６６は、入力された選択信号により演算器６
５の出力または既定値のいずれか一方を選択して出力す
る。
【０００４】
【発明が解決しようとする課題】問題点は、前記の従来
手法は飽和処理による遅延時間が大きい、ということで
ある。その理由は、演算器における加減算結果が確定し
てから飽和処理をしているため、飽和処理の時間が余分
に必要となるためである。
手法は飽和処理による遅延時間が大きい、ということで
ある。その理由は、演算器における加減算結果が確定し
てから飽和処理をしているため、飽和処理の時間が余分
に必要となるためである。
【０００５】本発明の目的は、演算において飽和処理を
高速に行うことのできる乗算装置を提供することであ
る。
高速に行うことのできる乗算装置を提供することであ
る。
【０００６】
【課題を解決するための手段】本発明の乗算装置では、
乗数を格納する第１のレジスタと、被乗数を格納する第
２のレジスタと、加数を格納する第３のレジスタと、第
１のレジスタの出力と第２のレジスタの出力とを乗算す
る乗算器と、前記乗算器の出力と第３のレジスタの出力
とを加算、または減算する演算器と、前記演算器の出力
または既定値のいずれか一方を選択する選択回路と、前
記選択回路の選択信号を、第３のレジスタの値の一部の
ビットと、演算器の演算途中の値を用いて生成する飽和
処理制御回路を備えて構成される。
乗数を格納する第１のレジスタと、被乗数を格納する第
２のレジスタと、加数を格納する第３のレジスタと、第
１のレジスタの出力と第２のレジスタの出力とを乗算す
る乗算器と、前記乗算器の出力と第３のレジスタの出力
とを加算、または減算する演算器と、前記演算器の出力
または既定値のいずれか一方を選択する選択回路と、前
記選択回路の選択信号を、第３のレジスタの値の一部の
ビットと、演算器の演算途中の値を用いて生成する飽和
処理制御回路を備えて構成される。
【０００７】飽和処理は演算値が既定値を超える場合に
行われてもよく、演算値が既定値以下となる場合に行わ
れてもよく、演算値が第１の既定値を超える場合と第２
の既定値以下となる場合の双方に行われてもよい。
行われてもよく、演算値が既定値以下となる場合に行わ
れてもよく、演算値が第１の既定値を超える場合と第２
の既定値以下となる場合の双方に行われてもよい。
【０００８】本発明では、予め加数レジスタの出力を検
出し、乗算途中の値を用いて飽和処理を行う。このた
め、演算器の結果が確定する前に飽和処理を行うことが
可能になる。
出し、乗算途中の値を用いて飽和処理を行う。このた
め、演算器の結果が確定する前に飽和処理を行うことが
可能になる。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態の乗算装置の構成を示すブロック図である。第１
の実施の形態では演算結果が“００７ＦＦＦＦＦＦＦ”
より大きい時、飽和処理を行い“００７ＦＦＦＦＦＦ
Ｆ”を出力するものとする。
て図面を参照して説明する。図１は本発明の第１の実施
の形態の乗算装置の構成を示すブロック図である。第１
の実施の形態では演算結果が“００７ＦＦＦＦＦＦＦ”
より大きい時、飽和処理を行い“００７ＦＦＦＦＦＦ
Ｆ”を出力するものとする。
【００１０】第１の実施の形態の乗算装置は累乗算回路
１０と飽和処理制御回路２０とを有している。
１０と飽和処理制御回路２０とを有している。
【００１１】累乗算回路１０は、１６ビット長の乗数を
格納する第１のレジスタ１１と、１６ビット長の被乗数
を格納する第２のレジスタ１２と、４０ビット長の加数
を格納する第３のレジスタ１３とを有し、第１のレジス
タ１１の出力と第２のレジスタ１２の出力とを乗算する
乗算器１４と、乗算器１４の出力と第３のレジスタ１３
の出力とを加算または減算する演算器１５と、演算器１
５の出力または既定値の“００７ＦＦＦＦＦＦＦ”のい
ずれかを選択して出力するマルチプレクサ１６とで構成
される。
格納する第１のレジスタ１１と、１６ビット長の被乗数
を格納する第２のレジスタ１２と、４０ビット長の加数
を格納する第３のレジスタ１３とを有し、第１のレジス
タ１１の出力と第２のレジスタ１２の出力とを乗算する
乗算器１４と、乗算器１４の出力と第３のレジスタ１３
の出力とを加算または減算する演算器１５と、演算器１
５の出力または既定値の“００７ＦＦＦＦＦＦＦ”のい
ずれかを選択して出力するマルチプレクサ１６とで構成
される。
【００１２】図２は図１の本発明の第１の実施の形態の
乗算装置の飽和処理制御回路２０の構成例を示すブロッ
ク図である。飽和処理制御回路２０は、第３のレジスタ
１３の上位８ビットから符号を検出し、符号ビット以外
の７ビットに１ビット以上“１”があることを検出する
符号および“１”検出回路２１と、第３のレジスタ１３
の上位８ビットの値が、全て“０”であることを検出す
るオール“０”検出回路２２と、演算器１５の出力の３
２ビット目と３３ビット目の値との排他的論理和を出力
するＥｘｃｌｕｓｉｖｅ ＯＲゲート２３と、オール
“０”検出回路２２の出力とＥｘｃｌｕｓｉｖｅ ＯＲ
ゲート２３の出力との論理積を出力するＡＮＤゲート２
４と、符号および“１”検出回路２１の出力とＡＮＤゲ
ート２４の出力との論理和を出力するＯＲゲート２５と
で構成される。
乗算装置の飽和処理制御回路２０の構成例を示すブロッ
ク図である。飽和処理制御回路２０は、第３のレジスタ
１３の上位８ビットから符号を検出し、符号ビット以外
の７ビットに１ビット以上“１”があることを検出する
符号および“１”検出回路２１と、第３のレジスタ１３
の上位８ビットの値が、全て“０”であることを検出す
るオール“０”検出回路２２と、演算器１５の出力の３
２ビット目と３３ビット目の値との排他的論理和を出力
するＥｘｃｌｕｓｉｖｅ ＯＲゲート２３と、オール
“０”検出回路２２の出力とＥｘｃｌｕｓｉｖｅ ＯＲ
ゲート２３の出力との論理積を出力するＡＮＤゲート２
４と、符号および“１”検出回路２１の出力とＡＮＤゲ
ート２４の出力との論理和を出力するＯＲゲート２５と
で構成される。
【００１３】次に、本発明の第１の実施の形態の乗算装
置の回路の動作について、図１、図２を参照して詳細に
説明する。累乗算実行中に、符号および“１”検出回路
２１は、第３のレジスタ１３の上位８ビットから符号を
検出し、符号ビット以外の７ビットに１ビット以上
“１”があるか否かを検出する。符号および“１”検出
回路２１は、符号が正でかつ、第３のレジスタ１３の符
号ビット以外の７ビットに１ビット以上“１”があるこ
とを検出した時は、加算すべき１６進法の上位２桁が０
０以上なので加算後の値が既定値よりも大きくなるので
“１”を出力する。これにより、第３のレジスタ１３の
値を加算した値が既定値“００７ＦＦＦＦＦＦＦ”より
大きくなる可能性が判断ができるので、飽和処理を行う
かどうか判断の参照となる。
置の回路の動作について、図１、図２を参照して詳細に
説明する。累乗算実行中に、符号および“１”検出回路
２１は、第３のレジスタ１３の上位８ビットから符号を
検出し、符号ビット以外の７ビットに１ビット以上
“１”があるか否かを検出する。符号および“１”検出
回路２１は、符号が正でかつ、第３のレジスタ１３の符
号ビット以外の７ビットに１ビット以上“１”があるこ
とを検出した時は、加算すべき１６進法の上位２桁が０
０以上なので加算後の値が既定値よりも大きくなるので
“１”を出力する。これにより、第３のレジスタ１３の
値を加算した値が既定値“００７ＦＦＦＦＦＦＦ”より
大きくなる可能性が判断ができるので、飽和処理を行う
かどうか判断の参照となる。
【００１４】次に、オール“０”検出回路２２は、第３
のレジスタ１３の上位８ビットの値が、全て“０”であ
るか否かを検出する。オール“０”検出回路２２は、第
３のレジスタ１３の上位８ビットの値が全て“０”であ
ることを検出した時は、“１”を出力する。
のレジスタ１３の上位８ビットの値が、全て“０”であ
るか否かを検出する。オール“０”検出回路２２は、第
３のレジスタ１３の上位８ビットの値が全て“０”であ
ることを検出した時は、“１”を出力する。
【００１５】Ｅｘｃｌｕｓｉｖｅ ＯＲゲート２３は演
算器１５の出力の３２ビット目と３３ビット目の値の排
他的論理和を出力する。従って出力の３２ビット目と３
３ビット目の値が同じときには“０”を出力し、異なる
時には“１”を出力する。
算器１５の出力の３２ビット目と３３ビット目の値の排
他的論理和を出力する。従って出力の３２ビット目と３
３ビット目の値が同じときには“０”を出力し、異なる
時には“１”を出力する。
【００１６】ＡＮＤゲート２４はオール“０”検出回路
２２の出力とＥｘｃｌｕｓｉｖｅＯＲゲート２３の出力
との論理積を出力する。ＡＮＤゲート２４の出力が
“１”のときは、第３のレジスタ１３の上位８ビットの
値が全て“０”で、かつ、演算器１５の出力の３２ビッ
ト目と３３ビット目の値が違う値であることが確認でき
るので、既に既定値を超えており飽和処理を行う必要が
あり、ＡＮＤゲート２４の出力が“０”のときは、第３
のレジスタ１３の上位８ビットの値が全て“０”であっ
ても、演算器１５の出力の３２ビット目と３３ビット目
の値が同じ値であるか、第３のレジスタ１３の上位８ビ
ットの値が“１”を含む場合であるので、加算値によっ
ては飽和処理を行う必要があるかもしれない状態である
ことが確認できる。
２２の出力とＥｘｃｌｕｓｉｖｅＯＲゲート２３の出力
との論理積を出力する。ＡＮＤゲート２４の出力が
“１”のときは、第３のレジスタ１３の上位８ビットの
値が全て“０”で、かつ、演算器１５の出力の３２ビッ
ト目と３３ビット目の値が違う値であることが確認でき
るので、既に既定値を超えており飽和処理を行う必要が
あり、ＡＮＤゲート２４の出力が“０”のときは、第３
のレジスタ１３の上位８ビットの値が全て“０”であっ
ても、演算器１５の出力の３２ビット目と３３ビット目
の値が同じ値であるか、第３のレジスタ１３の上位８ビ
ットの値が“１”を含む場合であるので、加算値によっ
ては飽和処理を行う必要があるかもしれない状態である
ことが確認できる。
【００１７】次に、ＯＲゲート２５は、符号および
“１”検出回路２１の出力とＡＮＤゲート２４の出力と
の論理和を出力する。符号および“１”検出回路２１の
出力とＡＮＤゲート２４の出力がともに“０”のときの
み“０”を出力し、それ以外では“１”を出力する。従
って、加算値の上位８ビットがすべて“０”の場合を除
いて、加算値の上位８ビットの符号が正で残りの７ビッ
トに“１”がない場合は出力が“０”となり、加算値の
上位８ビットの符号が正で残りの７ビットに“１”があ
る場合の全てと、加算値の上位８ビットがすべて“０”
でかつ演算器１５の出力の３２ビット目と３３ビット目
の値が違う場合は出力が“１”となる。
“１”検出回路２１の出力とＡＮＤゲート２４の出力と
の論理和を出力する。符号および“１”検出回路２１の
出力とＡＮＤゲート２４の出力がともに“０”のときの
み“０”を出力し、それ以外では“１”を出力する。従
って、加算値の上位８ビットがすべて“０”の場合を除
いて、加算値の上位８ビットの符号が正で残りの７ビッ
トに“１”がない場合は出力が“０”となり、加算値の
上位８ビットの符号が正で残りの７ビットに“１”があ
る場合の全てと、加算値の上位８ビットがすべて“０”
でかつ演算器１５の出力の３２ビット目と３３ビット目
の値が違う場合は出力が“１”となる。
【００１８】加算値の上位８ビットの符号が正で残りの
７ビットに“１”がない場合は、加算値の上位８ビット
が全て“０”なので、このとき演算器１５の出力の３２
ビット目と３３ビット目の値が違う場合は出力が“１”
となって飽和処理し、同じ値ならば出力が“０”となっ
て飽和処理しない。
７ビットに“１”がない場合は、加算値の上位８ビット
が全て“０”なので、このとき演算器１５の出力の３２
ビット目と３３ビット目の値が違う場合は出力が“１”
となって飽和処理し、同じ値ならば出力が“０”となっ
て飽和処理しない。
【００１９】このようにＯＲゲート２５は、飽和処理を
行う時、“１”を出力し、飽和処理を行わない時、
“０”を出力する。
行う時、“１”を出力し、飽和処理を行わない時、
“０”を出力する。
【００２０】マルチプレクサ１６は、累乗算実行中にＯ
Ｒゲート２５の出力が“１”となった時には飽和処理を
行って“００７ＦＦＦＦＦＦＦＦ”を出力して累乗算を
中途で終了し、所定の累乗算が終了した時点でＯＲゲー
ト２５の出力が“０”の時には演算器１５の出力を出力
し、“１”となった時には飽和処理を行って“００７Ｆ
ＦＦＦＦＦＦＦ”を出力する。
Ｒゲート２５の出力が“１”となった時には飽和処理を
行って“００７ＦＦＦＦＦＦＦＦ”を出力して累乗算を
中途で終了し、所定の累乗算が終了した時点でＯＲゲー
ト２５の出力が“０”の時には演算器１５の出力を出力
し、“１”となった時には飽和処理を行って“００７Ｆ
ＦＦＦＦＦＦＦ”を出力する。
【００２１】次に、本発明の第２の実施の形態の乗算装
置について説明する。第２の実施の形態では演算結果が
“ＦＦ８０００００００”より小さい時、飽和処理を行
い“ＦＦ８０００００００”を出力する。第２の実施の
形態の乗算装置の全体の構成は第１の実施の形態と同じ
なので図１を参照して説明する。第２の実施の形態の乗
算装置も累乗算回路１０と第１の実施の形態と異なる飽
和処理制御回路３０とを有している。図３は本発明の第
２の実施の形態の飽和処理制御回路３０の詳細なブロッ
ク図である。
置について説明する。第２の実施の形態では演算結果が
“ＦＦ８０００００００”より小さい時、飽和処理を行
い“ＦＦ８０００００００”を出力する。第２の実施の
形態の乗算装置の全体の構成は第１の実施の形態と同じ
なので図１を参照して説明する。第２の実施の形態の乗
算装置も累乗算回路１０と第１の実施の形態と異なる飽
和処理制御回路３０とを有している。図３は本発明の第
２の実施の形態の飽和処理制御回路３０の詳細なブロッ
ク図である。
【００２２】飽和処理制御回路３０は、第３のレジスタ
１３の上位８ビットから符号を検出し、符号ビット以外
の７ビットに１ビット以上”０”があることを検出する
符号および“０”検出回路３１と、第３のレジスタ１３
の上位８ビットの値が、全て“１”であることを検出す
るオール“１”検出回路３２と、演算器１５の出力の３
２ビット目と３３ビット目の値の排他的論理和を出力す
るゲート３３と、オール“１”検出回路３２の出力とＥ
ｘｃｌｕｓｉｖｅ ＯＲゲート３３の出力との論理積を
出力するＡＮＤゲート３４と、符号および“０”検出回
路３１の出力とＡＮＤゲート３４の出力との論理和を出
力するＯＲゲート３５とで構成される。次に、本発明の
第２の実施の形態の乗算装置の回路の動作について、図
１、図３を参照して詳細に説明する。累乗算実行中に、
符号および“０”検出回路３１は、第３のレジスタ１３
の上位８ビットから符号を検出し、符号ビット以外の７
ビットに１ビット以上”０”があるか否かを検出する。
符号および“０”検出回路３１は、符号が負でかつ、第
３のレジスタ１３の符号ビット以外の７ビットに１ビッ
ト以上“０”があることを検出した時は、減算すべき１
６進法の上位２桁が“ＦＦ”より小さく、減算後の値が
既定値よりも小さくなるので“１”を出力する。これに
より、第３のレジスタ１３の値を減算した値が既定値
“ＦＦ８０００００００”より小さくなる可能性が判断
ができるので、飽和処理を行うかどうか判断の参照とな
る。
１３の上位８ビットから符号を検出し、符号ビット以外
の７ビットに１ビット以上”０”があることを検出する
符号および“０”検出回路３１と、第３のレジスタ１３
の上位８ビットの値が、全て“１”であることを検出す
るオール“１”検出回路３２と、演算器１５の出力の３
２ビット目と３３ビット目の値の排他的論理和を出力す
るゲート３３と、オール“１”検出回路３２の出力とＥ
ｘｃｌｕｓｉｖｅ ＯＲゲート３３の出力との論理積を
出力するＡＮＤゲート３４と、符号および“０”検出回
路３１の出力とＡＮＤゲート３４の出力との論理和を出
力するＯＲゲート３５とで構成される。次に、本発明の
第２の実施の形態の乗算装置の回路の動作について、図
１、図３を参照して詳細に説明する。累乗算実行中に、
符号および“０”検出回路３１は、第３のレジスタ１３
の上位８ビットから符号を検出し、符号ビット以外の７
ビットに１ビット以上”０”があるか否かを検出する。
符号および“０”検出回路３１は、符号が負でかつ、第
３のレジスタ１３の符号ビット以外の７ビットに１ビッ
ト以上“０”があることを検出した時は、減算すべき１
６進法の上位２桁が“ＦＦ”より小さく、減算後の値が
既定値よりも小さくなるので“１”を出力する。これに
より、第３のレジスタ１３の値を減算した値が既定値
“ＦＦ８０００００００”より小さくなる可能性が判断
ができるので、飽和処理を行うかどうか判断の参照とな
る。
【００２３】次に、オール“１”検出回路３２は、第３
のレジスタ１３の上位８ビットの値が、全て“１”であ
るか否かを検出する。オール“１”検出回路３２は、第
３のレジスタ１３の上位８ビットの値が全て“１”であ
ることを検出した時は、“１”を出力する。
のレジスタ１３の上位８ビットの値が、全て“１”であ
るか否かを検出する。オール“１”検出回路３２は、第
３のレジスタ１３の上位８ビットの値が全て“１”であ
ることを検出した時は、“１”を出力する。
【００２４】Ｅｘｃｌｕｓｉｖｅ ＯＲゲート３３は演
算器１５の出力の３２ビット目と３３ビット目の値の排
他的論理和を出力する。従って出力の３２ビット目と３
３ビット目の値が同じときには“０”を出力し、異なる
時には“１”を出力する。
算器１５の出力の３２ビット目と３３ビット目の値の排
他的論理和を出力する。従って出力の３２ビット目と３
３ビット目の値が同じときには“０”を出力し、異なる
時には“１”を出力する。
【００２５】ＡＮＤゲート３４はオール“１”検出回路
３２の出力とＥｘｃｌｕｓｉｖｅＯＲゲート３３の出力
の論理積を出力する。ＡＮＤゲート３４の出力が“１”
のときは、第３のレジスタ１３の上位８ビットの値が全
て“１”、かつ、演算器１５の出力の３２ビット目と３
３ビット目の値が違う値であることが確認できるので、
既に既定値以下であり飽和処理を行う必要があり、ＡＮ
Ｄゲート３４の出力が“０”のときは、第３のレジスタ
１３の上位８ビットの値が全て“１”であっても、演算
器１５の出力の３２ビット目と３３ビット目の値が同じ
値であるか、第３のレジスタ１３の上位８ビットの値が
“０”を含む場合であるので減算値によっては飽和処理
を行う必要があるかもしれない状態であることが確認で
きる。次に、ＯＲゲート３５は、符号および“０”検出
回路３１の出力とＡＮＤゲート３４の出力の論理和を出
力する。符号および“０”検出回路３１の出力とＡＮＤ
ゲート３４の出力がともに“０”のときのみ“０”を出
力し、それ以外では“１”を出力する。従って、減算値
の上位８ビットがすべて“１”の場合を除いて、減算値
の上位８ビットの符号が負で残りの７ビットに“０”が
ない場合は出力が“０”となり、加算値の上位８ビット
の符号が負で残りの７ビットに“０”がある場合の全て
と、加算値の上位８ビットが全て“１”で、かつ演算器
１５の出力の３２ビット目と３３ビット目の値が違う場
合は出力が“１”となる。
３２の出力とＥｘｃｌｕｓｉｖｅＯＲゲート３３の出力
の論理積を出力する。ＡＮＤゲート３４の出力が“１”
のときは、第３のレジスタ１３の上位８ビットの値が全
て“１”、かつ、演算器１５の出力の３２ビット目と３
３ビット目の値が違う値であることが確認できるので、
既に既定値以下であり飽和処理を行う必要があり、ＡＮ
Ｄゲート３４の出力が“０”のときは、第３のレジスタ
１３の上位８ビットの値が全て“１”であっても、演算
器１５の出力の３２ビット目と３３ビット目の値が同じ
値であるか、第３のレジスタ１３の上位８ビットの値が
“０”を含む場合であるので減算値によっては飽和処理
を行う必要があるかもしれない状態であることが確認で
きる。次に、ＯＲゲート３５は、符号および“０”検出
回路３１の出力とＡＮＤゲート３４の出力の論理和を出
力する。符号および“０”検出回路３１の出力とＡＮＤ
ゲート３４の出力がともに“０”のときのみ“０”を出
力し、それ以外では“１”を出力する。従って、減算値
の上位８ビットがすべて“１”の場合を除いて、減算値
の上位８ビットの符号が負で残りの７ビットに“０”が
ない場合は出力が“０”となり、加算値の上位８ビット
の符号が負で残りの７ビットに“０”がある場合の全て
と、加算値の上位８ビットが全て“１”で、かつ演算器
１５の出力の３２ビット目と３３ビット目の値が違う場
合は出力が“１”となる。
【００２６】このようにＯＲゲート３５は、飽和処理を
行う時、“１”を出力し、飽和処理を行わない時、
“０”を出力する。
行う時、“１”を出力し、飽和処理を行わない時、
“０”を出力する。
【００２７】マルチプレクサ１６は、累乗算実行中にＯ
Ｒゲート３５の出力が“１”となった時には飽和処理を
行って“ＦＦ８０００００００”を出力して累乗算を中
途で終了し、所定の累乗算が終了した時点でＯＲゲート
３５の出力が“０”の時には演算器１５の出力を出力
し、“１”となった時には飽和処理を行って“ＦＦ８０
００００００”を出力する。
Ｒゲート３５の出力が“１”となった時には飽和処理を
行って“ＦＦ８０００００００”を出力して累乗算を中
途で終了し、所定の累乗算が終了した時点でＯＲゲート
３５の出力が“０”の時には演算器１５の出力を出力
し、“１”となった時には飽和処理を行って“ＦＦ８０
００００００”を出力する。
【００２８】次に、本発明の第３の実施の形態の乗算装
置について説明する。第３の実施の形態では演算結果が
“ＦＦ８０００００００”より小さい時は、飽和処理を
行って“ＦＦ８０００００００”を出力し、演算結果が
“００７ＦＦＦＦＦＦＦ”より大きい時は、飽和処理を
行って“００７ＦＦＦＦＦＦＦ”を出力し、演算結果が
“ＦＦ８０００００００”より大きく、かつ、“００７
ＦＦＦＦＦＦＦ”より小さい時は、演算結果を出力す
る。
置について説明する。第３の実施の形態では演算結果が
“ＦＦ８０００００００”より小さい時は、飽和処理を
行って“ＦＦ８０００００００”を出力し、演算結果が
“００７ＦＦＦＦＦＦＦ”より大きい時は、飽和処理を
行って“００７ＦＦＦＦＦＦＦ”を出力し、演算結果が
“ＦＦ８０００００００”より大きく、かつ、“００７
ＦＦＦＦＦＦＦ”より小さい時は、演算結果を出力す
る。
【００２９】図４は、本発明の第３の実施の形態の乗算
装置の構成を示すブロック図である。本実施の形態の乗
算装置は累乗算回路４０と飽和処理制御回路５０を有し
ている。
装置の構成を示すブロック図である。本実施の形態の乗
算装置は累乗算回路４０と飽和処理制御回路５０を有し
ている。
【００３０】累乗算回路４０は、１６ビット長の乗数を
格納する第１のレジスタ４１と、１６ビット長の被乗数
を格納する第２のレジスタ４２と、４０ビット長の加数
を格納する第３のレジスタ４３を有し、第１のレジスタ
４１と第２のレジスタ４２の出力を乗算する乗算器４４
と、乗算器４４の出力と第３のレジスタの出力とを加算
する演算器４５と、演算器４５の出力または“００７Ｆ
ＦＦＦＦＦＦ”または“ＦＦ８０００００００”のいず
れか一つを飽和処理制御回路５０からの選択信号により
選択するマルチプレクサ４６とで構成されている。
格納する第１のレジスタ４１と、１６ビット長の被乗数
を格納する第２のレジスタ４２と、４０ビット長の加数
を格納する第３のレジスタ４３を有し、第１のレジスタ
４１と第２のレジスタ４２の出力を乗算する乗算器４４
と、乗算器４４の出力と第３のレジスタの出力とを加算
する演算器４５と、演算器４５の出力または“００７Ｆ
ＦＦＦＦＦＦ”または“ＦＦ８０００００００”のいず
れか一つを飽和処理制御回路５０からの選択信号により
選択するマルチプレクサ４６とで構成されている。
【００３１】図５は本発明の第３の実施の形態の飽和処
理制御回路５０の詳細なブロック図である。飽和処理制
御回路５０は、第１の飽和処理制御回路２０と、第２の
飽和処理制御回路３０とで構成されている。ここで、第
１の飽和処理制御回路２０は第１の実施の形態の飽和処
理制御回路２０と、第２の飽和処理制御回路３０は第２
の実施の形態の飽和処理制御回路３０と同じ内容なので
同じ符号を用いる。
理制御回路５０の詳細なブロック図である。飽和処理制
御回路５０は、第１の飽和処理制御回路２０と、第２の
飽和処理制御回路３０とで構成されている。ここで、第
１の飽和処理制御回路２０は第１の実施の形態の飽和処
理制御回路２０と、第２の飽和処理制御回路３０は第２
の実施の形態の飽和処理制御回路３０と同じ内容なので
同じ符号を用いる。
【００３２】次に動作について説明する。累乗算回路４
０と、飽和処理制御回路２０と、飽和処理制御回路３０
とについての動作の詳細は第１の実施の形態および、第
２の実施の形態と同様である。第１の飽和処理制御回路
２０の出力をマルチプレクサ４６の選択信号の１ビット
目に、第２の飽和処理制御回路３０の出力をマルチプレ
クサ４６の選択信号の２ビット目に出力する。
０と、飽和処理制御回路２０と、飽和処理制御回路３０
とについての動作の詳細は第１の実施の形態および、第
２の実施の形態と同様である。第１の飽和処理制御回路
２０の出力をマルチプレクサ４６の選択信号の１ビット
目に、第２の飽和処理制御回路３０の出力をマルチプレ
クサ４６の選択信号の２ビット目に出力する。
【００３３】マルチプレクサ４６は、選択信号が“０
１”の時、飽和処理を行って“７ＦＦＦＦＦＦＦ”を出
力し、選択信号が“１０”の時、飽和処理を行って“Ｆ
Ｆ８０００００００”を出力し、選択信号“００”の
時、飽和処理は行わず、加算器４５の出力を出力する。
１”の時、飽和処理を行って“７ＦＦＦＦＦＦＦ”を出
力し、選択信号が“１０”の時、飽和処理を行って“Ｆ
Ｆ８０００００００”を出力し、選択信号“００”の
時、飽和処理は行わず、加算器４５の出力を出力する。
【００３４】
【発明の効果】以上説明したように、本発明の乗算装置
によれば、飽和処理の演算を累乗算処理中に行い、演算
値が飽和処理条件となった場合は演算の終了を待たずに
飽和処理を行って演算を終了させることのできるハード
ウエアを構成したことで、高速に飽和処理を行うことが
できるという効果がある。
によれば、飽和処理の演算を累乗算処理中に行い、演算
値が飽和処理条件となった場合は演算の終了を待たずに
飽和処理を行って演算を終了させることのできるハード
ウエアを構成したことで、高速に飽和処理を行うことが
できるという効果がある。
【図１】本発明の第１の実施の形態の乗算装置の構成を
示すブロック図である。
示すブロック図である。
【図２】図１の本発明の第１の実施の形態の乗算装置の
飽和処理制御回路２０の構成例を示すブロック図であ
る。
飽和処理制御回路２０の構成例を示すブロック図であ
る。
【図３】本発明の第２の実施の形態の飽和処理制御回路
３０の詳細なブロック図である。
３０の詳細なブロック図である。
【図４】本発明の第３の実施の形態の乗算装置の構成を
示すブロック図である。
示すブロック図である。
【図５】本発明の第３の実施の形態の飽和処理制御回路
５０の詳細なブロック図である。
５０の詳細なブロック図である。
【図６】従来の飽和処理機能を有する乗算装置のブロッ
ク図である。
ク図である。
１０、４０、６０ 累乗算回路
１１、４１、６１ 第１のレジスタ
１２、４２、６２ 第２のレジスタ
１３、４３、６３ 第３のレジスタ
１４、４４、６４ 乗算器
１５、４５、６５演算器
１６、４６、６６ マルチプレクサ
２０、３０、５０、７０ 飽和処理制御回路
２１ 符号および“１”検出回路
２２ オール“０”検出回路
２３、３３ Ｅｘｃｌｕｓｉｖｅ ＯＲゲート
２４、３４ ＡＮＤゲート
２５、３５ ＯＲゲート
３１ 符号および“０”検出回路
３２ オール“１”検出回路
Claims (7)
- 【請求項１】 飽和処理機能を有する乗算装置におい
て、 乗数を格納する第１のレジスタと、 被乗数を格納する第２のレジスタと、 加数を格納する第３のレジスタと、 第１のレジスタの出力と第２のレジスタの出力とを乗算
する乗算器と、 前記乗算器の出力と第３のレジスタの出力とを加算また
は減算する演算器と、 前記演算器の出力または既定値のいずれか一方を選択す
る選択回路と、 前記演算器における演算の過程で前記第３のレジスタの
出力と前記演算器の出力を受けて所定の手順で前記選択
回路の選択信号を生成する飽和処理制御回路と、を有す
ることを特徴とする乗算装置。 - 【請求項２】 前記選択回路の選択信号を生成する所定
の手順が、前記演算器の出力が既定値を超えるかを判定
する手順であって、 前記第３のレジスタに格納された加数の符号を検出し、
連続するビットの所定の部分の値が１ビット以上“１”
であることを検出し、 前記第３のレジスタの連続するビットの所定の部分の値
が全て“０”であることを検出し、 前記演算器の出力の所定の位置の連続する２ビットの値
の排他的論理和を算出し、 それらの所定の組み合わせにより前記演算器の出力が既
定値を超えるかを判定し、 既定値を超える場合には既定値を出力するように前記選
択回路に選択信号を出力する、手順である請求項１に記
載の乗算装置。 - 【請求項３】 前記選択回路の選択信号を生成する所定
の手順が、前記演算器の出力が既定値以下となるかを判
定する手順であって、 前記第３のレジスタに格納された加数の符号を検出し、
連続するビットの所定の部分の値が１ビット以上“０”
であることを検出し、 前記第３のレジスタの連続するビットの所定の部分の値
が全て“１”であることを検出し、 前記演算器の出力の所定の位置の連続する２ビットの値
の排他的論理和を算出し、 それらの所定の組み合わせにより前記演算器の出力が既
定値以下となるかを判定し、 既定値以下となった場合には既定値を出力するように前
記選択回路に選択信号を出力する手順である請求項１に
記載の乗算装置。 - 【請求項４】 前記選択回路の選択信号を生成する所定
の手順が、前記演算器の出力が第１の既定値を超える
か、前記演算器の出力が第２の既定値以下となるかを判
定する手順であって、 前記第３のレジスタに格納された加数の符号を検出し、
連続するビットの所定の部分の値が１ビット以上“１”
であることを検出し、 前記第３のレジスタの連続するビットの所定の部分の値
が全て“０”であることを検出し、 前記演算器の出力の所定の位置の連続する２ビットの値
の排他的論理和を算出し、 それらの所定の組み合わせにより前記演算器の出力が前
記第１の既定値を超えるかを判定し、前記第１の 既定値を超える場合には該第１の既定値を出
力するように前記選択回路に選択信号を出力し、 前記第３のレジスタに格納された加数の符号を検出し、
連続するビットの所定の部分の値が１ビット以上“０”
であることを検出し、 前記第３のレジスタの連続するビットの所定の部分の値
が全て“１”であることを検出し、 前記演算器の出力の所定の位置の連続する２ビットの値
の排他的論理和を算出し、 それらの所定の組み合わせにより前記演算器の出力が前
記第２の既定値以下となるかを判定し、前記第２の 既定値以下となった場合には該第２の既定値
を出力するように前記選択回路に選択信号を出力する手
順である請求項１に記載の乗算装置。 - 【請求項５】 前記飽和処理制御回路が、前記第３のレ
ジスタに格納された値の符号を検出し、連続するビット
の一部の値が１ビット以上“１”であることを検出する
回路と、前記第３のレジスタの連続するビットの一部の
値が全て“０”であることを検出する回路と、前記演算
器の出力の連続する２ビットの値の排他的論理和を算出
する回路と、を有することを特徴とする請求項１ならび
に請求項２に記載の乗算装置。 - 【請求項６】 前記飽和処理制御回路が、前記第３のレ
ジスタに格納した値の符号を検出し、連続するビットの
一部の値が１ビット以上“０”であることを検出する回
路と、前記第３のレジスタの連続するビットの一部の値
が全て“１”であることを検出する回路と、前記演算器
の出力の連続する２ビットの値の排他的論理和を算出す
る回路と、を有することを特徴とする請求項１ならびに
請求項３に記載の乗算装置。 - 【請求項７】 前記飽和処理制御回路が、前記第３のレ
ジスタに格納された値の符号を検出し、連続するビット
の一部の値が１ビット以上“１”であることを検出する
回路と、前記第３のレジスタの連続するビットの一部の
値が全て“０”であることを検出する回路と、前記演算
器の出力の連続する２ビットの値の排他的論理和を算出
する回路とを有する第１の飽和処理制御回路と、前記第
３のレジスタに格納した値の符号を検出し、連続するビ
ットの一部の値が１ビット以上“０”であることを検出
する回路と、前記第３のレジスタの連続するビットの一
部の値が全て“１”であることを検出する回路と、前記
演算器の出力の連続する２ビットの値の排他的論理和を
算出する回路とを有する第２の飽和処理制御回路と、を
備えたことを特徴とする請求項１ならびに請求項４に記
載の乗算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13314899A JP3530418B2 (ja) | 1999-05-13 | 1999-05-13 | 乗算装置 |
| EP00110053A EP1052567A1 (en) | 1999-05-13 | 2000-05-12 | Accumulator saturation predictor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13314899A JP3530418B2 (ja) | 1999-05-13 | 1999-05-13 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000322237A JP2000322237A (ja) | 2000-11-24 |
| JP3530418B2 true JP3530418B2 (ja) | 2004-05-24 |
Family
ID=15097852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13314899A Expired - Fee Related JP3530418B2 (ja) | 1999-05-13 | 1999-05-13 | 乗算装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP1052567A1 (ja) |
| JP (1) | JP3530418B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8082287B2 (en) | 2006-01-20 | 2011-12-20 | Qualcomm Incorporated | Pre-saturating fixed-point multiplier |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59174942A (ja) * | 1983-03-25 | 1984-10-03 | Toshiba Corp | 演算制御装置 |
| JPS63159929A (ja) * | 1986-12-24 | 1988-07-02 | Matsushita Electric Ind Co Ltd | 溢れ符号生成回路 |
-
1999
- 1999-05-13 JP JP13314899A patent/JP3530418B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-12 EP EP00110053A patent/EP1052567A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000322237A (ja) | 2000-11-24 |
| EP1052567A1 (en) | 2000-11-15 |
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