JP3512001B2 - 多出力ｄｃ−ｄｃコンバータおよびそれを用いた電子装置 - Google Patents
多出力ｄｃ−ｄｃコンバータおよびそれを用いた電子装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、多出力ＤＣ−ＤＣ
コンバータおよびそれを用いた電子装置に関する。
コンバータおよびそれを用いた電子装置に関する。
【０００２】
【従来の技術】図５に、従来の多出力ＤＣ−ＤＣコンバ
ータの回路図を示す。図５において、多出力ＤＣ−ＤＣ
コンバータ１は、ＤＣ−ＤＣコンバータ回路２と、整流
回路３および４から構成されている。
ータの回路図を示す。図５において、多出力ＤＣ−ＤＣ
コンバータ１は、ＤＣ−ＤＣコンバータ回路２と、整流
回路３および４から構成されている。
【０００３】ここで、ＤＣ−ＤＣコンバータ回路２は、
電圧がＶｉｎである直流電源Ｖ１と、直流電源Ｖ１に並
列に接続されたコンデンサＣ１と、直流電源Ｖ１と出力
端子Ｐ１との間に直列に接続されたスイッチング素子で
あるＦＥＴＱ１およびチョークコイルＬ１と、ＦＥＴＱ
１とチョークコイルＬ１の接続点と接地との間に接続さ
れたフライホイール用の整流素子であるダイオードＤ１
と、出力端子Ｐ１と接地との間に接続された平滑用コン
デンサであるコンデンサＣ２から構成されている。ＦＥ
ＴＱ１のゲートは図示を省略した制御回路に接続されて
おり、制御回路から入力されるスイッチング信号によっ
てオン・オフ制御される。また、制御回路は出力端子Ｐ
１の電圧Ｖｏｕｔを検出してＦＥＴＱ１のスイッチング
周波数やパルス幅などにフィードバックすることによっ
て、出力端子Ｐ１の電圧Ｖｏｕｔを安定化している。出
力端子Ｐ１の出力は第１の出力となる。
電圧がＶｉｎである直流電源Ｖ１と、直流電源Ｖ１に並
列に接続されたコンデンサＣ１と、直流電源Ｖ１と出力
端子Ｐ１との間に直列に接続されたスイッチング素子で
あるＦＥＴＱ１およびチョークコイルＬ１と、ＦＥＴＱ
１とチョークコイルＬ１の接続点と接地との間に接続さ
れたフライホイール用の整流素子であるダイオードＤ１
と、出力端子Ｐ１と接地との間に接続された平滑用コン
デンサであるコンデンサＣ２から構成されている。ＦＥ
ＴＱ１のゲートは図示を省略した制御回路に接続されて
おり、制御回路から入力されるスイッチング信号によっ
てオン・オフ制御される。また、制御回路は出力端子Ｐ
１の電圧Ｖｏｕｔを検出してＦＥＴＱ１のスイッチング
周波数やパルス幅などにフィードバックすることによっ
て、出力端子Ｐ１の電圧Ｖｏｕｔを安定化している。出
力端子Ｐ１の出力は第１の出力となる。
【０００４】ＤＣ−ＤＣコンバータ回路２のＦＥＴＱ１
とチョークコイルＬ１の接続点は、整流回路３と４に接
続されている。整流回路３は２つのダイオードと２つの
カップリングコンデンサから構成された倍圧整流回路
で、その出力は出力端子Ｐ２に接続されている。整流回
路４は４つのダイオードと４つのカップリングコンデン
サから構成された４倍圧整流回路で、その出力は出力端
子Ｐ３に接続されている。出力端子Ｐ２、Ｐ３からは、
それぞれ電圧が第１の出力の２倍および４倍の第２の出
力が得られる。
とチョークコイルＬ１の接続点は、整流回路３と４に接
続されている。整流回路３は２つのダイオードと２つの
カップリングコンデンサから構成された倍圧整流回路
で、その出力は出力端子Ｐ２に接続されている。整流回
路４は４つのダイオードと４つのカップリングコンデン
サから構成された４倍圧整流回路で、その出力は出力端
子Ｐ３に接続されている。出力端子Ｐ２、Ｐ３からは、
それぞれ電圧が第１の出力の２倍および４倍の第２の出
力が得られる。
【０００５】ここで、図６に、第１の出力の負荷電流の
大小による、スイッチング素子であるＦＥＴＱ１のソー
ス電圧Ｖｓ（ＦＥＴＱ１とチョークコイルＬ１の接続点
の電圧）とチョークコイルＬ１に流れる電流Ｉｃの波形
を示す。このうち、図６（ａ）、（ｂ）は負荷電流が十
分大きいとき（重負荷時あるいは通常負荷時）のソース
電圧Ｖｓと電流Ｉｃで、図６（ｃ）、（ｄ）は負荷電流
が小さくなったとき（通常負荷時）のソース電圧Ｖｓと
電流Ｉｃで、図６（ｅ）、（ｆ）は負荷電流が非常に小
さいとき（軽負荷時あるいは無負荷時）のソース電圧Ｖ
ｓと電流Ｉｃである。
大小による、スイッチング素子であるＦＥＴＱ１のソー
ス電圧Ｖｓ（ＦＥＴＱ１とチョークコイルＬ１の接続点
の電圧）とチョークコイルＬ１に流れる電流Ｉｃの波形
を示す。このうち、図６（ａ）、（ｂ）は負荷電流が十
分大きいとき（重負荷時あるいは通常負荷時）のソース
電圧Ｖｓと電流Ｉｃで、図６（ｃ）、（ｄ）は負荷電流
が小さくなったとき（通常負荷時）のソース電圧Ｖｓと
電流Ｉｃで、図６（ｅ）、（ｆ）は負荷電流が非常に小
さいとき（軽負荷時あるいは無負荷時）のソース電圧Ｖ
ｓと電流Ｉｃである。
【０００６】図６（ａ）、（ｂ）に示すように、第１の
出力の負荷電流が大きいときは、ＦＥＴＱ１がオンの時
にはソース電圧Ｖｓは直流電源Ｖ１の電圧Ｖｉｎと同じ
電圧になり、電流Ｉｃは増加する。そして、ＦＥＴＱ１
がオフになると、チョークコイルＬ１の励磁エネルギー
によってダイオードＤ１を介して接地からチョークコイ
ルＬ１に電流Ｉｃが流れる。この電流Ｉｃはチョークコ
イルＬ１の励磁エネルギーの減少に伴って減少するが、
励磁エネルギーが大きいために次にＦＥＴＱ１がオンに
なるまでにゼロになることはない。このとき、ＦＥＴＱ
１のソース電圧ＶｓはダイオードＤ１における電圧降下
の分だけ接地電圧より低くなる。
出力の負荷電流が大きいときは、ＦＥＴＱ１がオンの時
にはソース電圧Ｖｓは直流電源Ｖ１の電圧Ｖｉｎと同じ
電圧になり、電流Ｉｃは増加する。そして、ＦＥＴＱ１
がオフになると、チョークコイルＬ１の励磁エネルギー
によってダイオードＤ１を介して接地からチョークコイ
ルＬ１に電流Ｉｃが流れる。この電流Ｉｃはチョークコ
イルＬ１の励磁エネルギーの減少に伴って減少するが、
励磁エネルギーが大きいために次にＦＥＴＱ１がオンに
なるまでにゼロになることはない。このとき、ＦＥＴＱ
１のソース電圧ＶｓはダイオードＤ１における電圧降下
の分だけ接地電圧より低くなる。
【０００７】図６（ｃ）、（ｄ）に示すように、第１の
出力の負荷電流が小さくなると、チョークコイルＬ１の
励磁エネルギーが小さくなるために、ＦＥＴＱ１がオフ
になって次にオンするまでに電流Ｉｃがゼロになる。す
なわち、ダイオードＤ１のオン時間が減少する。チョー
クコイルＬ１に流れる電流ＩｃがなくなるとＦＥＴＱ１
のソース電圧Ｖｓは第１の出力の出力電圧Ｖｏｕｔと同
じ値になる。
出力の負荷電流が小さくなると、チョークコイルＬ１の
励磁エネルギーが小さくなるために、ＦＥＴＱ１がオフ
になって次にオンするまでに電流Ｉｃがゼロになる。す
なわち、ダイオードＤ１のオン時間が減少する。チョー
クコイルＬ１に流れる電流ＩｃがなくなるとＦＥＴＱ１
のソース電圧Ｖｓは第１の出力の出力電圧Ｖｏｕｔと同
じ値になる。
【０００８】そして、図６（ｅ）、（ｆ）に示すよう
に、第１の出力の負荷電流がさらに小さくなったりゼロ
になったりすると、ダイオードＤ１のオン時間がさらに
減少し、ＦＥＴＱ１のソース電圧Ｖｓが接地電位以下に
下がらなくなり上昇する。
に、第１の出力の負荷電流がさらに小さくなったりゼロ
になったりすると、ダイオードＤ１のオン時間がさらに
減少し、ＦＥＴＱ１のソース電圧Ｖｓが接地電位以下に
下がらなくなり上昇する。
【０００９】
【発明が解決しようとする課題】図５のＤＣ−ＤＣコン
バータ１の整流回路３と４は、カップリングコンデンサ
入力の構成となっていることからも分かるように、入力
される電圧の振幅に応じた電圧を出力する。
バータ１の整流回路３と４は、カップリングコンデンサ
入力の構成となっていることからも分かるように、入力
される電圧の振幅に応じた電圧を出力する。
【００１０】ところが、図６（ｅ）に示したように、第
１の出力の負荷電流が非常に小さくなると、整流回路
３、４に入力される電圧、すなわちＦＥＴＱ１のソース
電圧Ｖｓの振幅である最大値と最小値の幅が小さくな
る。そのため、整流回路３や４が目的通りに動作せず、
出力端子Ｐ２、Ｐ３に得られる第２の出力の電圧が低下
するという問題がある。
１の出力の負荷電流が非常に小さくなると、整流回路
３、４に入力される電圧、すなわちＦＥＴＱ１のソース
電圧Ｖｓの振幅である最大値と最小値の幅が小さくな
る。そのため、整流回路３や４が目的通りに動作せず、
出力端子Ｐ２、Ｐ３に得られる第２の出力の電圧が低下
するという問題がある。
【００１１】また、第１の出力の負荷電流が小さくなる
ほどダイオードＤ１のオン時間が短くなってソース電圧
Ｖｓが第１の出力の出力電圧Ｖｏｕｔと同じ値になる時
間が長くなるため、スイッチングの１周期におけるソー
ス電圧Ｖｓが最小値を示す時間が相対的に短くなる。ソ
ース電圧Ｖｓが最大値を示す時間は変化しなくても最小
値を示す時間が短くなると、整流回路３や４を効率よく
動作させることができなくなるため、この点においても
第２の出力から電力を取り出すのが難しくなる。
ほどダイオードＤ１のオン時間が短くなってソース電圧
Ｖｓが第１の出力の出力電圧Ｖｏｕｔと同じ値になる時
間が長くなるため、スイッチングの１周期におけるソー
ス電圧Ｖｓが最小値を示す時間が相対的に短くなる。ソ
ース電圧Ｖｓが最大値を示す時間は変化しなくても最小
値を示す時間が短くなると、整流回路３や４を効率よく
動作させることができなくなるため、この点においても
第２の出力から電力を取り出すのが難しくなる。
【００１２】本発明は上記の問題点を解決することを目
的とするもので、第１の出力を得るためのＤＣ−ＤＣコ
ンバータ回路のパルス電圧を使って第２の出力を得る場
合に、第１の出力の負荷電流が非常に小さくなっても第
２の出力の出力電圧の低下を防止することのできる多出
力ＤＣ−ＤＣコンバータおよびそれを用いた電子装置を
提供する。
的とするもので、第１の出力を得るためのＤＣ−ＤＣコ
ンバータ回路のパルス電圧を使って第２の出力を得る場
合に、第１の出力の負荷電流が非常に小さくなっても第
２の出力の出力電圧の低下を防止することのできる多出
力ＤＣ−ＤＣコンバータおよびそれを用いた電子装置を
提供する。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明の多出力ＤＣ−ＤＣコンバータは、直流入力
電圧をスイッチングしてパルス電圧に変換するスイッチ
ング素子と、前記パルス電圧を平滑して前記直流入力電
圧より低い第１の出力を得るチョークコイルおよび平滑
用コンデンサと、前記スイッチング素子のオフ時に前記
チョークコイルに電流を流すフライホイール用の整流素
子とを備えた降圧型のＤＣ−ＤＣコンバータ回路と、前
記ＤＣ−ＤＣコンバータ回路のパルス電圧を加工、整流
して第２の出力を得る整流回路とを備えてなり、前記整
流素子が、前記スイッチング素子のオフ時にオンする双
方向導通可能な同期整流素子であることを特徴とする。
に、本発明の多出力ＤＣ−ＤＣコンバータは、直流入力
電圧をスイッチングしてパルス電圧に変換するスイッチ
ング素子と、前記パルス電圧を平滑して前記直流入力電
圧より低い第１の出力を得るチョークコイルおよび平滑
用コンデンサと、前記スイッチング素子のオフ時に前記
チョークコイルに電流を流すフライホイール用の整流素
子とを備えた降圧型のＤＣ−ＤＣコンバータ回路と、前
記ＤＣ−ＤＣコンバータ回路のパルス電圧を加工、整流
して第２の出力を得る整流回路とを備えてなり、前記整
流素子が、前記スイッチング素子のオフ時にオンする双
方向導通可能な同期整流素子であることを特徴とする。
【００１４】また、本発明の多出力ＤＣ−ＤＣコンバー
タは、前記チョークコイルが、二次巻線を前記整流回路
に接続したトランスであることを特徴とする。
タは、前記チョークコイルが、二次巻線を前記整流回路
に接続したトランスであることを特徴とする。
【００１５】また、本発明の多出力ＤＣ−ＤＣコンバー
タは、前記整流回路がカップリングコンデンサとダイオ
ードからなることを特徴とする。
タは、前記整流回路がカップリングコンデンサとダイオ
ードからなることを特徴とする。
【００１６】また、本発明の電子装置は、上記のいずれ
かに記載の多出力ＤＣ−ＤＣコンバータを用いたことを
特徴とする。
かに記載の多出力ＤＣ−ＤＣコンバータを用いたことを
特徴とする。
【００１７】このように構成することにより、本発明の
多出力ＤＣ−ＤＣコンバータにおいては、第１の出力の
負荷電流が非常に小さくなっても第２の出力の出力電圧
の低下を防止することができる。
多出力ＤＣ−ＤＣコンバータにおいては、第１の出力の
負荷電流が非常に小さくなっても第２の出力の出力電圧
の低下を防止することができる。
【００１８】
【発明の実施の形態】図１に、本発明の多出力ＤＣ−Ｄ
Ｃコンバータの一実施例の回路図を示す。図１におい
て、図５と同一もしくは同等の部分には同じ記号を付
し、その説明を省略する。
Ｃコンバータの一実施例の回路図を示す。図１におい
て、図５と同一もしくは同等の部分には同じ記号を付
し、その説明を省略する。
【００１９】図１において、ＤＣ−ＤＣコンバータ１０
は、図５に示したＤＣ−ＤＣコンバータ１におけるスイ
ッチング素子Ｑ１に代えてスイッチング素子Ｑ２を設
け、さらにダイオードＤ１に並列に双方向導通可能な同
期整流素子であるＦＥＴＱ３を設けてＤＣ−ＤＣコンバ
ータ回路１１が構成されている。ＦＥＴＱ２、ＦＥＴＱ
３にはＭＯＳＦＥＴを用いている。
は、図５に示したＤＣ−ＤＣコンバータ１におけるスイ
ッチング素子Ｑ１に代えてスイッチング素子Ｑ２を設
け、さらにダイオードＤ１に並列に双方向導通可能な同
期整流素子であるＦＥＴＱ３を設けてＤＣ−ＤＣコンバ
ータ回路１１が構成されている。ＦＥＴＱ２、ＦＥＴＱ
３にはＭＯＳＦＥＴを用いている。
【００２０】ＦＥＴＱ２のゲートは図示を省略した制御
回路に接続されており、制御回路から入力されるスイッ
チング信号によってオン・オフ制御される。また、制御
回路は出力端子Ｐ１の電圧を検出してＦＥＴＱ２のスイ
ッチング周波数やパルス幅などにフィードバックするこ
とによって、出力端子Ｐ１の電圧Ｖｏｕｔを安定化して
いる。
回路に接続されており、制御回路から入力されるスイッ
チング信号によってオン・オフ制御される。また、制御
回路は出力端子Ｐ１の電圧を検出してＦＥＴＱ２のスイ
ッチング周波数やパルス幅などにフィードバックするこ
とによって、出力端子Ｐ１の電圧Ｖｏｕｔを安定化して
いる。
【００２１】ＦＥＴＱ３のゲートはＦＥＴＱ２と同じく
図示を省略した制御回路に接続されており、制御回路か
ら入力される信号によって、ＦＥＴ２がオフの時にオン
するようにオン・オフ制御される。このとき、ＦＥＴＱ
２とＦＥＴＱ３が一瞬たりとも同時にオンして直流電源
Ｖ１が短絡することのないように、ＦＥＴＱ２とＦＥＴ
Ｑ３は共にオフの期間を挟んで交互にオンするように制
御される場合もある。
図示を省略した制御回路に接続されており、制御回路か
ら入力される信号によって、ＦＥＴ２がオフの時にオン
するようにオン・オフ制御される。このとき、ＦＥＴＱ
２とＦＥＴＱ３が一瞬たりとも同時にオンして直流電源
Ｖ１が短絡することのないように、ＦＥＴＱ２とＦＥＴ
Ｑ３は共にオフの期間を挟んで交互にオンするように制
御される場合もある。
【００２２】ここで、図２に、第１の出力の負荷電流の
大小による、スイッチング素子であるＦＥＴＱ２のソー
ス電圧Ｖｓ２（ＦＥＴＱ２とチョークコイルＬ１の接続
点の電圧）とチョークコイルＬ１に流れる電流Ｉｃの波
形を示す。このうち、図２（ａ）、（ｂ）は負荷電流が
十分大きいとき（重負荷時あるいは通常負荷時）のソー
ス電圧Ｖｓ２と電流Ｉｃで、図２（ｃ）、（ｄ）は負荷
電流が小さくなったとき（通常負荷時）のソース電圧Ｖ
ｓ２と電流Ｉｃで、図２（ｅ）、（ｆ）は負荷電流が非
常に小さいとき（軽負荷時あるいは無負荷時）のソース
電圧Ｖｓ２と電流Ｉｃである。
大小による、スイッチング素子であるＦＥＴＱ２のソー
ス電圧Ｖｓ２（ＦＥＴＱ２とチョークコイルＬ１の接続
点の電圧）とチョークコイルＬ１に流れる電流Ｉｃの波
形を示す。このうち、図２（ａ）、（ｂ）は負荷電流が
十分大きいとき（重負荷時あるいは通常負荷時）のソー
ス電圧Ｖｓ２と電流Ｉｃで、図２（ｃ）、（ｄ）は負荷
電流が小さくなったとき（通常負荷時）のソース電圧Ｖ
ｓ２と電流Ｉｃで、図２（ｅ）、（ｆ）は負荷電流が非
常に小さいとき（軽負荷時あるいは無負荷時）のソース
電圧Ｖｓ２と電流Ｉｃである。
【００２３】図２（ａ）、（ｂ）に示すように、第１の
出力の負荷電流が大きいときは、図５に示した従来の多
出力ＤＣ−ＤＣコンバータ１の場合と同じである。た
だ、従来の多出力ＤＣ−ＤＣコンバータ１でダイオード
Ｄ１に流れていた電流はダイオードＤ１より抵抗の小さ
いＦＥＴＱ３の方を主として流れる。このとき、ＦＥＴ
Ｑ２のソース電圧Ｖｓ２は、ダイオードＤ１における電
圧降下ほどではないが、ＦＥＴＱ３における電圧降下の
分だけ接地電圧よりわずかに低くなる。なお、ＦＥＴＱ
２がオフでＦＥＴＱ３もオフの短い期間にはダイオード
Ｄ１に電流が流れることもある。
出力の負荷電流が大きいときは、図５に示した従来の多
出力ＤＣ−ＤＣコンバータ１の場合と同じである。た
だ、従来の多出力ＤＣ−ＤＣコンバータ１でダイオード
Ｄ１に流れていた電流はダイオードＤ１より抵抗の小さ
いＦＥＴＱ３の方を主として流れる。このとき、ＦＥＴ
Ｑ２のソース電圧Ｖｓ２は、ダイオードＤ１における電
圧降下ほどではないが、ＦＥＴＱ３における電圧降下の
分だけ接地電圧よりわずかに低くなる。なお、ＦＥＴＱ
２がオフでＦＥＴＱ３もオフの短い期間にはダイオード
Ｄ１に電流が流れることもある。
【００２４】図２（ｃ）、（ｄ）に示すように、第１の
出力の負荷電流が小さくなると、チョークコイルＬ１の
励磁エネルギーが小さくなるために、ＦＥＴＱ２がオフ
になって次にオンするまでに電流Ｉｃがゼロになる。と
ころが、その状態になってもＦＥＴＱ３はオンしていて
双方向導通可能であるため、次にＦＥＴＱ３がオフにな
るまではＦＥＴＱ３とインダクタンス素子Ｌ１を介して
電流Ｉｃが逆方向に流れる。そのため、電流Ｉｃが逆方
向に流れているときのＦＥＴＱ２のソース電圧Ｖｓ２は
ほぼ０Ｖ（実際にはＦＥＴＱ３の電圧降下分だけ接地電
圧よりわずかに高い）となり、従来の多出力ＤＣ−ＤＣ
コンバータ１のように第１の出力の出力電圧Ｖｏｕｔと
同じになることはない。
出力の負荷電流が小さくなると、チョークコイルＬ１の
励磁エネルギーが小さくなるために、ＦＥＴＱ２がオフ
になって次にオンするまでに電流Ｉｃがゼロになる。と
ころが、その状態になってもＦＥＴＱ３はオンしていて
双方向導通可能であるため、次にＦＥＴＱ３がオフにな
るまではＦＥＴＱ３とインダクタンス素子Ｌ１を介して
電流Ｉｃが逆方向に流れる。そのため、電流Ｉｃが逆方
向に流れているときのＦＥＴＱ２のソース電圧Ｖｓ２は
ほぼ０Ｖ（実際にはＦＥＴＱ３の電圧降下分だけ接地電
圧よりわずかに高い）となり、従来の多出力ＤＣ−ＤＣ
コンバータ１のように第１の出力の出力電圧Ｖｏｕｔと
同じになることはない。
【００２５】そして、図２（ｅ）、（ｆ）に示すよう
に、第１の出力の負荷電流がさらに小さくなったりゼロ
になったりしても、ＦＥＴＱ２がオフの時にＦＥＴＱ３
を介してどちらの方向にも電流Ｉｃが流れることができ
るため、ＦＥＴＱ２のソース電圧Ｖｓ２はほぼ０Ｖとな
る。
に、第１の出力の負荷電流がさらに小さくなったりゼロ
になったりしても、ＦＥＴＱ２がオフの時にＦＥＴＱ３
を介してどちらの方向にも電流Ｉｃが流れることができ
るため、ＦＥＴＱ２のソース電圧Ｖｓ２はほぼ０Ｖとな
る。
【００２６】このように、ＤＣ−ＤＣコンバータ回路１
１においては、第１の出力の負荷電流が非常に小さくな
ったりゼロになったりしても、ＦＥＴＱ３が導通してい
るために、ＦＥＴＱ２がオフの時のＦＥＴＱ２のソース
電圧Ｖｓ２が上昇し、ＦＥＴＱ２のソース電圧Ｖｓ２の
最大値と最小値の幅が小さくなることはない。そのた
め、整流回路３、４に入力される電圧の振幅が小さくな
ることはなく、出力端子Ｐ２、Ｐ３に得られる第２の出
力の電圧が正常な値に維持され、出力電圧の低下を防止
することができる。
１においては、第１の出力の負荷電流が非常に小さくな
ったりゼロになったりしても、ＦＥＴＱ３が導通してい
るために、ＦＥＴＱ２がオフの時のＦＥＴＱ２のソース
電圧Ｖｓ２が上昇し、ＦＥＴＱ２のソース電圧Ｖｓ２の
最大値と最小値の幅が小さくなることはない。そのた
め、整流回路３、４に入力される電圧の振幅が小さくな
ることはなく、出力端子Ｐ２、Ｐ３に得られる第２の出
力の電圧が正常な値に維持され、出力電圧の低下を防止
することができる。
【００２７】また、ソース電圧Ｖｓ２が第１の出力の出
力電圧Ｖｏｕｔと同じ値になることなないため、ソース
電圧Ｖｓ２が最大値を示す時間と最小値を示す時間は常
に一定となる。そのため、整流回路３、４を安定に動作
させることができ、第２の出力から電力を取り出しやす
くなる。
力電圧Ｖｏｕｔと同じ値になることなないため、ソース
電圧Ｖｓ２が最大値を示す時間と最小値を示す時間は常
に一定となる。そのため、整流回路３、４を安定に動作
させることができ、第２の出力から電力を取り出しやす
くなる。
【００２８】図３に、本発明の多出力ＤＣ−ＤＣコンバ
ータの別の実施例を示す。図３において、図１と同一も
しくは同等の部分には同じ記号を付し、その説明を省略
する。
ータの別の実施例を示す。図３において、図１と同一も
しくは同等の部分には同じ記号を付し、その説明を省略
する。
【００２９】図３において、ＤＣ−ＤＣコンバータ２０
は、図１に示したＤＣ−ＤＣコンバータ１０におけるイ
ンダクタンス素子Ｌ１に代えてトランスＴ１を設けてＤ
Ｃ−ＤＣコンバータ回路２１が構成されている。トラン
スＴ１の一次巻線Ｎ１はＦＥＴＱ２のソースと出力端子
Ｐ１の間に直列に接続され、二次巻線Ｎ２は一端が出力
端子Ｐ１に、他端が整流回路３、４に接続されている。
は、図１に示したＤＣ−ＤＣコンバータ１０におけるイ
ンダクタンス素子Ｌ１に代えてトランスＴ１を設けてＤ
Ｃ−ＤＣコンバータ回路２１が構成されている。トラン
スＴ１の一次巻線Ｎ１はＦＥＴＱ２のソースと出力端子
Ｐ１の間に直列に接続され、二次巻線Ｎ２は一端が出力
端子Ｐ１に、他端が整流回路３、４に接続されている。
【００３０】このようにインダクタンス素子Ｌ１に代え
てトランスＴ１を用いて、トランスＴ１を介してパルス
電圧を整流回路３、４に印加する構成としても構わない
もので、インダクタンス素子Ｌ１を用いる場合と同様の
作用効果を奏するものである。
てトランスＴ１を用いて、トランスＴ１を介してパルス
電圧を整流回路３、４に印加する構成としても構わない
もので、インダクタンス素子Ｌ１を用いる場合と同様の
作用効果を奏するものである。
【００３１】なお、本発明の多出力ＤＣ−ＤＣコンバー
タ１０、２０のＤＣ−ＤＣコンバータ回路１１、２１に
おいては、同期整流素子であるＦＥＴＱ３に並列にダイ
オードＤ１を備えているが、これはＦＥＴＱ２とＦＥＴ
Ｑ３が共にオフの期間にもインダクタンス素子Ｌ１に電
流を流すためである。そのため、ＦＥＴＱ２とＦＥＴＱ
３が共にオフとなる期間がほとんどなければダイオード
Ｄ１はなくても構わないものである。また、ＦＥＴＱ３
にＭＯＳＦＥＴを用いる場合には、ＭＯＳＦＥＴのボデ
ィーダイオードをダイオードＤ１の代わりに利用するこ
とができるため、ＦＥＴＱ２とＦＥＴＱ３が共にオフと
なる期間があってもダイオードＤ１を設けなくても構わ
ないものである。
タ１０、２０のＤＣ−ＤＣコンバータ回路１１、２１に
おいては、同期整流素子であるＦＥＴＱ３に並列にダイ
オードＤ１を備えているが、これはＦＥＴＱ２とＦＥＴ
Ｑ３が共にオフの期間にもインダクタンス素子Ｌ１に電
流を流すためである。そのため、ＦＥＴＱ２とＦＥＴＱ
３が共にオフとなる期間がほとんどなければダイオード
Ｄ１はなくても構わないものである。また、ＦＥＴＱ３
にＭＯＳＦＥＴを用いる場合には、ＭＯＳＦＥＴのボデ
ィーダイオードをダイオードＤ１の代わりに利用するこ
とができるため、ＦＥＴＱ２とＦＥＴＱ３が共にオフと
なる期間があってもダイオードＤ１を設けなくても構わ
ないものである。
【００３２】また、多出力ＤＣ−ＤＣコンバータ１０、
２０においては、２つの整流回路３、４から２つの第２
の出力を得ているが、第１の出力を得るためのＤＣ−Ｄ
Ｃコンバータ回路のパルス電圧を使って第２の出力を得
る構成であれば、第２の出力は１つでも３つ以上でも構
わないもので、２つの場合と同様の作用効果を奏するも
のである。
２０においては、２つの整流回路３、４から２つの第２
の出力を得ているが、第１の出力を得るためのＤＣ−Ｄ
Ｃコンバータ回路のパルス電圧を使って第２の出力を得
る構成であれば、第２の出力は１つでも３つ以上でも構
わないもので、２つの場合と同様の作用効果を奏するも
のである。
【００３３】図４に、本発明の電子装置の一実施例の斜
視図を示す。図４において、電子装置の１つであるプリ
ンタ３０は電源回路として本発明の多出力ＤＣ−ＤＣコ
ンバータ１０を使用している。そして、第１の出力をた
とえば印刷時にのみ動作する比較的重負荷の回路の電源
とし、第２の出力を定常的に動作する比較的軽負荷の回
路の電源として利用する。
視図を示す。図４において、電子装置の１つであるプリ
ンタ３０は電源回路として本発明の多出力ＤＣ−ＤＣコ
ンバータ１０を使用している。そして、第１の出力をた
とえば印刷時にのみ動作する比較的重負荷の回路の電源
とし、第２の出力を定常的に動作する比較的軽負荷の回
路の電源として利用する。
【００３４】プリンタ３０においては、本発明の多出力
ＤＣ−ＤＣコンバータ１０を用いることによって、印刷
待ちの時にも印刷をしている時にも各回路に安定な電圧
の電源を供給することができ、安定な動作を実現するこ
とができる。
ＤＣ−ＤＣコンバータ１０を用いることによって、印刷
待ちの時にも印刷をしている時にも各回路に安定な電圧
の電源を供給することができ、安定な動作を実現するこ
とができる。
【００３５】なお、図４に示したプリンタ３０において
は図１に示した多出力ＤＣ−ＤＣコンバータ１０を用い
たが、図３に示した多出力ＤＣ−ＤＣコンバータ２０を
用いても構わないもので、同様の作用効果を奏するもの
である。
は図１に示した多出力ＤＣ−ＤＣコンバータ１０を用い
たが、図３に示した多出力ＤＣ−ＤＣコンバータ２０を
用いても構わないもので、同様の作用効果を奏するもの
である。
【００３６】また、本発明の電子装置はプリンタに限ら
れるものではなく、ノートパソコンや携帯情報機器な
ど、変動の大きい負荷に接続される第１の出力と第２の
出力が必要な多出力ＤＣ−ＤＣコンバータの必要なあら
ゆる電子装置を含むものである。
れるものではなく、ノートパソコンや携帯情報機器な
ど、変動の大きい負荷に接続される第１の出力と第２の
出力が必要な多出力ＤＣ−ＤＣコンバータの必要なあら
ゆる電子装置を含むものである。
【００３７】
【発明の効果】本発明の多出力ＤＣ−ＤＣコンバータに
よれば、第１の出力を得る降圧型のＤＣ−ＤＣコンバー
タ回路と、そのパルス電圧を加工、整流して第２の出力
を得る整流回路とを備え、降圧型のＤＣ−ＤＣコンバー
タ回路の整流素子を双方向導通可能な同期整流素子とす
ることによって、第１の出力の負荷電流が非常に小さく
なっても第２の出力の出力電圧の低下を防止することが
できる。
よれば、第１の出力を得る降圧型のＤＣ−ＤＣコンバー
タ回路と、そのパルス電圧を加工、整流して第２の出力
を得る整流回路とを備え、降圧型のＤＣ−ＤＣコンバー
タ回路の整流素子を双方向導通可能な同期整流素子とす
ることによって、第１の出力の負荷電流が非常に小さく
なっても第２の出力の出力電圧の低下を防止することが
できる。
【図１】本発明の多出力ＤＣ−ＤＣコンバータの一実施
例を示す回路図である。
例を示す回路図である。
【図２】図１の多出力ＤＣ−ＤＣコンバータにおける各
特性の時間変化を示す特性図である。
特性の時間変化を示す特性図である。
【図３】本発明の多出力ＤＣ−ＤＣコンバータの別の実
施例を示す回路図である。
施例を示す回路図である。
【図４】本発明の電子装置の一実施例を示す斜視図であ
る。
る。
【図５】従来のＤＣ−ＤＣコンバータを示す回路図であ
る。
る。
【図６】図５の多出力ＤＣ−ＤＣコンバータにおける各
特性の時間変化を示す特性図である。
特性の時間変化を示す特性図である。
３、４…整流回路
１０、２０…多出力ＤＣ−ＤＣコンバータ
１１、２１…ＤＣ−ＤＣコンバータ回路
Ｖ１…直流電源
Ｑ２…ＦＥＴ（スイッチング素子）
Ｑ３…ＦＥＴ（同期整流素子）
Ｃ１、Ｃ２…コンデンサ
Ｄ１…フライホイールダイオード
Ｌ１…インダクタンス素子
Ｔ１…トランス
Ｐ１、Ｐ２、Ｐ３…出力端子
３０…プリンタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/155
H02M 7/21
Claims (4)
- 【請求項１】 直流入力電圧をスイッチングしてパルス
電圧に変換するスイッチング素子と、前記パルス電圧を
平滑して前記直流入力電圧より低い第１の出力を得るチ
ョークコイルおよび平滑用コンデンサと、前記スイッチ
ング素子のオフ時に前記チョークコイルに電流を流すフ
ライホイール用の整流素子とを備えた降圧型のＤＣ−Ｄ
Ｃコンバータ回路と、 前記ＤＣ−ＤＣコンバータ回路のパルス電圧を加工、整
流して第２の出力を得る整流回路とを備えてなり、 前記整流素子が、前記スイッチング素子のオフ時にオン
する双方向導通可能な同期整流素子であることを特徴と
する多出力ＤＣ−ＤＣコンバータ。 - 【請求項２】 前記チョークコイルが、二次巻線を前記
整流回路に接続したトランスであることを特徴とする、
請求項１に記載の多出力ＤＣ−ＤＣコンバータ。 - 【請求項３】 前記整流回路がカップリングコンデンサ
とダイオードからなることを特徴とする、請求項１また
は２に記載の多出力ＤＣ−ＤＣコンバータ。 - 【請求項４】 請求項１または２に記載の多出力ＤＣ−
ＤＣコンバータを用いたことを特徴とする電子装置。
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|---|---|---|---|
| JP2000336317A JP3512001B2 (ja) | 2000-11-02 | 2000-11-02 | 多出力ｄｃ−ｄｃコンバータおよびそれを用いた電子装置 |
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| US09/985,723 US6486567B2 (en) | 2000-11-02 | 2001-10-15 | Multi-output DC-DC converter and electronic apparatus using the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000336317A JP3512001B2 (ja) | 2000-11-02 | 2000-11-02 | 多出力ｄｃ−ｄｃコンバータおよびそれを用いた電子装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002142450A JP2002142450A (ja) | 2002-05-17 |
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| JP4397617B2 (ja) * | 2003-04-01 | 2010-01-13 | パナソニック株式会社 | 多出力ｄｃ−ｄｃコンバータ |
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| CN102428638B (zh) * | 2009-05-11 | 2014-11-05 | 意法爱立信有限公司 | 用于控制充电电流的dc-dc变换器及便携式电子设备 |
| CN105763057B (zh) * | 2009-12-31 | 2019-01-29 | 意法半导体研发(深圳)有限公司 | 电流模式的降压-升压式dc-dc控制器 |
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| TWI489750B (zh) * | 2013-03-13 | 2015-06-21 | Univ Yuan Ze | 高效率可逆式單輸入多輸出直流轉換器 |
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| TWI608696B (zh) * | 2016-04-26 | 2017-12-11 | 群光電能科技股份有限公司 | 電能轉換系統 |
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- 2000-11-02 JP JP2000336317A patent/JP3512001B2/ja not_active Expired - Fee Related
-
2001
- 2001-10-09 TW TW090124910A patent/TW543270B/zh not_active IP Right Cessation
- 2001-10-15 US US09/985,723 patent/US6486567B2/en not_active Expired - Fee Related
- 2001-10-31 CN CNB011368667A patent/CN1183651C/zh not_active Expired - Fee Related
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| CN1183651C (zh) | 2005-01-05 |
| KR20020034962A (ko) | 2002-05-09 |
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