JP3511212B2 - 電子波干渉素子 - Google Patents
電子波干渉素子Info
- Publication number
- JP3511212B2 JP3511212B2 JP04955694A JP4955694A JP3511212B2 JP 3511212 B2 JP3511212 B2 JP 3511212B2 JP 04955694 A JP04955694 A JP 04955694A JP 4955694 A JP4955694 A JP 4955694A JP 3511212 B2 JP3511212 B2 JP 3511212B2
- Authority
- JP
- Japan
- Prior art keywords
- source
- drain
- wave interference
- paths
- electron wave
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電子波干渉素子に関す
る。近年の高度情報処理システム、分散処理システムの
進展に伴い、それらの処理を実現するために、より高速
動作が可能で、高密度集積化が可能で、低消費電力化が
可能な電子素子が求められきた。従来は、ＦＥＴやバイ
ポーラトランジスタによる集積回路の微細化、高集積化
によって対処されてきた。
る。近年の高度情報処理システム、分散処理システムの
進展に伴い、それらの処理を実現するために、より高速
動作が可能で、高密度集積化が可能で、低消費電力化が
可能な電子素子が求められきた。従来は、ＦＥＴやバイ
ポーラトランジスタによる集積回路の微細化、高集積化
によって対処されてきた。
【０００２】
【従来の技術】従来から用いられているＦＥＴやバイポ
ーラトランジスタ等の電子素子は、基本的に静電的スイ
ッチであり、微細化により、高速化と低消費電力化が図
られていた。しかし、バンドギャップや誘電率等の物理
定数は、材料を変えないかぎり一定であるため、いわゆ
るスケーリング則からのずれが生じ、微細化の方向には
限界がある。
ーラトランジスタ等の電子素子は、基本的に静電的スイ
ッチであり、微細化により、高速化と低消費電力化が図
られていた。しかし、バンドギャップや誘電率等の物理
定数は、材料を変えないかぎり一定であるため、いわゆ
るスケーリング則からのずれが生じ、微細化の方向には
限界がある。
【０００３】そこで、アハロノフボーム（Ａｈａｒｏｎ
ｏｖ−Ｂｏｈｍ：ＡＢ）効果を利用した電子波干渉素子
が現れた。この電子波干渉素子は、電子波の干渉を利用
するもので、電子波を２つの経路に分け、この２つの経
路で囲まれる領域に磁束を通し、磁束の大きさを変化す
ることによって、電子波の干渉を変化させ、スイッチン
グ動作を行わせる。このスイッチング動作は静電的では
ないため、高速動作化と、低消費電力化ができるものと
期待される。
ｏｖ−Ｂｏｈｍ：ＡＢ）効果を利用した電子波干渉素子
が現れた。この電子波干渉素子は、電子波の干渉を利用
するもので、電子波を２つの経路に分け、この２つの経
路で囲まれる領域に磁束を通し、磁束の大きさを変化す
ることによって、電子波の干渉を変化させ、スイッチン
グ動作を行わせる。このスイッチング動作は静電的では
ないため、高速動作化と、低消費電力化ができるものと
期待される。
【０００４】この電子波干渉素子を実現する場合、リン
グの内部、すなわち２つの径路で囲まれた領域に外部か
ら磁場をかけることになるが、電子の径路は有限の幅を
有するため、２つの経路で囲まれたリングの内部だけで
なく、電子が走行する径路自体にも磁場が侵入するのを
避けることが困難である。
グの内部、すなわち２つの径路で囲まれた領域に外部か
ら磁場をかけることになるが、電子の径路は有限の幅を
有するため、２つの経路で囲まれたリングの内部だけで
なく、電子が走行する径路自体にも磁場が侵入するのを
避けることが困難である。
【０００５】このように、電子が走行する径路自体にも
磁場が侵入すると、電子の波動関数が不均一な位相変化
を受けるため、電子波干渉素子の出力信号の振動が小さ
くなり、その結果、電子波干渉素子の伝達コンダクタン
スが減少するという問題があった。また、これに不純物
散乱の効果が重なるとコンダクタンスの値が不規則にゆ
らぐという問題もあった。
磁場が侵入すると、電子の波動関数が不均一な位相変化
を受けるため、電子波干渉素子の出力信号の振動が小さ
くなり、その結果、電子波干渉素子の伝達コンダクタン
スが減少するという問題があった。また、これに不純物
散乱の効果が重なるとコンダクタンスの値が不規則にゆ
らぐという問題もあった。
【０００６】また、磁場を磁束量子の半分まで次第に増
やしたとき変調が最大になるが、これは入力をそれだけ
の幅で振らなければならない事を意味しており、やは
り、素子の伝達コンダクタンスの減少につながる。した
がって、チャネルの中に磁束が浸入しないような構造、
および僅かな磁場の変化で変調できるような機構が求め
られている。一方、電子装置の一部である記憶装置の微
細化による高速／低消費電力化にも同様の問題点があ
り、ＡＢ効果を利用する素子の高性能化が望まれてい
る。
やしたとき変調が最大になるが、これは入力をそれだけ
の幅で振らなければならない事を意味しており、やは
り、素子の伝達コンダクタンスの減少につながる。した
がって、チャネルの中に磁束が浸入しないような構造、
および僅かな磁場の変化で変調できるような機構が求め
られている。一方、電子装置の一部である記憶装置の微
細化による高速／低消費電力化にも同様の問題点があ
り、ＡＢ効果を利用する素子の高性能化が望まれてい
る。
【０００７】
【発明が解決しようとする課題】ＡＢ構造の径路に磁場
が浸入しないようにするためには径路を超伝導体で覆っ
てしまうことが考えられるが、完全反磁性状態では磁束
は２つの径路で囲まれるリングの中に入っていかない。
そこで、径路の一部に間隙を設けて、この間隙を通して
磁束を２つの径路で囲まれるリングの中に入れるように
することが考えられるが、この場合径路の一部が磁場に
さらされるため、前記の理由で特性が劣化する。
が浸入しないようにするためには径路を超伝導体で覆っ
てしまうことが考えられるが、完全反磁性状態では磁束
は２つの径路で囲まれるリングの中に入っていかない。
そこで、径路の一部に間隙を設けて、この間隙を通して
磁束を２つの径路で囲まれるリングの中に入れるように
することが考えられるが、この場合径路の一部が磁場に
さらされるため、前記の理由で特性が劣化する。
【０００８】本発明は、伝達コンダクタンスが大きく、
微細化することによって高速化、低消費電力化を実現す
るスイッチング装置、記憶装置等として機能する電子波
干渉素子を提供することを目的とする。
微細化することによって高速化、低消費電力化を実現す
るスイッチング装置、記憶装置等として機能する電子波
干渉素子を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明にかかる、電流が
外部へ流れ出るソースと、電流が外部から流れ込むドレ
インと、ソースとドレインの間に接続され、一部が途中
で２つ以上の径路に分岐するキャリアが走行するチャネ
ルを有し、２つ以上の径路によって囲まれた領域を貫く
磁束をコントロールすることによって、ソースとドレイ
ンの間のコンダクタンスを変化させるマッハ・ツェンダ
ー型電子波干渉素子において、２つ以上の径路を第２種
超伝導体によって覆った構成を採用した。
外部へ流れ出るソースと、電流が外部から流れ込むドレ
インと、ソースとドレインの間に接続され、一部が途中
で２つ以上の径路に分岐するキャリアが走行するチャネ
ルを有し、２つ以上の径路によって囲まれた領域を貫く
磁束をコントロールすることによって、ソースとドレイ
ンの間のコンダクタンスを変化させるマッハ・ツェンダ
ー型電子波干渉素子において、２つ以上の径路を第２種
超伝導体によって覆った構成を採用した。
【００１０】この場合、２つ以上の径路を含むチャネル
領域全体を第２種超伝導体によって覆った構成を採用す
ることができ、また、２つ以上の径路を含むチャネル全
体と、２つ以上の径路によって囲まれた内部を含む領域
を第２種超伝導体によって覆った構成を採用することが
できる。
領域全体を第２種超伝導体によって覆った構成を採用す
ることができ、また、２つ以上の径路を含むチャネル全
体と、２つ以上の径路によって囲まれた内部を含む領域
を第２種超伝導体によって覆った構成を採用することが
できる。
【００１１】また、この場合、２つ以上の径路によって
囲まれた領域を貫く磁束と、ソースとドレインの間のコ
ンダクタンスの間に記憶特性を持たせることによって記
憶装置を実現することができる。
囲まれた領域を貫く磁束と、ソースとドレインの間のコ
ンダクタンスの間に記憶特性を持たせることによって記
憶装置を実現することができる。
【００１２】
【作用】本発明のように、ソースとドレインの間に接続
され、一部が途中で２つ以上の径路に分岐するキャリア
が走行するチャネルを有し、この径路によって囲まれた
領域を貫く磁束をコントロールしてソースとドレインの
間のコンダクタンスを変化させる、ＡＢ効果を利用した
マッハ・ツェンダー型電子波干渉素子において、キャリ
アが走行する２つ以上の径路、または、この径路を含む
チャネル領域全体、あるいは、この径路を含むチャネル
全体と、この径路によって囲まれた内部を含む領域を第
２種超伝導体によって覆うと、第２種超伝導体は弱磁場
中で完全反磁性を示すため磁場は浸入しないが、磁場を
強くして、下部臨界磁場Ｈc1を越えたときいわゆる混合
状態になり、第２種超伝導体中に磁束渦が浸入し始め
る。
され、一部が途中で２つ以上の径路に分岐するキャリア
が走行するチャネルを有し、この径路によって囲まれた
領域を貫く磁束をコントロールしてソースとドレインの
間のコンダクタンスを変化させる、ＡＢ効果を利用した
マッハ・ツェンダー型電子波干渉素子において、キャリ
アが走行する２つ以上の径路、または、この径路を含む
チャネル領域全体、あるいは、この径路を含むチャネル
全体と、この径路によって囲まれた内部を含む領域を第
２種超伝導体によって覆うと、第２種超伝導体は弱磁場
中で完全反磁性を示すため磁場は浸入しないが、磁場を
強くして、下部臨界磁場Ｈc1を越えたときいわゆる混合
状態になり、第２種超伝導体中に磁束渦が浸入し始め
る。
【００１３】そして、さらに磁場を強くして、上部臨界
磁場Ｈc2を越えると、超伝導状態が破れてる。ＡＢ効果
を利用した電子波干渉素子においてキャリアが走行する
２つの径路あるいはチャネル全体を第２種超伝導体で覆
うと、Ｈc1以下の磁場では磁場がチャネル自体に浸入し
ない。
磁場Ｈc2を越えると、超伝導状態が破れてる。ＡＢ効果
を利用した電子波干渉素子においてキャリアが走行する
２つの径路あるいはチャネル全体を第２種超伝導体で覆
うと、Ｈc1以下の磁場では磁場がチャネル自体に浸入し
ない。
【００１４】また、Ｈc1以上にしても、一旦浸入した磁
束渦が移動して２つの径路が作るリングの内部に捕らえ
られれば、やはり問題はない。その上このときリング内
部を貫く磁束の大きさは超伝導体の磁束量子を単位にし
ており、常電導電子に対する磁束量子の半分の大きさで
あるため、磁束渦が奇数本入ったとき干渉が強め合う場
合、偶数本入った時は干渉を弱め合うことになる。逆に
奇数本入った時に干渉が弱め合う場合、偶数本入った時
は干渉が強め合うことになる。したがって、磁束渦が奇
数本の状態と偶数本の状態をスイッチのオン、オフに対
応させることができる。
束渦が移動して２つの径路が作るリングの内部に捕らえ
られれば、やはり問題はない。その上このときリング内
部を貫く磁束の大きさは超伝導体の磁束量子を単位にし
ており、常電導電子に対する磁束量子の半分の大きさで
あるため、磁束渦が奇数本入ったとき干渉が強め合う場
合、偶数本入った時は干渉を弱め合うことになる。逆に
奇数本入った時に干渉が弱め合う場合、偶数本入った時
は干渉が強め合うことになる。したがって、磁束渦が奇
数本の状態と偶数本の状態をスイッチのオン、オフに対
応させることができる。
【００１５】さらに、磁場を強くしていった時の内部磁
束の変化は、ごくわずかの磁場変化で一磁束が変化する
ので、わずかの入力信号でスイッチの状態が変化すると
ういことを示しており、高いゲインを有することがわか
る。
束の変化は、ごくわずかの磁場変化で一磁束が変化する
ので、わずかの入力信号でスイッチの状態が変化すると
ういことを示しており、高いゲインを有することがわか
る。
【００１６】次に、第２種超伝導体が２つの径路によっ
て囲まれた内部も覆っている素子について説明する。こ
の素子では、適切に設計すれば、下部臨界磁場Ｈc1を越
えると、まず１本の磁束渦が第２種超伝導体に浸入し、
この磁束渦は、第２種超伝導体が円板に近い形状のとき
は、欠陥等のピニング中心がなければ超伝導体のほぼ中
央に来るため、磁束は２つの径路が作るリングの内部を
貫くことになり、この場合も先の例と同じ利点を有す
る。
て囲まれた内部も覆っている素子について説明する。こ
の素子では、適切に設計すれば、下部臨界磁場Ｈc1を越
えると、まず１本の磁束渦が第２種超伝導体に浸入し、
この磁束渦は、第２種超伝導体が円板に近い形状のとき
は、欠陥等のピニング中心がなければ超伝導体のほぼ中
央に来るため、磁束は２つの径路が作るリングの内部を
貫くことになり、この場合も先の例と同じ利点を有す
る。
【００１７】次に２つの径路によって囲まれたリングの
中に入った磁束の状態を情報の単位とすれば、これを情
報を蓄積する記憶素子として用いることができる。すな
わち、電流が外部へ流れ出るソースと、電流が外部から
流れ込むドレインと、このソースとドレインの間に接続
され、一部が途中で２つ以上の径路に分岐するキャリア
が走行するチャネルを有し、この２つ以上の径路領域を
第２種超伝導体によって覆い、この２つ以上の径路によ
って囲まれた領域を貫く磁束の大きさをコントロールし
て、ソースとドレインの間のコンダクタンスを変化させ
るマッハ・ツェンダー型電子波干渉計には、適切な大き
さの外部磁場を印加して、ある本数の磁束を蓄えること
ができる。
中に入った磁束の状態を情報の単位とすれば、これを情
報を蓄積する記憶素子として用いることができる。すな
わち、電流が外部へ流れ出るソースと、電流が外部から
流れ込むドレインと、このソースとドレインの間に接続
され、一部が途中で２つ以上の径路に分岐するキャリア
が走行するチャネルを有し、この２つ以上の径路領域を
第２種超伝導体によって覆い、この２つ以上の径路によ
って囲まれた領域を貫く磁束の大きさをコントロールし
て、ソースとドレインの間のコンダクタンスを変化させ
るマッハ・ツェンダー型電子波干渉計には、適切な大き
さの外部磁場を印加して、ある本数の磁束を蓄えること
ができる。
【００１８】このように、ある本数の磁束を蓄えている
状態において、１磁束量子に相当する磁場より小さい範
囲で磁場を変化させても、この磁束の数は変化しないた
め、磁束の状態が保持されることになる。その磁束の保
持状態を“１”，“０”に対応させることによって記憶
装置を実現することができる。この情報は、ＡＢ効果を
利用したマッハ・ツェンダー型電子波干渉計のコンダク
タンスの大きさから読みだすことができる。
状態において、１磁束量子に相当する磁場より小さい範
囲で磁場を変化させても、この磁束の数は変化しないた
め、磁束の状態が保持されることになる。その磁束の保
持状態を“１”，“０”に対応させることによって記憶
装置を実現することができる。この情報は、ＡＢ効果を
利用したマッハ・ツェンダー型電子波干渉計のコンダク
タンスの大きさから読みだすことができる。
【００１９】また、２つ以上の径路を含むチャネル領域
全体を第２種超伝導体によって覆った電子波干渉素子、
および、２つ以上の径路を含むチャネル全体と、この２
つ以上の径路によって囲まれた内部を含む領域を第２種
超伝導体によって覆った電子波干渉素子においても上記
と同様である。外部磁場が変化しても磁束の本数が変化
しにくいようにするために、磁束のピニング中心を超伝
導体に導入してもよい。
全体を第２種超伝導体によって覆った電子波干渉素子、
および、２つ以上の径路を含むチャネル全体と、この２
つ以上の径路によって囲まれた内部を含む領域を第２種
超伝導体によって覆った電子波干渉素子においても上記
と同様である。外部磁場が変化しても磁束の本数が変化
しにくいようにするために、磁束のピニング中心を超伝
導体に導入してもよい。
【００２０】
【実施例】以下、本発明の実施例を説明する。
（第１実施例）図１は、第１実施例の電子波干渉素子の
構成説明図であり、（Ａ）は断面図、（Ｂ）は平面図で
ある。この図において１はナローギャップ半導体基板、
２はナローギャップ半導体層、２1 はソース、２2 はド
レイン、２a ，２b は径路、３，８はワイドギャップ半
導体層、３ａ，３ｂ，８ａ，８ｂは障壁、４は絶縁膜、
５は第２種超伝導体層である。
構成説明図であり、（Ａ）は断面図、（Ｂ）は平面図で
ある。この図において１はナローギャップ半導体基板、
２はナローギャップ半導体層、２1 はソース、２2 はド
レイン、２a ，２b は径路、３，８はワイドギャップ半
導体層、３ａ，３ｂ，８ａ，８ｂは障壁、４は絶縁膜、
５は第２種超伝導体層である。
【００２１】この実施例の電子波干渉素子は請求項１に
対応する、マッハ・ツェンダー型干渉計に類似するもの
で、ナローギャップ半導体基板１の上にワイドギャップ
半導体層８、ナローギャップ半導体層２、ワイドギャッ
プ半導体層３を積層して形成し、この積層構造の不要部
分を除去して、ソース２1 とドレイン２2 、および、障
壁３ａ，３ｂ，８ａ，８ｂと量子井戸からなる径路
２a ，２b を含む電子チャネルを形成し、その上の全面
に絶縁膜４を形成し、その上の径路２a ，２b の上に第
２種超伝導体層５を形成して製造される。
対応する、マッハ・ツェンダー型干渉計に類似するもの
で、ナローギャップ半導体基板１の上にワイドギャップ
半導体層８、ナローギャップ半導体層２、ワイドギャッ
プ半導体層３を積層して形成し、この積層構造の不要部
分を除去して、ソース２1 とドレイン２2 、および、障
壁３ａ，３ｂ，８ａ，８ｂと量子井戸からなる径路
２a ，２b を含む電子チャネルを形成し、その上の全面
に絶縁膜４を形成し、その上の径路２a ，２b の上に第
２種超伝導体層５を形成して製造される。
【００２２】図２は、第１実施例の電子波干渉素子の配
線を含む構成説明図であり、（Ａ）は断面図、（Ｂ）は
平面図である。この図における符号は、６が磁場発生用
配線、７が信号源である他は図１において用いた符号と
同じである。第１実施例の電子波干渉素子はこの図２
（Ａ），（Ｂ）に示されるように、図１（Ａ），（Ｂ）
に示されるこの実施例の電子波干渉素子の基本構成の上
に、径路２a ，２b を囲んで磁場発生用配線６を形成
し、開放端に信号源７を接続している。
線を含む構成説明図であり、（Ａ）は断面図、（Ｂ）は
平面図である。この図における符号は、６が磁場発生用
配線、７が信号源である他は図１において用いた符号と
同じである。第１実施例の電子波干渉素子はこの図２
（Ａ），（Ｂ）に示されるように、図１（Ａ），（Ｂ）
に示されるこの実施例の電子波干渉素子の基本構成の上
に、径路２a ，２b を囲んで磁場発生用配線６を形成
し、開放端に信号源７を接続している。
【００２３】このように、電子波干渉素子の径路２a ，
２b を囲んで磁場発生用配線６を形成し、その開放端に
信号源７を接続し、磁場発生用配線６に信号電流を供給
することによって径路２a ，２b によって囲まれる領域
内に、信号電流に比例する磁場を発生させ、ソース２1
とドレイン２2 の間のコンダクタンスの変化を検出す
る。
２b を囲んで磁場発生用配線６を形成し、その開放端に
信号源７を接続し、磁場発生用配線６に信号電流を供給
することによって径路２a ，２b によって囲まれる領域
内に、信号電流に比例する磁場を発生させ、ソース２1
とドレイン２2 の間のコンダクタンスの変化を検出す
る。
【００２４】この実施例では半導体ヘテロ接合による量
子井戸を採用したが、変調ドープ単一ヘテロ接合（ＨＥ
ＭＴ構造）による２次元電子ガスを用いてもよいし、電
子の散乱を抑えることができる場合はバルクの半導体や
金属細線でもよい。また、細いチャネルにするために、
エッチングを行い幅を狭くしたが、ゲート電極により余
計な領域を空乏化する方法を採用することもできる。ま
た、回路動作を最適化するために、第２種超伝導体とし
て適当なコヒーレンス長の材料を選ぶことができる。例
えば、小さい磁場で駆動させたい場合は、コヒーレンス
長の短い材料が適している。請求項２の実施例として、
径路２a ，２b の他、ソース２1 とドレイン２2 近傍の
チャネルの上に第２種超伝導体層５を形成すると、この
領域の磁気抵抗効果によるノイズを低減する効果を生じ
る。
子井戸を採用したが、変調ドープ単一ヘテロ接合（ＨＥ
ＭＴ構造）による２次元電子ガスを用いてもよいし、電
子の散乱を抑えることができる場合はバルクの半導体や
金属細線でもよい。また、細いチャネルにするために、
エッチングを行い幅を狭くしたが、ゲート電極により余
計な領域を空乏化する方法を採用することもできる。ま
た、回路動作を最適化するために、第２種超伝導体とし
て適当なコヒーレンス長の材料を選ぶことができる。例
えば、小さい磁場で駆動させたい場合は、コヒーレンス
長の短い材料が適している。請求項２の実施例として、
径路２a ，２b の他、ソース２1 とドレイン２2 近傍の
チャネルの上に第２種超伝導体層５を形成すると、この
領域の磁気抵抗効果によるノイズを低減する効果を生じ
る。
【００２５】（第２実施例）図３は、第２実施例の電子
波干渉素子の構成説明図であり、（Ａ）は断面図、
（Ｂ）は平面図である。この図において１１はナローギ
ャップ半導体基板、１２はナローギャップ半導体層、１
２1 はソース、１２2 はドレイン、１２a ，１２b は径
路、１３，１８はワイドギャップ半導体層、１３a ，１
３b ，１８a ，１８b は障壁、１４は絶縁膜、１５は第
２種超伝導体層である。
波干渉素子の構成説明図であり、（Ａ）は断面図、
（Ｂ）は平面図である。この図において１１はナローギ
ャップ半導体基板、１２はナローギャップ半導体層、１
２1 はソース、１２2 はドレイン、１２a ，１２b は径
路、１３，１８はワイドギャップ半導体層、１３a ，１
３b ，１８a ，１８b は障壁、１４は絶縁膜、１５は第
２種超伝導体層である。
【００２６】この実施例の電子波干渉素子は請求項３に
対応するもので、ナローギャップ半導体基板１１の上
に、ワイドギャップ半導体層１８、ナローギャップ半導
体層１２、ワイドギャップ半導体層１３を積層して形成
し、この積層構造をパターニングして、ソース１２1 と
ドレイン１２2 、および、障壁１３ａ，１３ｂ，１８
ａ，１８ｂと量子井戸からなる径路１２a ，１２b を含
む電子チャネルを形成し、その上の全面に絶縁膜１４を
形成し、その上の全面の径路１２a ，１２b を含むチャ
ネルの上、および２つの径路１２a ，１２b に囲まれた
領域の上に第２種超伝導体層１５を形成して製造され
る。
対応するもので、ナローギャップ半導体基板１１の上
に、ワイドギャップ半導体層１８、ナローギャップ半導
体層１２、ワイドギャップ半導体層１３を積層して形成
し、この積層構造をパターニングして、ソース１２1 と
ドレイン１２2 、および、障壁１３ａ，１３ｂ，１８
ａ，１８ｂと量子井戸からなる径路１２a ，１２b を含
む電子チャネルを形成し、その上の全面に絶縁膜１４を
形成し、その上の全面の径路１２a ，１２b を含むチャ
ネルの上、および２つの径路１２a ，１２b に囲まれた
領域の上に第２種超伝導体層１５を形成して製造され
る。
【００２７】図４は、第２実施例の電子波干渉素子の製
造工程説明図である。この図において、２１はＧａＡｓ
基板、２２，２６はｎ型ＡｌＧａＡｓ層、２３，２５は
高純度ＡｌＧａＡｓ層、２４は高純度ＧａＡｓ層、２４
a ，２４b は径路、２７はＳｉＯ2 層、２８はＮｂ3 Ｓ
ｎ層である。この工程説明図によって第２実施例の電子
波干渉素子の製造方法の一例を説明する。
造工程説明図である。この図において、２１はＧａＡｓ
基板、２２，２６はｎ型ＡｌＧａＡｓ層、２３，２５は
高純度ＡｌＧａＡｓ層、２４は高純度ＧａＡｓ層、２４
a ，２４b は径路、２７はＳｉＯ2 層、２８はＮｂ3 Ｓ
ｎ層である。この工程説明図によって第２実施例の電子
波干渉素子の製造方法の一例を説明する。
【００２８】第１工程（図４（Ａ）参照）
ＧａＡｓ基板２１の上に、ＭＢＥ法によって厚さ５０ｎ
ｍのｎ型ＡｌＧａＡｓ層２２、厚さ２０ｎｍの高純度Ａ
ｌＧａＡｓ層２３、厚さ１０ｎｍの高純度ＧａＡｓ層２
４、厚さ１０ｎｍの高純度ＡｌＧａＡｓ層２５、厚さ４
０ｎｍのｎ型ＡｌＧａＡｓ層２６を形成する。
ｍのｎ型ＡｌＧａＡｓ層２２、厚さ２０ｎｍの高純度Ａ
ｌＧａＡｓ層２３、厚さ１０ｎｍの高純度ＧａＡｓ層２
４、厚さ１０ｎｍの高純度ＡｌＧａＡｓ層２５、厚さ４
０ｎｍのｎ型ＡｌＧａＡｓ層２６を形成する。
【００２９】第２工程（図４（Ｂ）参照）
電子ビーム露光法を用いたリソグラフィー技術によっ
て、ｎ型ＡｌＧａＡｓ層２６、高純度ＡｌＧａＡｓ層２
５、高純度ＧａＡｓ層２４、高純度ＡｌＧａＡｓ層２
３、ｎ型ＡｌＧａＡｓ層２２の積層構造を選択的にエッ
チング除去して、幅４０ｎｍの径路２４a ，２４b を含
む電子チャネルを形成する。
て、ｎ型ＡｌＧａＡｓ層２６、高純度ＡｌＧａＡｓ層２
５、高純度ＧａＡｓ層２４、高純度ＡｌＧａＡｓ層２
３、ｎ型ＡｌＧａＡｓ層２２の積層構造を選択的にエッ
チング除去して、幅４０ｎｍの径路２４a ，２４b を含
む電子チャネルを形成する。
【００３０】第３工程（図４（Ｃ）参照）
熱ＣＶＤ法によって全面にＳｉＯ2 層２７を形成する。
【００３１】第４工程（図４（Ｄ）参照）
リフトオフ等を用いて、厚さ３００ｎｍの第２種超伝導
体であるＮｂ3 Ｓｎ層２８を、径路２４a ，２４b を含
む電子チャネル、および径路２４a ，２４b によって囲
まれる領域の上に形成して電子波干渉素子の基本構造を
完成する。
体であるＮｂ3 Ｓｎ層２８を、径路２４a ，２４b を含
む電子チャネル、および径路２４a ，２４b によって囲
まれる領域の上に形成して電子波干渉素子の基本構造を
完成する。
【００３２】図５は、Ｈc1以上の磁場がかかったときの
電子波干渉素子のまわりの磁力線説明図であり、（Ａ）
は第１実施例、（Ｂ）は第２実施例を示している。この
図における符号は前記のとおりである。
電子波干渉素子のまわりの磁力線説明図であり、（Ａ）
は第１実施例、（Ｂ）は第２実施例を示している。この
図における符号は前記のとおりである。
【００３３】図５（Ａ）は、第１実施例の電子波干渉素
子にＨc1以上の磁場がかかったときの磁力線を示してお
り、２つの径路によって囲まれた領域を比較的均一に、
磁束量子の整数倍の磁力線が貫いている。
子にＨc1以上の磁場がかかったときの磁力線を示してお
り、２つの径路によって囲まれた領域を比較的均一に、
磁束量子の整数倍の磁力線が貫いている。
【００３４】図５（Ｂ）は、第２実施例の電子波干渉素
子にＨc1以上の磁場がかかったときの磁力線を示してお
り、磁束渦が１本だけ入った状態を示しているが、２つ
の径路によって形成されたリングの中心に磁束が集中す
る。複数の磁束渦が侵入する場合は、磁束渦同士が反発
するため中心に集中することはないが、第２種超伝導体
層の端からも反発されるため、電子チャネルを貫通しな
いように設計することができる。
子にＨc1以上の磁場がかかったときの磁力線を示してお
り、磁束渦が１本だけ入った状態を示しているが、２つ
の径路によって形成されたリングの中心に磁束が集中す
る。複数の磁束渦が侵入する場合は、磁束渦同士が反発
するため中心に集中することはないが、第２種超伝導体
層の端からも反発されるため、電子チャネルを貫通しな
いように設計することができる。
【００３５】（第３実施例）図６は、第３実施例の電子
波干渉素子の構成説明図であり、（Ａ）は図１に対応す
るものを示し、（Ｂ）は図３に対応するものを示してい
る。この図における符号は、前記のとおりである。
波干渉素子の構成説明図であり、（Ａ）は図１に対応す
るものを示し、（Ｂ）は図３に対応するものを示してい
る。この図における符号は、前記のとおりである。
【００３６】この実施例の図６（Ａ）に示された電子波
干渉素子は図１に対応するものであり、図６（Ｂ）に示
された電子波干渉素子は図３に対応するものであるが、
ともに、ナローギャップ半導体基板１，１１の上、およ
びワイドギャップ半導体層３ a ，３b ，１３a ，１３b
と径路２a ，１２a ，２b ，１２b からなる電子チャネ
ルの上に、絶縁膜４，１４を介さないで第２種超伝導体
層５，１５を形成している点が特徴である。
干渉素子は図１に対応するものであり、図６（Ｂ）に示
された電子波干渉素子は図３に対応するものであるが、
ともに、ナローギャップ半導体基板１，１１の上、およ
びワイドギャップ半導体層３ a ，３b ，１３a ，１３b
と径路２a ，１２a ，２b ，１２b からなる電子チャネ
ルの上に、絶縁膜４，１４を介さないで第２種超伝導体
層５，１５を形成している点が特徴である。
【００３７】半導体の表面付近が空乏化するため電子チ
ャネルと第２種超伝導体層５，１５とは、絶縁膜を介さ
なくても電気的に絶縁される。
ャネルと第２種超伝導体層５，１５とは、絶縁膜を介さ
なくても電気的に絶縁される。
【００３８】
【発明の効果】以上説明したように、本発明の電子波干
渉素子によると、伝達コンダクタンスが大きく、高速
化、低消費電力化を実現するスイッチング装置、記憶装
置等として機能する電子波干渉素子を提供することがで
きるため、この技術分野において寄与するところが大き
い。
渉素子によると、伝達コンダクタンスが大きく、高速
化、低消費電力化を実現するスイッチング装置、記憶装
置等として機能する電子波干渉素子を提供することがで
きるため、この技術分野において寄与するところが大き
い。
【図１】第１実施例の電子波干渉素子の構成説明図であ
り、（Ａ）は断面図、（Ｂ）は平面図である。
り、（Ａ）は断面図、（Ｂ）は平面図である。
【図２】第１実施例の電子波干渉素子の配線を含む構成
説明図であり、（Ａ）は断面図、（Ｂ）は平面図であ
る。
説明図であり、（Ａ）は断面図、（Ｂ）は平面図であ
る。
【図３】第２実施例の電子波干渉素子の構成説明図であ
り、（Ａ）は断面図、（Ｂ）は平面図である。
り、（Ａ）は断面図、（Ｂ）は平面図である。
【図４】第２実施例の電子波干渉素子の製造工程説明図
である。
である。
【図５】Ｈc1以上の磁場がかかったときの電子波干渉素
子のまわりの磁力線説明図であり、（Ａ）は第１実施
例、（Ｂ）は第２実施例を示している。
子のまわりの磁力線説明図であり、（Ａ）は第１実施
例、（Ｂ）は第２実施例を示している。
【図６】第３実施例の電子波干渉素子の構成説明図であ
り、（Ａ）は図１に対応するものを示し、（Ｂ）は図３
に対応するものを示している。
り、（Ａ）は図１に対応するものを示し、（Ｂ）は図３
に対応するものを示している。
１ ナローギャップ半導体基板
２ ナローギャップ半導体層
２1 ソース
２2 ドレイン
２a ，２b 径路
３，８ ワイドギャップ半導体層
３ａ，３ｂ，８ａ，８ｂ 障壁
４ 絶縁膜
５ 第２種超伝導体層
６ 磁場発生用配線
７ 信号源
１１ ナローギャップ半導体基板
１２ ナローギャップ半導体層
１２1 ソース
１２2 ドレイン
１２a ，１２b 径路
１３，１８ ワイドギャップ半導体層
１３a ，１３b ，１８a ，１８b 障壁
１４ 絶縁膜
１５ 第２種超伝導体層
２１ ＧａＡｓ基板
２２ 高純度ＧａＡｓ層
２３ 高純度ＡｌＧａＡｓ層
２４ ｎ型ＡｌＧａＡｓ層
２４a ，２４b 径路
２５ 高純度ＧａＡｓ層
２６ ｎ型ＡｌＧａＡｓ層
２７ ＳｉＯ2 層
２８ Ｎｂ3 Ｓｎ層
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 39/22 ZAA
H01L 29/68
Claims (5)
- 【請求項１】電流が外部へ流れ出るソースと、電流が外
部から流れ込むドレインと、該ソースとドレインの間に
接続され、一部が途中で２つ以上の経路に分岐するキャ
リアが走行するチャネルを有し、該２つ以上の経路によ
って囲まれた領域を貫く磁束をコントロールすることに
よって、該ソースとドレインの間のコンダクタンスを変
化させるマッハ・ツェンダー型電子波干渉素子におい
て、 該２つ以上の経路を、閉じたループ状又は円形状の第２
種超伝導体によって覆うとともに、前記ソース又は前記
ドレインと前記分岐点との間のチャネルを該第２種超伝
導体によって覆ったことを特徴とする電子波干渉素子。 - 【請求項２】電流が外部へ流れ出るソースと、電流が外
部から流れ込むドレインと、該ソースとドレインの間に
接続され、一部が途中で２つ以上の経路に分岐するキャ
リアが走行するチャネルを有し、該２つ以上の経路によ
って囲まれた領域を貫く磁束をコントロールすることに
よって、該ソースとドレインの間のコンダクタンスを変
化させるマッハ・ツェンダー型電子波干渉素子におい
て、 該 ２つ以上の経路を、閉じたループ状又は円形状の第２
種超伝導体によって覆うとともに、前記ループ状又は円
形状のチャネルからの前記ソース又は前記ドレインへの
引出しのチャネルを該第２種超伝導体によって覆ったこ
とを特徴とする電子波干渉素子。 - 【請求項３】電流が外部へ流れ出るソースと、電流が外
部から流れ込むドレインと、該ソースとドレインの間に
接続され、一部が途中で２つ以上の経路に分岐するキャ
リアが走行するチャネルを有し、該２つ以上の経路によ
って囲まれた領域を貫く磁束をコントロールすることに
よって、該ソースとドレインの間のコンダクタンスを変
化させるマッハ・ツェンダー型電子波干渉素子におい
て、 該 ２つ以上の経路を、該経路よりも幅の広い、閉じたル
ープ状又は円形状の第２種超伝導体によって完全に覆っ
たことを特徴とする電子波干渉素子。 - 【請求項４】該２つ以上の経路によって囲まれた内部を
含む領域を第２種超伝導体によって覆ったことを特徴と
する請求項１乃至請求項３の何れか１記載の電子波干渉
素子。 - 【請求項５】該２つ以上の経路によって囲まれた内部を
貫く磁束と、ソースとドレインの間のコンダクタンスの
間に記憶特性を持たせたことを特徴とする請求項１乃至
請求項４の何れか１記載の電子波干渉素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04955694A JP3511212B2 (ja) | 1994-03-18 | 1994-03-18 | 電子波干渉素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04955694A JP3511212B2 (ja) | 1994-03-18 | 1994-03-18 | 電子波干渉素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263764A JPH07263764A (ja) | 1995-10-13 |
| JP3511212B2 true JP3511212B2 (ja) | 2004-03-29 |
Family
ID=12834483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04955694A Expired - Fee Related JP3511212B2 (ja) | 1994-03-18 | 1994-03-18 | 電子波干渉素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3511212B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9682202B2 (en) | 2009-05-18 | 2017-06-20 | Boehringer Ingelheim International Gmbh | Adapter, inhalation device, and atomizer |
-
1994
- 1994-03-18 JP JP04955694A patent/JP3511212B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9682202B2 (en) | 2009-05-18 | 2017-06-20 | Boehringer Ingelheim International Gmbh | Adapter, inhalation device, and atomizer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07263764A (ja) | 1995-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5064499A (en) | Inductively sensed magnetic memory manufacturing method | |
| WO2022003957A1 (ja) | 集積装置及びニューロモーフィックデバイス | |
| US10712632B2 (en) | Systems and methods for optical computing and amplifying | |
| JP3511212B2 (ja) | 電子波干渉素子 | |
| RU2554612C2 (ru) | Высокочастотный сверхпроводящий элемент памяти | |
| RU2620027C1 (ru) | Джозефсоновский фазовый доменный вентиль (варианты) | |
| US3921157A (en) | Nonuniform spacing layer for magnetic bubble circuits | |
| JP3123164B2 (ja) | 超電導デバイス | |
| JPH0238018B2 (ja) | ||
| US5721197A (en) | Controllable superconductor component | |
| JP2986819B2 (ja) | 超電導デバイス | |
| US3145310A (en) | Superconductive in-line gating devices and circuits | |
| JPH0786644A (ja) | 超伝導配線装置 | |
| RU2601775C2 (ru) | Джозефсоновский магнитный поворотный вентиль | |
| US5550389A (en) | Superconducting device | |
| Hayakawa | Recent Advances in Josephson Material and Device | |
| JP2730502B2 (ja) | 超電導トランジスタ | |
| JP2867956B2 (ja) | 超電導トランジスタ | |
| JPS6142452B2 (ja) | ||
| JPS584837B2 (ja) | 薄膜クライオトロン | |
| JP2614940B2 (ja) | 超電導素子および作製方法 | |
| JP2596337B2 (ja) | 超電導素子 | |
| JP2614939B2 (ja) | 超電導素子および作製方法 | |
| JP3026482B2 (ja) | 超電導素子とその製法および動作方法 | |
| JP3212088B2 (ja) | 超電導デバイス |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030722 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031202 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031218 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100116 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110116 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110116 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120116 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |