JP3505176B2 - 地域的に分散配置され物理的リンクにより接続された複数のユニットを含むユニバーサル・スイッチ - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、システム内において局所的に分散配置さ
れ、かつ物理的リンクにより相互に接続された複数のユ
ニット間の接続を確立するための高速動作スイッチに関
する。スイッチコアと呼ばれるこれらのユニットの１つ
は、回路交換接続を確立するための公知の回路スイッチ
を含む。この回路スイッチは、入来ポートと、送出ポー
トと、該スイッチを経ての回路交換接続の経路の確立に
おいていずれの入来ポートがいずれの送出ポートに接続
されるべきかを定める制御メモリとを含む。前記回路ス
イッチは、TS形（時間空間形）のものであり、上記スイ
ッチコアに接続されたリンクと同数の制御メモリを含
む。上記回路スイッチはまた、１つの接続の入ポートを
同じ接続の出ポートに接続するために用いられるスイッ
チメモリをも含む。存在するスイッチメモリの数は、リ
ンク数の二乗に等しい。

本発明のスイッチは、ディジタル交さ接続器としても
用いられうる。

背景技術 １つの公知の電気通信ネットワークの場合には、端末
ユニットは、上記スイッチに多数のリンクによって接続
されている。加入者線、音質符号受信回路、リング発生
器などのようないろいろな手段が、端末ユニットに接続
されている。地域プロセッサがいくつかの端末ユニット
を監視し、該プロセッサは別々の信号線を経て該ユニッ
トに接続されている。他の地域プロセッサは、他の端末
ユニットを監視し、該プロセッサは別々の信号線を経て
これらのユニットに接続されている。このようにして、
前記システムはいくつかの地域プロセッサを含み、それ
らは端末ユニットの活動を監視する。地域プロセッサ
は、信号母線により主中央プロセッサに接続され、主中
央プロセッサは電気通信ネットワークを制御し、かつ、
さらに該中央プロセッサのメモリ内に記憶されている加
入者番号リストに基き、前記スイッチを経由する接続の
確立を制御する。２人の加入者の間に接続が確立される
べき時には、ライン・シグナリングは、前述の信号ライ
ン、別名信号リンクを経て行われ、一方、情報、すなわ
ち通話接続の場合の通話、２つのコンピュータが互いに
通信する時のディジタルデータの送信と言った情報の実
際の伝送は、それぞれの端末ユニットから上記スイッチ
へ入るリンクを経て行われる。

おのおのの端末ユニットは、該端末ユニットに接続さ
れた装置はまたは手段の活動を監視するローカルプロセ
ッサを有する。端末ユニット内の１つの装置が、上記ス
イッチを通して他の１つの端末ユニット内の装置に対し
接続を確立しようとする時には、ローカルプロセッサ
は、その地域プロセッサへ接続の要求を送信し、該地域
プロセッサはその要求をさらに中央プロセッサへ送信
し、該中央プロセッサは番号分析を行って、前記スイッ
チ内の空の多重位置を上記２つの装置に割り当てる。

この公知の電気通信システムの１つの欠点は、ライン
の終端回路の下流に、別別の信号リンクが要求されるこ
とである。この信号リンクのほかに、該信号リンク上の
信号送信のための通信装置もまた要求される。該信号リ
ンクは、それ自身が高価であり、別々の保守を必要とす
る。情報を伝送するそれのリンクはまた、それ自身の通
信装置をもたなくてはならず、また個々の保守が要求さ
れる。上記２つの情報伝送システムおよびライン・シグ
ナリング通信システムは、それらが一緒に機能するよう
に適応されなくてはならない。

公知の回路スイッチを用いる時、それが接続を確立
し、また解放すなわち終了するためには比較的に長い時
間を要する。例をあげれば、接続を確立するために要す
る時間と、その接続を終了するために要する時間とは、
おのおの10ミリ秒のオーダーであるということができ
る。これは、少量の情報のみが回路交換接続を経て伝送
される時には不利である。接続が２つのプロセッサ間に
確立される時、一方のプロセッサが他方のプロセッサへ
単に確認信号を送ることのみを目的とするときは、接続
を設定するため、また接続を終了するために要する時間
は、接続データの段階、すなわち一方のプロセッサから
他方のプロセッサへ情報を送信するに要する時間に比し
相対的に長くなる。

公知のスイッチのもう１つの欠点は、それに対して接
続されている装置および端末ユニットは、該端末ユニッ
トの広範囲の修正を行わなくては変更することができな
い固定された帯域幅を割当てられていることである。

発明の開示 本発明の１つの目的は、情報の送信に用いられるもの
と同じ信号用リンクを用いる、プログラム制御ディジタ
ルスイッチを提供することである。

本発明のもう１つの目的は、所定帯域幅を割当てられ
たユニットが、該所定帯域幅と異なる新しい帯域幅を容
易に割当てることができるような、序文において説明さ
れた種類のスイッチを提供することである。それによ
り、帯域幅が該ユニットの帯域幅要求に適応されうるよ
うにする。

本発明のもう１つの目的は、回路交換接続を確立する
のに要する時間および該接続を解除するのに要する時間
が極めて短く、13マイクロ秒以下のオーダーである、高
速に動作するプログラム制御のディジタル・ユニスイッ
チ（ユニバーサル・スイッチ）を提供することである。

本発明のさらにもう１つの目的は、２種類のタイムス
ロット、すなわちデータタイムスロットおよび制御タイ
ムスロットを有するスイッチを提供することである。制
御タイムスロットは、スイッチ内のパケット交換ネット
ワーク内において伝送され、なかんずく回路交換接続の
確立および解除を行わせるために用いられ、他方、デー
タタイムスロットは、回路交換接続を介して情報を伝送
するのに用いられる。

本発明のさらにもう１つの目的は、それぞれのリンク
上のタイムスロットの流れを、関連するタイムスロット
のタイプに対応する互いに異なる方法で多重化するため
の、詳しくいえば、データタイムスロットはフレーム毎
に多重化され、他方制御タイムスロットはパケット毎に
多重化されるように多重化するための、多数の多重化装
置を含むスイッチを提供することである。

本発明のもう１つの目的は、おのおのの分散配置され
たユニットがスイッチ自身に対し機能または動作するこ
とができるようにするようなスイッチを提供することで
ある。

本発明のもう１つの目的は、スイッチに接続されたユ
ニットが、該スイッチに接続された２つの別の端末ユニ
ット間の接続を確立しうるような前述の種類のスイッチ
を提供することである。

本発明のもう１つの目的は、リンクに接続されたおの
おののユニットは、少なくとも１つの制御タイムスロッ
トが割当てられるようなスイッチを提供することであ
る。これにより、おのおののユニットが、スイッチを始
動するとき、すなわち該スイッチに電力を印加すると
き、パケット交換ネットワーク内で、上記制御タイムス
ロットにより形成される制御チャネルによって送られる
指令に直接応答して回路スイッチを運用することを可能
ならしめる。

本発明のもう１つの目的は、所定帯域幅と、それと共
にフレーム毎に所定数の制御タイムスロットおよびデー
タタイムスロットとが割当てられたユニットが、スイッ
チの動作中に、シグナリングの目的に用いられる帯域幅
と、情報伝送のために用いられる帯域幅との間の比率を
連続的に変えることができるような上述の種類のスイッ
チを提供することである。本発明によれば、これは、フ
レーム毎の所定数のタイムスロット内のデータタイムス
ロット及び制御タイムスロットの分布を変化させること
によって実現される。

本発明のもう１つの目的は、ユニットにより自由に処
理可能なタイムスロットのタイプを変更するように、す
なわち、制御タイムスロットからデータタイムスロット
へ、またデータタイムスロットから制御タイムスロット
へと、それぞれ変更させうるような手段を提供すること
である。

本発明のもう１つの目的は、おのおののタイムスロッ
トが、その識別、例えばそれが制御タイムスロットであ
るか、またはデータタイムスロットであるかを示す情報
を携行するように、リンク上のタイムスロットにタイプ
マークが付けられうるようにする上述の種類のスイッチ
を提供することである。

本発明のもう１つの目的は、タイムスロットが任意の
専属タイプのものであることを可能にするように、リン
ク上のタイムスロットにタイプマークが付けられうるよ
うにする上述の種類のスイッチを提供することである。

本発明はまた、タイムスロットが識別情報を携行せ
ず、その代わりに、タイムスロットの識別は、リンク上
のタイムスロットの送受信を行う手段と協働する割当メ
モリ内に記憶される上述の種類のスイッチに関する。

本発明のこれらの特徴は後記の請求の範囲に記載され
ている。

図面の簡単な説明 以下、本発明を、添付図面に示されているいくつかの
実施例に関して詳述する。添付図面において、 第１図は、シグナリングの目的のために別々の信号リ
ンクを用いている公知の電気通信ネットワークを示す概
略ブロック図であり、 第２図は、全てのリンクが、シグナリングとメッセー
ジの送信との双方のために用いられる本発明のスイッチ
の概略ブロック図であり、 第3A図は、いくつかのビットを含むデータタイムスロ
ットを示し、 第3B図は、おのおのが所定数のタイムスロットを含む
多数のフレームであって、リンク上を１つのユニットか
ら他の１つのユニットへと循環的に送信される上記フレ
ームを示し、 第3C図は、おのおのが相次ぐフレームから抽出され、
おのおのが相次ぐフレーム内の１つの同一の位置を示し
ている多数のデータタイムスロットから成るメッセージ
を示し、 第3D図は、１つのユニットから他の１つのユニットへ
送信される制御パケットメッセージを示し、 第4A図から第4C図までは、パケットスイッチにおいて
用いられるいろいろなフラグ用のビットパターンを示
し、 第4D図および第4E図は、タイプマークが付けられた制
御タイムスロットおよびタイプマークが付けられたデー
タタイムスロットを示し、 第4F図および第4G図は、それぞれのタイムスロットの
タイプマークが、該タイムスロットを伝送するリンクの
おのおのの側に配置された循環的に走査されるメモリ内
に記憶されているような、マイクを付けられていない制
御タイムスロットおよびマークを付けられていないデー
タタイムスロットをそれぞれ示し、 第５図は、制御チャネルを経て送信される指令を用い
ることにより、回路交換接続がどのようにして確立さ
れ、かつ、解除されるかを示す時間図であり、 第６図は、本発明によるパケットスイッチおよび回路
スイッチの組合せの概略論理ブロック図であり、 第７図は、第６図に示されたスイッチの詳細な論理ブ
ロック図であり、 第８図は、本発明による分散配置されたパケットスイ
ッチ内における、スイッチコア、スイッチ端末ユニッ
ト、および端末接続ユニットの端子構造を示し、 第９図は、タイムスロットのタイプマーキングが循環
的に走査される割当メモリにおいて行われるようなスイ
ッチコアに向かう内向き方向へのタイムスロットを多重
化するための多重化装置の第１実施例のブロック構造図
であり、 第10図は、タイムスロットのタイプマーキングが循環
的に走査される割当メモリにおいて行われるようなスイ
ッチコアから外向き方向へのタイムスロットを多重分離
するための多重化装置の第１実施例のブロック構造図で
あり、 第11図は、スイッチの展開方向および集中方向の双方
におけるリンクの送信端および受信端における割当メモ
リを示す概略ブロック図であり、 第12図は、タイムスロット自体がそれら自身のタイプ
マークを携行するスイッチコアに向かう内向き方向への
タイムスロットを多重化するための多重化装置の第２実
施例のブロック構造図であり、 第13図は、自分自身のタイプマークを携行するタイム
スロットのタイプマーキングを変更するための装置の概
略ブロック図であり、 第14図は、少なくとも１つの制御タイムスロットをユ
ニットに割当てるための装置の概略ブロック図であり、 第15図は、スイッチコア内においてタイムスロットを
処理するための装置の概略ブロック図である。

詳細な説明 第１図は、端末３、５がそれぞれリンク７および９を
経て接続されているスイッチ１を含む公知の電気通信ネ
ットワークを示す概略ブロック図である。上記各端末
は、標準の電話、データ端末、音質変換回路などのよう
なそれに接続された多数の装置を有する。接続されたそ
れぞれの装置の動作は、端末３のローカルプロセッサ11
によって監視される。端末５には、対応するローカルプ
ロセッサ13が備えられている。

地域プロセッサ15、17、19は、信号リンク21、23、25
を経て、端末３、５およびスイッチ１に接続されてお
り、それぞれ端末３、５およびスイッチ１の動作を監視
する。地域プロセッサ15、17、19は、信号母線27に接続
されており、信号母線27には中央プロセッサ29も接続さ
れている。中央プロセッサ29は、システムに接続された
加入者用数値テーブルなどを含むデータベース31を有す
る。加入者Ａが加入者Ｂに接触しようとする時は、加入
者Ａは電話受話器を取上げて発信音を聞き、その後加入
者Ａは加入者Ｂの電話番号をダイヤルする。Ａの操作は
ローカルプロセッサ11によって監視され、ローカルプロ
セッサ11は地域プロセッサ15へＡが彼の受話器を取上げ
たことを知らせる。これに続いて、前記番号のダイヤリ
ング、番号分析、スイッチ１を経ての経路の保持、およ
び加入者Ｂへの呼出音の送信が行われる。加入者Ｂが電
話受話器を取り上げると、スイッチ１を経由して加入者
Ａと加入者Ｂとの間に回路交換接続が確立され、当事者
は話を始める。当事者の一方が電話受話器を原位置に戻
すと、この操作は対応するローカルプロセッサによって
検出され、該ローカルプロセッサは地域プロセッサへ前
記電話受話器が原位置へ戻されたことを知らせる。引き
続いて、地域プロセッサは、中央プロセッサ29へ前記電
話受話器が原位置へ戻されたことを知らせ、中央プロセ
ッサは接続の解除を命ずる。

この公知の電気通信システムの１つの欠点は、送信の
ために別々の信号リンク21、23、25、27が必要であるこ
と、およびメッセージの伝送が別々のリンク７および９
上で行われることである。そのような信号線が示す欠点
については、すでに前述した。

公知の電気通信システムの他の１つの欠点は、例えば
端末ユニット３または５のような接続された装置が、ス
イッチ１を直接運用しえず、従って、該スイッチの全て
の運用が中央プロセッサ29を経て間接的に行われなくて
はならないことである。これに伴う欠点は、ＡとＢとの
間の接続を確立するのに長時間を要することである。

第２図は、本発明によるスイッチ33を概略的に示し、
またこのスイッチがどのようにして電気通信ネットワー
ク内に組込まれうるかを示す。第１図および第２図の互
いに対応する成分は、同じ参照符号によって識別され
る。プロセッサ29と同様の、データベース31と協働する
中央プロセッサ35は、端末３または５がスイッチ33に接
続されているのと同様に、リンク37を経由してスイッチ
33に直接接続される。スイッチ33は、組合わされた回路
スイッチおよび分散配置されたパケットスイッチとして
構成されている。その回路スイッチは、互いに通信する
ユニット間に回路交換接続を確立するが、データパケッ
トスイッチは、前述の諸ユニット、すなわちスイッチ3
3、端末３、５、および中央プロセッサ35を含む諸ノー
ドを有するパケット交換ネットワーク内に分散配置され
ている。各端末ユニットは、中央プロセッサを経由する
必要なく、直接パケット交換ネットワークを経てスイッ
チ33を運用しうる。

パケット交換とは、アドレス指定されたパケットがパ
ケット交換ネットワーク内へ送られること、かつ、その
アドレスは、上記交換ネットワークの経路選択ノード内
において読取られることを意味する。これらの経路選択
ノードは、ネットワークが、全てのパケットが送られる
宛先である１つの中央経路選択点を有する場合とは反対
に、ネットワーク内に散在されている。本発明によるス
イッチのアドレス指定構成は、我々の出願のWO−Ａ−92
/05648において説明されている構成であり、接続の設立
および解除に要する時間を短縮することを助ける。回路
交換接続の設立および解除に要するこの短い時間はま
た、以下に説明される他の因子によっても影響され、そ
れらの他の因子は、スイッチ33によって、該スイッチに
接続されたさまざまなユニットに対して割り当てられた
帯域幅と関連している。スイッチを高速動作スイッチと
するもう１つの要因は、送信ユニットをして、そのデー
タ帯域幅要求の全体を、ただ１つの指令のみに応答して
割付けることができるようにすることにある。該帯域幅
を、スイッチに向けられたただ１つの指令のみによって
拡大するこの可能性は、われわれのスウェーデン国特許
出願第461 310号に説明されている。

タイムスロットパケット 組合わされた本発明のスイッチの構成および使用法を
説明する前に、第3A図から第3D図まで、および第4A図か
ら第4G図までを参照して、タイムスロットおよびパケッ
ト交換に関する基本原理をまず説明する。

第3A図は、１つのデータタイムスロットDTSを示し、
それは、図示の場合には、B0、B1、...、B8という番号
を付された９個のビットから構成されているが、本発明
はこの例に制限されるものではないことを理解すべきで
ある。１つの電気信号は各ビットに対応しており、該信
号は高または低論理レベルを取りうる。ビットB0が時間
的に最初に送信され、次にビットB1が送信され、以下同
準となる。

メッセージが加入者Ａから加入者Ｂへどのようにして
送信されるかを説明するために、以下の説明において
は、第３タイムスロットが加入者Ａの電話に関連してい
るものと仮定する。おのおのが、残余の電話（図示され
ていない）のそれぞれの１つに関連しており、かつ、端
末ユニット３に接続されている多数ののタイムスロット
は、時間的順序に従って次々に送られる。例えば、もし
８人の加入者が端末ユニット３に接続されていれば、お
のおのの加入者はそれぞれのデータタイムスロットを割
当てられる。ローカルプロセッサ11にもタイムスロット
が割当てられる。従って、合計９つのタイムスロットが
端末３から送信される。他の諸端末（第２図には示され
ていない）からのタイムスロットは、後に詳述されるよ
うにして図示されている端末３からのタイムスロットと
共に多重化され、１つの同一のリンク７上を送信され
る。第3B図においては、リンク７上を2560のタイムスロ
ットが順次送信されるものと仮定する。これらのタイム
スロットはフレームに編成され、各フレームは、フレー
ムロッキングワードＲによって区切られている。これら
のフレームもまた、時間的順序に従って前記リンク上を
次々に送られる。１フレーム内のタイムスロット間の相
互の順序は、フレーム毎に保持される。このようにし
て、フレームの流れは１つの同一のリンク上を送信さ
れ、各フレームはいくつかのタイムスロットから成る。
このビット流は、第3B図に示されている。第３タイムス
ロットは、水平ハッチングによって示されている。

もし送信されるべきメッセージが、例えば、31オクテ
ットの長さを有するとすれば、そのメッセージを送信す
るのには31タイムスロットを必要とする。もしＡが毎フ
レーム１タイムスロットのみを自由に使用しうる場合
は、そのメッセージを送信するのに要する時間は、31フ
レームを送信するのに要する時間と等しい長さになる。
第3C図は、第3B図に示されているフレーム流から抽出さ
れたタイムスロット３を含むメッセージを示す。

フレーム内の所定位置を有するタイムスロットは、論
理的には送信装置Ａのチャネルであると理解できる。本
発明の実施例においては、１フレームは125マイクロ秒
に対応する。このフレームは、いくつかのタイムスロッ
トに分割される。これらのタイムスロットは、個々の仮
想チャネルとして扱われうる。タイムスロットは、組み
合わされて大きい帯域幅の仮想チャネルを形成すること
ができる。組合わされるタイムスロットが多くなれば、
個々の仮想チャネルの帯域幅は大きくなる。

同様にして、１シーケンスのフレーム内の第３位置の
タイムスロットは、それによって加入者Ａが送信を行い
うるチャネルを形成するといえる。同様にして、加入者
Ｂは、他の１つのタイムスロット、例えばフレーム内の
第９タイムスロットを割当てられうる。ＡからＢへスイ
ッチ33を経由して情報を送信するためには、第３タイム
スロットの内容を、第９タイムスロット内へコピーする
必要がある。これは、スイッチ33の回路交換部分におい
て公知のやり方で行われる。該スイッチの回路交換部分
は、通常のTSスイッチとして機能する。「電気通信電話
ネットワーク２（Telecommunication Telephone Netw
ork ２）」エリクソン（Ericsson）、テレヴェルケッ
ト・アンド・スチューデントリテラトゥル（Televerket
and Studentlitteratur）、1987年、の第９章「ディ
ジタルスイッチングシステム（Digital Switching Sy
stems）」と比較されたい。

本発明によれば、リンク７上のタイムスロットは、２
つの異なる種類のタイムスロット、すなわちデータタイ
ムスロットおよび制御タイムスロットとすることができ
る。データタイムスロットは、第3A図から第3C図までに
例示された実施例に示されている。メッセージはフレー
ム毎に方向づけられており、それは、メッセージがオク
テットをなして送信されることを意味し、図示の場合は
毎フレーム１オクテットになっている。

制御タイムスロットによって形成されるパケットを、
今後制御パケットと呼ぶ。パケット交換ネットワーク内
の全てのメッセージは、制御タイムスロットにより送信
される。制御タイムスロットは、フレーム内に時間的に
分散されて送信されうる。全ての制御パケットメッセー
ジは、論理的に一緒に保持されつつ送信され、これは異
なる制御パケットからの制御タイムスロットは互いにイ
ンタリーブされて送信されることはないことを意味す
る。従って、制御パケットはパケット志向形のものであ
る。これらのパケットは、フレーム志向形式でパケット
交換ネットワーク内を送信されることはない。これは、
パケットメッセージ内の制御タイムスロットは、フレー
ムに割当てられた制御タイムスロットの中から選択され
た所定のタイムスロットによって送信されるものではな
いことを意味する。

データチャネル上を送信される情報は、データタイム
スロットによって送信される。データチャネル上のパケ
ットメッセージは、フレーム志向で送信され、これは、
データタイムスロットは、フレームに割当てられたデー
タタイムスロットの中から選択された所定のタイムスロ
ットによって送信されることを意味する。異なったパケ
ットメッセージが、時間的に互いにインタリーブされて
送信されうる。前述のように、装置またはユニットには
多くのタイムスロット、すなわちいくつかのデータチャ
ネルが割当てられうる。データチャネルの帯域幅は拡
大、すなわち増加させうるので、データ接続の容量はか
なり増加させることができ、それにより、データ送信時
間の短縮に貢献する。接続の容量の尺度は、その接続を
構成するチャネルの数である。

第3D図は、スイッチのパケット交換ネットワーク内を
送信される制御パケットメッセージを示す。このパケッ
ト交換ネットワークの構成を以下に詳述する。制御パケ
ットは、このネットワーク内をパケット志向で送信され
る。このことは、スイッチ内のユニットがリンクを経由
して、制御パケットを送信しようとするか、または制御
パケットを受信しようとする時は直ちに、その制御パケ
ット内の全ての制御タイムスロットが、１つの同一のフ
レーム内の１ビットずつ、それらの制御パケットの送信
先のユニットへ、その制御パケットの全体が送信されて
しまうまで送られることを意味する。制御パケットは、
開始フラグと、終了フラグと、アドレスフィールドと、
情報フィールドと、宛先フラグと、出所フラグと、情報
フラグとを含む。これがどのようにして行われるかは、
パケットスイッチ内に含まれているパケット処理装置内
において行われる多重化に関連して後述される。

帯域幅 おのおののフレームが2560オクテットから成り、完全
なフレームを送るのに125マイクロ秒を要するものと仮
定する。従って、もし送信端末に対し、毎フレーム１つ
のタイムスロットが割当てられ、送信されるメッセージ
が４文字の長さを有すれば、そのメッセージを送信する
のに500マイクロ秒を要する。その代わりに、もし送信
端末に対し、毎フレーム２つのタイムスロットが割当て
られていれば、各フレーム当り２文字が送信されうるの
で、その端末は、同一のメッセージを送信するのに250
マイクロ秒しか要しない。その代わりに、もし送信端末
に対し、毎フレーム４つのタイムスロットが割当てられ
ていれば、その端末は、そのメッセージを送信するのに
125マイクロ秒しか要しない。この簡単な議論から、送
信端末に割当てられるタイムスロットが多くなるほど、
ユニットが自由に使用できる帯域幅が大きくなり、その
ユニットはメッセージをより高速で送信しうるようにな
ることがわかる。

第4A図、第4B図、および第4C図は、本発明によるスイ
ッチ内のパケット交換ネットワークにおいて用いられる
フラグの特性ビットパターンを示す。第4A図は、宛先フ
ラグ、情報フラグ、出所フラグ、終了フラグ、および放
送送信フラグの特性ビットパターンを示す。第4B図は、
空フラグ、すなわちユニットが送るべき情報をもたない
ことを示すために含まれているフラグを示す。第4C図
は、異なった流れ制御フラグ、すなわち送信および受信
ユニット間における制御パケットの流れを制御するため
のフラグを示す。このような流れ制御フラグは慣用のも
のであるので、詳述しない。ACCは制御指令を受信した
という受取通知を表わし、HLDは保持を表わし、RTSは送
信要求を表し、NACは受理されなかったこと、すなわち
何かが受信されたが意味が曖昧であること、すなわち否
定的な受取通知を表す。パケットスイッチ内に存在する
制御タイムスロットは、異なった使用範囲を有する。前
述のように、制御タイムスロットは、回路スイッチの運
用に関連して用いられるし、また、それらは、本発明の
スイッチが用いられるネットワーク内に含まれたリンク
を形成するためにも用いられる。制御タイムスロット
は、また、接続されたユニットに対し帯域幅を動的に割
り当てるために用いられる。制御タイムスロットは、ま
た、前記スイッチを操作し、かつ、保持するためにも用
いられ、例えば、エラー信号を送信するためにも用いら
れる。制御タイムスロットはまた、スイッチに接続され
た諸ユニットを識別するためにも用いられる。制御タイ
ムスロットはまた、スイッチに接続された諸ユニットを
構成するためにも用いられる。最後に、制御タイムスロ
ットは、また、局所的に、単一リンク上において、該リ
ンク上を送信されるパケットの流れを制御するためにも
用いられる。

以下に述べる本発明のスイッチ内に含まれ、分散配置
されたパケットスイッチは、集中点および展開点を有す
る。入来リンクから着信する諸信号は、単一送出リンク
への集中点において多重化され、一方展開点においては
その逆が起こる。すなわち単一の入来リンクから着信す
る諸信号は多重分離されて、いくつかの送出リンクに分
散配置される。スイッチの最も近くに位置する諸リンク
は該リンク上で高ビット速度を有し、他方スイッチから
最も遠くに位置する諸リンクは低いリンクビット速度を
有するように、諸リンクを異なる速度のクラスに分類す
ることは経済的に有利である。中間の諸リンクは、最高
ビット速度より低いが最低ビット速度より高い第３ビッ
ト速度を有する。

本発明の１実施例においては、諸リンクは、以下の標
準化された速度クラスに分類される。8kHzのフレーム周
波数は、全ての速度クラスに適用される。

線速度とは、リンクビット速度を意味する。いくつか
の速度クラスを用いる理由は、適度の量の情報のみが送
信される時には、低速度リンクを用いる方が経済的であ
るからである。適度の情報量が意味するものの例として
は、標準的電話に対する線路のボードが、８チャネルと
１つのローカルプロセッサとを有することが挙げられ
る。そこで、この装置は、９×64kb/s＝576kb/sを要求
するが、他方中央プロセッサ29は、スイッチへのシグナ
リングのために13Mb/sまでを要求しうる。

第4D図および第4E図は、それぞれ速度クラスUSI4に対
する制御タイムスロットおよびデータタイムスロットを
示し、そこでは、本発明により、タイムスロットは、該
タイムスロットがデータタイムスロットであるか、ある
いは制御タイムスロットであるかを識別するためのマー
カビットを備えている。これらのマーカビットは、斜線
を付して示されている。第4F図および第4G図は、それぞ
れマーカビットが用いられていない制御タイムスロット
およびデータタイムスロットを示す。

ＡとＢとの間の接続の確立 以下の簡単化された説明は、第２図に関する。ここ
で、唯一の目的は、Ａが発呼者であり、Ｂが被呼者であ
る２人の当事者ＡおよびＢの間に電話接続を確立する時
の、回路交換接続とパケット交換接続との間の相互作用
を説明することである。リンク７および９は、USI2、US
I3、またはUSI4の帯域幅を有し、その中64kb/sのみが電
話の呼のために用いられる。電話の呼は、満足な通話品
質を得るために、フレーム当り１タイムスロットのみを
必要とする。加入者Ａが加入者Ｂを呼出そうとする時、
加入者Ａは電話受話器を取り上げる。電話受話器を取り
上げる行為はローカルプロセッサ11によって検出され、
ローカルプロセッサ11は、制御チャネルの助けにより中
央プロセッサ35との最初の回路交換接続を設立する。回
路交換接続とは、データタイムスロットが伝送される仮
想チャネルを意味する。加入者Ａが電話受話器を取上げ
た旨の情報は、前記最初の回路交換接続により送信され
る。中央プロセッサ35は、その時加入者Ａが発信音を受
信できることを保証する。従って、その時中央プロセッ
サ35は、トーン受信機39を加入者Ａへスイッチする。ト
ーン受信機39は、ユニット３、５、35と同様にスイッチ
33に結合されている。このトーン受信機39は、中央プロ
セッサ35が、制御チャネルを経由して、加入者Ａとトー
ン受信機39との間に第２回路交換接続の確立を命ずる指
令を送信するのに応答して、加入者Ａと結合される。こ
の指令は、スイッチ33へ送られる。そこで、発信音は、
第２回路交換接続を経由して加入者Ａへ送られる。加入
者Ａは、発信音を聞くと、加入者Ｂの電話番号をダイヤ
ルする。ダイヤルされた数字は、第２回路交換接続を経
てトーン受信機39へ送られ、トーン受信機39はそれらの
数字を分析する。加入者Ａがダイヤルした数字として、
トーン受信機39によって分析された数字は、トーン受信
機39から中央プロセッサ35へ送られる。トーン受信機39
は、トーン受信機39と中央プロセッサ35との間の第３回
路交換接続の確立を命ずる指令を制御チャネル上へ送り
出すことにより、それを実現する。トーン受信機39は、
次に、前述の数字、すなわち電話番号を、第３回路交換
接続を経て中央プロセッサ35へ送信し、それによって中
央プロセッサ35に、加入者Ａが前述の数字をダイヤルし
たことを知らせる。中央プロセッサ35はそこで番号分析
を行い、加入者Ａが加入者Ｂに接続されるべきこと、お
よび呼出信号が加入者Ｂへ送られるべきことに気付く。
これを実現するために、中央プロセッサ35は、制御チャ
ネルを経て、加入者Ａと加入者Ｂとの間の第４回路交換
接続の確立に関する指令と共に、スイッチ33内の加入者
ＡおよびＢの多重位置に関する情報をスイッチ33へ送
る。ここで、スイッチ33は、命令されたＡとＢとの間の
第４回路交換接続を、公知のやり方で、リンク７上のタ
イムスロットをリンク９上のタイムスロットに接続する
ことにより確立する。次に、中央プロセッサ35は、前記
制御チャネルを経由してスイッチ33に対し、Ｂの端末５
のローカルプロセッサ13への第５回路交換接続を創成す
るよう命令する指令を送り、この接続を経由してローカ
ルプロセッサ13へ、Ｂへの呼出信号の送信を実現するた
めの指令を送る。端末ユニット５に置かれているが第２
図には示されていない局地装置は、ローカルプロセッサ
13からの指令に応答してＢへ呼出信号を送る。この呼出
信号は、加入者Ｂが電話受話器を取上げると中断され、
この中断はローカルプロセッサ13によって局地的に実行
される。加入者Ａはその時、第４回路交換接続を経て加
入者Ｂに接続される。そこで、続いて行われる会話は、
この第４回路交換接続上のデータチャネルを経由して送
信され、該データチャネルはデータタイムスロットによ
って形成される。

以上の簡単化された説明は、接続がどのようにして設
立されるかを述べたものである。回路交換接続が解除さ
れるさまざまな時点は、まだ説明されていない。さまざ
まな動作が行われるシーケンスは、説明されたシーケン
スと異なりうる。加入者Ａおよび加入者Ｂが、その間で
データ情報が伝送されるべき該２つのプロセッサを表わ
す時は、帯域幅は毎フレーム１タイムスロットよりも大
きい。

第５図は、制御パケットの助けによる前述の回路交換
接続の１つの設立または解除に使用される手段を示す時
間図である。時間軸は図の底部に示されている。「リン
クの形成」というタイトルの項において詳細に後述する
ように、本発明のスイッチは、前述の制御パケットを伝
送する制御チャネルを含む。本発明のスイッチはまた、
多数のデータチャネルをも含む。第５図は、このように
１つまたはそれ以上のタイムスロットから成り、第５図
の左側に示される送信ユニットと、第５図の右側に示さ
れる受信ユニットとの間を通るデータチャネルを示す。
送信ユニットが接続を確立しようとする時は、それはま
ず制御チャネルを経由して制御パケット32を送信する。
この制御パケットは、指令「回路交換接続の確立の要
求」を含む。この制御パケット32は、後に詳述されるス
イッチコアに至り、該スイッチコアは、制御パケット32
を受信した時、送信ユニットと受信ユニットとの間に回
路交換接続を確立し、接続ルートの確立の承認の通知を
含む制御パケット34を送り返す。この接続ルートは、図
示されているデータチャネルの助けにより実現される。
次に、データは、ブロック36によって示されているよう
に、送信ユニットと受信ユニットとの間を伝送される。
このデータ伝送プロセスを完了するのに要する時間は、
もちろん伝送される情報の量による。伝送プロセスが完
了すると、回路交換接続の解除のための要求が送られ
る。この解除要求は制御パケット38の中に含まれて送ら
れ、この制御パケット38は、制御チャネルを経てスイッ
チの中央コアに達する。スイッチコアが前記接続を解除
し終わると、その旨の応答の通知40が、制御チャネルを
経由して送られる。この応答通知40は、前記接続の解除
を要求したユニットへ送られる。その後、回路交換接続
は遮断される。回路交換接続を確立するため、および解
除するために要する時間は、割当てられている制御タイ
ムスロットの数によってきめられる。割当てられている
制御タイムスロットの数、すなわち第５図における制御
相の長さは、好ましくはデータ相の長さに関係付けられ
るものとする。制御相の時間は、10マイクロ秒より短く
されうる。第５図からわかるように、スイッチを経ての
経路を確立するための制御パケットは、実際のデータ情
報の送信が開始される前に送られ、かつ確認されなくて
はならない。

スイッチの構成 第６図は、本発明のスイッチ33が、パケットスイッチ
53と協働する回路スイッチ43を含むことを示す概略ブロ
ック図である。パケットスイッチ53は、中央パケット処
理装置51と、いくつかの地理的に分散配置されたローカ
ルパケット処理装置55とを含む。回路スイッチ43は、中
央回路スイッチ47と、多重化段（図示されていない）と
を含む。中央パケット処理装置51は中央回路スイッチ47
と共に、スイッチコア45を形成する。ローカルパケット
処理装置55は、異なった端末ユニット上に配置されてい
る。スイッチコアから見て末端にある端末ユニットは、
スイッチ端末ユニット57、または単に端末ユニットと呼
ばれ、それらは、インターフェース59を経由して、第６
図において全体的に65で示されているプロセッサ、ライ
ンボード、音質変換回路などのような装置およびユニッ
トと接続されうる。端末接続ユニット61および85は、ス
イッチ端末ユニット57とスイッチコア45との間に配置さ
れている。リンク63は、スイッチ端末ユニット57と端末
接続ユニット61との間に設けられ、もう１つのリンク12
9は、端末接続ユニット61と端末接続ユニット85との間
に設けられている。同様にして、もう１つのリンク67
は、端末接続ユニット85とスイッチコア45との間に設け
られている。第６図からわかるように、それらのリンク
は、それぞれ制御タイムスロット用のリンクとデータタ
イムスロット用のリンクとに論理的に分類される。デー
タタイムスロット用の論理リンクは71で示され、制御タ
イムスロット用の論理リンクは73で示されている。しか
し、論理リンク71、73は、物理的には１つの同じリンク
63であることを理解すべきである。同様にして、リンク
129と67とのおのおのは、制御タイムスロット用の論理
リンクとデータタイムスロット用の論理リンクとに分類
される。

第７図は、本発明のスイッチの論理的構成を示す。論
理的とは、パケットスイッチ53が、破線75によって示さ
れている対称線により、送信側と受信側とに対称的に分
割されていると考えられうることを意味する。例えば、
第６図の左側のスイッチ端末ユニット57は、第７図の送
信スイッチ端末ユニット57Sと、第７図の受信スイッチ
端末ユニット57Mとから構成されている。ユニット57Sお
よび57Mは、１つの同一の物理的成分ボード上に取付け
られる。

それに相当して、第６図の左側の端末接続ユニット61
は、第７図の送信端末接続ユニット61Sと、受信端末接
続ユニット61Mとから構成されているかのように示され
ている。すなわち、第７図の対称線75の右側にある部分
は、想像されるように、図の平面から持ち上げられて線
75上で折り返され、第７図の左半分上に重ねられて、例
えば57Mが57Sの上にあるようにされる。受信スイッチ端
末ユニット57Mは、割当メモリ端末77を有する。受信端
末接続ユニット61Mは、他の１つの割当メモリ端末79
と、マップメモリ端末81とを有する。受信端末接続ユニ
ット85Mは、割当メモリ端末87と、マップメモリ端末89
とを有する。スイッチコア45は、受信側に割当メモリ端
末91を有する。スイッチコア45はまた、アドレス指定と
いう表題のもとに後に詳述する回路設立端末93を含む。

第６図と同様に、第７図においても、回路スイッチ43
の多重化段および多重分離段のデータタイムスロット回
路の詳細は示されていない。これらの示されていない多
重化段および多重分離段は、ユニット57、61、および85
内に配置されており、制御タイムスロット用のための多
重化段および多重分離段と同様な、重ね合わされた構成
を有する。データタイムスロットの多重化回路および多
重分離回路は、第７図の破線の長方形97、99によって概
略的に示されている。

パケットスイッチ53のスイッチ端末ユニット57は、第
７図に示されているように、送信側に多重化段101Sを、
また受信側に多重分離段101Mを含む。端末接続ユニット
61は、その送信側に他の１つの多重化段103Sを、またそ
の受信側に多重分離段103Mを含む。端末接続ユニット85
は、その送信側に多重化段105Sを、またその受信側に多
重分離段105Mを含む。スイッチコア45は、その送信側に
多重化段107Sを、またその受信側に多重分離段107Mを含
む。各スイッチ端末ユニット57は、109から111までによ
って示されている多数の端末機能を有する。これらの機
能は、送信機側では109S...111Sによって示され、また
受信機側では109M...111Mによって示されている。多数
のスイッチ端末ユニット57は、多重化段から突出したダ
ッシュ線によって示されているように、端末接続ユニッ
ト61に接続され、またそれに相当して、多数の端末接続
ユニット61は、多重化段105から突出したダッシュ線に
よって示されているように、端末接続ユニット85に接続
される。その次に、いくつかの端末接続ユニット85は、
さらに、スイッチコア45の多重化段107に対し、該段か
ら突出しているダッシュ線によって示されているよう
に、接続される。同様のことは、受信機側の多重分離段
に対してもあてはまる。

それ自体は公知の種類のものである中央回路スイッチ
47は、多数のスイッチメモリ49と、多数の制御メモリ95
とを含む。中央回路スイッチ47はまた、多数の入来ポー
ト115と、多数の送出ポート117とを含む。中央回路スイ
ッチ47は、中央回路スイッチ47に接続されているリンク
の数と同数の制御メモリ95を含む。スイッチメモリ49
は、第７図には交さ線によって記号的に示されており、
リンク数の２乗、さらに明確にいえば中央回路スイッチ
47に接続されたリンクの数に等しい数のメモリモジュー
ルから構成されている。回路交換接続が確立されるべき
時には、制御パケットが、パケットチャネルを経由して
回路設立端末93に到着する。この制御パケットは、中央
回路スイッチ47のセットアップに必要な全てのデータを
含む。回路設立端末93によって回路交換接続が十分に確
立された時、データ情報は、データチャネル71（第６
図）上を中央回路スイッチ47のメモリ49へ直接送信され
る。復帰アドレスは、回路交換接続の確立を要求したユ
ニットから到着する制御パケット上に作成される。この
復帰アドレスは、マルチプレクサ101、103、105によっ
て作成される。復帰アドレスは、前記接続の確立を要求
したユニットへ応答通知を送るのに用いられる。この応
答通知は、パケットチャネルを経由して送られる。回路
交換接続の確立を要求したユニットは、必ずしも問題に
なっている該接続と関連している必要はなく、該接続は
ある他のユニットに関連しているものでもよいことを認
識すべきである。前記応答通知は、要求を行っているユ
ニットに対し、呼出されたユニットが空いていることを
知らせる。もし呼出されたユニットが話し中であれば、
該ユニットが話し中であることを知らせる他の１つの形
式の応答通知が得られる。

スイッチ端末ユニット57は、送信装置121Sと、受信装
置121Mとを含む。同様にして、端末接続ユニット61およ
び85と、スイッチコア45とのおのおのは、それぞれの送
信装置123S、125S、および127Sと、それぞれの受信装置
123M、125M、および127Mとを含む。これらの送信および
受信装置は、１つの同一のボード上に設置されている。

第８図は、本発明のスイッチの端末構造の実施例を示
す。第８図に示されている端末構造は、第７図における
ように外方へ展開されておらず、各端末の送信側および
受信側は結合したユニットとして示されている。送信側
にある装置は、集中方向と呼ばれるスイッチコア45へ向
かう内向きの方向へ送信することができ、また展開方向
と呼ばれるスイッチコア45から離れる外向きの方向へ送
信することができる。受信側にある装置は、スイッチコ
ア45へ向かう方向の経路上の信号を受信でき、またスイ
ッチコア45から離れる方向の経路上の信号を受信でき
る。

これまでに説明されたユニットの外に、割当メモリ端
末77はさらに割当メモリ131を含む。おのおのの割当メ
モリ端末79、87、および91は、２つの割当メモリを含
む。端末79は割当メモリ133、134を含み、端末87は割当
メモリ135、136を含み、端末91は割当メモリ137、138を
含む。おのおののマップメモリ端末81、89もまた、それ
ぞれのマップメモリ139、141を含む。第８図は、前記ス
イッチが実際にどのようにして構成されるかを示す。リ
ンク67は、スイッチコア45に入るように示されている。
リンク129は、端末接続ユニット61および85の間で延び
ている。実際には、96の物理的に異なるリンクがスイッ
チコア45に接続されている。一方、おのおのの端末接続
ユニット85は、順番に２つの端末接続ユニット61に終端
しており、実際には192の異なる端末接続ユニット61
と、97の異なる端末接続ユニット85とが含まれている。
一方、おのおのの端末接続ユニット61は、12の異なるリ
ンク63に終端している。このようにして、第８図に示さ
れている実施例は、2,304の異なるスイッチ端末ユニッ
ト57を含む。しかし、接続されているスイッチ接続ユニ
ットおよび端末接続ユニットの数は、上述の数と異なり
うること、および本発明は、第８図の実施例に制限され
るものではないことを理解すべきである。

リンクの形成 前記スイッチの起動およびスイッチリンクの形成は、
第２図に示されているプロセッサ145によって処理され
る。プロセッサ145は、リンク147を経てスイッチ33に接
続されている。原理的には、プロセッサ145は第２図の
中央プロセッサ35の一部を含みうるが、わかりやすくす
るために、それは別個のユニットとして示されている。
プロセッサ145は、図示されていないROMメモリ内に記憶
された起動プログラムを含む。プロセッサ145は、パケ
ットチャネルを経由してスイッチリンクに接続されたお
のおののユニットをポールし、ポールされたユニットの
タイプに関する情報と帯域幅の要件とを該プロセッサ14
5へ供給するように、それらのユニット自身を識別させ
ることを該ユニットに求める。この情報は、リンクを形
成する時に必要になる。上記ユニットは、上記ポールさ
れたユニットに至る制御パケットの経路に沿い、該制御
パケット上に作成された復帰アドレスを用いて、パケッ
トチャネルを経由してプロセッサ145へ応答メッセージ
を送る。該応答メッセージは、例えば、ポールされたユ
ニットの識別符号、例えば多数の文字数字により構成さ
れる。プロセッサ145は、その符号を翻訳し、かつ、そ
れに基き、上記ユニットによって表わされた装置のタイ
プと、上記ユニットがどのように構成されるべきかとい
うことを決定することができる。プロセッサ145は、こ
こで、ポールされたユニットのために働く端末接続ユニ
ットに対し、該端末接続ユニットを、ポールされたユニ
ットの帯域幅要求に適応させるために、構成パケットを
送ることができる。その構成情報は、前記ユニットに割
当てられる制御タイムスロットの数を含み、その数はそ
のユニットの割当メモリ内に記憶される。上記構成情報
はまた、ユニットに割当てられたデータタイムスロット
の数と、データタイムスロットのフレーム内における位
置に関する情報とを含む。この時構成されるユニット
は、端末ユニットにおける割当メモリおよびマップメモ
リである。

少なくともリンクを形成しうるためには、スイッチリ
ンクに接続されている各ユニットは、第２図のプロセッ
サ145が、実際に全ての接続されたユニットと連絡しう
るように、最初に少なくとも１つの制御タイムスロット
を割当てられている必要がある。従って、実際の形成プ
ロセスは初めはゆっくり進むが、接続されているユニッ
トに制御タイムスロットおよびデータタイムスロットが
割当てられてしまうと、それらのユニットは割当てられ
た帯域幅を用いて送信を開始でき、その結果高速スイッ
チ動作が行われる。おのおののユニットに最初少なくと
も１つの制御タイムスロットを割当てる装置は、第13図
を参照しつつ後述する。

帯域幅の変更 前述のように、旧式の機械的スイッチを用いる時は、
２人の加入者間に接続を確立するのに数ミリ秒程度を要
する。それに続く会話が数分程度に長い時は、接続を確
立するのに比較的長い時間を要することは重要ではな
い。他方、２つのプロセッサ間に、送信されるべきメッ
セージが50ないし100文字に相当する長さを有する通信
のために接続が確立される時は、接続の確立に数ミリ秒
を要するという事実は、該メッセージを伝送するのに要
する時間が10マイクロ秒程度であることを考えると、極
めて不満足なものである。従って、接続を確立し、また
解除するのに要する時間は、データ伝送時間と均等であ
ることが望ましい。リンクを形成する時、第２図のプロ
セッサ145は、接続されているユニットに対し、該ユニ
ットの要求に対応する帯域幅を割当てる。割当メモリ
は、ユニットに割当てられているタイムスロットの総数
の中のデータタイムスロットと制御タイムスロットとの
間の配分を記憶する。もし接続されているユニットが制
御タイムスロットとデータタイムスロットとの間の比例
配分を変更しようとする時は、該ユニットは、パケット
チャネルを経てプロセッサ145に対し対応する要求を送
る。

新しいユニットがリンクに接続される時は、リンクの
構成は変更されなくてはならない。プロセッサ145は、
スイッチのリンクに接続されている装置を所定の周期で
検出する。もしプロセッサ145が新しい装置またはユニ
ットがリンクに接続されたことを検出すれば、プロセッ
サ145は、該装置またはユニットの識別に関する情報を
要求し、かつ、新しいユニットが接続されたリンクを再
構成する。

以上に説明したように、接続の帯域幅は、接続された
ユニットの自由になり、タイムスロットの数と共に増加
する。すなわち、ユニットの帯域幅は、該ユニットに割
当てられたタイムスロットの総数により、またデータタ
イムスロットと、制御タイムスロットとの比例配分によ
り決定される。

アドレス指定 以下の説明は、本発明のスイッチを含むネットワーク
の実施例を示す第７図に関連する。図示されている構成
と異なるネットワーク構成を用いることもでき、従っ
て、本発明は図示されているネットワークに制限される
ものではないことを理解すべきである。

パケットスイッチに適用される基本的なアドレス指定
原理は、宛先アドレスを欠く全てのパケットが回路設立
端末93にアドレス指定されることである。宛先アドレス
を有する他のパケットは、図示されているネットワーク
内のスイッチノードを経て経路が指定される。スイッチ
コア45への経路上にあるパケットが、１つのノードを通
過する時、そのノードはそのパケットをさらに先へ送
る。パケットがその進路上をさらに先に送られる時、そ
のノードは、上記パケットが通ってきたリンクのアドレ
スを、現在の送信元のアドレスの終りなどに追加する。
そのパケットが宛先に到着した時、受信装置は十分な出
所アドレスを読取り、それにより制御パケットを発送し
た出所についての知識を得る。スイッチコアから遠ざか
る経路上にあるパケットがノードを通過する時、該ノー
ドは前記アドレスを解析し、該パケットがこの特定のノ
ードにアドレス指定されている場合は、そのパケット自
体を処理する。他の場合には、ノードは宛先アドレスか
らパケットが送られるべき先方リンクのアドレスを取り
去る。このアドレス指定プロセスは我々のWO−Ａ−92/0
5648に説明されている。

多重化 スイッチ端末ユニット、または端末接続ユニットは、
端末ユニットからスイッチコア45への送信の方向に見
て、いくつかの入来双方向リンクおよび送出双方向リン
クを含む。送出リンクは、関係するリンクのタイプによ
り決定される最大帯域幅を有し、この最大帯域幅内にお
けるデータタイムスロットと制御タイムスロットとの間
の比例配分を設定しうる。送出リンクが利用しうる制御
タイムスロットの帯域幅を有効に用いるために、本発明
においては、入来リンク上の制御タイムスロットに対し
て適切である効率原理が適用される。この効率原理の性
質は、使用されていない制御タイムスロット、すなわち
ユニットに割当てられてはいるが空であり、情報を送信
するために使用されていないタイムスロットは捨てら
れ、スイッチコア45に向かう送出リンクに対して多重化
されないというものである。従って、入来リンク上の全
ての制御タイムスロットが、送出リンクに対して多重化
されるとは限らない。

データを損失しないためには、全ての入来リンク上の
全てのデータタイムスロットが、送出リンクにおいて多
重化されなくてはならない。

タイムスロットがスイッチコア45に向かって移動して
いる（集中する）時の、データタイムスロットおよび制
御タイムスロットの多重化を図解するために、第９図
は、例として、第７図および第８図に示されている端末
接続ユニット61S内の多重化段103Sを示している。送信
の方向は、矢印149の方向によって示されている。前述
のように、図示されている例においては、端末接続ユニ
ットは、12の物理的に区別された入来リンクを有する。
これらのうちの１つ、すなわちリンク63のみが第９図に
は示されている。おのおのの入来リンクには、制御タイ
ムスロットおよびデータタイムスロットを多重分離化す
る第１の多重化装置153が付属している。第９図におい
ては、タイムスロット自体はタイプマークが付けられて
いないものと仮定している。その代わりに、タイムスロ
ットのタイプマークは、メモリに、図示の場合には割当
メモリ134Kに記憶されている。添字Ｋは集中を表わし、
これは後に第11図を参照しつつ詳述される。タイプマー
クを記憶するために、割当メモリ134Kは、関連するタイ
ムスロットのタイプを示す独立したビット位置150を有
し、例えば、０はそのタイムスロットが制御タイムスロ
ットであることを示し、１はそのタイムスロットがデー
タタイムスロットであることを示す。多重化装置153
は、割当メモリ134K内の上述のタイプ識別用ビット位置
の内容によって制御される位置を有するスイッチアーム
157を有する。割当メモリ134K内に、矢印155によって記
号的に示されているアドレスポインタは、フレームロッ
キングワードによりメモリ位置１に設定される。第１タ
イムスロットが到着すると、関連するタイムスロットの
タイプが、アドレスポインタ155により識別される。タ
イムスロットが、０で表される制御タイムスロットであ
る時は、スイッチアーム157は、先入れ先出し形の第１
メモリ（FIFOメモリ）161/1へ導く位置CTS1に設定され
る。もしタイムスロットがデータスロットであれば、ス
イッチアーム157は、メモリ161と同じタイプの他の１つ
のメモリ163/1へ導く位置DTS1に設定される。次にアド
レスポインタ155は、次のメモリ位置２へ下がり、フレ
ーム内の次に続くタイムスロットである第２タイムスロ
ットが分析されて、該タイムスロットが制御タイムスロ
ットであるか、またはデータタイムスロットであるかが
決定される。スイッチアーム157を設定するこの処置
は、すべてのタイムスロットに対し、フレーム内に含ま
れる2560のタイムスロットのすべてが検査され終わるま
で繰返される。第９図の残余のメモリ161/2...161/n、1
63/2...163/nは、残りのリンク、すなわちこの場合に
は、端末接続ユニット61Sに接続されている11のリンク
（一般的には、Ｎを任意の選択された整数としてＮ−１
リンク）の中の対応する（図示されていない）多重化装
置に属する。おのおののメモリ161の入力には、それぞ
れの制御パケットの開始フラグおよび終了フラグを検出
するためのポートモニタ187が備えられている。メモリ1
61は、スイッチアーム167を有する第２の多重化装置165
への入力を形成し、メモリ163は、スイッチアーム171を
有する第３の多重化装置169への入力を形成する。メモ
リ161は、パケットの長さを収容する深さを有する。第
３の多重化装置169のスイッチアーム171は、マップメモ
リ139によって制御される。第２多重化装置165の出力
と、第３多重化装置169の出力とは、次に続くリンク129
により形成される出力を有する第４の多重化装置181へ
送られる。第４多重化装置181は、割当メモリ133Kによ
って制御されるスイッチアーム183を有する。添字Ｋ
は、この場合にも集中方向を示す。

第２多重化装置165は、制御パケットがメモリ161の１
つのメモリに記憶されているか否かによって制御され
る。前述のように、制御パケットはフレーム志向のもの
ではない。そのことは、制御パケットが入来リンク63の
上に存在する時、対応するリンクのメモリ161のために
働くポートモニタ187は、制御パケットの開始フラグを
検出し、それに応答して、そのメモリ161へのアクセス
を与えるためにオープンとなり、上記制御パケットの終
了フラグが検出されるまでオープンしたままになってい
ることを意味する。上記制御パケットの全体は、このポ
ートオープン時間中に関連したメモリ161内に記憶され
る。完全な制御パケットの関連したメモリ161内への記
憶が終了すると、前記ポートモニタは、制御パケットが
完了して、その宛先アドレスへの次の送信のための準備
ができたことを示す信号フラグを発生する。第２多重化
装置165は、全てのメモリ161を連続的に走査し、信号フ
ラグが検出された時には、第２多重化装置165内の対応
する位置にスイッチアーム167を停止させ、前記パケッ
トの全体が読取られてその進路上に送られてしまうまで
この位置に留まる。

第３多重化装置169は、同じデータタイムスロット
を、フレーム内におけるタイムスロットの位置の記録を
保持するマップメモリ139の制御の下に、タイムスロッ
ト毎に多重化する。メモリ133Kおよび139の双方は、送
出リンク129上に存在するタイムスロットカウンタ（図
示されていない）により制御される。

端末接続ユニット61内の割当てメモリ133Kは、端末接
続ユニット85内の割当てメモリ136Kと同じ内容を有し、
例えば、パケットチャネルを経由して、端末ユニット85
内の割当てメモリ136K内において起こるいかなる変化を
も連続的に受信する。

マップメモリ139は、いずれのメモリ163から、リンク
129上を送信されるデータタイムスロットが取出される
べきかを示す。スイッチアーム167は、バッファメモリ1
61を周期的に走査する。もし送られるべき情報がなけれ
ば、空パターンが送信される。走査処置は、信号フラグ
が検出されると直ちに停止され、制御パケットの全体が
利用可能な制御タイムスロット上を順次に送信される。

第10図は、タイムスロットTSがタイプマークを付けら
れていない場合における、端末接続ユニット61M内の多
重化段103Mを示す。この場合は、伝送方向は第９図にお
けるそれと逆であり、リンク129上のタイムスロット
は、多重化段103Mにおいて展開される。第１多重化装置
189は、リンク129の受信側に置かれ、制御タイムスロッ
トおよびデータタイムスロットのそれぞれのための２つ
の出力CTSおよびDTSを有する。多重化装置189は、割当
メモリ133Eの内容によって制御されるスイッチアーム19
0を有する。添字Ｅは、展開方向を意味する。アドレス
ポインタ155は、タイムスロットカウンタ（図示されて
いない）の補助により、メモリ位置を経て段階的に前進
させられ、おのおのの入来タイムスロットを読取り、該
タイムスロットが制御タイムスロットであるか、または
データタイムスロットであるかを、対応するビット位置
150の内容を調べることにより決定する。もし入来タイ
ムスロットが制御タイムスロットであれば、そのタイム
スロットは、異なる送出リンク73/1...73/N（第６図参
照）に対応する異なる位置に設定されるスイッチアーム
192を有する第２多重化装置191へ送られる。使用済にな
った宛先アドレスの部分が取り去られた後に、第１アド
レスデコーダ193は、スイッチアーム192を、上記の取り
去られたアドレス部分に示されていた宛先アドレスへ進
むリンクに対応する位置に設定する。参照数字194/1、1
94/2、等は、先入れ先出し形のバッファメモリ（FIFOメ
モリ）を示し、該メモリ内には、さらに先へ送信される
前の制御タイムスロットが記憶される。

もし受信されたタイムスロットがデータタイムスロッ
トであれば、それは、スイッチアーム196を有する第３
多重化装置195へ送られる。第３多重化装置195は、それ
ぞれの送出リンク71/1、71/2...（第６図参照）に接続
された出力を有する。マップメモリ197は、スイッチア
ーム196を、該マップメモリ内に与えられているリンク
上に設定する。第10図のリンク129の入来側の割当メモ
リ133Eの内容は、リンク129の送信機側の端末ユニット8
5内の割当メモリ136Eの内容により制御される。割当メ
モリ136Eは、その内容を、割当メモリ133Eへ、例えば制
御チャネルを経由して転送しうる。これにより、メモリ
133Eおよび136Eの内容の相互間の一致が保証される。

メモリ194および233内のタイムスロットは、リンク毎
に、一緒に多重化される。この目的のために、各リンク
71/1...71/N、73/1...73/Nに対し、各タイムスロットの
タイプに関する情報を含む割当メモリ134Eによって制御
されるスイッチアーム200を有するそれぞれの多重化装
置199が設けてある。第10図には、リンク71/N−２、73/
N−２に対する多重化装置199のみを示す。割当メモリ13
4Eの内容は、割当メモリ131Eから、例えばメモリ内容を
制御チャネルを経由して転送することによってコピーさ
れる。

このようにして、タイムスロットがタイプマークを欠
いている時に、関連するタイムスロットのタイプの記録
を保持する装置は、互いに相互作用する２つの割当メモ
リ、図示の場合はメモリ134Eおよび131Eを含む。おのお
ののメモリは、フレーム内のタイムスロットの各リスト
を含み、各メモリ位置はタイムスロットのタイプを示す
独立したビット位置150を有する。

第８図は、端末の構造を展開された形式で示していな
いので、互いに分離された割当メモリ131、133、135、1
37および134、136および138を示すことは不可能であ
る。実際には、各割当メモリは、１つは展開方向に対
し、もう１つは集中方向に対する２つのサブメモリに分
離されうる。第11図は、展開された形式の端末ユニット
61および85を示しており、これらのユニット間のリンク
129は、一方が制御パケットを集中方向へ送信し、他方
は制御パケットを展開方向へ送信するように、２つの論
理リンクに分割されて示されている。集中方向において
は、割当メモリ133Kが端末ユニット61の送信機側に備え
られており、割当メモリ136Kが端末ユニット85の受信機
側に備えられている。展開方向においては、割当メモリ
136Eがリンク129の送信機側に備えられており、割当メ
モリ133Eが端末ユニット61の受信機側に備えられてい
る。これに対応して、同じことが、リンク63の両側の割
当メモリ131、134およびリンク67の両側の割当メモリ13
5、138のそれぞれに対して適用される。

第12図は、タイムスロットにタイプマークが付けられ
ている場合、すなわちタイムスロット自体が、それらが
制御タイムスロットであるか、またはデータタイムスロ
ットであるかを示す情報を携行する場合における、端末
接続ユニット85M内の多重化段105Mを示す。送信方向
は、第10図に示されている送信方向と同じであり、タイ
ムスロットが展開される方向を意味する。タイプマーク
を付けられたタイムスロットの流れはリンク67上へ入
る。タイプマーク識別回路201は、各スロットのタイプ
マークを検出し、かつ、関連するタイムスロットがデー
タタイプである時は、第１多重化装置223のスイッチア
ーム221を上方位置に設定し、上記タイムスロットが制
御タイムスロットである時は、下方位置に整定する。こ
こで、制御パケット上のアドレスが、アドレスリーダ22
5を用いて読取られる。第２多重化装置229は、制御タイ
ムスロットに対するアドレスリーダ225によって制御さ
れ、次に続く端末接続ユニットへ導くリンクに対応する
位置に設定されるスイッチアーム231を有する。制御パ
ケットは、バッファメモリ233内に記憶された後に、宛
先アドレスへ導くリンク上を進み続ける。参照数字227
は、垂直な矢印によって記号的に示したタイムスロット
カウンタを制御するマップメモリを指示する。第３多重
化装置235は、マップメモリ227により制御されるスイッ
チアーム237を有し、それにより、データタイムスロッ
トが送られるべき宛先のユニットとの確立された回路ス
イッチ接続に対応する位置に設定される。データおよび
制御タイムスロットは、第10図の多重化装置199に関す
る説明と同様に、一緒に多重化される。

第10図と第12図とを比較すると、割当メモリ133Eは、
タイムスロットがマークを付けられている時は含まれて
おらず、タイプマーク識別回路201によって置き換えら
れていることがわかる。割当メモリ134Eは、タイムスロ
ットがマークを付けられているか否かに係わらず含まれ
る。

もし第９図の実施例のタイムスロットがマークを付け
られていれば、割当メモリ134Kは、回路201と同様なタ
イプマーク識別回路により置き換えられる。しかし、割
当メモリ133Kは、常に含まれていなければならない。

もしタイムスロットが、それ自身でタイプマークを有
していなければ、端末ユニットは４つの割当メモリ、例
えば133E、133K、134E、および134Kを含む。タイムスロ
ットがタイプマークを有している時は、端末ユニット
は、メモリ133Kおよび134Eのような２つの割当メモリ
と、２つのタイプマーク識別回路201とのみを含む。

第13図は、タイムスロットがその識別に関する情報を
有するタイプマークを、スイッチによって変更しうるよ
うにする装置を示す。このタイプの変更は、スイッチの
動作中になされることが可能であり、接続されているユ
ニットの要求によって行われる。該装置は、リンクの送
信端、例えばスイッチ端末ユニット57S上の送信装置121
Sに配置される。このユニットは、データタイムスロッ
ト入力DTSと、制御タイムスロット用の他の１つの入力C
TSとを有する多重化装置241を含む。多重化装置241はス
イッチアーム242を有し、スイッチアーム242は、前記装
置がスイッチ端末ユニット57内に設置されている時は、
割当メモリ131Kの内容によって、前記装置が端末接続ユ
ニット61内に設置されている時は、割当メモリ133Kの内
容によって、前記装置が端末接続ユニット85内に設置さ
れている時は、割当メモリ135Kの内容によって、また前
記装置がスイッチコア45内に設置されている時は割当メ
モリ137Kの内容によって制御される。このシステムはま
た、各送出タイムスロットに同期するタイムスロットカ
ウンタ243を含む。割当メモリ131Kは、タイムスロット
のマーキングを制御し、リンク上へ送られる全てのタイ
ムスロットのタイプに関する情報を受取る。割当メモリ
131Kはまた、あるタイムスロットがDTSタイプのスロッ
トであるべきか、あるいはCTSタイプのスロットである
べきかを区別することができる。タイムスロットのマー
キングが変更されるべき時には、割当メモリ131Kの内容
もまた変更される。割当メモリ131Kは、タイムスロット
のタイプに関する情報を、例えばパケットチャネルを経
由して受取る。

タイムスロットのタイプマーキング変更用の対応する
装置は、スイッチの展開方向においても設けられる。

かくして、タイムスロットを識別するために用いられ
る装置は、割当メモリ131Kと組合わされたスイッチアー
ム242の位置によって実現されるタイプマーキング検出
回路により構成されることが明らかである。

データタイムスロットの多重化は、第８図に示されて
いるマップメモリ139および141の内容によって制御され
る。マップメモリ内のメモリ位置の数はリンク上へ送ら
れるフレーム内のタイムスロットの数に等しい。各メモ
リ位置は、タイムスロットが読取られるべき端末ユニッ
トを与える。各メモリ位置は、１つずつ順次に、かつ、
図示されていないタイムスロットカウンタと同期して読
み取られる。マップメモリは、第８図に示されているマ
ップメモリ端末81および89のそれぞれにより、構成プロ
セスと協働してロードされる。マップメモリ端末は、パ
ケット交換ネットワークを経て、制御パケットによりア
クセスされうる。マップメモリ139は、第８図の端末ユ
ニット61に接続された端末ユニット57の全てからのデー
タタイムスロットの多重化を制御する。マップメモリ14
1は、第８図の端末ユニット85に接続された端末ユニッ
ト61の全てからのデータタイムスロットの多重化を制御
する。第７図に示されている中央回路スイッチ47におい
て、全ての入来タイムスロットは、スイッチメモリ49内
に書き込まれる。スイッチコア45に到着するフレームの
おのおののタイムスロットは、スイッチメモリ49内に対
応した特定の位置を有する。データタイムスロットは、
中央回路スイッチ47により従来のようにスイッチされ
る。これは、制御メモリ95により、スイッチメモリ49内
の対応するメモリ位置において、貫通接続されるべきタ
イムスロット内のサンプルを読み取ることによって行わ
れる。スイッチメモリ49内へのデータの書込みは、各フ
レームについて１回周期的に行われ、それにより前のフ
レーム中にスイッチメモリ49内に書き込まれたサンプル
は上書きされる。スイッチコア45の展開側のデータタイ
ムスロットの多重分離も同様にして行われる。

ユニットに対する制御タイムスロットの割当 第14図は、少なくとも１つの制御タイムスロットを、
接続されたユニットのおのおのに対して割当てるシステ
ムを示す。このシステムは、第13図に示されているシス
テムと同様のもので、リンクの送信側に第13図のユニッ
ト121Sと同様のユニット245を含む。ユニット245は、多
重化装置241を含み、この場合にも、該多重化装置241の
スイッチアーム242は、ユニット245が設けられた端末ユ
ニットに依存して、割当メモリ131K、133K、135K、また
は137Kにより制御される。以下において、ユニット245
は、第６図から第８図まで示されたスイッチ端末ユニッ
ト57内に設置されているものと仮定する。割当メモリ13
1Kは、第９図に関連して説明された所と同様に、タイム
スロットカウンタ243により段階的に前進させられるア
ドレスポインタ155を有する。タイムスロットカウンタ2
43は、タイムスロットを制御タイムスロットとして識別
するためのデータが常に所定のメモリ位置に書き込まれ
るように、割当メモリ131Kを強制的に制御するようにさ
れており、そのメモリ位置は、前記ユニット自身によっ
て決定される。これは、タイムスロットカウンタ243の
カウントが連続的にデコードされるように構成される。
前記ユニット自身によって決定され、従って、フレーム
内におけるタイムスロットの位置を決定する所定のカウ
ントにおいて、前記タイムスロットカウンタは、多重化
装置241を、そのアーム242がCTS位置へスイッチされる
ように強制的に設定する。タイムスロットカウンタ243
がタイムスロットをカウントする時、前記タイムスロッ
トカウンタ243のカウントを連続的にデコードすること
により、かつ、所定のカウンタ・セッティングに到達し
た時スイッチアーム242をCTS位置へ確実にスイッチする
ことにより、前記ユニットには、常に、少なくとも１つ
のタイムスロットが保証される。前述の書き込みおよび
再整定プロセスを、前記タイムスロットカウンタの２つ
の所定カウントにおいてトリガすれば、ユニットには２
つのタイムスロットが保証されることがわかる。

同様のユニット245は、展開方向におけるおのおのの
端末ユニットにも設置することができる。

本発明のスイッチの実施例においては、スイッチは３
重化されて並列に同期して動作する。これは、通常の技
術と同様に冗長性を目的として行われるものであり、従
ってここでは詳述しない。しかし、このような関係にお
いては、３重化されたスイッチが、スイッチ端末ユニッ
ト57において終端することには興味が持たれる。

他の装置を直接的に運用または制御しようとする装置
の例として、スイッチの送出交換端末（図示されていな
い）は、その同期における損失を発見しうるといえる。
前記交換端末は、これをシステムへ報告しようとする。
この報告は、前記交換端末により、交換端末カード上に
設置されたプロセッサを経由して送給される。このプロ
セッサは、パケットチャネルを経由して、動作監視シス
テム内のプロセッサに対し回路交換接続を確立すること
を命令する。

最後に、第７図および第15図は、スイッチコア45内に
おけるデータタイムスロットおよび制御タイムスロット
の処理を示す。該スイッチコアの入来リンク67上には、
２つの位置の間をスイッチされうるスイッチアーム251
を有する多重化装置249が設けられている。スイッチア
ーム251は、タイムスロット自体が有するマークによっ
て、または入来リンク67の送信部内の割当メモリ135Kに
より更新される内容を有する割当メモリによって、制御
される。多重化装置249は２つの出力を有し、その上方
出力DTSはスイッチメモリ49へ導かれ、下方出力CTSは先
入れ先出しメモリ253へ導かれる。中央パケット処理装
置51は、メモリ253を走査する。もし制御パケットが、
回路設立端末93宛にアドレス指定されていることが決定
されれば、第７図および第８図に示されているように、
該制御パケットは中央パケット処理装置51より回路設立
端末93へ送られ、次に、回路設立端末93は制御情報をス
イッチ制御メモリ95へ供給する。

本発明の、前述され、かつ図示された実施例は、変更
され、また改変されうる。例えば、第８図に示されてい
るネットワーク構成は、図示され説明された構成から変
形されうる。さらに、本システムは、もっと多くの、ま
たはもっと少ない、端末接続ユニット61、85を含みう
る。本システムはまた、第4A図から第4C図までに示され
ているもの以外のフラグを含むことができ、フラグのビ
ットパターンもまた図示されているものから変更されう
る。第９図、第10図、および第12図に関して説明された
制御可能多重化装置は、関連する我々のスウェーデン国
特許出願第9103715−０号にさらに詳細に説明されてい
る。この特許出願には、FIFOメモリの形式で実現された
バッファメモリをマッピングする方法が説明されてい
る。

制御パケットを送信し、また受信する送受信装置12
1、123、125、および127は、異なる参照数字により識別
されているが該装置は実際には同じ構成のものである。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロース，スツレ，ゴースタ スウェーデン国エス―760 10 ベルグ シャムラ，リルイエベーゲン ３ (56)参考文献 特開 平３−178300（ＪＰ，Ａ) 特表 平６−500903（ＪＰ，Ａ) 特表 昭60−501681（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04Q 3/52 H04Q 11/00 - 11/08

Claims (19)

(57)【特許請求の範囲】
1. 【請求項１】地域的に分散配置され物理的リンク（67、
   129、63）により相互に接続された複数のユニット（4
   5、85、61、57）を含むユニバーサルスイッチにおい
   て、スイッチコアと呼ばれる前記ユニットの中の１つ
   （45）は、回路交換接続を設立するための回路スイッチ
   （43）を含み、該回路スイッチ（43）が、入来ポート
   （115）および送出ポート（117）を有し、かつ、該回路
   スイッチを経由する前記回路交換接続の経路を確立する
   ための入来ポートと送出ポートの接続を決定する制御メ
   モリ（95）を有する中央回路スイッチ（47）を含む，前
   記ユニバーサルスイッチであって、 複数のパケット処理装置（51、55）を含む分散配置され
   たパケットスイッチ（53）であって、該パケット処理装
   置（51、55）のおのおのは、タイムスロットで送信され
   る制御パケットをそれぞれ送信および受信するためのパ
   ケット送受信装置（121、123、125、127）を含む前記パ
   ケットスイッチ（53）を含み、 前記複数のパケット処理装置のおのおの（51、55）が前
   記複数のユニットのおのおのに備えられており、前記複
   数のパケット処理装置と前記物理的リンクがパケット交
   換ネットワークを形成し、それにより前記制御パケット
   は前記パケットスイッチによりスイッチされ、 中央パケット処理装置と呼ばれる前記スイッチコア（4
   5）に設けられた前記パケット処理装置（51）は、前記
   制御メモリ（95）と協働する回路設立装置（93）を有
   し、 前記中央パケット処理装置（51）に向けてアドレス指定
   され，接続処理を要求する命令を含む前記制御パケット
   は、前記中央パケット処理装置（51）に受信されること
   によって前記中央回路スイッチ（47）を動作させるこ
   と、 を特徴とするユニバーサルスイッチ。
2. 【請求項２】前記タイムスロットは少なくとも２つの異
   なるタイプのデータタイムスロット（DTS）と制御タイ
   ムスロット（CTS）とであり、前記制御タイムスロット
   は制御パケット送信のためのチャネルを構成し、前記デ
   ータタイムスロットはデータ情報送信のためのチャネル
   を構成することを特徴とする請求項第１項記載のユニバ
   ーサルスイッチ。
3. 【請求項３】前記パケット処理装置（51、55）は、それ
   ぞれの物理的リンク（67、129、63）上のタイムスロッ
   トの流れを、関連するタイムスロットのタイプに依存し
   て異なる方法で多重化するための多重化装置（101、10
   3、105、107）、詳述すれば、データタイムスロット（D
   TS）はフレーム指向で多重化され、他方制御タイムスロ
   ットはパケットに関連して多重化されるように多重化す
   るための多重化装置（101、103、105、107）を含むこと
   を特徴とする請求項第２項記載のユニバーサルスイッ
   チ。
4. 【請求項４】前記スイッチコア（45）は、前記回路スイ
   ッチの前記スイッチメモリ（49）へ入来するデータタイ
   ムスロットを多重化するための多重化装置（249）を含
   み、他方、入来する制御パケットの前記制御タイムスロ
   ットは先入れ先出しタイプのメモリ（253）へ多重化さ
   れ、前記制御パケットの前記制御タイムスロットは、前
   記メモリ（253）から、前記中央パケット処理装置（5
   1）により読取られることにより、前記スイッチ制御メ
   モリ（95）へ送られ、かつ、前記スイッチを経由して前
   記回路交換接続を確立するために用いられる制御情報を
   生成することを特徴とする請求項第３項記載のユニバー
   サルスイッチ。
5. 【請求項５】前記パケット交換ネットワーク内の各ユニ
   ット（45、85、61、57）は、少なくとも１つの制御タイ
   ムスロット（CTS）を用いて処理し、それにより、各ユ
   ニットは、前記スイッチコア（45）を含む限り残余のユ
   ニットのいずれの１つとでも、前記パケット交換ネット
   ワークを経由して通信しうる通信プロセスを持つことを
   特徴とする請求項第４項記載のユニバーサルスイッチ。
6. 【請求項６】おのおののユニット（45、85、61、57）
   は、該ユニットが他のユニットとの通信中に自由に使用
   しうることを望む少なくとも１つの帯域幅を示す識別装
   置を備えており、該帯域幅は、前記ユニットが自由に使
   用しうることを望む制御タイムスロット（CTS）の数と
   データタイムスロット（DTS）の数とに関連しているこ
   とを特徴とする請求項第５項記載のユニバーサルスイッ
   チ。
7. 【請求項７】前記通信プロセスにおいて、前記スイッチ
   コア内の前記送受信装置（127）は、ユニットから、パ
   ケットチャネルを経由して、所望の動作を要求する指令
   を受信した時、前記指令を送信したユニットへ前記指令
   が受信された旨の受取通知を送るようにされていること
   を特徴とする請求項第６項記載のユニバーサルスイッ
   チ。
8. 【請求項８】前記指令は、接続の確立、接続の解除、リ
   ンクの形成、接続されたユニットの識別のための要求、
   及び各リンクによって内部的に用いられる通常の流れの
   指令（ACC、HLD、RTS、NAC）から成るグループの中から
   選択されることを特徴とする請求項第７項記載のユニバ
   ーサルスイッチ。
9. 【請求項９】前記スイッチコア（45）に加えて、前記複
   数のユニットはさらに、 （ｉ）前記パケットスイッチ（53）の終端となるスイッ
   チ端末ユニット（57）であって、スイッチの外部装置
   （65）がインタフェース（59）を経由して接続されてい
   る前記スイッチ端末ユニット（57）と、 （ii）前記スイッチ端末ユニット（57）と前記スイッチ
   コア（45）との間にカスケード接続された多数の端末接
   続ユニット（61、85）と、 （iii）適用可能な時には、最初の前記端末接続ユニッ
   ト（61、85）に接続された複数の追加の端末接続ユニッ
   ト（61/2,..61/N、85/2,..85/N）およびスイッチ端末ユ
   ニット（57/1...57/N）と を含むことを特徴とする請求項第８項記載のユニバーサ
   ルスイッチ。
10. 【請求項１０】前記スイッチコア（45）および各端末接
    続ユニット（61、85）は、制御タイムスロットおよびデ
    ータタイムスロットの多重化が行われる順序に関する情
    報を含むメモリ位置を有するそれぞれの割当メモリ（13
    1;133、134;135、136;137、138）を含むことを特徴とす
    る請求項第９項記載のユニバーサルスイッチ。
11. 【請求項１１】おのおのの端末接続ユニット（61、85）
    が、データタイムスロットの多重化が行われる順序に関
    連する情報を含有するそれぞれのマップメモリ（130、1
    41）を含むことを特徴とする請求項第10項記載のユニバ
    ーサルスイッチ。
12. 【請求項１２】各ユニットをポールして該ユニットの識
    別に関する情報を要求し、かつ、該情報に基づいて、前
    記ユニットに割当てられるべき帯域幅と該割当てられる
    帯域幅内における制御タイムスロットの数およびデータ
    タイムスロットの数の配分とを決定することを目的とす
    るプロセッサ（145）を含むことを特徴とする請求項第1
    1項記載のユニバーサルスイッチ。
13. 【請求項１３】前記タイムスロットに、該タイムスロッ
    トは制御タイムスロットであるか、またはデータタイム
    スロットであるかを示す識別のマークまたはラベルを付
    けるためのマーキング装置（133K、136K、136E、133E,2
    21）を含むことを特徴とする請求項第12項記載のユニバ
    ーサルスイッチ。
14. 【請求項１４】前記プロセッサは、全てのユニットの前
    記マーキング装置と協働して、前記帯域幅および配分情
    報を、各ユニットのそれぞれの割当メモリへ転送するこ
    とを特徴とする請求項第13項記載のユニバーサルスイッ
    チ。
15. 【請求項１５】各ユニット（45、85、61、57）は、少な
    くとも１つのタイムスロットを前記制御タイムスロット
    タイプのものと確定する機能を有する確定装置（243、1
    31K、155）を含み、該制御タイムスロットは、前記ユニ
    ットの前記送信装置（121、123、125、127）により循環
    的に送信されるフレーム内において１つの同一の位置を
    有することを特徴とする請求項第14項記載のユニバーサ
    ルスイッチ。
16. 【請求項１６】前記確定装置は、１つのフレーム内のタ
    イムスロットの数をカウントする機能を有するタイムス
    ロットカウンタ（243）と、前記ユニットの前記割当メ
    モリ（131K）と、前記タイムスロットカウンタ（243）
    により段階的に前進させられ、前記割当メモリ（131K）
    内のメモリ位置であって、１つのフレーム内で前記カウ
    ントされるタイムスロットの位置に対応した前記メモリ
    位置を指示するアドレスポインタ（155）とを含むこと
    と、前記カウンタが所定カウントに達すると、前記フレ
    ーム内の前記タイムスロットの位置に対応する、前記割
    当メモリ（131K）内のメモリ位置へマーカビットが書き
    込まれ、前記マーカビットは前記タイムスロットを制御
    タイムスロットであると定義することとを特徴とする請
    求項第15項記載のユニバーサルスイッチ。
17. 【請求項１７】前記確定装置（131K、243、155）は前記
    フレーム内に含まれたタイムスロットのマーキングの機
    能をも有し、各タイムスロットの前記タイプマーキング
    は前記カウントされたタイムスロット内の所定のビット
    位置（位置８）に書き込まれることを特徴とする請求項
    第16項記載のユニバーサルスイッチ。
18. 【請求項１８】前記確定装置は、ユニットにより自己割
    当てされた前記帯域幅を変更するための手段としても機
    能することを特徴とする請求項第17項記載のユニバーサ
    ルスイッチ。
19. 【請求項１９】前記マーキング装置は、リンクの送信側
    に、１つのフレーム内に含まれたタイムスロットの数を
    カウントするタイムスロットカウンタ（243）と、前記
    ユニットの前記割当メモリ（133K;136E）と、前記タイ
    ムスロットカウンタにより段階的に前進させられ、か
    つ、前記割当メモリ内のメモリ位置を指示するアドレス
    ポインタ（155）とを含み、このメモリ位置は、１つの
    フレーム内における前記カウントされたタイムスロット
    の位置に対応し、かつ、カウントされたタイムスロット
    の前記タイプに関する情報を含んでいることと、更に、
    前記マーキング装置は、リンクの受信側に、１つのフレ
    ーム内に含まれたタイムスロットの数をカウントするタ
    イムスロットカウンタ（243）と、前記ユニットの前記
    割当メモリ（136K;133E）と、前記タイムスロットカウ
    ンタにより段階的に前進させられ、かつ、前記割当メモ
    リ内のメモリ位置を指示するアドレスポインタ（155）
    とを含み、このメモリ位置は、１つのフレーム内におけ
    る前記カウントされたタイムスロットの位置に対応し、
    かつカウントされたタイムスロットの前記タイプに関す
    る情報を含んでいることとを特徴とし、またそれによ
    り、前記送信側の前記割当メモリ（133K;136E）の内容
    は、送信ユニットと受信ユニットとの間の前記リンクを
    通り送信されるタイムスロットの助けにより、前記受信
    側の前記割当メモリ（136K;133E）へ転送されることと
    を特徴とする請求項第18項記載のユニバーサルスイッ
    チ。