JP3501774B2 - ネットワークシステム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの書き込み
及び読み出しが異なるポートを介して行われるデュアル
ポートメモリをそれぞれ具備するデータ送受信手段間に
てシリアルデータを送受信するネットワークシステムに
関する。

【０００２】

【従来の技術】従来より、時分割多重方式によりシリア
ルデータを繰り返し送受信するネットワークシステムに
おいては、メモリ上の不正データ保持を防止することを
目的としてウェイト制御を持たないデュアルポートメモ
リを使用してシリアルデータが送受信されている。

【０００３】

【発明が解決しようとする課題】しかしながら、デュア
ルポートメモリを用いてデータ送受信手段間にてシリア
ルデータを送受信するネットワークシステムにおいて
は、デュアルポートメモリの書き込み側と読み出し側が
非同期の場合、書き込み側と読み出し側の競合が発生す
るため、その競合による不正データの流出を防止するた
めに複雑なハンドシェイク処理を行わなければならない
という問題点がある。

【０００４】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、デュアルポ
ートメモリを具備するデータ送受信手段間にてシリアル
データを送受信するネットワークシステムにおいて、デ
ュアルポートメモリの書き込み側と読み出し側が非同期
の場合に書き込み側と読み出し側の競合による不正デー
タの流出を容易に防止することができるネットワークシ
ステムを提供することを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に本発明は、データの書き込み及び読み出しが異なるポ
ートを介して行われる第１のデュアルポートメモリを具
備し、送信すべきデータを前記第１のデュアルポートメ
モリに書き込むとともに、該第１のデュアルポートメモ
リに書き込まれたデータを読み出して送信するデータ送
信手段と、データの書き込み及び読み出しが異なるポー
トを介して行われる第２のデュアルポートメモリを具備
し、前記データ送信手段から送信されたデータを受信し
て前記第２のデュアルポートメモリに書き込むととも
に、該第２のデュアルポートメモリに書き込まれたデー
タを読み出すデータ受信手段とを少なくとも有し、前記
データ送信手段が、前記第１のデュアルポートメモリに
対して前記データを書き込む送信データ書き込み回路
と、前記第１のデュアルポートメモリに書き込まれたデ
ータを読み出す送信側読み出し回路と、前記送信データ
書き込み回路にて前記第１のデュアルポートメモリに対
して前記データが書き込まれた旨を示す情報ビットを出
力する送信側調停回路と、前記送信側読み出し回路にて
前記第１のデュアルポートメモリから読み出されたデー
タを、前記送信データ書き込み回路にて前記第１のデュ
アルポートメモリに対して前記データが書き込まれたタ
イミングにて前記第１のデュアルポートメモリから読み
出されたフレームに前記情報ビットを付与して前記デー
タ受信手段に送信する送信回路とを具備し、前記データ
受信手段が、前記データ送信手段から送信されてきたデ
ータを受信する受信回路と、前記受信回路にて受信され
たデータを前記第２のデュアルポートメモリに書き込む
受信側書き込み回路と、前記第２のデュアルポートメモ
リに書き込まれたデータを読み出す受信データ読み出し
回路と、前記情報ビットが付与されたフレームデータの
前記受信側書き込み回路における前記第２のデュアルポ
ートメモリに対する書き込みを禁止する受信側調停回路
とを具備するネットワークシステムにおいて、前記送信
データ書き込み回路は、前記送信側調停回路にて許可さ
れるタイミングにて前記データを前記送信側デュアルポ
ートメモリに対して書き込むことを特徴とする。

【０００６】

【０００７】また、前記データ送信手段は、予め決めら
れたタイミングでフレームパルスを生成するタイミング
生成回路を有し、前記前記第１のデュアルポートメモリ
に対して前記データが書き込まれるタイミングは、前記
タイミング生成回路にて生成されるフレームパルスのタ
イミングに同期していることを特徴とする。

【０００８】また、前記送信データ書き込み回路は、前
記送信側デュアルポートメモリに対して前記データを書
き込む場合に書き込み許可要求を前記送信側調停回路に
出力し、前記送信側調停回路は、前記タイミング生成回
路にて生成されるフレームパルスのタイミングに同期し
て前記送信側デュアルポートメモリに対して前記データ
の書き込みを許可する書き込み許可応答を前記送信デー
タ書き込み回路に対して出力し、前記送信データ書き込
み回路は、前記送信側調停回路から出力された前記書き
込み許可応答によるタイミングにて前記送信側デュアル
ポートメモリに前記データを書き込むことを特徴とす
る。

【０００９】また、前記受信データ読み出し回路は、前
記受信側デュアルポートメモリから前記データを読み出
す場合に読み出し許可要求を前記受信側調停回路に出力
し、前記受信側調停回路は、前記タイミング生成回路に
て生成されるフレームパルスのタイミングに同期して前
記受信側デュアルポートメモリから前記データの読み出
しを許可する読み出し許可応答を前記受信データ読み出
し回路に対して出力するとともに、前記受信側デュアル
ポートメモリから前記データが読み出されるタイミング
にて前記受信側書き込み回路における前記データの前記
第２のデュアルポートメモリに対する書き込みを禁止
し、前記受信データ読み出し回路は、前記受信側調停回
路から出力された前記読み出し許可応答によるタイミン
グにて前記受信側デュアルポートメモリから前記データ
を読み出すことを特徴とする。

【００１０】また、前記送信データ書き込み回路は、前
記第１のデュアルポートメモリに対する前記データの書
き込みが終了した際にその旨を前記送信側調停回路に通
知することを特徴とする。

【００１１】また、前記受信データ読み出し回路は、前
記第２のデュアルポートメモリから前記データの読み出
しが終了した際にその旨を前記受信側調停回路に通知す
ることを特徴とする。

【００１２】（作用）上記のように構成された本発明に
おいては、データの送信側となるデータ送信手段におい
ては、まず、送信側デュアルポートメモリに対してデー
タを書き込む際、送信データ書き込み回路から書き込み
許可要求が送信側調停回路に送信され、送信データ書き
込み回路にて送信側調停回路からの書き込み許可応答が
受信されるまで待機状態となる。送信データ書き込み回
路から出力された書き込み許可要求は、送信側調停回路
においてタイミング生成回路にて生成されるフレームパ
ルスのタイミングに乗せ換えられた後、書き込み許可応
答に変換され、送信データ書き込み回路に通知されるた
め、送信側デュアルポートメモリに対する書き込みが許
可される時間長は、１フレーム単位（フレームパルス間
の時間範囲を１フレームと定義する）に変換されること
になる。また、送信側デュアルポートに書き込まれたデ
ータの読み出しにおいては、タイミング生成回路にて生
成されるフレームパルスに同期して、ある特定のアドレ
ス範囲を繰り返しかつ待機制御なしに行われる。このよ
うに、データ送信手段に設けられた送信側デュアルポー
トメモリに対する読み出し側にて待機制御が行われてい
ないため、送信側デュアルポートメモリにおいて書き込
みと読み出しとの間で競合が発生する。しかしながら、
書き込み側において、書き込みが実施される時間長がフ
レーム単位に変換されるため、書き込みと読み出しとが
競合する時間範囲がフレーム単位で特定されることにな
る。また、書き込みと読み出しとの間にて競合が発生し
た場合、送信側調停回路において、競合が発生したこと
を示す情報ビットが生成される。送信回路においては、
送信側デュアルポートメモリから読み出されたデータに
情報ビットが付与されてこのデータがフレーム毎にシリ
アルデータ化されて送信される。

【００１３】データ受信手段においては、まず、受信側
デュアルポートメモリに書き込まれたデータを読み出す
際、受信データ読み出し回路から読み出し許可要求が受
信側調停回路に送信され、受信データ読み出し回路にお
いて受信側調停回路からの読み出し許可応答が受信され
るまで読み出し動作を待機状態とする。受信データ読み
出し回路から出力された読み出し許可要求は、受信側調
停回路において、データ送信手段から送信されるフレー
ムパルスのタイミングに乗せ換えられた後、読み出し許
可応答に変換され、受信データ読み出し回路に送信され
るため、受信側デュアルポートメモリに対する読み出し
が許可される時間長は、１フレーム単位に変換されるこ
とになる。また、受信側デュアルポートに対するデータ
の書き込みについては、受信回路において、データ送信
手段から送信されてきたシリアルデータが１フレーム毎
に、受信データと情報ビットとに分離される。受側調停
回路においては、受信側調停回路にて受信データ読み出
し回路に対し読み出し許可を通知しているフレーム中及
び情報ビットにて“競合が発生したこと”が示される場
合に、受信側デュアルポートメモリへの書き込みが禁止
される。

【００１４】このように本発明においては、時分割多重
方式により、シリアルデータを繰り返して送受信するネ
ットワークシステムにおいて、メモリ上の不正データ保
持を防止することを目的としたウェイト制御を持たない
デュアルポートメモリを使用してシリアルデータを送受
信する場合、デュアルポートメモリに対するアクセス許
可時間およびアクセス禁止時間を明確に定義することに
より、書き込みと読み出しとの間における競合が予期さ
れる時間帯における書き込みおよび読み出しを禁止する
ことにより競合が防止される。また、競合が発生する時
間帯を特定できる特徴を利用し、シリアルデータの送信
側に限り、競合を防ぐのではなく、競合の発生を黙認
し、競合が発生している時間帯に送信されるシリアルデ
ータをデータの受信側となるデータ受信手段において廃
棄することにより、競合発生時の不正データ流出が間接
的に防止される。

【００１５】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。

【００１６】図１は、本発明のネットワークシステムの
実施の一形態を示す図である。

【００１７】本形態は図１に示すように、データ送信手
段である送信側ネットワークシステム１０と、データ受
信手段である受信側ネットワークシステム２０との２つ
のネットワークシステムがネットワーク接続されて構成
されており、送信側ネットワークシステム１０から受信
側ネットワークシステム２０にシリアルデータが送信さ
れるものとする。

【００１８】送信側ネットワークシステム１０は、予め
決められたタイミングでフレームパルスを生成するタイ
ミング生成回路１４と、送信側ネットワークシステム１
０から受信側ネットワークシステム２０に送信されるデ
ータが書き込み／読み出し可能に構成された送信側デュ
アルポートメモリ１２と、送信側ネットワークシステム
１０から受信側ネットワークシステム２０に送信される
データを送信側デュアルポートメモリ１２に書き込む送
信データ書き込み回路１１と、タイミング生成回路１４
にて生成されたフレームパルスの繰り返し周期に従っ
て、送信側デュアルポートメモリ１２に書き込まれたデ
ータを読み出すためのアドレスを生成し、該アドレスか
らデータを読み出す送信側読み出し回路１３と、送信デ
ータ書き込み回路１１から送信側デュアルポートメモリ
１２に対するデータの書き込みの許可を要求するための
書き込み許可要求が出力された場合に、この書き込み許
可要求に対してフレームパルスのタイミングに合わせて
送信側デュアルポートメモリ１２に対するデータの書き
込みを許可するための書き込み許可応答を送信データ書
き込み回路１１に対して出力するとともに、送信側デュ
アルポートメモリ１２に対する送信データ書き込み回路
１１におけるデータの書き込みと送信側読み出し回路１
３におけるデータの読み出しとが競合したフレームに、
その旨を示す情報ビットを付与する送信側調停回路１５
と、送信側読み出し回路１３にて送信側デュアルポート
メモリ１２から読み出されたデータ及び送信側調停回路
１５にて該データに付与された情報ビットをシリアルデ
ータ化して受信側ネットワークシステム２０に送信する
送信回路１６とから構成されている。

【００１９】また、受信側ネットワークシステム２０
は、送信側ネットワークシステム１０から送信されてき
たシリアルデータを受信し、受信したデータをパラレル
データに変換し、さらに、パラレルデータに変換された
データを、送信側読み出し回路１３にて送信側デュアル
ポートメモリ１２から読み出されたデータと送信側調停
回路１５にて該データに付与された情報ビットとに分離
する受信回路２１と、送信側ネットワークシステム１０
から送信されてきたデータが書き込み／読み出し可能に
構成された受信側デュアルポートメモリ２４と、受信回
路２１にて受信されたデータを送信側ネットワークシス
テム１０内のタイミング生成回路１４にて生成されたフ
レームパルスの繰り返し周期に従って、受信回路２１に
て受信されたデータを受信側デュアルポートメモリ２４
に書き込むためのアドレスを生成し、該アドレスにデー
タを書き込む受信側書き込み回路２２と、受信側デュア
ルポートメモリ２４に書き込まれたデータを読み出す受
信データ読み出し回路２５と、受信データ読み出し回路
２５から受信側デュアルポートメモリ２４に対するデー
タの読み出しの許可を要求するための読み出し許可要求
が出力された場合に、この読み出し許可要求に対して、
送信側ネットワークシステム１０内のタイミング生成回
路１４にて生成されたフレームパルスのタイミングに合
わせて受信側デュアルポートメモリ２４に対するデータ
の読み出しを許可するための読み出し許可応答を受信デ
ータ読み出し回路２５に対して出力するとともに、受信
データ読み出し回路２５に対して読み出し許可応答を出
力したフレーム及び送信側デュアルポートメモリ１２に
対する送信データ書き込み回路１１におけるデータの書
き込みと送信側読み出し回路１３におけるデータの読み
出しとが競合した旨を示す情報ビットが付与されたフレ
ームに対して受信側書き込み回路２２における受信側デ
ュアルポートメモリ２４に対する書き込みを制限するた
めのマスクパルスを出力する受信側調停回路２３とから
構成されている。

【００２０】以下に、上記のように構成されたネットワ
ークシステムにおけるデータ転送動作について説明す
る。

【００２１】図２は、図１に示したネットワークシステ
ムにおけるデータ転送動作を説明するためのタイミング
チャートである。

【００２２】まず、送信側ネットワークシステム１０に
おける動作を説明する。

【００２３】タイミング生成回路１４においては、図２
[１]に示すようなタイミングでフレームパルスが生成さ
れる。この時、各フレームパルス間の時間範囲を１フレ
ームと定義し、各フレームを図２[２]に示すようにフレ
ーム１，２，３，…，ｎと定義する。

【００２４】次に、送信側読み出し回路１３において、
タイミング生成回路１４にて生成される各フレームパル
スの繰り返しの周期に従って、送信側デュアルポートメ
モリ１２からデータを読み出すためのアドレスが生成さ
れる。なお、本形態においては図２に示すように、３フ
レーム単位でアドレスがＡ１〜Ａ３まで繰り返し生成さ
れるものとする（図２[６]参照）。

【００２５】次に、送信側読み出し回路１３において、
生成したアドレスに従って、送信側デュアルポートメモ
リ１２から送信すべきデータが読み出される。フレーム
１〜６までの間に読み出されたデータは、図２[７]に示
すように、Ｄ１，Ｄ２，Ｄ３，Ｄ１’，Ｄ２’，Ｄ３’
とする。

【００２６】次に、送信データ書き込み回路１１におい
て、受信側ネットワークシステム２０に送信すべきデー
タが送信側デュアルポートメモリ１２に書き込まれる。

【００２７】図３は、図１に示した送信データ書き込み
回路１１の動作を説明するためのフローチャートであ
り、また、図４は、図１に示した送信側調停回路１５の
動作を説明するためのフローチャートである。

【００２８】送信データ書き込み回路１１においては、
書き込み許可要求が“Ｈｉｇｈ”に設定され（ステップ
Ｓ１）、それにより、送信側調停回路１５に対して、書
き込み許可要求が通知される。書き込み許可要求は図２
[３]に示すように、フレームパルス[１]に対して非同期
のタイミングで変化する。

【００２９】その後、送信データ書き込み回路１１にお
いて、送信側調停回路１５から出力される書き込み許可
応答が読み込まれ（ステップＳ２）、書き込み許可応答
が“Ｈｉｇｈ”となるまでになるまでウェイト状態とな
る。

【００３０】一方、送信側調停回路１５においては、タ
イミング生成回路１４にて生成されたフレームパルスが
読み込まれ（ステップＳ１１）、フレームパルスが“Ｌ
ｏｗ”の場合（ステップＳ１２）、書き込み許可応答の
値が書き込み許可要求の値で更新される（ステップＳ１
３）。これにより、図２[４]に示すように、書き込み許
可応答は、書き込み許可要求と異なり、タイミング生成
回路１４にて生成されたフレームパルスに同期して変化
する。

【００３１】送信側調停回路１５から出力された書き込
み許可応答が“Ｈｉｇｈ”となった場合（ステップＳ
３）、送信データ書き込み回路１１において、受信側ネ
ットワークシステム２０に送信すべきデータが送信側デ
ュアルポートメモリ１２に書き込まれ（ステップＳ
４）、書き込みが終了した後、送信データ書き込み回路
１１において書き込み許可要求が“Ｌｏｗ”に設定され
（ステップＳ５）、それにより、書き込みが終了したこ
とが送信側調停回路１５に通知される。

【００３２】上述した一連の動作によって、図２におい
て、送信データ書き込み回路１１による送信側デュアル
ポートメモリ１２に対するデータの書き込みが許可され
る時間範囲は、図２[５]に示すようにフレーム２の区間
のみに限定されることになる。これにより、フレーム２
の区間は送信側デュアルポートメモリ１２に対するデー
タの書き込みと読み出しの競合が発生する区間であると
いうことと、その区間中に読み出されるデータＤ２は不
正なデータであることが送信側調停回路１５によって認
識され（図２[７]参照）、また、フレーム２以外の区間
においては、競合が発生しないことが認識される。

【００３３】送信側調停回路１５においては、これに基
づいて、競合が発生しているフレームにおいては、付与
される情報ビットが“Ｈｉｇｈ”に設定され、競合が発
生していないフレームにおいては、情報ビットが“Ｌｏ
ｗ”に設定される（図２[８]参照）。

【００３４】その後、送信回路１６において、送信側デ
ュアルポートメモリ１２から読み出されたデータが送信
側読み出し回路１３から受信され、また、送信側調停回
路１５にて設定された情報ビットが受信され、送信すべ
きデータ及び情報ビットが図２[９]に示すようにシリア
ルデータ化され、受信側ネットワークシステム２０に送
信される。

【００３５】次に、受信側ネットワークシステムにおけ
る動作について説明する。

【００３６】受信側ネットワークシステム２０において
は、送信側ネッワークシステム１０内の送信回路１６か
ら送信されたシリアルデータと、タイミング生成回路１
４にて生成されたフレームパルスが受信される。受信側
ネットワークシステム２０においては、送信側ネットワ
ークシステム１０内のタイミング生成回路１４にて生成
されたフレームパルスを受信することによって、フレー
ムの位相とシリアルデータの位相関係を認識できるもの
とする。受信フレームパルスは、受信側ネットワークシ
ステム２０内において、受信回路２１、受信側調停回路
２３及び受信側書き込み回路２２に分岐されるものとす
る。

【００３７】まず、受信回路２１においては、送信側ネ
ットワークシステム１０から送信されてきたシリアルデ
ータがパラレルデータに変換され、さらに、パラレルデ
ータに変換されたデータが、送信側読み出し回路１３に
て送信側デュアルポートメモリ１２から読み出されたデ
ータと送信側調停回路１５にて該データに付与された情
報ビットとに分離される（図２[１３][１４]参照）。

【００３８】また、受信回路２１においては、受信フレ
ームが３フレーム単位で時分割され、各３フレーム中の
受信データが受信側デュアルポートメモリのアドレスＡ
１，２Ａ，Ａ３に書き込まれるものとする。例えば、フ
レーム１，４，７，…中の受信データはアドレスＡ１に
書き込まれ、フレーム２，５，８，…中の受信データは
アドレスＡ２に書き込まれ、フレーム３，６，９，…中
の受信データはアドレスＡ３に書き込まれる。

【００３９】次に、受信側調停回路２３においては、受
信回路２１にて分離された情報ビットに基づいて、各フ
レームごとに受信されるデータの正当性が判定される。
本形態においては、フレーム２の区間における情報ビッ
トが“Ｈｉｇｈ”であることにより、受信データＤ２
は、送信側ネットワークシステム１０側において送信側
デュアルポートメモリ１２に対する書き込みポートと読
み出しポートの競合が原因で不正なデータになっている
ことが認識され、図２[１５]に示すように、マスクパル
ス１が生成され、受信側デュアルポートメモリ２４の書
き込み側に対するライトイネーブル信号がマスクされ
る。

【００４０】次に、受信データ読み出し回路２５におい
て、受信側デュアルポートメモリ２４から受信データが
読み出される。

【００４１】図５は、図１に示した受信データ読み出し
回路２５の動作を説明するためのフローチャートであ
り、また、図６は、図１に示した受信側調停回路２３の
動作を説明するためのフローチャートである。

【００４２】まず、受信データ読み出し回路２５におい
て、読み出し許可要求が“Ｈｉｇｈ”に設定され（ステ
ップＳ２１）、それにより、受信側調停回路２３に対し
て読み出し許可要求が通知される。読み出し許可要求は
図２[１６]に示すように、フレームパルス[１０]に対し
て非同期のタイミングで変化する。

【００４３】その後、受信データ読み出し回路２５にお
いて、送信側調停回路１５から出力される読み出し許可
応答が読み込まれ（ステップＳ２２）、読み出し許可応
答が“Ｈｉｇｈ”となるまでになるまでウェイト状態と
なる。

【００４４】一方、受信側調停回路２３においては、送
信側ネットワークシステム１０内のタイミング生成回路
１４にて生成され、送信されてきたフレームパルスが読
み込まれ（ステップＳ３１）、フレームパルスが“Ｌｏ
ｗ”の場合（ステップＳ３２）、読み出し許可応答の値
が読み出し許可要求の値で更新される（ステップＳ３
３）。これにより、図２[１７]に示すように、読み出し
許可応答は、読み出し許可要求と異なり、タイミング生
成回路１４にて生成されたフレームパルスに同期して変
化する。

【００４５】受信側調停回路２３から出力された読み出
し許可応答が“Ｈｉｇｈ”となった場合（ステップＳ２
３）、受信データ読み出し回路２５において、受信側デ
ュアルポートメモリ２４に書き込まれた受信データが読
み出され（ステップＳ２４）、読み出しが終了した後、
受信データ読み出し回路２５において読み出し許可要求
が“Ｌｏｗ”に設定され（ステップＳ２５）、それによ
り、読み出しが終了したことが受信側調停回路２３に通
知される。

【００４６】上述した一連の動作によって、図２におい
て、受信データ読み出し回路２５による受信側デュアル
ポートメモリ２４に対するデータの読み出しが許可され
る時間範囲は、図２[１８]に示すようにフレーム３の区
間のみに限定されることになる。これにより、フレーム
３の区間において、受信側デュアルポートメモリ２４に
対して受信側書き込み回路２２から書き込みを行うと競
合が発生するため、受信側書き込み回路２２からの書き
込みに対してマスクが必要になる。

【００４７】そこで、受信側調停回路２３において、図
２[１９]に示すように、マスクパルス２が生成され、上
述したマスクパルス１とともに、受信側デュアルポート
メモリ２４に対するライトイネーブル信号がマスクされ
る。

【００４８】これにより、フレーム２及びフレーム３の
区間において、受信側デュアルポートメモリ２４に対し
て、受信側書き込み回路２２からのデータの書き込みが
マスクされ、不正なデータが受信側読み出し回路２５に
て読み出されることが防止されることになる。

【００４９】次に、受信側書き込み回路２２において、
受信回路２１から受信データが受信されるとともに、受
信側調停回路２３から、マスクパルス１及びマスクパル
ス２が受信される。

【００５０】マスクパルス１とマスクパルス２をＡＮＤ
した結果で、受信側デュアルポートメモリ２４に対する
ライトイネーブル信号がマスクされる。マスクパルス１
またはマスクパルス２のいずれかがアクティブ（“Ｌｏ
ｗ”）の場合、受信データは受信側デュアルポートメモ
リ２４に書きこまれず、マスクパルス１及びマスクパル
スがともに非アクティブ（“Ｈｉｇｈ”）の場合、受信
データは受信側デュアルポートメモリ２４に書きこまれ
る。

【００５１】

【発明の効果】以上説明したように本発明においては、
時分割多重方式により周期的に繰り返してシリアルデー
タを送受信するネットワークシステムにおいて、デュア
ルポートメモリの異なった２つのポートからの書き込み
／読み出しによる競合を回避するために、競合が発生す
る時間範囲を特定化し、また、特定化した時間範囲に受
信されるデータをデュアルポートメモリに書き込まず廃
棄することにより、ウェイト制御機能がないデュアルポ
ートメモリを介してデータを送受信するネットワークシ
ステムにおいても競合による不正データの流出を容易に
防止することができる。

【図面の簡単な説明】

【図１】本発明のネットワークシステムの実施の一形態
を示す図である。

【図２】図１に示したネットワークシステムにおけるデ
ータ転送動作を説明するためのタイミングチャートであ
る。

【図３】図１に示した送信データ書き込み回路の動作を
説明するためのフローチャートである。

【図４】図１に示した送信側調停回路の動作を説明する
ためのフローチャートである。

【図５】図１に示した受信データ読み出し回路の動作を
説明するためのフローチャートである。

【図６】図１に示した受信側調停回路の動作を説明する
ためのフローチャートである。

【符号の説明】

１０ 送信側ネットワークシステム １１ 送信データ書き込み回路 １２ 送信側デュアルポートメモリ １３ 送信側読み出し回路 １４ タイミング生成回路 １５ 送信側調停回路 １６ 送信回路 ２０ 受信側ネットワークシステム ２１ 受信回路 ２２ 受信側書き込み回路 ２３ 受信側調停回路 ２４ 受信側デュアルポートメモリ ２５ 受信データ読み出し回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 13/08

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 データの書き込み及び読み出しが異なる
   ポートを介して行われる第１のデュアルポートメモリを
   具備し、送信すべきデータを前記第１のデュアルポート
   メモリに書き込むとともに、該第１のデュアルポートメ
   モリに書き込まれたデータを読み出して送信するデータ
   送信手段と、データの書き込み及び読み出しが異なるポ
   ートを介して行われる第２のデュアルポートメモリを具
   備し、前記データ送信手段から送信されたデータを受信
   して前記第２のデュアルポートメモリに書き込むととも
   に、該第２のデュアルポートメモリに書き込まれたデー
   タを読み出すデータ受信手段とを少なくとも有し、前記
   データ送信手段が、前記第１のデュアルポートメモリに
   対して前記データを書き込む送信データ書き込み回路
   と、前記第１のデュアルポートメモリに書き込まれたデ
   ータを読み出す送信側読み出し回路と、前記送信データ
   書き込み回路にて前記第１のデュアルポートメモリに対
   して前記データが書き込まれた旨を示す情報ビットを出
   力する送信側調停回路と、前記送信側読み出し回路にて
   前記第１のデュアルポートメモリから読み出されたデー
   タを、前記送信データ書き込み回路にて前記第１のデュ
   アルポートメモリに対して前記データが書き込まれたタ
   イミングにて前記第１のデュアルポートメモリから読み
   出されたフレームに前記情報ビットを付与して前記デー
   タ受信手段に送信する送信回路とを具備し、前記データ
   受信手段が、前記データ送信手段から送信されてきたデ
   ータを受信する受信回路と、前記受信回路にて受信され
   たデータを前記第２のデュアルポートメモリに書き込む
   受信側書き込み回路と、前記第２のデュアルポートメモ
   リに書き込まれたデータを読み出す受信データ読み出し
   回路と、前記情報ビットが付与されたフレームデータの
   前記受信側書き込み回路における前記第２のデュアルポ
   ートメモリに対する書き込みを禁止する受信側調停回路
   とを具備するネットワークシステムにおいて、 前記送信データ書き込み回路は、前記送信側調停回路に
   て許可されるタイミングにて前記データを前記送信側デ
   ュアルポートメモリに対して書き込む ことを特徴とする
   ネットワークシステム。
2. 【請求項２】 請求項１に記載のネットワークシステム
   において、 前記データ送信手段は、予め決められたタイミングでフ
   レームパルスを生成するタイミング生成回路を有し、 前記前記第１のデュアルポートメモリに対して前記デー
   タが書き込まれるタイミングは、前記タイミング生成回
   路にて生成されるフレームパルスのタイミングに同期し
   ていることを特徴とするネットワークシステム。
3. 【請求項３】 請求項２に記載のネットワークシステム
   において、 前記送信データ書き込み回路は、前記送信側デュアルポ
   ートメモリに対して前記データを書き込む場合に書き込
   み許可要求を前記送信側調停回路に出力し、 前記送信側調停回路は、前記タイミング生成回路にて生
   成されるフレームパルスのタイミングに同期して前記送
   信側デュアルポートメモリに対して前記データの書き込
   みを許可する書き込み許可応答を前記送信データ書き込
   み回路に対して出力し、 前記送信データ書き込み回路は、前記送信側調停回路か
   ら出力された前記書き込み許可応答によるタイミングに
   て前記送信側デュアルポートメモリに前記データを書き
   込むことを特徴とするネットワークシステム。
4. 【請求項４】 請求項３に記載のネットワークシステム
   において、 前記受信データ読み出し回路は、前記受信側デュアルポ
   ートメモリから前記データを読み出す場合に読み出し許
   可要求を前記受信側調停回路に出力し、 前記受信側調停回路は、前記タイミング生成回路にて生
   成されるフレームパルスのタイミングに同期して前記受
   信側デュアルポートメモリから前記データの読み出しを
   許可する読み出し許可応答を前記受信データ読み出し回
   路に対して出力するとともに、前記受信側デュアルポー
   トメモリから前記データが読み出されるタイミングにて
   前記受信側書き込み回路における前記データの前記第２
   のデュアルポートメモリに対する書き込みを禁止し、 前記受信データ読み出し回路は、前記受信側調停回路か
   ら出力された前記読み出し許可応答によるタイミングに
   て前記受信側デュアルポートメモリから前記データを読
   み出すことを特徴とするネットワークシステム。
5. 【請求項５】 請求項４に記載のネットワークシステム
   において、 前記送信データ書き込み回路は、前記第１のデュアルポ
   ートメモリに対する前記データの書き込みが終了した際
   にその旨を前記送信側調停回路に通知することを特徴と
   するネットワークシステム。
6. 【請求項６】 請求項４または請求項５に記載のネット
   ワークシステムにおいて、 前記受信データ読み出し回路は、前記第２のデュアルポ
   ートメモリから前記データの読み出しが終了した際にそ
   の旨を前記受信側調停回路に通知することを特徴とする
   ネットワークシステム。