JP3491773B2 - グラフィックアクセラレータ及び幾何学オブジェクト描出方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコンピュータグラフィッ
クスシステムの分野に関する。さらに特定すれば、本発
明は、コンピュータシステムにおける高性能三次元グラ
フィックスアクセラレータのアーキテクチャに関する。

【０００２】

【従来の技術】三次元グラフィックスアクセラレータ
は、コンピュータシステムの専用グラフィックス描出
（レンダリング）サブシステムである。典型的には、コ
ンピュータシステムのホストプロセッサで実行されてい
るアプリケーションプログラムが、表示装置に表示すべ
き三次元グラフィックス要素を定義する三次元幾何学入
力データを生成する。アプリケーションプログラムは、
通常、ホストプロセッサからグラフィックスアクセラレ
ータへ幾何学入力データを転送する。その後、グラフィ
ックスアクセラレータは対応するグラフィックス要素を
表示装置に描出する。

【０００３】高性能三次元グラフィックスシステムのデ
ザインアーキテクチャは、歴史的には、システム性能と
システムコストの均衡を具現化してきた。典型的なデザ
インの目標は、システムコストの上昇を最小限に抑えつ
つシステム性能を向上させることである。ところが、従
来のグラフィックスシステムは、通常、システムの様々
な制約条件に起因する性能の限界、あるいは高いコスト
という問題を抱えている。

【０００４】たとえば、市販のビデオランダムアクセス
メモリ（ＶＲＡＭ）チップの場合、最短読取り−変更−
書込みサイクル時間が描出性能に対する基本的制約であ
るので、典型的には、高性能グラフィックスシステムは
複数のＶＲＡＭバンクから成るインタリーブフレームバ
ッファを実現している。複数のインタリーブＶＲＡＭバ
ンクを実現すると、フレームバッファへの並列画素描出
が可能になり、総描出性能を向上させることができる。
残念ながら、インタリーブＶＲＡＭバンクごとに別個の
アドレス指定論理が必要であるために、そのような高性
能システムのコストは高くなり且つ電力消費も増大す
る。

【０００５】これに対し、グラフィックスシステムは、
コストと電力消費を最小に抑えるために、単一の集積回
路チップで描出プロセッサを実現しても良い。残念なが
ら、そのようなシステムでは、単一の集積回路チップで
利用できるインタフェースピンの数が限定されるため
に、描出性能低下という問題を生じる。インタフェース
ピンの数が限定されると、フレームバッファのインタリ
ーブファクタが小さくなるので、並列処理の描出性能に
関わる利点は得られなくなってしまう。

【０００６】 グラフィックスシステムのもう１つの制
約は、類似する線引き（ドロー）機能（すなわち描画機
能）を定義する様々に異なる三次元幾何学入力データフ
ォーマットの急増である。グラフィックスシステムは、
典型的には、様々に異なる多くの幾何学入力データフォ
ーマットを支援することが要求される。従来のグラフィ
ックスシステムの中には、グラフィックスプロセッサの
マイクロコードで様々に異なる幾何学フォーマットを支
援するものがある。ところが、そのような方法をとる
と、グラフィックスプロセッサのマイクロコードの大き
さと複雑さが大幅に増すので、システムコストは高くな
り、システム性能は低下する。従来の別のグラフィック
スシステムは、様々に異なるフォーマットをグラフィッ
クスプロセッサの標準フォーマットに変換するためにホ
ストプロセッサを採用することにより、様々に異なる幾
何学フォーマットを支援する。残念ながら、ホストプロ
セッサによるそのようなフォーマット変換は、グラフィ
ックスシステム全体の性能を大幅に制限しかねないシス
テムボトルネックを発生させる。

【０００７】加えて、従来のグラフィックスシステム
は、多くの場合、変換、クリップ試験、面確定、照明、
クリッピング、画面スペース変換及びセットアップの各
機能を市販のデジタル信号処理（ＤＳＰ）チップを使用
して実行する。ところが、そのようなＤＳＰチップは通
常は三次元コンピュータグラフィックスに合わせて最適
化されていない。典型的なＤＳＰチップに設けられてい
る内部レジスタは、多くの三次元グラフィックス処理ア
ルゴリズムの内部ループに対応するには数が少なすぎ
る。そのようなシステムにおいては、ＤＳＰチップによ
り与えられる限られた数の内部高速レジスタを補うため
に、典型的にはオンチップデータキャッシュ又はＳＲＡ
Ｍを採用する。ところが、そのようなオンチップデータ
キャッシュは、通常、制御不可能な実現スケジューリン
グアルゴリズムである。さらに、そのようなオンチップ
ＳＲＡＭは通常は多重処理環境に適していない。

【０００８】また、ＤＳＰチップは多重処理環境で機能
するために、通常は支援チップの分類を要求する。残念
ながら、グラフィックスシステムに支援チップを追加す
ることによって、プリント回路基板の面積は拡大し、シ
ステムの電力消費は増加し、発熱も増し、システムコス
トも高くなる。

【０００９】従来のグラフィックスシステムは、グラフ
ィックス処理性能を向上させるために、並列処理パイプ
ラインを採用する場合が多い。たとえば、グラフィック
スシステムにおける陰形を付けられた三角形の走査変換
機能は、典型的には、エッジウォーキング及び走査補間
の線形パイプラインによって実行される。通常、そのよ
うなシステムでは、エッジウォーキング機能を実行する
のはエッジウォーキングプロセッサであり、走査補間機
能を実行するのは、エッジウォーキングプロセッサから
パラメータを受け１組の並列走査補間プロセッサであ
る。

【００１０】ところが、そのようなシステムは、基板模
様の幾何学形状で一般に現れる相対的に長く細い三角形
を描出するときに、並列処理速度の利点を得ることがで
きない。長く細い三角形について走査変換を実行する場
合、エッジウォーキングプロセッサと、走査補間プロセ
ッサとの間のパラメータデータフローは大幅に増加す
る。残念ながら、パラメータデータフローが増加する
と、三角形の描出速度は低下し、グラフィックスシステ
ム性能も低下する。

【００１１】

【発明が解決しようとする課題】以下に説明する通り、
本発明の目的は、先に論じた多様なシステム制約を克服
することにより、相対的に安いコストで高性能を達成す
るグラフィックスアクセラレータを提供することであ
る。

【００１２】

【課題を解決するための手段】本発明のグラフィックス
アクセラレータは、様々に異なる幾何学入力データフォ
ーマットを変換するコマンドプロセッサと、三次元グラ
フィックス機能に合わせて最適化された１組の浮動小数
点プロセッサと、１つの幾何学オブジェクトの複数の別
個の部分についてエッジウォーキングと走査補間の描出
機能を同時に実行する１組の描画プロセッサとを具備す
る。

【００１３】 以下コンピュータシステムにおける高性
能三次元グラフィックスアクセラレータを開示する。グ
ラフィックスアクセラレータは、幾何学入力データを様
々に異なるフォーマットから変換するコマンドプリプロ
セッサを具備する。コマンドプリプロセッサは３Ｄ（三
次元）幾何学パイプラインと、直接データパイプライン
の双方を実現する。コマンドプリプロセッサの３Ｄ幾何
学パイプラインは、プログラム入出力アクセス又は直接
メモリアクセスのいずれかを使用して、ホストバスを介
して入力頂点パケットをアクセスする。コマンドプリプ
ロセッサは入力頂点パケットを再フォーマットした頂点
パケットへと再フォーマットし、次に、その再フォーマ
ットした頂点パケットを、任意にデータ置き換え及びデ
ータ圧縮を伴って、出力幾何学パケットとして浮動小数
点バスを介して利用可能な浮動小数点プロセッサへ転送
する。

【００１４】 ４つ１組の浮動小数点プロセッサが浮動
小数点バスを介して通信するように結合している。第１
の利用可能な浮動小数点プロセッサは浮動小数点バスを
介して出力幾何学パケットを受け、画面スペース幾何学
オブジェクトに関わるパラメータを含む線引きパケット
を生成する。浮動小数点プロセッサは描画パケット（線
引きパケット）を描画バス（線引きバス）を介して５つ
１組の描画プロセッサ（線引きプロセッサ）へ転送す
る。各々の浮動小数点プロセッサは、三次元グラフィッ
クス機能を実行するために特殊化した機能及び命令を実
現する。

【００１５】 コマンドプリプロセッサは浮動小数点プ
ロセッサへの出力幾何学パケットの転送と、描画プロセ
ッサへの描画パケットの流れとを制御する。５つの描画
プロセッサは各々の描画パケットを描画バスを介して同
時に受ける。各描画プロセッサはエッジウォーキング機
能及び走査補間機能を実行して、描画パケットにより定
義される三次元三角形を描出する。各々の描画プロセッ
サは、５つの描画プロセッサが併せて三角形全体を描出
するように、１本の走査線に沿って４つおきの画素を描
出する。各描画プロセッサは、５バンクインタリーブフ
レームバッファの別々のインタリーブバンクに画素を書
込む。加えて、各々の描画プロセッサはコマンドプリプ
ロセッサの直接ポートパイプラインから直接ポートデー
タを受けて、それを処理する。

【００１６】

【実施例】コンピュータシステムにおける高性能三次元
グラフィックスアクセラレータのアーキテクチャを説明
する。以下の説明中、本発明を完全に理解させるため
に、説明の便宜上、特定のアプリケーション、特定の
数、特定の装置、特定の構成及び特定の回路を記載す
る。しかしながら、それらの特定の詳細な事項がなくと
も本発明を実施しうることは当業者には明白であろう。
また、場合によっては、本発明を無用にわかりにくくし
ないために、周知のシステムを概略的な形態又はブロッ
ク線図の形態で示す。

【００１７】そこで図１を参照すると、ホストプロセッ
サ２０と、メモリサブシステム２２と、グラフィックス
アクセラレータ２４と、表示装置２６とを含むコンピュ
ータシステムのブロック線図が示されている。ホストプ
ロセッサ２０と、メモリサブシステム２２と、グラフィ
ックスアクセラレータ２４とは、それぞれ、ホストバス
２８を介して通信するように結合している。

【００１８】表示装置２６は多様なラスタ表示モニタを
代表するものである。ホストプロセッサ２０は多様なコ
ンピュータプロセッサ、多重プロセッサ及びＣＰＵを代
表するものであり、また、メモリサブシステム２２は、
ランダムアクセスメモリ及び大容量記憶装置を含む多様
なメモリサブシステムを代表している。ホストバス２８
はホストプロセッサと、ＣＰＵと、メモリサブシステム
と、専用サブシステムとの通信のための多様な通信用バ
ス又はホストコンピュータバスを代表するものである。
ホストプロセッサ２０は、プログラム入出力（Ｉ／Ｏ）
プロトコルに従ってグラフィックスアクセラレータ２４
との間でホストバス２８を介して情報を転送し合う。ま
た、グラフィックスアクセラレータ２４は直接メモリア
クセス（ＤＭＡ）プロトコルに従ってメモリサブシステ
ム２２をアクセスする。

【００１９】ホストプロセッサ２０で実行されているグ
ラフィックスアプリケーションプログラムは、表示装置
２６に表示すべき画像を定義する三次元幾何学情報を含
む幾何学データアレイを生成する。ホストプロセッサ２
０は、その幾何学データアレイをメモリサブシステム２
２へ転送する。その後、グラフィックスアクセラレータ
２４は、ＤＭＡアクセスサイクルを使用して、ホストバ
ス２８を介して幾何学データアレイを読取る。あるい
は、ホストプロセッサ２０は、プログラムＩ／Ｏを伴う
幾何学データアレイをホストバス２８を介してグラフィ
ックスアクセラレータ２４へ転送する。

【００２０】幾何学データアレイ中の三次元幾何学情報
は、頂点座標（頂点）と、頂点位置と、一般にはモデル
空間と呼ばれている三次元空間の中の三角形、ベクトル
及び点を定義する他の情報とを含む入力頂点パケットの
ストリームから構成されている。各々の入力頂点パケッ
トは、頂点垂線と、頂点カラーと、ファセット垂線と、
ファセットカラーと、テクスチャマップ座標と、ピック
ｉｄと、ヘッダと、その他の情報とを含めた三次元頂点
情報の何らかの組合わせを含んでいれば良い。

【００２１】ヘッダなし入力頂点パケットは、隣接する
三角形から成る「ジグザグ」パターンの形態をとる１つ
の三角形ストリップを定義していても良い。また、ヘッ
ダなし入力頂点パケットは、三角形から成る「スタース
トリップ」の形態をとる三角形ストリップを定義しても
良い。加えて、ヘッダなし入力頂点パケットは隔離三角
形から成るストリップを定義しても良い。ヘッダを有す
る入力頂点パケットは三角形ごとに三角形ストリップフ
ォーマットを変更しても良く、また、「ジグザグ」フォ
ーマット、「スター」フォーマット及び隔離三角形の間
で変化しても良い。

【００２２】 図２は、グラフィックスアクセラレータ
２４のブロック線図である。グラフィックスアクセラレ
ータ２４はコマンドプリプロセッサ３０と、１組の浮動
小数点プロセッサ４０〜４３と、１組の線引き（ｄｒａ
ｗ）プロセッサ（すなわち描画プロセッサ）５０〜５４
と、フレームバッファ１００と、ポストプロセッサ７０
と、ランダムアクセスメモリ／デジタル／アナログ変換
器（ＲＡＭＤＡＣ）７２とから構成されている。このＲ
ＡＭＤＡＣ７２は、ルックアップテーブル機能を実現す
る市販のＲＡＭＤＡＣに類似するものである。一実施例
についていえば、コマンドプリプロセッサ３０、浮動小
数点プロセッサ４０〜４３，描画プロセッサ５０〜５４
及びポストプロセッサ７０は、それぞれ、個別の集積回
路チップである。

【００２３】コマンドプリプロセッサ３０はホストバス
２８を介して通信するように結合している。コマンドプ
リプロセッサ３０は、ホストバス２８を介するメモリサ
ブシステム２２からの幾何学データアレイのＤＭＡ読取
りを実行する。ホストプロセッサ２０は仮想メモリポイ
ンタをコマンドプリプロセッサ３０へ転送する。仮想メ
モリポインタはメモリサブシステム２２にある幾何学デ
ータアレイを指示する。コマンドプリプロセッサ３０は
それらの仮想メモリポインタを、ホストプロセッサ２０
からの介入なしにメモリサブシステム２２に対するＤＭ
Ａ読取りを実行するための物理メモリアドレスに変換す
る。コマンドプリプロセッサ３０は３Ｄ幾何学パイプラ
インと、直接ポートパイプラインという２つのデータパ
イプラインを実現する。

【００２４】 直接ポートパイプラインでは、コマンド
プリプロセッサ３０はホストバス２８を介して直接ポー
トデータを受け、その直接ポートデータを描画コマンド
バス（ＣＤ−ＢＵＳ）８０を介して描画プロセッサ５０
〜５４へ転送する。文字書込み、画面スクロール及びブ
ロック移動などのＸ１１機能を描画プロセッサ５０〜５
４と協調して実行するために、直接ポートデータはコマ
ンドプリプロセッサ３０によって任意に処理される。直
接ポートデータは描画プロセッサ５０〜５４へのレジス
タ書込みと、フレームバッファ１００への個別画素書込
みとを含んでいても良い。

【００２５】３Ｄ幾何学パイプラインでは、コマンドプ
リプロセッサ３０は幾何学データアレイから入力頂点パ
ケットのストリームをアクセスし、入力頂点パケット内
部に含まれている情報を再順序付けし、入力頂点パケッ
ト中の情報を任意に削除する。コマンドプリプロセッサ
３０は入力頂点パケットからの情報を正規化要素順序を
有する再フォーマットされた頂点パケットへと再順序付
けする。次に、コマンドプリプロセッサ３０は出力幾何
学パケットを浮動小数点コマンドバス（ＣＦ−ＢＵＳ）
８２を介して浮動小数点プロセッサ４０〜４３の中の１
つへ転送する。出力幾何学パケットは、任意の変更及び
データ置き換えを伴う再フォーマットされた頂点パケッ
トから構成されている。

【００２６】コマンドプリプロセッサ３０は、各々の入
力頂点パケットの中の情報を様々に異なる数のフォーマ
ットから３２ビットＩＥＥＥ浮動小数点数のフォーマッ
トへと変換する。コマンドプリプロセッサ３０は８ビッ
ト固定小数点数と、１６ビット固定小数点数と、３２ビ
ット又は６４ビットＩＥＥＥ浮動小数点数とを変換す
る。

【００２７】コマンドプリプロセッサ３０はヘッダフィ
ールドを再フォーマット又は挿入し、定数を挿入し且つ
順次ピックｉｄを生成、挿入し、さらに、定数順次ピッ
クｉｄを任意に挿入する。コマンドプリプロセッサ３０
はヘッダの連鎖ビットを検査して、入力頂点パケットか
らの情報を、点線及び三角形を含む完全に隔離された幾
何学プリミティブを含む再フォーマットされた頂点パケ
ットへと再組立てする。

【００２８】コマンドプリプロセッサ３０は、浮動小数
点プロセッサ４０〜４３からＣＦ−ＢＵＳ８２の制御部
分を介して制御信号及び状態信号を受ける。制御信号及
び状態信号は、出力幾何学パケットを受けるための浮動
小数点プロセッサ４０〜４３内部における入力バッファ
の可用性を指示する。

【００２９】浮動小数点プロセッサ４０〜４３は、各
々、ほぼ同様である。各々の浮動小数点プロセッサ４０
〜４３は、並列入出力パケット通信ハードウェアと共
に、３２ビットマイクロコード駆動浮動小数点コアを実
現する。浮動小数点プロセッサ４０〜４３の各々は、乗
算、ＡＬＵ、逆数、逆数平方根及び整数の演算を含む浮
動小数点機能を実現する。各々の浮動小数点プロセッサ
４０〜４３は、特殊化グラフィックス命令と特殊化グラ
フィックス機能の広範囲にわたる組合わせを実現する。
各浮動小数点プロセッサ４０〜４３は、グラフィックス
アクセラレータ２４により実現される最大の共通三次元
グラフィックス処理マイクロコード内部ループを実行す
るために要求される数の高速内部レジスタを実現するよ
うに最適化されている。

【００３０】一実施例では、各々の浮動小数点プロセッ
サ４０〜４３は単一の集積回路チップにおいて実現され
る。浮動小数点プロセッサ４０〜４３ごとに要求される
唯一の支援チップは、制御記憶装置（ＣＳ）の外部マイ
クロコードを提供する４つ１組の外部ＳＲＡＭチップで
ある。

【００３１】 各々の浮動小数点プロセッサ４０〜４３
は、描画プロセッサ５０〜５４による走査変換のために
三角形をセットアップする機能を実行する。セットアッ
プ機能の第１のステップは、三角形の３つの頂点をｙが
大きくなる順に分類する。各浮動小数点プロセッサ４０
〜４３は、全ての描画プロセッサ５０〜５４に対してＣ
Ｄ−ＢＵＳ８０を介して描画パケットを同報通信する。
描画パケットは三角形、点及び線を含む最終幾何学基本
要素（プリミティブ）から構成されている。

【００３２】 描画プロセッサ５０〜５４は、フレーム
バッファ１００に対してＶＲＡＭ制御チップとして機能
する。描画プロセッサ５０〜５４は、浮動小数点プロセ
ッサ４０〜４３の中の１つから受けた描画パケットに従
って、又はコマンドプリプロセッサ３０から受けた直接
ポートパケットに従って、フレームバッファ１００に画
像を同時に描出する。

【００３３】 各々の描画プロセッサ５０〜５４はエッ
ジウォーキング機能及び走査補間から成る走査変換機能
を実行する。描画プロセッサ５０〜５４間でエッジウォ
ーキン機能と走査補間機能を反復することによって、別
個のエッジウォーキングプロセッサと走査補間プロセッ
サとの間に大規模通信経路を設ける必要がなくなるの
で、各々の描画プロセッサ５０〜５４のピン数が最小限
に抑えられると共に、プリント回路基板の所要スペース
も狭くてすむようになる。

【００３４】 フレームバッファ１００は５つ１組のＶ
ＲＡＭインタリーブバンクとして配列されている。描画
プロセッサ５０はインタリーブバンク−０ ６１に画素
データを書込み、描画プロセッサ５１はインタリーブバ
ンク−１ ６２に画素データを書込み、描画プロセッサ
５２はインタリーブバンク−２ ６３に画素データを書
込み、描画プロセッサ５３はインタリーブバンク−３
６４に画素データを書込み、描画プロセッサ５４はイン
タリーブバンク−４ ６５に画素データを書込む。

【００３５】 各々の描画プロセッサ５０〜５４は対応
するインタリーブバンク６１〜６５の内部で見える画素
のみを描出する。フレームバッファ１００において正し
い組合わせラスタ化画像を発生するために、描画プロセ
ッサ５０〜５４は１つの描画パケットにより定義される
三角形基本要素（プリミティブ）を同時に描出する。各
描画プロセッサ５０〜５４は最終ラスタ化画像の走査線
ごとに、それに沿って４つおきに画素をラスタ化する。
各々の描画プロセッサ５０〜５４は右へ０画素、１画
素、２画素、３画素又は４画素分のスペースだけバイア
スさせた走査線をスタートさせる。

【００３６】 各々の描画プロセッサ５０〜５４は深さ
キューイングを任意に実行する。描出される三角形、ベ
クトル又はドットの各画素は、浮動小数点プロセッサで
深さキューイングを実行していた従来のグラフィックス
システムに見られた性能劣化を生じることなく、描画プ
ロセッサ５０〜５４の中で深さキューイングされるであ
ろう。各描画プロセッサ５０〜５４は矩形ウィンドウク
リッピング機能、ブレンド機能及びその他の画素処理機
能を任意に実行する。

【００３７】ポストプロセッサ７０はフレームバッファ
１００からビデオバス８４を介してインタリーブ画素デ
ータを受ける。ポストプロセッサ７０はカラールックア
ップテーブル機能と、カーソル機能とを実行する。ＲＡ
ＭＤＡＣ７２はポストプロセッサ７０から受けた画素デ
ータを表示装置２６に対するビデオ信号７３に変換す
る。

【００３８】 図３は、コマンドプリプロセッサ３０の
ブロック線図である。コマンドプリプロセッサ３０は、
図示する通り、３Ｄ幾何学パイプライン及び直接ポート
パイプラインを介して通信するようにホストバス２８に
結合している。一実施例では、コマンドプリプロセッサ
３０は単一の集積回路チップとして実現されている。直
接ポートパイプラインは入力インタフェース５４１と、
Ｘ１１演算回路５５１とから構成されている。入力イン
タフェース５４１はホストバス２８を介して直接ポート
データを受け、ＣＤ−ＢＵＳ８０を介して描画プロセッ
サ５０〜５４へ直接ポートデータを転送する。直接ポー
トデータは描画プロセッサ５０〜５４へのレジスタ書込
みと、フレームバッファ１００への個別画素書込みとを
含む。文字書込み、画面スクロール及びブロック移動な
どのＸ１１機能を描画プロセッサ５０〜５４と協調して
実行するために、直接ポートデータは任意にＸ１１演算
回路５５１へ転送される。

【００３９】３Ｄ幾何学パイプラインはインタフェース
５４１と、バケットバッファ５４２と、フォーマット変
換器５４３と、１組の頂点レジスタ５４９及び交替タプ
ルレジスタ５４０から成る頂点バッファとから構成され
ている。３Ｄ幾何学パイプラインにおけるフォーマット
変換はＶＣＳ演算回路５４５と、変換器シーケンサ５４
４とにより制御される。出力幾何学パケットはプリミテ
ィブアセンブリ回路５４７と、シーケンサ５４８とによ
って組立てられる。３２−１６回路５５０は任意にデー
タ圧縮を実行する。１組の内部レジスタ５５２は、ホス
トバス２８を介して、３Ｄ幾何学パイプライン及び直接
ポートパイプラインの動作を制御するようにプログラム
される。ＤＭＡ制御装置５４６は、ホストバス２８を介
してバケットバッファ５４２へのＤＭＡ転送を実行す
る。

【００４０】入力インタフェース５４１は、ホストバス
２８とコマンドプリプロセッサ３０の異なるクロック動
作環境をインタフェースするバーストバッファを含む。
バーストバッファは、バケットバッファ５４２へ転送さ
れる入力頂点パケットに対して、１組の一時レジスタと
して機能する。フォーマット変換器回路５４３はバケッ
トバッファ５４２から入力頂点パケットをアクセスし、
再フォーマットされた頂点パケットを頂点レジスタ５４
９へ組立てる。フォーマット変換器回路５４３は、事前
プログラムフォーマット変換演算に従って、ＶＣＳ演算
回路５４５により制御される。フォーマット変換は変換
器シーケンサ５４４により順序付けされる。

【００４１】プリミティブアセンブリ回路５４７は、シ
ーケンサ５４８の制御の下で、頂点レジスタ５４９から
再フォーマットされた頂点パケットをアクセスし、出力
幾何学パケットをＣＦ−ＢＵＳ８２を介して転送する。
プリミティブアセンブリ回路５４７は交替タプルレジス
タ５４０からの交替タプルを随意置き換える。また、プ
リミティブアセンブリ回路５４７は、３２−１６回路５
５０を使用して、出力幾何学パケット中のデータに対す
るデータ圧縮を随意実行する。

【００４２】フォーマット変換器５４３は、１つの三角
形ストリップを定義する入力頂点パケットを処理する。
各入力頂点パケット中のヘッダビットは置き換え型を指
定する。この置き換え型は、三角形ストリップ中の次の
三角形を形成するための後続入力頂点パケットと、以前
の入力頂点パケットとの組合わせを定義する。フォーマ
ット変換器５４３は、三角形ストリップ中の最後の３つ
の頂点を保持するレジスタスタックを実現する。フォー
マット変換器５４３は三角形ストリップ中の最後の３つ
の頂点を最古、中間、最新とラベル付けする。

【００４３】「ジグザグ」パターンをもつ三角形ストリ
ップは、置き換え型replace_oldestを指定するヘッダを
有する新たな入力頂点パケットに対応する。置き換え型
replace_oldestは、フォーマット変換器５４３に最古の
頂点を中間の頂点と置き換えさせ、中間の頂点を最新の
頂点と置き換えさせると共に、最新の頂点を新たな入力
頂点パケット中の頂点に設定させる。前述のパターンは
ＰＨＩＧＳ−ＰＬＵＳ単純三角形ストリップに対応す
る。「スター」パターンをもつ三角形ストリップは、置
き換え型replace_middlestを指定するヘッダを有する新
たな入力頂点パケットに対応する。置き換え型replace_
middlestは、フォーマット変換器５４３に最古の頂点を
変化しないままにさせ、中間頂点を最新の頂点と置き換
えさせると共に、最新の頂点を新たな入力頂点パケット
の中に頂点に設定される。

【００４４】一般化三角形ストリップを開始するため
に、新たな入力頂点パケットは、置き換え型restart を
指定するヘッダを有する。置き換え型restart はフォー
マット変換器５４３に最古の頂点及び中間の頂点を無効
とマークさせると共に、最新の頂点を新たな入力頂点パ
ケットの中の頂点に設定させる。プリミティブアセンブ
リ回路５４７は、置き換え動作が頂点レジスタ５４９で
３つの有効頂点を生成するたびに、頂点レジスタ５４９
及び交替タプルレジスタ５４０から１つの三角形に関わ
る出力幾何学パケットを転送する。入力頂点パケットの
ヘッダにおける置き換え型restart は、ポリラインに関
わる移動動作に対応する。置き換え型restart は、単一
のデータ構造であるメモリサブシステム２２中の幾何学
データアレイに、複数の連結していない可変長三角形ス
トリップを指定させることができる。そのような能力
は、ホストバス２８を介してＤＭＡシーケンスを開始す
るために要求されるオーバヘッドを減少させる。

【００４５】メモリサブシステム中の幾何学データアレ
イからコマンドプリプロセッサ３０が受ける入力頂点パ
ケットにおける置き換え型は、三角形ストリップをその
ストリップの中央で「ジグザグ」パターンから「スタ
ー」パターンへ変化させることができる。そのような能
力はコンパクトなデータ構造の中で複雑な幾何学形状を
表現することを可能にし、その一方で、ホストバス２８
を介して要求される入力データ帯域幅は最小である。フ
ォーマット変換器５４３は、置き換え型replace_oldest
が現れるたびに、その後、再フォーマットされた頂点パ
ケットにおける出力三角形の面取りを正規化するため
に、頂点レジスタ５４９における頂点順序を再配列す
る。プリミティブアセンブリ回路５４７は、頂点レジス
タ５４９から頂点が転送されてゆくにつれて、出力三角
形の前面が常に時計回りの頂点順序によって定義される
ように、頂点順序を再配列する。

【００４６】入力頂点パケット中のヘッダビットは、各
三角形ストリップの初期面順序付けを指定する。加え
て、コマンドプリプロセッサ３０は、ヘッダで指定され
ている初期面順序付けを反転させる状態ビットを伴うレ
ジスタを含む。ホストプロセッサ２０で実行されている
アプリケーションプログラムは、そのアプリケーション
プログラムにより維持されるモデルマトリクスを反映す
るために、状態ビットを維持する。また、コマンドプリ
プロセッサ３０は「ジグザグ」パターンの三角形ごとに
面順序付けを反転させる。

【００４７】 プリミティブアセンブリ回路５４７は頂
点レジスタ５４９から次に利用可能な浮動小数点プロセ
ッサ４０〜４３へ各フォーマットされた頂点パケットを
転送する。次に利用可能な浮動小数点プロセッサ４０〜
４３は、ＣＦ−ＢＵＳ８２の制御部分を介して各浮動小
数点プロセッサ４０〜４３の入力バッファ状態を感知す
ることにより確定される。コマンドプリプロセッサ３０
は、浮動小数点プロセッサ４０〜４３への各再フォーマ
ットされた頂点パケットの転送の順序付けのレコード、
すなわち、「スコアボード」を維持する。コマンドプリ
プロセッサ３０は、ＣＤ−ＢＵＳ８０の制御部分を介し
て制御信号を転送することにより、浮動小数点プロセッ
サ４０〜４３の出力バッファを制御する。コマンドプリ
プロセッサ３０は、順次描出順序が要求されるときに再
フォーマットされた頂点パケットが浮動小数点プロセッ
サ４０〜４３を介して適正な順序で処理されるように保
証する。順次描出が要求されない場合には、浮動小数点
プロセッサ４０〜４３の出力端子における第１の描画パ
ケットを第１番目に描出する。

【００４８】フォーマット変換器５４３はポリライン
と、ポリポリラインとをさらに再フォーマットする。加
えて、フォーマット変換器５４は三角形ストリップデー
タをポリライン辺に任意に変換する。三角形の辺のハイ
ライティングを要求する動作中には、三角形処理は線処
理と混合されないので、そのような能力は浮動小数点プ
ロセッサ４０〜４３に関わるマイクロコードの複雑さを
軽減させる。

【００４９】 三角形ストリップの中にある三角形の辺
のハイライティングを処理するために、コマンドプリプ
ロセッサ３０はその三角形ストリップに関わる入力頂点
パケットを再フォーマットされた頂点パケットへと組立
て、それらの再フォーマットされた頂点パケットを出力
幾何学パケットとしてＣＦ−ＢＵＳ８２を介して浮動小
数点プロセッサ４０〜４３に渡す。その後、コマンドプ
リプロセッサ３０はホストバス２８を介して元の三角形
ストリップ入力頂点パケットをアクセスし、それらの入
力頂点パケットを、ハイライティングされる辺を表わす
隔離ベクトルを含む再フォーマットされた頂点パケット
へと組立てる。次に、コマンドプリプロセッサ３０は浮
動小数点プロセッサ４０〜４３と、描画プロセッサ５０
〜５４とを介して隔離ベクトルを処理して、ハイライテ
ィング機能を実行する。

【００５０】一実施例では、ＣＦ−ＢＵＳ８２のデータ
部分は１６ビット幅であり、また、ＣＤ−ＢＵＳ８０の
データ部分は１６は１６ビット幅である。コマンドプリ
プロセッサ３０は、ＣＦ−ＢＵＳ８２を介して浮動小数
点プロセッサ４０〜４３へ転送する前に、再フォーマッ
トされた頂点パケットのカラー成分と正規データ成分を
３２−１６回路５５０を使用して任意に圧縮する。３２
−１６回路５５０は、カラーデータ及び正規データを３
２ビットＩＥＥＥ浮動小数点フォーマットから１６ビッ
ト固定小数点フォーマットへと圧縮する。その後、浮動
小数点プロセッサ４０〜４３は圧縮カラーデータ成分及
び正規データ成分を伴う再フォーマットされた頂点パケ
ットを受け、カラー成分と正規データ成分を３２ビット
ＩＥＥＥ浮動小数点値へ圧縮解除して戻す。

【００５１】再フォーマットされた頂点パケットのカラ
ー成分はフレームバッファ１００では８ビット値として
表現されているので、再フォーマットされた頂点パケッ
トのカラー成分と正規データ成分の圧縮は、グラフィッ
クスアクセラレータ２４の最終的な画質にはほとんど影
響を及ぼさない。同様に、１６ビット符号なし正確度を
有する再フォーマットされた頂点パケットの正規データ
成分は、約１マイルでプラス又はマイナス１インチの分
解能を表わす。一方、再フォーマットされた頂点パケッ
トのカラー成分及び正規データ成分のデータ圧縮は、Ｃ
Ｆ−ＢＵＳ８２を介するデータ転送帯域幅を約２５パー
セント縮小する。

【００５２】図４は、浮動小数点プロセッサ４０と、制
御記憶装置（ＣＳ）１４９とを含む浮動小数点プロセッ
サセクション４５のブロック線図である。浮動小数点プ
ロセッサ４０は入力回路１４１と、出力回路１４５と、
レジスタファイル１４２と、１組の関数装置１４３と、
制御装置１４４と、ＳＲＡＭインタフェース回路１４６
とから構成されている。浮動小数点プロセッサ４０はＣ
Ｓ１４９へ転送するための内部サブルーチンスタック及
びブロックロード／記憶命令と、整数関数とを実現す
る。浮動小数点プロセッサ４０はＣＦ−ＢＵＳ８２のデ
ータ部分１８１を介して出力幾何学パケットを受ける。
コマンドプリプロセッサ３０はＣＦ−ＢＵＳ８２の制御
部分１８２を介して制御信号を転送して、入力バッファ
１４１をイネーブル、ディスエーブルする。

【００５３】 関数装置１４３は浮動小数点乗算器と、
浮動小数点ＡＬＵと、浮動小数点逆数演算と、逆数平方
根演算と、整数ＡＬＵとを実現する。出力回路１４５は
ＣＤ−ＢＵＳ８０のデータ部分１８３を介して描画パケ
ットを転送する。描画プロセッサ５０〜５４へのデータ
転送を同期させると共に、ＣＤ−ＢＵＳ８０におけるバ
スアクティビティとコマンドプリプロセッサ３０とを協
調させるために、出力回路１４５はＣＤ−ＢＵＳ８０の
制御部分１８４を介して制御信号をも転送する。一実施
例では、入力回路１４１と出力回路１４５は、それぞ
れ、幾何学データをバッファリングする６４個のレジス
タを含む。レジスタファイル１４２は１６０個の３２ビ
ットレジスタから構成されている。

【００５４】ＳＲＡＭインタフェース１４６は、制御記
憶装置データバス１４８と制御記憶装置アドレスバス１
４７を介して制御記憶装置（ＣＳ）１４９と通信する。
一実施例では、制御記憶装置アドレスバス１４７は１７
ビット幅であり、制御記憶装置データバス１４８は３２
ビット幅である。制御記憶装置１４９は４つの１２８ｋ
×８ビットＳＲＡＭから構成されている。

【００５５】入力回路１４１に含まれるレジスタは、１
対の３２ビットレジスタファイルとして二重緩衝方式で
配列されている。同様に、出力回路１４５に含まれるレ
ジスタは１対の３２ビットレジスタ二重緩衝レジスタフ
ァイルとして配列されている。浮動小数点プロセッサ４
０で実行されているマイクロコードは、入力回路１４１
及び出力回路１４５のレジスタを特殊なレジスタファイ
ルとしてアクセスする。浮動小数点プロセッサ４０に関
わる命令セットは、レジスタファイルを要求し且つ放棄
するための指令と、ＣＤ−ＢＵＳ８０を介して伝送完了
データパケットを待ち行列に入れるための指令とを含
む。

【００５６】 浮動小数点プロセッサ４０は、描画プロ
セッサ５０〜５４による走査変換のために三角形セット
アップ機能を実現する。三角形セットアップ機能の第１
の段階は三角形の３つの頂点をｙが大きくなる順に分類
する。浮動小数点プロセッサ４０は、頂点のｙ座標の最
後の３回の比較の結果に基づいて、ハードウェアでレジ
スタファイル１４２の１セクションを再順序付けする特
殊命令を実現する。

【００５７】浮動小数点プロセッサ４０において実現さ
れるクリップ試験機能は、クリップ条件ビットから成る
ベクトルを計算する。浮動小数点プロセッサ４０〜４３
は、クリップ条件ビットを特殊なクリップレジスタへシ
フトしつつ、複数対のクリップ条件ビットを計算する特
殊クリップ試験命令を実現する。クリップ条件ビットを
計算した後、特殊ブランチ命令はクリップレジスタに含
まれているクリップ条件ビットを適切なクリップ条件へ
と復号する。浮動小数点プロセッサ４０は、三角形及び
ベクトルをクリッピングするための別個のブランチ命令
を実現する。特殊ブランチ命令は同一の命令の中で複数
のクリップ条件の試験を可能にする。

【００５８】 図５は、描画プロセッサ５０のブロック
線図である。描画プロセッサ５０は入力バッファ１５１
と、描出回路１５２と、メモリ制御回路１５３とから構
成されている。入力バッファ１５１は、ＣＤ−ＢＵＳ８
０のデータ部分１８５を介して幾何学データを受信する
二重緩衝構造を呈する。また、入力バッファ１５１は、
コマンドプリプロセッサ３０及び浮動小数点プロセッサ
４０〜４３とのデータ転送を調整するために、ＣＤ−Ｂ
ＵＳ８０の制御部分１８６を介して制御信号を転送す
る。入力バッファ１５１は、描出回路１５２により旧幾
何学データが描出されている間に新たな幾何学データが
入力バッファ１５１にロードされるように構成されてい
る。

【００５９】描出回路１５２は、走査変換機能の低速化
を防止するために、１回の画素サイクルでエッジウォー
キング機能を実行する。エッジウォーキング回路は単一
の外部エッジウォーキングチップについて要求されるよ
り１〜５回は多い頻度で次の走査線へ進まなければなら
ないので、エッジウォーキング機能は高速で実行されて
いる。

【００６０】 描出回路１５２は三角形、エイリアシン
グ防止ベクトル、エイリアシングを含むベクトル、エイ
リアシング防止ドット及びエイリアシングを含むデータ
についてラスタ化アルゴリズムを実行する。メモリ制御
回路１５３は、画素データをメモリバス１８８を介して
インタリーブバンク−０ ６１へ転送するために要求さ
れるアドレス信号と制御信号を発生する。各々の描画プ
ロセッサ５０〜５４は、３２ビット内部処理装置を使用
して部分画素の正確度を可能にする正確度の高いＤＤＡ
アルゴリズムを実現する。エイリアシングを伴う線とド
ット、並びにエイリアシング防止された線とドットは先
に説明した分散方式で描出され、その場合、各々の描画
プロセッサ５０〜５４は１本の走査線に沿って４つおき
に画素を処理する。

【００６１】 各々の描画プロセッサ５０〜５４は、コ
マンドプリプロセッサ３０のＸ１１演算回路と協調し
て、Ｘ１１演算の描出部分をさらに実現する。Ｘ１１演
算は垂直スクロール、ラスタ演算及びステンシル演算に
関わる複数群の画素の読取りと書込みを含む。以上の明
細書の中では、本発明の特定の実施例に関連して本発明
を説明したが、特許請求の範囲に記載されている本発明
のより広い趣旨から逸脱せずに様々な変形や変更を実施
しうることは明白であろう。従って、この明細書及び図
面は限定的なものではなく、例示として考えられるべき
である。

【図面の簡単な説明】

【図１】 ホストプロセッサと、メモリサブシステム
と、グラフィックスアクセラレータと、表示装置とを含
むコンピュータシステムのブロック線図。

【図２】 コマンドプリプロセッサと、１組の浮動小数
点プロセッサと、１組の描画プロセッサと、フレームバ
ッファと、ポストプロセッサと、ランダムアクセスメモ
リ／デジタル／アナログ変換器（ＲＡＭＤＡＣ）とから
構成されているグラフィックスアクセラレータのブロッ
ク線図。

【図３】 直接ポートデータパイプラインと共に、３Ｄ
幾何学パイプラインの再フォーマットされた回路を示す
コマンドプリプロセッサのブロック線図。

【図４】 制御記憶装置（ＣＳ）と、入力回路と、出力
回路と、レジスタファイルと、１組の機能単位と、制御
回路と、ＳＲＡＭインタフェース回路とを含む浮動小数
点プロセッサセクションのブロック線図。

【図５】 入力バッファと、描出回路と、メモリ制御回
路とから構成されている描画プロセッサのブロック線
図。

【符号の説明】

２０…ホストプロセッサ、２２…メモリサブシステム、
２４…グラフィックスアクセラレータ、２６…表示装
置、２８…ホストバス、３０…コマンドプリプロセッ
サ、４０〜４３…浮動小数点プロセッサ、５０〜５４…
描画プロセッサ、６１〜６５…インタリーブバンク、７
０…ポストプロセッサ、７２…ランダムアクセスメモリ
／デジタル／アナログ変換器、８０…コマンドバス（Ｃ
Ｄ−ＢＵＳ）、８２…浮動小数点コマンドバス（ＣＦ−
ＢＵＳ）、８４…ビデオバス、１００…フレームバッフ
ァ、５４０…交替タプルレジスタ、５４１…入力インタ
フェース、５４２…バケットバッファ、５４３…フォー
マット変換器、５４４…変換器シーケンサ、５４５…Ｖ
ＣＳ演算回路、５４６…ＤＭＡ制御装置、５４７…プリ
ミティブアセンブリ回路、５４８…シーケンサ、５４９
…頂点レジスタ、５５０…３２−１６回路、５５１…Ｘ
１１演算回路、５５２…内部レジスタ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−213175（ＪＰ，Ａ) 特開 昭62−229375（ＪＰ，Ａ) 特開 平４−169980（ＪＰ，Ａ) 特開 平３−48333（ＪＰ，Ａ) 米国特許5317682（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 11/00 G06T 1/20 G06T 11/80 ＣＳＤＢ（日本国特許庁)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 三次元幾何学パイプラインと、直接ポー
   トパイプラインとを有し、ホストバスを介して入力頂点
   パケットと、直接ポートデータとをアクセスするコマン
   ドプリプロセッサであって、その三次元幾何学パイプラ
   インは、定義済み頂点フォーマットに従って、入力頂点
   パケットを再フォーマットされた頂点パケットに再フォ
   ーマットし、三次元幾何学パイプラインは再フォーマッ
   トされた頂点パケットを出力幾何学パケットへと組立て
   且つその出力幾何学パケットを浮動小数点バスを介して
   転送し、直接ポートパイプラインは直接ポートデータを
   描画バスを介して転送するようなコマンドプリプロセッ
   サと； 浮動小数点バスを介して通信するためにそのバスに結合
   しており、各々が浮動小数点バスを介して出力幾何学パ
   ケットを受け、１つの幾何学オブジェクトを定義するパ
   ラメータを含む描画パケットを生成し、且つ描画パケッ
   トを描画バスを介して転送する少なくとも１つの浮動小
   数点プロセッサと； 描画バスを介して描画パケットを同時に受け、各々が、
   幾何学オブジェクトに対応する画素のサブセットを描出
   するように、エッジウォーキング機能及び走査補間機能
   を実行する複数の描画プロセッサと； 各々が描画プロセッサの中の１つから画素のサブセット
   を受け複数のインタリーブバンクから成るフレームバッ
   ファとを具備するグラフィックスアクセラレータ。
2. 【請求項２】 幾何学オブジェクトを描出する方法にお
   いて、 ホストバスを介して入力頂点パケットをアクセスし、且
   つその入力頂点パケットを定義済み頂点フォーマットに
   従って再フォーマットされた頂点パケットへと再フォー
   マットする過程と； 再フォーマットされた頂点パケットを出力幾何学パケッ
   トに組立て且つその出力幾何学パケットを浮動小数点バ
   スを介して転送する過程と； 再フォーマットされた頂点パケットを浮動小数点バスを
   介して受け、且つ１つの幾何学オブジェクトを定義する
   パラメータを含むように描画パケットを生成する過程
   と； 描画パケットを描画バスを介して転送する過程と； 描画バスを介して描画パケットを受け、且つ幾何学オブ
   ジェクトに対応する画素のサブセットが描出されるよう
   に、幾何学オブジェクトに対応するエッジウォーキング
   機能及び走査補間機能を実行する過程と； その画素のサブセットをインタリーブフレームバッファ
   のインタリーブバンクへ転送する過程とから成る方法。