JP3486131B2 - 電子放出素子およびその製造方法 - Google Patents
電子放出素子およびその製造方法Info
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- JP3486131B2 JP3486131B2 JP13498499A JP13498499A JP3486131B2 JP 3486131 B2 JP3486131 B2 JP 3486131B2 JP 13498499 A JP13498499 A JP 13498499A JP 13498499 A JP13498499 A JP 13498499A JP 3486131 B2 JP3486131 B2 JP 3486131B2
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Description
【０００１】
【発明の属する技術分野】本発明は、画像表示装置や電
子線露光装置などに利用可能な電子放出装置およびその
製造方法に関する。
子線露光装置などに利用可能な電子放出装置およびその
製造方法に関する。
【０００２】
【従来の技術】基板上に形成した一対の素子電極間にま
たがる導電性薄膜に電子放出部が設けられた表面伝導型
電子放出素子においては、電子放出部から放出された電
子は、素子電極間の電界による水平方向の力を受けるた
め、電子放出部の上方に配置されたアノード電極の方向
に直線的には進行せずに、放物線軌跡を描いて進行す
る。このため、電子放出部から放出された電子は、アノ
ード電極側の電子放出部の法線上とは異なる位置に衝突
する。
たがる導電性薄膜に電子放出部が設けられた表面伝導型
電子放出素子においては、電子放出部から放出された電
子は、素子電極間の電界による水平方向の力を受けるた
め、電子放出部の上方に配置されたアノード電極の方向
に直線的には進行せずに、放物線軌跡を描いて進行す
る。このため、電子放出部から放出された電子は、アノ
ード電極側の電子放出部の法線上とは異なる位置に衝突
する。
【０００３】したがって、この種の表面伝導型電子放出
素子を画像形成装置に応用する場合、電子ビームの拡散
により、隣接画素へのはみ出しが生じたり、高効率の発
光が得られなかったりするなどの不具合が生じる。
素子を画像形成装置に応用する場合、電子ビームの拡散
により、隣接画素へのはみ出しが生じたり、高効率の発
光が得られなかったりするなどの不具合が生じる。
【０００４】このような不具合を防止するために、例え
ば、特開平8-250018号公報には、一対の素子電極の電圧
印加方向に略直交する方向に略凹状の等電位面を形成す
る形成手段を設け、放出電子ビームを絞り込んで隣接画
素にはみ出さないようにした装置が開示されている。こ
のとき、電子放出素子から素子電極の電圧印加方向と略
平行な方向に配置された配線電極上端までの高さを約１
μｍ以上にしている。
ば、特開平8-250018号公報には、一対の素子電極の電圧
印加方向に略直交する方向に略凹状の等電位面を形成す
る形成手段を設け、放出電子ビームを絞り込んで隣接画
素にはみ出さないようにした装置が開示されている。こ
のとき、電子放出素子から素子電極の電圧印加方向と略
平行な方向に配置された配線電極上端までの高さを約１
μｍ以上にしている。
【０００５】上記公報に開示された装置の場合、Ｙ方向
に略凹状に形成された等電位面でビーム拡がりを抑制す
るには、電子放出部を素子電極の中央にＹ方向に平行に
配置する必要があった。また、該等電位面を形成する導
電層は、配線層も兼ねているため、近接させることが困
難であった。
に略凹状に形成された等電位面でビーム拡がりを抑制す
るには、電子放出部を素子電極の中央にＹ方向に平行に
配置する必要があった。また、該等電位面を形成する導
電層は、配線層も兼ねているため、近接させることが困
難であった。
【０００６】上記公報の不具合を解消する手法として、
特開平8-273517号公報には、基板上に形成した高さの異
なる一対の素子電極の一方の素子電極部分の段差近傍の
みに電子放出部を設置し、かつ、電子放出部近傍の素子
電極上に絶縁層を介して制御電極を形成した装置が開示
されている。この装置では、電子放出部近傍の素子電極
を高電位、他方の素子電極および制御電極を低電位とす
ることにより、放出電子の高電位側素子電極への電子の
吸い込みを軽減し、電子放出効率を向上させている。
特開平8-273517号公報には、基板上に形成した高さの異
なる一対の素子電極の一方の素子電極部分の段差近傍の
みに電子放出部を設置し、かつ、電子放出部近傍の素子
電極上に絶縁層を介して制御電極を形成した装置が開示
されている。この装置では、電子放出部近傍の素子電極
を高電位、他方の素子電極および制御電極を低電位とす
ることにより、放出電子の高電位側素子電極への電子の
吸い込みを軽減し、電子放出効率を向上させている。
【０００７】
【発明が解決しようとする課題】上述した特開平8-2735
17号公報に開示された装置のように、高さの異なる素子
電極に対応する制御電極を、高電位側の素子電極上に絶
縁層を介して形成すると、電子放出に伴い絶縁層部が帯
電してしまう。このため、制御電極近傍の電界が乱れて
電子の方向制御性が悪くなるという問題がある。
17号公報に開示された装置のように、高さの異なる素子
電極に対応する制御電極を、高電位側の素子電極上に絶
縁層を介して形成すると、電子放出に伴い絶縁層部が帯
電してしまう。このため、制御電極近傍の電界が乱れて
電子の方向制御性が悪くなるという問題がある。
【０００８】また、上述した特開平8-250018号公報に開
示された装置のように、略同一高さの素子電極の間に電
子放出部を形成するようにすると、電子放出部と制御電
極との距離を近づけることができなくなり、制御電界に
よる電界を微小サイズの電子放出部に有効に作用させる
ことができないという問題と、ビームを絞るためには、
Ｘ方向の電界の影響を一様にすべく、電子放出部はＹ方
向等電位面に平行にする必要があるが、必ずしも平行に
ならないという問題がある。
示された装置のように、略同一高さの素子電極の間に電
子放出部を形成するようにすると、電子放出部と制御電
極との距離を近づけることができなくなり、制御電界に
よる電界を微小サイズの電子放出部に有効に作用させる
ことができないという問題と、ビームを絞るためには、
Ｘ方向の電界の影響を一様にすべく、電子放出部はＹ方
向等電位面に平行にする必要があるが、必ずしも平行に
ならないという問題がある。
【０００９】本発明は、このような点に鑑みてなされた
ものであり、その目的は、放出電子の方向制御性を向上
させることができる電子放出素子およびその製造方法を
提供することにある。
ものであり、その目的は、放出電子の方向制御性を向上
させることができる電子放出素子およびその製造方法を
提供することにある。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、基板上に分離して形成され
る一対の素子電極と、これら素子電極の間に設けられる
電子放出部と、を備えた電子放出素子において、前記一
対の素子電極のうち相対的に高電圧が印加される素子電
極上に形成される高抵抗材料を含む層と、前記高抵抗材
料を含む層の上面に形成され前記電子放出素子から放出
された電子を集束する制御電極と、を備える。
ために、請求項１の発明は、基板上に分離して形成され
る一対の素子電極と、これら素子電極の間に設けられる
電子放出部と、を備えた電子放出素子において、前記一
対の素子電極のうち相対的に高電圧が印加される素子電
極上に形成される高抵抗材料を含む層と、前記高抵抗材
料を含む層の上面に形成され前記電子放出素子から放出
された電子を集束する制御電極と、を備える。
【００１１】請求項１の発明では、素子電極上に高抵抗
材料を含む層を介して制御電極を形成するため、電子放
出部から放出された電子が高抵抗材料を含む層の脇を通
過しても、チャージアップのおそれがない。したがっ
て、電子の方向制御性が向上する。
材料を含む層を介して制御電極を形成するため、電子放
出部から放出された電子が高抵抗材料を含む層の脇を通
過しても、チャージアップのおそれがない。したがっ
て、電子の方向制御性が向上する。
【００１２】ここで、高抵抗材料を含む層は、高抵抗層
でもよいし、あるいは、絶縁層の側壁部分を高抵抗材料
で覆ってもよい。
でもよいし、あるいは、絶縁層の側壁部分を高抵抗材料
で覆ってもよい。
【００１３】請求項２の発明では、一対の素子電極のう
ち相対的に低電圧が印加される素子電極と略同一の電圧
を制御電極に印加するため、放出電子を集束させること
ができる。
ち相対的に低電圧が印加される素子電極と略同一の電圧
を制御電極に印加するため、放出電子を集束させること
ができる。
【００１４】請求項３の発明では、高抵抗材料を含む層
の上面に加速電極を形成し、その上面に絶縁層を介して
制御電極を形成するため、高電位側の素子電極よりも高
い電圧を加速電極に印加することにより、アノード電極
側に進行する放出電子の割合を増やすことができる。
の上面に加速電極を形成し、その上面に絶縁層を介して
制御電極を形成するため、高電位側の素子電極よりも高
い電圧を加速電極に印加することにより、アノード電極
側に進行する放出電子の割合を増やすことができる。
【００１５】請求項４の発明では、高抵抗材料を含む層
と制御電極との内側端面に沿って亀裂部を形成するた
め、亀裂部から放出された電子を効率よく制御電極側に
導くことができる。
と制御電極との内側端面に沿って亀裂部を形成するた
め、亀裂部から放出された電子を効率よく制御電極側に
導くことができる。
【００１６】請求項５の発明では、高抵抗層および制御
電極の内側端面位置を、前記一対の素子電極のうち相対
的に高電圧が印加される素子電極よりも、低電圧が印加
される素子電極に近い位置に形成すれば、導電性薄膜層
に通電したときに、高抵抗材料を含む層と制御電極の内
側端面位置に接する部分の温度が最も高くなるため、こ
の部分に亀裂部を形成することができる。
電極の内側端面位置を、前記一対の素子電極のうち相対
的に高電圧が印加される素子電極よりも、低電圧が印加
される素子電極に近い位置に形成すれば、導電性薄膜層
に通電したときに、高抵抗材料を含む層と制御電極の内
側端面位置に接する部分の温度が最も高くなるため、こ
の部分に亀裂部を形成することができる。
【００１７】請求項６の発明では、亀裂部の周囲に対称
的に高抵抗層と制御電極を形成するため、亀裂部から放
出された電子を方向性よくアノード電極側に導くことが
できる。
的に高抵抗層と制御電極を形成するため、亀裂部から放
出された電子を方向性よくアノード電極側に導くことが
できる。
【００１８】請求項７の発明は、基板上に分離して形成
される一対の素子電極と、前記一対の素子電極間の間隙
およびその周辺部を覆うように形成される微粒子を含む
導電性薄膜層と、を備え、前記導電性薄膜層に形成され
た亀裂部から電子を放出する電子放出素子の製造方法に
おいて、前記導電性薄膜層が形成された基板の上面全体
に、高抵抗材料を含む層を形成する第１ステップと、前
記高抵抗材料を含む層が形成された基板の上面全体に制
御電極層を形成する第２ステップと、前記高抵抗材料を
含む層と前記制御電極層との内側端面位置が、前記一対
の素子電極のうち相対的に高電圧が印加される素子電極
よりも、低電圧が印加される素子電極に近い位置に形成
されるように、前記高抵抗材料を含む層と前記制御電極
層との一部を除去する第３ステップと、前記一対の素子
電極に通電加熱することにより、前記高抵抗材料を含む
層と前記制御電極層との内側端面位置の近傍に前記亀裂
部を形成する第４ステップと、を備える。
される一対の素子電極と、前記一対の素子電極間の間隙
およびその周辺部を覆うように形成される微粒子を含む
導電性薄膜層と、を備え、前記導電性薄膜層に形成され
た亀裂部から電子を放出する電子放出素子の製造方法に
おいて、前記導電性薄膜層が形成された基板の上面全体
に、高抵抗材料を含む層を形成する第１ステップと、前
記高抵抗材料を含む層が形成された基板の上面全体に制
御電極層を形成する第２ステップと、前記高抵抗材料を
含む層と前記制御電極層との内側端面位置が、前記一対
の素子電極のうち相対的に高電圧が印加される素子電極
よりも、低電圧が印加される素子電極に近い位置に形成
されるように、前記高抵抗材料を含む層と前記制御電極
層との一部を除去する第３ステップと、前記一対の素子
電極に通電加熱することにより、前記高抵抗材料を含む
層と前記制御電極層との内側端面位置の近傍に前記亀裂
部を形成する第４ステップと、を備える。
【００１９】請求項８の発明は、基板上に分離して形成
される一対の素子電極と、前記一対の素子電極間の間隙
およびその周辺部を覆うように形成される微粒子を含む
導電性薄膜層と、を備え、前記導電性薄膜層に形成され
た亀裂部から電子を放出する電子放出素子において、前
記導電性薄膜層が形成された基板の上面全体に、高抵抗
材料を含む層を形成する第１ステップと、前記高抵抗材
料を含む層が形成された基板の上面全体に制御電極層を
形成する第２ステップと、前記制御電極層が形成された
基板の上面全体にレジスト膜を塗布する第３ステップ
と、前記レジスト膜を用いたフォトリソグラフィにより
前記高抵抗材料を含む層と前記制御電極層との一部を除
去し、前記一対の素子電極間に開口部を形成する第４ス
テップと、前記一対の素子電極に通電加熱することによ
り、前記開口部の中間近傍に前記亀裂部を形成する第５
ステップと、を備える。
される一対の素子電極と、前記一対の素子電極間の間隙
およびその周辺部を覆うように形成される微粒子を含む
導電性薄膜層と、を備え、前記導電性薄膜層に形成され
た亀裂部から電子を放出する電子放出素子において、前
記導電性薄膜層が形成された基板の上面全体に、高抵抗
材料を含む層を形成する第１ステップと、前記高抵抗材
料を含む層が形成された基板の上面全体に制御電極層を
形成する第２ステップと、前記制御電極層が形成された
基板の上面全体にレジスト膜を塗布する第３ステップ
と、前記レジスト膜を用いたフォトリソグラフィにより
前記高抵抗材料を含む層と前記制御電極層との一部を除
去し、前記一対の素子電極間に開口部を形成する第４ス
テップと、前記一対の素子電極に通電加熱することによ
り、前記開口部の中間近傍に前記亀裂部を形成する第５
ステップと、を備える。
【００２０】請求項９の発明は、基板上に分離して形成
される一対の素子電極と、前記一対の素子電極間の間隙
およびその周辺部を覆うように形成される微粒子を含む
導電性薄膜層と、を備え、前記導電性薄膜層に形成され
た亀裂部から電子を放出する電子放出素子において、前
記導電性薄膜層が形成された基板の上面全体に、絶縁層
または高抵抗材料を含む層を形成する第１ステップと、
前記絶縁層または高抵抗材料を含む層が形成された基板
の上面全体に制御電極層を形成する第２ステップと、前
記制御電極層が形成された基板の上面全体にレジスト膜
を塗布する第３ステップと、前記素子電極をマスクとし
て、基板の裏面から露光を行った後、現像およびエッチ
ングを行って、前記レジスト膜をパターンニングする第
４ステップと、パターンニングされた前記レジスト膜を
用いて、前記制御電極層と前記絶縁層または高抵抗材料
とを含む層の一部をエッチング除去し、前記一対の素子
電極間に開口部を形成する第４ステップと、前記一対の
素子電極に通電加熱することにより、前記開口部の中間
近傍に前記亀裂部を形成する第５ステップと、を備え
る。
される一対の素子電極と、前記一対の素子電極間の間隙
およびその周辺部を覆うように形成される微粒子を含む
導電性薄膜層と、を備え、前記導電性薄膜層に形成され
た亀裂部から電子を放出する電子放出素子において、前
記導電性薄膜層が形成された基板の上面全体に、絶縁層
または高抵抗材料を含む層を形成する第１ステップと、
前記絶縁層または高抵抗材料を含む層が形成された基板
の上面全体に制御電極層を形成する第２ステップと、前
記制御電極層が形成された基板の上面全体にレジスト膜
を塗布する第３ステップと、前記素子電極をマスクとし
て、基板の裏面から露光を行った後、現像およびエッチ
ングを行って、前記レジスト膜をパターンニングする第
４ステップと、パターンニングされた前記レジスト膜を
用いて、前記制御電極層と前記絶縁層または高抵抗材料
とを含む層の一部をエッチング除去し、前記一対の素子
電極間に開口部を形成する第４ステップと、前記一対の
素子電極に通電加熱することにより、前記開口部の中間
近傍に前記亀裂部を形成する第５ステップと、を備え
る。
【００２１】請求項９の発明では、導電性薄膜層をマス
クとして、基板の裏面から露光を行うため、制御電極端
部を素子電極（カソード・ゲート電極）と自己整合的に
形成することができる。
クとして、基板の裏面から露光を行うため、制御電極端
部を素子電極（カソード・ゲート電極）と自己整合的に
形成することができる。
【００２２】
【発明の実施の形態】以下、本発明に係る電子放出素子
について、図面を参照しながら具体的に説明する。
について、図面を参照しながら具体的に説明する。
【００２３】（第１の実施形態）図１は本発明に係る電
子放出素子の第１の実施形態の断面構造を示す図、図２
は第１の実施形態のうち、制御電極と低電位側配線部の
材料が同一の場合の平面図と断面図である。第１の実施
形態の電子放出素子は、高電位側の素子電極の上面に高
抵抗材料を含む層を介して制御電極を形成する点に特徴
がある。
子放出素子の第１の実施形態の断面構造を示す図、図２
は第１の実施形態のうち、制御電極と低電位側配線部の
材料が同一の場合の平面図と断面図である。第１の実施
形態の電子放出素子は、高電位側の素子電極の上面に高
抵抗材料を含む層を介して制御電極を形成する点に特徴
がある。
【００２４】図３は第１の実施形態の電子放出素子の製
造工程を示す平面図である。以下、図１〜図３に基づい
て、第１の実施形態の電子放出素子の製造工程を順に説
明する。まず、ガラス基板やセラミック基板等の絶縁性
基板１を洗浄した後、真空蒸着法やスパッタ法により、
素子電極の構成材料である厚さ０．３μｍのＰｔ膜を成
膜する。Ｐｔ膜の形成に先立ち、SiＯ2を絶縁性基板１
上に形成することも有効である。
造工程を示す平面図である。以下、図１〜図３に基づい
て、第１の実施形態の電子放出素子の製造工程を順に説
明する。まず、ガラス基板やセラミック基板等の絶縁性
基板１を洗浄した後、真空蒸着法やスパッタ法により、
素子電極の構成材料である厚さ０．３μｍのＰｔ膜を成
膜する。Ｐｔ膜の形成に先立ち、SiＯ2を絶縁性基板１
上に形成することも有効である。
【００２５】次に、Ｐｔ膜上にレジスト膜を塗布し、電
子放出部の形成等に必要なマスクパターンを用いて露光
および現像を行い、レジスト膜をパターンニングした
後、エッチングにより一対の素子電極（カソード・ゲー
ト電極）２，３を形成する（図３（ａ））。これら素子
電極の材料としては、Ｐｔ以外に、Ａｕ、Ｎｉ、Ｍｏ、
Ｗ、Ｔｉ等の金属や導電性酸化物等が使用可能である。
本実施形態では、素子電極の間隔を２０μｍに設定し
た。
子放出部の形成等に必要なマスクパターンを用いて露光
および現像を行い、レジスト膜をパターンニングした
後、エッチングにより一対の素子電極（カソード・ゲー
ト電極）２，３を形成する（図３（ａ））。これら素子
電極の材料としては、Ｐｔ以外に、Ａｕ、Ｎｉ、Ｍｏ、
Ｗ、Ｔｉ等の金属や導電性酸化物等が使用可能である。
本実施形態では、素子電極の間隔を２０μｍに設定し
た。
【００２６】次に、インクジェット法やスピンコート法
等により、例えば有機パラジウム溶液を塗布して加熱処
理し、素子電極２，３上に導電性膜を形成した後、素子
電極形成時と同様のフォトリソグラフィ法等により、導
電膜１１を形成する（図３（ａ））。導電膜１１は、一
対の素子電極２，３の間隙部とその周辺部に形成され
る。この導電膜１１の一部に、後の工程で電子放出部６
が形成される。本実施形態では、導電膜１１の厚さを５
０nmに設定した。
等により、例えば有機パラジウム溶液を塗布して加熱処
理し、素子電極２，３上に導電性膜を形成した後、素子
電極形成時と同様のフォトリソグラフィ法等により、導
電膜１１を形成する（図３（ａ））。導電膜１１は、一
対の素子電極２，３の間隙部とその周辺部に形成され
る。この導電膜１１の一部に、後の工程で電子放出部６
が形成される。本実施形態では、導電膜１１の厚さを５
０nmに設定した。
【００２７】導電膜１１は、パラジウム以外に、Ａｕ、
Ｐｔ、Ｒｕ、ＡＧ、Ｍｏ、Ｔｉ、Ｗ、Ｃｕ、Ｔａ等の金
属や金属酸化物、LaＢ6やＹＢ等のホウ化物、TiＮやHf
Ｎ等の窒化物等でも、適宜プロセス条件を設定すれば使
用可能である。
Ｐｔ、Ｒｕ、ＡＧ、Ｍｏ、Ｔｉ、Ｗ、Ｃｕ、Ｔａ等の金
属や金属酸化物、LaＢ6やＹＢ等のホウ化物、TiＮやHf
Ｎ等の窒化物等でも、適宜プロセス条件を設定すれば使
用可能である。
【００２８】次に、高電位側配線部５の形成材料となる
導体層を印刷法により形成する（図３（ｂ））。高電位
側配線部５の材料としては、Ａｕ、Ａｇ、Ｐｔ、Ag−P
d、Ｃｕ、Ｎｉ等の金属や、導電性酸化物などを用いる
ことができる。
導体層を印刷法により形成する（図３（ｂ））。高電位
側配線部５の材料としては、Ａｕ、Ａｇ、Ｐｔ、Ag−P
d、Ｃｕ、Ｎｉ等の金属や、導電性酸化物などを用いる
ことができる。
【００２９】次に、高電位側配線部５を形成した後、そ
の上面に印刷法やスパッタ法などにより絶縁層８を形成
する（図３（ｃ））。本実施形態では、絶縁層の厚さを
１０μｍとした。この絶縁層８は、高電位側配線部５
と、後に形成する低電位側配線部４とを電気的に絶縁す
る目的で設けられる。
の上面に印刷法やスパッタ法などにより絶縁層８を形成
する（図３（ｃ））。本実施形態では、絶縁層の厚さを
１０μｍとした。この絶縁層８は、高電位側配線部５
と、後に形成する低電位側配線部４とを電気的に絶縁す
る目的で設けられる。
【００３０】次に、印刷法やスパッタ法等により、高電
位側配線部５の上面の素子電極３にあたる箇所に高抵抗
材料を含む層７を形成する（図３（ｄ））。高抵抗材料
を含む層７の材料としては、例えば、RuＯ、SiNiＯ、Fe
2Ｏ3、ZnＯ、Cr2Ｏ3などが考えられる。本実施形態で
は、スパッタ法にて、１μｍ厚さのＳｉ層を形成した。
抵抗値としては、１０8Ω／程度が望ましい。スパッタ
法によりＳｉ層を形成した場合は、その後、フォトリソ
グラフィ法を用いることで、Ｓｉ層を所望の位置に所望
の形状で形成することができる。
位側配線部５の上面の素子電極３にあたる箇所に高抵抗
材料を含む層７を形成する（図３（ｄ））。高抵抗材料
を含む層７の材料としては、例えば、RuＯ、SiNiＯ、Fe
2Ｏ3、ZnＯ、Cr2Ｏ3などが考えられる。本実施形態で
は、スパッタ法にて、１μｍ厚さのＳｉ層を形成した。
抵抗値としては、１０8Ω／程度が望ましい。スパッタ
法によりＳｉ層を形成した場合は、その後、フォトリソ
グラフィ法を用いることで、Ｓｉ層を所望の位置に所望
の形状で形成することができる。
【００３１】なお、絶縁層の周りを高抵抗層でコーティ
ングする手法も有効であり、絶縁層を図３（ｄ）の符号
７に示す箇所に形成した後、薄膜法等で高抵抗層を表面
に形成することで実現できる。
ングする手法も有効であり、絶縁層を図３（ｄ）の符号
７に示す箇所に形成した後、薄膜法等で高抵抗層を表面
に形成することで実現できる。
【００３２】次に、低電位側配線部４を形成する（図３
（ｅ））。低電位側配線部４は、高電位側配線部５と同
様の手法で形成される。低電位側配線部４は、素子電極
２に接続されるだけでなく、図３（ｅ）に示すように、
高電位側配線部５の上面の素子電極３にあたる箇所に形
成された高抵抗材料を含む層７の上面に、制御電極９と
しても形成される。このように、低電位側配線部４と制
御電極９とを同時に形成することにより、パターンの微
細化や狭ピッチ化に寄与することができる。
（ｅ））。低電位側配線部４は、高電位側配線部５と同
様の手法で形成される。低電位側配線部４は、素子電極
２に接続されるだけでなく、図３（ｅ）に示すように、
高電位側配線部５の上面の素子電極３にあたる箇所に形
成された高抵抗材料を含む層７の上面に、制御電極９と
しても形成される。このように、低電位側配線部４と制
御電極９とを同時に形成することにより、パターンの微
細化や狭ピッチ化に寄与することができる。
【００３３】なお、低電位側配線部４と制御電極９とを
別個に形成してもよい。この場合、図４に示すように、
低電位側配線部４を形成した後、その上面に絶縁層を介
して制御電極９用の配線層１３を形成すればよい。
別個に形成してもよい。この場合、図４に示すように、
低電位側配線部４を形成した後、その上面に絶縁層を介
して制御電極９用の配線層１３を形成すればよい。
【００３４】図３（ｅ）の工程にて低電圧側配線部４を
形成した後、次に、真空中にて、低電位側配線部４と高
電位側配線部５に通電し、導電膜１１にジュール熱を発
生させて電子放出部（亀裂部）６を形成する（不図
示）。電子放出部６を形成する際、雰囲気中に炭素原子
を含んだ気体分子を導入して電子放出部６に炭素化合物
を堆積させることにより、電子の放出効率を上げること
ができる。
形成した後、次に、真空中にて、低電位側配線部４と高
電位側配線部５に通電し、導電膜１１にジュール熱を発
生させて電子放出部（亀裂部）６を形成する（不図
示）。電子放出部６を形成する際、雰囲気中に炭素原子
を含んだ気体分子を導入して電子放出部６に炭素化合物
を堆積させることにより、電子の放出効率を上げること
ができる。
【００３５】以上の工程により、図１および図２に示す
電子放出素子が形成される。図１および図２に示す電子
放出素子が基板上にマトリクス状に複数形成されて、画
像表示等に用いられる電子放出ユニットも作製できる。
電子放出素子が形成される。図１および図２に示す電子
放出素子が基板上にマトリクス状に複数形成されて、画
像表示等に用いられる電子放出ユニットも作製できる。
【００３６】このように、第１の実施形態の電子放出素
子は、高電位側配線部５の上面に高抵抗材料を含む層７
を形成するため、高抵抗材料を含む層７の代わりに絶縁
層を形成した場合に比べて、電子ビームの広がりを約３
％改善することができた。これは、絶縁層と異なり、高
抵抗材料を含む層は放出電子によるチャージアップが起
きないためと考えられる。
子は、高電位側配線部５の上面に高抵抗材料を含む層７
を形成するため、高抵抗材料を含む層７の代わりに絶縁
層を形成した場合に比べて、電子ビームの広がりを約３
％改善することができた。これは、絶縁層と異なり、高
抵抗材料を含む層は放出電子によるチャージアップが起
きないためと考えられる。
【００３７】また、高電位側配線部５の上面に絶縁層を
形成した場合でも、その側壁部分に高抵抗材料を形成す
れば、同様の効果を得ることができる。
形成した場合でも、その側壁部分に高抵抗材料を形成す
れば、同様の効果を得ることができる。
【００３８】（第２の実施形態）第２の実施形態は、高
電位側配線部の上面に高抵抗材料を含む層を介して加速
電極を形成し、その上面に絶縁層を介して制御電極を形
成するものである。
電位側配線部の上面に高抵抗材料を含む層を介して加速
電極を形成し、その上面に絶縁層を介して制御電極を形
成するものである。
【００３９】図５は第２の実施形態の電子放出素子の断
面構造を示す図である。以下、図５に基づいて、第２の
実施形態の電子放出素子の製造工程を順に説明する。
面構造を示す図である。以下、図５に基づいて、第２の
実施形態の電子放出素子の製造工程を順に説明する。
【００４０】まず、ガラス基板やセラミック基板等の絶
縁性基板を洗浄した後、真空蒸着法やスパッタ法によ
り、素子電極の構成材料である厚さ０．３μｍのＰｔ膜
を成膜する。
縁性基板を洗浄した後、真空蒸着法やスパッタ法によ
り、素子電極の構成材料である厚さ０．３μｍのＰｔ膜
を成膜する。
【００４１】次に、Ｐｔ膜上にレジスト膜を塗布し、電
子放出部の形成等に必要なマスクパターンを用いて露光
および現像を行い、レジスト膜をパターンニングした
後、エッチングにより一対の素子電極（カソード・ゲー
ト電極）２，３を形成する。素子電極２，３の材料とし
ては、Ｐｔ以外に、Ａｕ、Ｎｉ、Ｍｏ、Ｗ、Ｔｉ等の金
属や導電性酸化物等が使用可能である。本実施形態で
は、素子電極２，３の間隔を２０μｍに設定した。
子放出部の形成等に必要なマスクパターンを用いて露光
および現像を行い、レジスト膜をパターンニングした
後、エッチングにより一対の素子電極（カソード・ゲー
ト電極）２，３を形成する。素子電極２，３の材料とし
ては、Ｐｔ以外に、Ａｕ、Ｎｉ、Ｍｏ、Ｗ、Ｔｉ等の金
属や導電性酸化物等が使用可能である。本実施形態で
は、素子電極２，３の間隔を２０μｍに設定した。
【００４２】次に、インクジェット法やスピンコート法
等により、例えば有機パラジウム溶液を塗布して加熱処
理し、素子電極２，３上に導電性膜を形成した後、素子
電極形成時と同様のフォトリソグラフィ法等により、導
電膜１１を形成する。導電膜１１は、一対の素子電極
２，３の間隙部６とその周辺部に形成される。この導電
膜１１の一部に、後の工程で電子放出部が形成される。
本実施形態では、導電膜１１の厚さを５０nmに設定し
た。
等により、例えば有機パラジウム溶液を塗布して加熱処
理し、素子電極２，３上に導電性膜を形成した後、素子
電極形成時と同様のフォトリソグラフィ法等により、導
電膜１１を形成する。導電膜１１は、一対の素子電極
２，３の間隙部６とその周辺部に形成される。この導電
膜１１の一部に、後の工程で電子放出部が形成される。
本実施形態では、導電膜１１の厚さを５０nmに設定し
た。
【００４３】導電膜１１は、パラジウム以外に、Ａｕ、
Ｐｔ、Ｒｕ、ＡＧ、Ｍｏ、Ｔｉ、Ｗ、Ｃｕ、Ｔａ等の金
属や金属酸化物、LaＢ6やＹＢ等のホウ化物、TiＮやHf
Ｎ等の窒化物等でも、適宜プロセス条件を設定すれば使
用可能である。
Ｐｔ、Ｒｕ、ＡＧ、Ｍｏ、Ｔｉ、Ｗ、Ｃｕ、Ｔａ等の金
属や金属酸化物、LaＢ6やＹＢ等のホウ化物、TiＮやHf
Ｎ等の窒化物等でも、適宜プロセス条件を設定すれば使
用可能である。
【００４４】次に、高電位側配線部５となる導体層を印
刷法により形成する。高電位側配線部５の材料として
は、Ａｕ、Ａｇ、Ｐｔ、Ag−Pd、Ｃｕ、Ｎｉ等の金属
や、導電性酸化物などを用いることができる。
刷法により形成する。高電位側配線部５の材料として
は、Ａｕ、Ａｇ、Ｐｔ、Ag−Pd、Ｃｕ、Ｎｉ等の金属
や、導電性酸化物などを用いることができる。
【００４５】次に、高電位側配線部５を形成した後、そ
の上面に印刷法やスパッタ法などにより絶縁層８を形成
する。本実施形態では、絶縁層８の厚さを１０μｍとし
た。この絶縁層８は、高電位側配線部５と、後に形成す
る低電位側配線部４とを電気的に絶縁する目的で設けら
れる。
の上面に印刷法やスパッタ法などにより絶縁層８を形成
する。本実施形態では、絶縁層８の厚さを１０μｍとし
た。この絶縁層８は、高電位側配線部５と、後に形成す
る低電位側配線部４とを電気的に絶縁する目的で設けら
れる。
【００４６】ここで、高電位側配線部５の上面に絶縁層
８を介して低電位側配線部４を形成するような構造の場
合、後述する絶縁板の形成に支障が出るおそれがある。
このような構造の場合、図６に示すように、低電位配線
部４を形成した後、コンタクトホール１７を介して素子
電極２に給電してもよい。また、その他の例として、図
７に示すように高電位側配線部５よりも先に低電位側配
線部４を形成し、その上面に絶縁層を介して高電位側配
線部５を形成することも可能である。図７では、高電位
側配線部５の上面に絶縁層がある場合（図７(b)）とな
い場合（図７(a)）を記載した。
８を介して低電位側配線部４を形成するような構造の場
合、後述する絶縁板の形成に支障が出るおそれがある。
このような構造の場合、図６に示すように、低電位配線
部４を形成した後、コンタクトホール１７を介して素子
電極２に給電してもよい。また、その他の例として、図
７に示すように高電位側配線部５よりも先に低電位側配
線部４を形成し、その上面に絶縁層を介して高電位側配
線部５を形成することも可能である。図７では、高電位
側配線部５の上面に絶縁層がある場合（図７(b)）とな
い場合（図７(a)）を記載した。
【００４７】次に、印刷法やスパッタ法等により、高電
位側配線部５の上面に高抵抗材料を含む層７を形成す
る。高抵抗材料を含む層７の材料としては、例えば、Ru
Ｏ、SiNiＯ、Fe2Ｏ3、ZnＯ、Cr2Ｏ3などが考えられる。
本実施形態では、スパッタ法にて、１μｍ厚さのＳｉ層
を形成した。抵抗値としては、１０8Ω／程度が望まし
い。スパッタ法によりＳｉ層を形成した場合は、その
後、フォトリソグラフィ法を用いることで、Ｓｉ層を所
望の位置に所望の形状で形成することができる。
位側配線部５の上面に高抵抗材料を含む層７を形成す
る。高抵抗材料を含む層７の材料としては、例えば、Ru
Ｏ、SiNiＯ、Fe2Ｏ3、ZnＯ、Cr2Ｏ3などが考えられる。
本実施形態では、スパッタ法にて、１μｍ厚さのＳｉ層
を形成した。抵抗値としては、１０8Ω／程度が望まし
い。スパッタ法によりＳｉ層を形成した場合は、その
後、フォトリソグラフィ法を用いることで、Ｓｉ層を所
望の位置に所望の形状で形成することができる。
【００４８】なお、第１の実施形態と同様に、高抵抗材
料を含む層７の代わりに、絶縁層の側壁部分を高抵抗材
料で覆ってもよい。
料を含む層７の代わりに、絶縁層の側壁部分を高抵抗材
料で覆ってもよい。
【００４９】次に、低電位側配線部４を形成する。低電
位側配線部４は、高電位側配線部５と同様の手法で形成
される。低電位側配線部４は、素子電極２に接続される
だけでなく、高電位側配線５上に形成された高抵抗材料
を含む層７の上面に形成される制御電極９と、コンタク
トホール（不図示）を介して、電気的に接続することも
可能である。
位側配線部４は、高電位側配線部５と同様の手法で形成
される。低電位側配線部４は、素子電極２に接続される
だけでなく、高電位側配線５上に形成された高抵抗材料
を含む層７の上面に形成される制御電極９と、コンタク
トホール（不図示）を介して、電気的に接続することも
可能である。
【００５０】次に、制御板１６が形成される。制御板１
６は、ガラス基板等の絶縁板１５の両面に、導体層９，
１０を形成したものである。導体層９，１０は、印刷法
やスパッタ法により形成される。導体層９，１０の材料
としては、Ｐｔ、Ａｕ、Ｎｉ、Ｍｏ、Ｗ、Ｔｉ等の金属
や、導電性酸化物等が用いられる。本実施形態では、Ｐ
ｔを用いて導体層９，１０を形成し、その膜厚を０．３
μｍとした。
６は、ガラス基板等の絶縁板１５の両面に、導体層９，
１０を形成したものである。導体層９，１０は、印刷法
やスパッタ法により形成される。導体層９，１０の材料
としては、Ｐｔ、Ａｕ、Ｎｉ、Ｍｏ、Ｗ、Ｔｉ等の金属
や、導電性酸化物等が用いられる。本実施形態では、Ｐ
ｔを用いて導体層９，１０を形成し、その膜厚を０．３
μｍとした。
【００５１】導体層９，１０をパターンニングする場合
は、フォトリソグラフィ法を用いればよい。絶縁板１５
に開口部１４を形成する場合は、レーザ加工や超音波加
工等を行えばよい。また、開口部１４を有する絶縁板を
予め用意しておき、そこに導体層９，１０を形成しても
よい。
は、フォトリソグラフィ法を用いればよい。絶縁板１５
に開口部１４を形成する場合は、レーザ加工や超音波加
工等を行えばよい。また、開口部１４を有する絶縁板を
予め用意しておき、そこに導体層９，１０を形成しても
よい。
【００５２】制御板１６は、高抵抗材料を含む層７を形
成した基板１との位置関係を定めた後に、高抵抗材料を
含む層７の上面に設置される。高抵抗材料を含む層７側
に設置されている導体層１０は加速電極として利用さ
れ、不図示のアノード側に向いた導体層９は、制御電極
として利用される。制御板１６を設置する際は、制御板
１６の加速電極１０が高抵抗材料を含む層７に接してい
るのが望ましいが、加速電極１０と高抵抗材料を含む層
７との間に非接触部が存在しても構わない。
成した基板１との位置関係を定めた後に、高抵抗材料を
含む層７の上面に設置される。高抵抗材料を含む層７側
に設置されている導体層１０は加速電極として利用さ
れ、不図示のアノード側に向いた導体層９は、制御電極
として利用される。制御板１６を設置する際は、制御板
１６の加速電極１０が高抵抗材料を含む層７に接してい
るのが望ましいが、加速電極１０と高抵抗材料を含む層
７との間に非接触部が存在しても構わない。
【００５３】次に、真空中にて、低電位配線部４と高電
位配線部５に通電し、導電膜１１にジュール熱を発生さ
せて電子放出部（亀裂部）６を形成する。電子放出部６
を形成する際、雰囲気中に炭素原子を含んだ気体分子を
導入して電子放出部６に炭素化合物を堆積させることに
より、電子の放出効率を上げることができる。
位配線部５に通電し、導電膜１１にジュール熱を発生さ
せて電子放出部（亀裂部）６を形成する。電子放出部６
を形成する際、雰囲気中に炭素原子を含んだ気体分子を
導入して電子放出部６に炭素化合物を堆積させることに
より、電子の放出効率を上げることができる。
【００５４】素子電極２，３間の電圧が２０Ｖ程度の場
合、加速電極１０には１００Ｖ以上の電圧を印加するの
が望ましい。その理由は、電子放出部６が放出する電子
のうち、基板の法線方向に近い方向に進行する電子を、
より法線方向に近づけるためには、加速電極１０に素子
電極間電圧の電圧を印加する必要があるためである。
合、加速電極１０には１００Ｖ以上の電圧を印加するの
が望ましい。その理由は、電子放出部６が放出する電子
のうち、基板の法線方向に近い方向に進行する電子を、
より法線方向に近づけるためには、加速電極１０に素子
電極間電圧の電圧を印加する必要があるためである。
【００５５】制御板１６の開口部１４に形成された加速
電極１０の脇を抜けた電子は、制御電極９によりビーム
の広がりが制御される。制御電極９は、加速電極１０よ
りも低電位であることはもちろんのこと、高電位側配線
５の電圧よりも低い方が望ましい。例えば、低電位側配
線４と同電位でもよい。
電極１０の脇を抜けた電子は、制御電極９によりビーム
の広がりが制御される。制御電極９は、加速電極１０よ
りも低電位であることはもちろんのこと、高電位側配線
５の電圧よりも低い方が望ましい。例えば、低電位側配
線４と同電位でもよい。
【００５６】このように、第２の実施形態の電子放出素
子は、基板１の法線方向に延びる高電位配線部５とその
上面に形成された加速電極１０とを有するため、基板１
の法線方向に進行する放出電子の割合を増やすことがで
き、電子放出効率を約２％向上させることができる。
子は、基板１の法線方向に延びる高電位配線部５とその
上面に形成された加速電極１０とを有するため、基板１
の法線方向に進行する放出電子の割合を増やすことがで
き、電子放出効率を約２％向上させることができる。
【００５７】また、高抵抗材料を含む層７を高電位配線
層５の上面に形成し、かつ、高さの高い高電位側配線部
５と加速電極１０とを有するため、高抵抗材料を含む層
７の代わりに絶縁材料を同部位に用いた場合に比べて、
電子ビームの広がりを約５％改善することができた。電
子ビームの広がりを抑制できた理由は、チャージアップ
防止用として高抵抗材料を含む層７を設けたためと、電
子放出部６よりも上方に制御板１６を設置したためと考
えられる。
層５の上面に形成し、かつ、高さの高い高電位側配線部
５と加速電極１０とを有するため、高抵抗材料を含む層
７の代わりに絶縁材料を同部位に用いた場合に比べて、
電子ビームの広がりを約５％改善することができた。電
子ビームの広がりを抑制できた理由は、チャージアップ
防止用として高抵抗材料を含む層７を設けたためと、電
子放出部６よりも上方に制御板１６を設置したためと考
えられる。
【００５８】（第３の実施形態）第３の実施形態は、電
子放出部（亀裂部）に面を合わせて絶縁層および制御電
極を形成するものである。
子放出部（亀裂部）に面を合わせて絶縁層および制御電
極を形成するものである。
【００５９】図８は第３の実施形態の電子放出素子の断
面構造を示す図である。以下、図８に基づいて、第３の
実施形態の電子放出素子の製造工程を順に説明する。
面構造を示す図である。以下、図８に基づいて、第３の
実施形態の電子放出素子の製造工程を順に説明する。
【００６０】まず、ガラス基板１上に、素子電極の形成
材料となる厚さ300nmのＰｔ薄膜を成膜する。次に、露
光エッチング加工により、一対の素子電極（カソード・
ゲート電極）２，３を形成する。ここで、両電極２，３
の間隔は、例えば２０μｍに設定される。
材料となる厚さ300nmのＰｔ薄膜を成膜する。次に、露
光エッチング加工により、一対の素子電極（カソード・
ゲート電極）２，３を形成する。ここで、両電極２，３
の間隔は、例えば２０μｍに設定される。
【００６１】次に、導電性薄膜となる厚さ５０nmのPdＯ
微粒子層を形成する。次に、図示されていないが、外部
から任意の画素に選択的に電圧を印加できるように、カ
ソード・ゲート電極２，３をマトリクス状の配線で結線
する。
微粒子層を形成する。次に、図示されていないが、外部
から任意の画素に選択的に電圧を印加できるように、カ
ソード・ゲート電極２，３をマトリクス状の配線で結線
する。
【００６２】次に、基板１の全面に絶縁層７を形成した
後、その上面全体に制御電極層２１を成膜する。本実施
形態では、絶縁層として、PdＯ系を主体としたペースト
を塗布し、その後、熱処理を行って薄膜化する。絶縁層
７の厚みは、例えば３μｍに設定される。また、制御電
極層２１は、スパッタ法により、例えば厚さ２００nmの
Ｍｏをスパッタ法により形成される。
後、その上面全体に制御電極層２１を成膜する。本実施
形態では、絶縁層として、PdＯ系を主体としたペースト
を塗布し、その後、熱処理を行って薄膜化する。絶縁層
７の厚みは、例えば３μｍに設定される。また、制御電
極層２１は、スパッタ法により、例えば厚さ２００nmの
Ｍｏをスパッタ法により形成される。
【００６３】次に、レジストを塗布して露光エッチング
プロセスにより、絶縁層７と制御電極層２１の一部をエ
ッチング除去する。このとき、カソード・ゲート電極
２，３の間に、絶縁層７と制御電極２１の各端部を形成
する。理想的には、両電極７，２１の間、あるいは中央
部よりもカソード電極２寄りに形成するのが望ましい。
プロセスにより、絶縁層７と制御電極層２１の一部をエ
ッチング除去する。このとき、カソード・ゲート電極
２，３の間に、絶縁層７と制御電極２１の各端部を形成
する。理想的には、両電極７，２１の間、あるいは中央
部よりもカソード電極２寄りに形成するのが望ましい。
【００６４】次に、カソード・ゲート電極２，３を通電
加熱する。この加熱により、導電性薄膜層が発熱する。
このとき、仮に、絶縁層７および制御電極２１がない場
合は、カソード電極２とゲート電極３の中央部が最高温
度領域になる。本実施形態の場合、絶縁層７と制御電極
２１が存在する領域で熱容量が大きくなり、絶縁層７に
被覆されていない端部付近の方が温度上昇が大きくな
る。結果として、電子放出部となる幅１００nmの亀裂部
６を、絶縁層７の端部の近傍（約１μｍ）に形成するこ
とができた。
加熱する。この加熱により、導電性薄膜層が発熱する。
このとき、仮に、絶縁層７および制御電極２１がない場
合は、カソード電極２とゲート電極３の中央部が最高温
度領域になる。本実施形態の場合、絶縁層７と制御電極
２１が存在する領域で熱容量が大きくなり、絶縁層７に
被覆されていない端部付近の方が温度上昇が大きくな
る。結果として、電子放出部となる幅１００nmの亀裂部
６を、絶縁層７の端部の近傍（約１μｍ）に形成するこ
とができた。
【００６５】図９は第３の実施形態の電子放出素子の平
面図である。ゲート電極３を覆うように絶縁層７を形成
することにより、制御電極２１との電気的短絡が防止さ
れる。なお、絶縁層７の端部の加工精度は特に高める必
要はない。絶縁層７の加工端部の直線性が悪くても、絶
縁層７の加工端部のパターンに沿って亀裂部６が自動的
に形成される。これは、電極２，３の中間位置よりも電
極２側に絶縁層７の端部を設ければ、薄膜層１１の通電
加熱処理時の最高温度領域が絶縁層７の端部により規定
されるためである。
面図である。ゲート電極３を覆うように絶縁層７を形成
することにより、制御電極２１との電気的短絡が防止さ
れる。なお、絶縁層７の端部の加工精度は特に高める必
要はない。絶縁層７の加工端部の直線性が悪くても、絶
縁層７の加工端部のパターンに沿って亀裂部６が自動的
に形成される。これは、電極２，３の中間位置よりも電
極２側に絶縁層７の端部を設ければ、薄膜層１１の通電
加熱処理時の最高温度領域が絶縁層７の端部により規定
されるためである。
【００６６】このように、第３の実施形態によれば、制
御電極２１をきわめて精度よく亀裂部６の近傍に形成す
ることができる。したがって、カソード・ゲート電極
２，３間の電圧により亀裂部６のカソード電極２側端部
から放出された電子は、近傍にある制御電極２１の電位
の影響を敏感に受けて、アノード電極側に導かれる。
御電極２１をきわめて精度よく亀裂部６の近傍に形成す
ることができる。したがって、カソード・ゲート電極
２，３間の電圧により亀裂部６のカソード電極２側端部
から放出された電子は、近傍にある制御電極２１の電位
の影響を敏感に受けて、アノード電極側に導かれる。
【００６７】本実施形態の電子放出素子を高真空容器内
に入れ、基板１との距離を３mmに保持したアノード電極
と対向させて電子放出特性を評価したところ、制御電極
２１にカソード電極２よりも高い電圧を印加すれば、制
御電極２１を持たない電子放出素子と比べて、２倍以上
の放出電流が得られた。
に入れ、基板１との距離を３mmに保持したアノード電極
と対向させて電子放出特性を評価したところ、制御電極
２１にカソード電極２よりも高い電圧を印加すれば、制
御電極２１を持たない電子放出素子と比べて、２倍以上
の放出電流が得られた。
【００６８】さらに、アノード電極上での電子の広がり
も、アノード電極上に形成した蛍光体の発光領域を観測
したところ、制御電極２１のない従来の電子源構造に比
べて、約半分にすることができた。これは、制御電極２
１を電子放出部となる亀裂部６の近傍に形成した効果に
よる。
も、アノード電極上に形成した蛍光体の発光領域を観測
したところ、制御電極２１のない従来の電子源構造に比
べて、約半分にすることができた。これは、制御電極２
１を電子放出部となる亀裂部６の近傍に形成した効果に
よる。
【００６９】なお、絶縁層７は別の方法、例えばスパッ
タ法やプラズマＣＶＤ法、熱ＣＶＤ法などを用いてもか
まわない。また、絶縁層７の端部と亀裂部６の距離は、
通電加熱処理の条件等により変えることができる。本実
施形態では、絶縁層７の厚さを約３μｍとしたが、この
値に限定されない。重要な点は、制御電極２１と亀裂部
６の間隔であり、この間隔を１０μｍ以下とすること
が、放出電子の方向制御性の観点からは望ましい。
タ法やプラズマＣＶＤ法、熱ＣＶＤ法などを用いてもか
まわない。また、絶縁層７の端部と亀裂部６の距離は、
通電加熱処理の条件等により変えることができる。本実
施形態では、絶縁層７の厚さを約３μｍとしたが、この
値に限定されない。重要な点は、制御電極２１と亀裂部
６の間隔であり、この間隔を１０μｍ以下とすること
が、放出電子の方向制御性の観点からは望ましい。
【００７０】また、絶縁層７をエッチング除去する際、
絶縁層７と微粒子を含む導電性薄膜層のエッチング選択
性が取れない場合は、絶縁層７を形成する前に、微粒子
導電性薄膜層の上面に、薄膜層の開口部となる領域に薄
膜金属層などのバッファ層を形成しておくのが望まし
い。この場合、制御電極２１および絶縁層７のパターン
をエッチング除去して形成した後、露出した薄膜バッフ
ァ層をエッチング除去し、その後、電極２，３を通電加
熱して電子放出部となる亀裂部６を形成すればよい。
絶縁層７と微粒子を含む導電性薄膜層のエッチング選択
性が取れない場合は、絶縁層７を形成する前に、微粒子
導電性薄膜層の上面に、薄膜層の開口部となる領域に薄
膜金属層などのバッファ層を形成しておくのが望まし
い。この場合、制御電極２１および絶縁層７のパターン
をエッチング除去して形成した後、露出した薄膜バッフ
ァ層をエッチング除去し、その後、電極２，３を通電加
熱して電子放出部となる亀裂部６を形成すればよい。
【００７１】上述した第３の実施形態では、ゲート電極
３の上面に絶縁層７を形成する例を説明したが、第１お
よび第２の実施形態と同様に、絶縁層７の側壁部分を高
抵抗材料で覆ったり、あるいは、絶縁層７の代わりに高
抵抗材料を含む層を設けてもよい。これにより、放出電
子によるチャージアップを防止でき、放出電子の方向制
御性がよくなる。
３の上面に絶縁層７を形成する例を説明したが、第１お
よび第２の実施形態と同様に、絶縁層７の側壁部分を高
抵抗材料で覆ったり、あるいは、絶縁層７の代わりに高
抵抗材料を含む層を設けてもよい。これにより、放出電
子によるチャージアップを防止でき、放出電子の方向制
御性がよくなる。
【００７２】第４の実施形態は、電子放出部の左右に近
接して、高抵抗材料を含む層および制御電極を形成する
ものである。すなわち、第３の実施形態のようにゲート
電極側だけでなく、カソード電極側にも高抵抗材料を含
む層と制御電極とを形成する点に特徴がある。
接して、高抵抗材料を含む層および制御電極を形成する
ものである。すなわち、第３の実施形態のようにゲート
電極側だけでなく、カソード電極側にも高抵抗材料を含
む層と制御電極とを形成する点に特徴がある。
【００７３】図１０は第４の実施形態の電子放出素子の
断面構造を示す図である。第４の実施形態は、基本的な
膜構造は第３の実施形態と同じであるが、高抵抗材料を
含む層の加工端間の距離を１０μｍとした。なお、第４
の実施形態では、高抵抗材料を含む層の加工端部をカソ
ード電極２とゲート電極３との間に形成した。この場
合、亀裂部６が形成される薄膜層１１の通電処理工程に
おける最高温度領域は、高抵抗材料を含む層の両端部の
ほぼ中間になる。
断面構造を示す図である。第４の実施形態は、基本的な
膜構造は第３の実施形態と同じであるが、高抵抗材料を
含む層の加工端間の距離を１０μｍとした。なお、第４
の実施形態では、高抵抗材料を含む層の加工端部をカソ
ード電極２とゲート電極３との間に形成した。この場
合、亀裂部６が形成される薄膜層１１の通電処理工程に
おける最高温度領域は、高抵抗材料を含む層の両端部の
ほぼ中間になる。
【００７４】このように第４の本実施形態では、亀裂部
６をほぼ高抵抗材料を含む層７の加工端部のほぼ中央部
に形成するため、制御電極２１からの電界の影響を均等
に亀裂部６に作用させることができる。特開平8-250018
号公報では、Ｙ方向にのみ均等電位を形成しているが、
本実施形態では、Ｘ方向にもより均等な電界を形成でき
る。
６をほぼ高抵抗材料を含む層７の加工端部のほぼ中央部
に形成するため、制御電極２１からの電界の影響を均等
に亀裂部６に作用させることができる。特開平8-250018
号公報では、Ｙ方向にのみ均等電位を形成しているが、
本実施形態では、Ｘ方向にもより均等な電界を形成でき
る。
【００７５】本実施形態の利点は、亀裂部６から放出さ
れた電子に対して、基板１の法線方向に電場をかけるこ
とができ、電子ビームの集束性をより向上させることが
できる。なお、制御電極２１の各端部の間隔は狭いほど
よく、実用上、２０μｍ程度以下にするのが望ましい。
れた電子に対して、基板１の法線方向に電場をかけるこ
とができ、電子ビームの集束性をより向上させることが
できる。なお、制御電極２１の各端部の間隔は狭いほど
よく、実用上、２０μｍ程度以下にするのが望ましい。
【００７６】図１１は第４の実施形態の電子放出素子の
平面図である。なお、高抵抗材料を含む層７の加工端部
２２がいずれも、カソード・ゲート電極２，３間にな
く、カソード・ゲート電極２，３上にある場合は、亀裂
部６はほぼカソード・ゲート電極２，３間のほぼ中央部
に形成される。この場合、制御電極２１の端部が亀裂部
６に対して対称位置に存在しない場合もあり、この場合
の放出電子に対する制御電極２１からの電界作用は非対
称となる。ただし、この場合でも、放出電子のビームの
広がりを低減できる効果は得られる。
平面図である。なお、高抵抗材料を含む層７の加工端部
２２がいずれも、カソード・ゲート電極２，３間にな
く、カソード・ゲート電極２，３上にある場合は、亀裂
部６はほぼカソード・ゲート電極２，３間のほぼ中央部
に形成される。この場合、制御電極２１の端部が亀裂部
６に対して対称位置に存在しない場合もあり、この場合
の放出電子に対する制御電極２１からの電界作用は非対
称となる。ただし、この場合でも、放出電子のビームの
広がりを低減できる効果は得られる。
【００７７】（第５の実施形態）本発明による電子放出
素子の具体的な応用として表示装置が考えられるが、表
示装置を構成する場合には、各画素ごとに電子放出素子
を設ける必要があり、多数の電子放出素子を均一に形成
しなければならない。例えば、図１０に示す電子放出素
子において、制御電極２１間の距離にばらつきがある
と、電子放出部となる亀裂部６に対する電界の大きさが
変化することになり、表示むらの原因になる。そこで、
以下に説明する第５の実施形態は、制御電極２１の加工
端部をカソード・ゲート電極２，３の端部に対して自己
整合的に形成することを特徴とする。
素子の具体的な応用として表示装置が考えられるが、表
示装置を構成する場合には、各画素ごとに電子放出素子
を設ける必要があり、多数の電子放出素子を均一に形成
しなければならない。例えば、図１０に示す電子放出素
子において、制御電極２１間の距離にばらつきがある
と、電子放出部となる亀裂部６に対する電界の大きさが
変化することになり、表示むらの原因になる。そこで、
以下に説明する第５の実施形態は、制御電極２１の加工
端部をカソード・ゲート電極２，３の端部に対して自己
整合的に形成することを特徴とする。
【００７８】図１２は第５の実施形態の電子放出素子の
製造工程を示す図、図１３は第５の実施形態の平面図で
あり、以下、これらの図に基づいて第５の実施形態を説
明する。
製造工程を示す図、図１３は第５の実施形態の平面図で
あり、以下、これらの図に基づいて第５の実施形態を説
明する。
【００７９】まず、ガラス基板１上にＰｔ薄膜を用いて
カソード電極２とゲート電極３を形成する。次に、厚さ
２０nmのPdＯ微粒子薄膜層１１を形成した後、絶縁層７
と、ＩＴＯからなる透明電極層２１を順に形成する（図
１２（ａ））。
カソード電極２とゲート電極３を形成する。次に、厚さ
２０nmのPdＯ微粒子薄膜層１１を形成した後、絶縁層７
と、ＩＴＯからなる透明電極層２１を順に形成する（図
１２（ａ））。
【００８０】次に、ポジ型のフォトレジスト膜２４を塗
布した後、基板１の裏面から露光を行い、電極などの不
透過領域のパターンをレジストに転写する（図１２
（ｂ））。
布した後、基板１の裏面から露光を行い、電極などの不
透過領域のパターンをレジストに転写する（図１２
（ｂ））。
【００８１】ここで、導電性薄膜層２１の膜厚は約２０
nmと大変薄いため、その上面に形成されたレジスト膜２
４を感光することができる。次に、図１２（ｃ）に示す
ように、レジストパターンをマスクとして、導電性薄膜
層２１および絶縁層７をエッチング除去することによ
り、カソード・ゲート電極２，３の端部に対して制御電
極２１のパターンの端部を自己整合させる。その後、図
１２（ｄ）に示すように、導電性薄膜層１１を通電加熱
することにより、電子放出部となる亀裂部６を形成す
る。
nmと大変薄いため、その上面に形成されたレジスト膜２
４を感光することができる。次に、図１２（ｃ）に示す
ように、レジストパターンをマスクとして、導電性薄膜
層２１および絶縁層７をエッチング除去することによ
り、カソード・ゲート電極２，３の端部に対して制御電
極２１のパターンの端部を自己整合させる。その後、図
１２（ｄ）に示すように、導電性薄膜層１１を通電加熱
することにより、電子放出部となる亀裂部６を形成す
る。
【００８２】このように、第５の実施形態は、制御電極
２１の端部をカソード・ゲート電極２，３に対して自己
整合的に形成できるため、亀裂部６を制御電極２１パタ
ーンの中央部、すなわちカソード・ゲート電極２，３の
端部の中央付近に形成することができる。このため、大
面積の基板上に均一に電子放出素子を形成することがで
きる。
２１の端部をカソード・ゲート電極２，３に対して自己
整合的に形成できるため、亀裂部６を制御電極２１パタ
ーンの中央部、すなわちカソード・ゲート電極２，３の
端部の中央付近に形成することができる。このため、大
面積の基板上に均一に電子放出素子を形成することがで
きる。
【００８３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、素子電極上に、高抵抗材料を含む層を介して制御
電極を配置するため、アノード電極側に進行する放出電
子の影響を受けて高抵抗材料を含む層がチャージアップ
するような不具合が起きなくなり、電子の方向制御性が
向上する。
れば、素子電極上に、高抵抗材料を含む層を介して制御
電極を配置するため、アノード電極側に進行する放出電
子の影響を受けて高抵抗材料を含む層がチャージアップ
するような不具合が起きなくなり、電子の方向制御性が
向上する。
【００８４】また、高抵抗材料を含む層と制御電極との
内側端面に沿って亀裂部を形成するため、亀裂部から放
出された電子を、効率よくアノード電極側に導くことが
できる。
内側端面に沿って亀裂部を形成するため、亀裂部から放
出された電子を、効率よくアノード電極側に導くことが
できる。
【図１】本発明に係る電子放出素子の第１の実施形態の
断面構造を示す図。
断面構造を示す図。
【図２】第１の実施形態のうち、低電圧側配線部を制御
電極にも兼用した平面図および断面図。
電極にも兼用した平面図および断面図。
【図３】第１の実施形態のうち、低電圧側配線部を制御
電極にも兼用した電子放出素子の製造工程を示す平面
図。
電極にも兼用した電子放出素子の製造工程を示す平面
図。
【図４】高低位側配線部よりも先に低電位側配線部を形
成する例を示す断面図。
成する例を示す断面図。
【図５】第２の実施形態の電子放出素子の断面構造を示
す図。
す図。
【図６】高電位側配線部よりも先に低電位側配線部を形
成し、その上面に絶縁層を介して高電位側配線部を形成
する例を示す断面図。
成し、その上面に絶縁層を介して高電位側配線部を形成
する例を示す断面図。
【図７】図６の変形例を示す断面図。
【図８】第３の実施形態の電子放出素子の断面構造を示
す図。
す図。
【図９】第３の実施形態の電子放出素子の平面図。
【図１０】第４の実施形態の電子放出素子の断面構造を
示す図。
示す図。
【図１１】第４の実施形態の電子放出素子の平面図。
【図１２】第５の実施形態の電子放出素子の製造工程を
示す図。
示す図。
【図１３】第５の実施形態の平面図。
１ 基板
２ 低電位側素子電極（カソード電極）
３ 高電位側素子電極（ゲート電極）
４ 低電位側配線
５ 高電位側配線
６ 電子放出部
７ 高抵抗材料を含む層
８ 絶縁層
９ 制御電極
１０ 加速電極
１１ 導電膜
フロントページの続き
(56)参考文献 特開 平８−273517（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01J 1/316
H01J 1/46
H01J 31/12
Claims (9)
- 【請求項１】基板上に分離して形成される一対の素子電
極と、 これら素子電極の間に設けられる電子放出部と、を備え
た電子放出素子において、 前記一対の素子電極のうち相対的に高電圧が印加される
素子電極上に形成される高抵抗材料を含む層と、 前記高抵抗材料を含む層の上面に形成され前記電子放出
素子から放出された電子を集束する制御電極と、を備え
ることを特徴とする電子放出素子。 - 【請求項２】前記制御電極には、前記一対の素子電極の
うち相対的に低電圧が印加される素子電極と略同一の電
圧が印加されることを特徴とする請求項１に記載の電子
放出素子。 - 【請求項３】基板上に分離して形成される一対の素子電
極と、 これら素子電極の間に設けられた電子放出部と、を備え
た電子放出素子において、 前記一対の素子電極のうち相対的に高電圧が印加される
素子電極上に形成される高抵抗材料を含む層と、前記高
抵抗材料を含む層の上面に形成される加速電極と、 前記加速電極の上面に絶縁層を介して形成される制御電
極と、を備えることを特徴とする電子放出素子。 - 【請求項４】基板上に分離して形成される一対の素子電
極と、 前記一対の素子電極間の間隙およびその周辺部を覆うよ
うに形成される微粒子を含む導電性薄膜層と、を備え、 前記導電性薄膜層に形成された亀裂部から電子を放出す
る電子放出素子において、 前記一対の素子電極のうち相対的に高電圧が印加される
素子電極上に形成される高抵抗材料を含む層と、 前記高抵抗材料を含む層の上面に形成される制御電極
と、を備え、 前記高抵抗材料を含む層とその上面の前記制御電極との
内側端面に沿って前記亀裂部を形成することを特徴とす
る電子放出素子。 - 【請求項５】前記高抵抗材料を含む層と前記制御電極と
の内側端面位置を、前記一対の素子電極のうち相対的に
高電圧が印加される素子電極よりも、低電圧が印加され
る素子電極に近い位置に形成することを特徴とする請求
項４に記載の電子放出素子。 - 【請求項６】基板上に分離して形成される一対の素子電
極と、 前記一対の素子電極間の間隙およびその周辺部を覆うよ
うに形成される微粒子を含む導電性薄膜層と、を備え、 前記導電性薄膜層に形成された亀裂部から電子を放出す
る電子放出素子において、 前記一対の素子電極の各上面に形成される高抵抗材料を
含む層と、 前記高抵抗材料を含む層の各上面に形成される制御電極
と、 前記一対の素子電極の中間付近に設けられ、前記高抵抗
材料を含む層と前記制御電極とを一部除去して形成され
る開口部と、を備え、 前記間隙の略中間位置に前記亀裂部を配置することを特
徴とする電子放出素子。 - 【請求項７】基板上に分離して形成される一対の素子電
極と、 前記一対の素子電極間の間隙およびその周辺部を覆うよ
うに形成される微粒子を含む導電性薄膜層と、を備え、 前記導電性薄膜層に形成された亀裂部から電子を放出す
る電子放出素子の製造方法において、 前記導電性薄膜層が形成された基板の上面全体に、高抵
抗材料を含む層を形成する第１ステップと、 前記高抵抗材料を含む層が形成された基板の上面全体に
制御電極層を形成する第２ステップと、 前記高抵抗材料を含む層と前記制御電極層との内側端面
位置が、前記一対の素子電極のうち相対的に高電圧が印
加される素子電極よりも、低電圧が印加される素子電極
に近い位置に形成されるように、前記高抵抗材料を含む
層と前記制御電極層との一部を除去する第３ステップ
と、 前記一対の素子電極に通電加熱することにより、前記高
抵抗材料を含む層と前記制御電極層との内側端面位置の
近傍に前記亀裂部を形成する第４ステップと、を備える
ことを特徴とする電子放出素子の製造方法。 - 【請求項８】基板上に分離して形成される一対の素子電
極と、 前記一対の素子電極間の間隙およびその周辺部を覆うよ
うに形成される微粒子を含む導電性薄膜層と、を備え、 前記導電性薄膜層に形成された亀裂部から電子を放出す
る電子放出素子において、 前記導電性薄膜層が形成された基板の上面全体に、高抵
抗材料を含む層を形成する第１ステップと、 前記高抵抗材料を含む層が形成された基板の上面全体に
制御電極層を形成する第２ステップと、 前記制御電極層が形成された基板の上面全体にレジスト
膜を塗布する第３ステップと、 前記レジスト膜を用いたフォトリソグラフィにより前記
高抵抗材料を含む層と前記制御電極層との一部を除去
し、前記一対の素子電極間に開口部を形成する第４ステ
ップと、 前記一対の素子電極に通電加熱することにより、前記開
口部の中間近傍に前記亀裂部を形成する第５ステップ
と、を備えることを特徴とする電子放出素子の製造方
法。 - 【請求項９】基板上に分離して形成される一対の素子電
極と、 前記一対の素子電極間の間隙およびその周辺部を覆うよ
うに形成される微粒子を含む導電性薄膜層と、を備え、 前記導電性薄膜層に形成された亀裂部から電子を放出す
る電子放出素子において、 前記導電性薄膜層が形成された基板の上面全体に、高抵
抗材料を含む層を形成する第１ステップと、 前記高抵抗材料を含む層が形成された基板の上面全体に
制御電極層を形成する第２ステップと、 前記制御電極層が形成された基板の上面全体にレジスト
膜を塗布する第３ステップと、 前記素子電極をマスクとして、基板の裏面から露光を行
った後、現像およびエッチングを行って、前記レジスト
膜をパターンニングする第４ステップと、 パターンニングされた前記レジスト膜を用いて、前記制
御電極層と前記高抵抗材料とを含む層の一部をエッチン
グ除去し、前記一対の素子電極間に開口部を形成する第
４ステップと、 前記一対の素子電極に通電加熱することにより、前記開
口部の中間近傍に前記亀裂部を形成する第５ステップ
と、を備えることを特徴とする電子放出素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13498499A JP3486131B2 (ja) | 1999-05-14 | 1999-05-14 | 電子放出素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13498499A JP3486131B2 (ja) | 1999-05-14 | 1999-05-14 | 電子放出素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000323018A JP2000323018A (ja) | 2000-11-24 |
| JP3486131B2 true JP3486131B2 (ja) | 2004-01-13 |
Family
ID=15141214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13498499A Expired - Fee Related JP3486131B2 (ja) | 1999-05-14 | 1999-05-14 | 電子放出素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3486131B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100862655B1 (ko) * | 2003-08-12 | 2008-10-10 | 삼성에스디아이 주식회사 | 탄소나노튜브 에미터를 구비하는 전계 방출 디스플레이 및그 제조 방법 |
-
1999
- 1999-05-14 JP JP13498499A patent/JP3486131B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000323018A (ja) | 2000-11-24 |
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