JP3486131B2 - 電子放出素子およびその製造方法 - Google Patents
電子放出素子およびその製造方法Info
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- JP3486131B2 JP3486131B2 JP13498499A JP13498499A JP3486131B2 JP 3486131 B2 JP3486131 B2 JP 3486131B2 JP 13498499 A JP13498499 A JP 13498499A JP 13498499 A JP13498499 A JP 13498499A JP 3486131 B2 JP3486131 B2 JP 3486131B2
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Description
【0001】
【発明の属する技術分野】本発明は、画像表示装置や電
子線露光装置などに利用可能な電子放出装置およびその
製造方法に関する。
子線露光装置などに利用可能な電子放出装置およびその
製造方法に関する。
【0002】
【従来の技術】基板上に形成した一対の素子電極間にま
たがる導電性薄膜に電子放出部が設けられた表面伝導型
電子放出素子においては、電子放出部から放出された電
子は、素子電極間の電界による水平方向の力を受けるた
め、電子放出部の上方に配置されたアノード電極の方向
に直線的には進行せずに、放物線軌跡を描いて進行す
る。このため、電子放出部から放出された電子は、アノ
ード電極側の電子放出部の法線上とは異なる位置に衝突
する。
たがる導電性薄膜に電子放出部が設けられた表面伝導型
電子放出素子においては、電子放出部から放出された電
子は、素子電極間の電界による水平方向の力を受けるた
め、電子放出部の上方に配置されたアノード電極の方向
に直線的には進行せずに、放物線軌跡を描いて進行す
る。このため、電子放出部から放出された電子は、アノ
ード電極側の電子放出部の法線上とは異なる位置に衝突
する。
【0003】したがって、この種の表面伝導型電子放出
素子を画像形成装置に応用する場合、電子ビームの拡散
により、隣接画素へのはみ出しが生じたり、高効率の発
光が得られなかったりするなどの不具合が生じる。
素子を画像形成装置に応用する場合、電子ビームの拡散
により、隣接画素へのはみ出しが生じたり、高効率の発
光が得られなかったりするなどの不具合が生じる。
【0004】このような不具合を防止するために、例え
ば、特開平8-250018号公報には、一対の素子電極の電圧
印加方向に略直交する方向に略凹状の等電位面を形成す
る形成手段を設け、放出電子ビームを絞り込んで隣接画
素にはみ出さないようにした装置が開示されている。こ
のとき、電子放出素子から素子電極の電圧印加方向と略
平行な方向に配置された配線電極上端までの高さを約1
μm以上にしている。
ば、特開平8-250018号公報には、一対の素子電極の電圧
印加方向に略直交する方向に略凹状の等電位面を形成す
る形成手段を設け、放出電子ビームを絞り込んで隣接画
素にはみ出さないようにした装置が開示されている。こ
のとき、電子放出素子から素子電極の電圧印加方向と略
平行な方向に配置された配線電極上端までの高さを約1
μm以上にしている。
【0005】上記公報に開示された装置の場合、Y方向
に略凹状に形成された等電位面でビーム拡がりを抑制す
るには、電子放出部を素子電極の中央にY方向に平行に
配置する必要があった。また、該等電位面を形成する導
電層は、配線層も兼ねているため、近接させることが困
難であった。
に略凹状に形成された等電位面でビーム拡がりを抑制す
るには、電子放出部を素子電極の中央にY方向に平行に
配置する必要があった。また、該等電位面を形成する導
電層は、配線層も兼ねているため、近接させることが困
難であった。
【0006】上記公報の不具合を解消する手法として、
特開平8-273517号公報には、基板上に形成した高さの異
なる一対の素子電極の一方の素子電極部分の段差近傍の
みに電子放出部を設置し、かつ、電子放出部近傍の素子
電極上に絶縁層を介して制御電極を形成した装置が開示
されている。この装置では、電子放出部近傍の素子電極
を高電位、他方の素子電極および制御電極を低電位とす
ることにより、放出電子の高電位側素子電極への電子の
吸い込みを軽減し、電子放出効率を向上させている。
特開平8-273517号公報には、基板上に形成した高さの異
なる一対の素子電極の一方の素子電極部分の段差近傍の
みに電子放出部を設置し、かつ、電子放出部近傍の素子
電極上に絶縁層を介して制御電極を形成した装置が開示
されている。この装置では、電子放出部近傍の素子電極
を高電位、他方の素子電極および制御電極を低電位とす
ることにより、放出電子の高電位側素子電極への電子の
吸い込みを軽減し、電子放出効率を向上させている。
【0007】
【発明が解決しようとする課題】上述した特開平8-2735
17号公報に開示された装置のように、高さの異なる素子
電極に対応する制御電極を、高電位側の素子電極上に絶
縁層を介して形成すると、電子放出に伴い絶縁層部が帯
電してしまう。このため、制御電極近傍の電界が乱れて
電子の方向制御性が悪くなるという問題がある。
17号公報に開示された装置のように、高さの異なる素子
電極に対応する制御電極を、高電位側の素子電極上に絶
縁層を介して形成すると、電子放出に伴い絶縁層部が帯
電してしまう。このため、制御電極近傍の電界が乱れて
電子の方向制御性が悪くなるという問題がある。
【0008】また、上述した特開平8-250018号公報に開
示された装置のように、略同一高さの素子電極の間に電
子放出部を形成するようにすると、電子放出部と制御電
極との距離を近づけることができなくなり、制御電界に
よる電界を微小サイズの電子放出部に有効に作用させる
ことができないという問題と、ビームを絞るためには、
X方向の電界の影響を一様にすべく、電子放出部はY方
向等電位面に平行にする必要があるが、必ずしも平行に
ならないという問題がある。
示された装置のように、略同一高さの素子電極の間に電
子放出部を形成するようにすると、電子放出部と制御電
極との距離を近づけることができなくなり、制御電界に
よる電界を微小サイズの電子放出部に有効に作用させる
ことができないという問題と、ビームを絞るためには、
X方向の電界の影響を一様にすべく、電子放出部はY方
向等電位面に平行にする必要があるが、必ずしも平行に
ならないという問題がある。
【0009】本発明は、このような点に鑑みてなされた
ものであり、その目的は、放出電子の方向制御性を向上
させることができる電子放出素子およびその製造方法を
提供することにある。
ものであり、その目的は、放出電子の方向制御性を向上
させることができる電子放出素子およびその製造方法を
提供することにある。
【0010】
【課題を解決するための手段】上述した課題を解決する
ために、請求項1の発明は、基板上に分離して形成され
る一対の素子電極と、これら素子電極の間に設けられる
電子放出部と、を備えた電子放出素子において、前記一
対の素子電極のうち相対的に高電圧が印加される素子電
極上に形成される高抵抗材料を含む層と、前記高抵抗材
料を含む層の上面に形成され前記電子放出素子から放出
された電子を集束する制御電極と、を備える。
ために、請求項1の発明は、基板上に分離して形成され
る一対の素子電極と、これら素子電極の間に設けられる
電子放出部と、を備えた電子放出素子において、前記一
対の素子電極のうち相対的に高電圧が印加される素子電
極上に形成される高抵抗材料を含む層と、前記高抵抗材
料を含む層の上面に形成され前記電子放出素子から放出
された電子を集束する制御電極と、を備える。
【0011】請求項1の発明では、素子電極上に高抵抗
材料を含む層を介して制御電極を形成するため、電子放
出部から放出された電子が高抵抗材料を含む層の脇を通
過しても、チャージアップのおそれがない。したがっ
て、電子の方向制御性が向上する。
材料を含む層を介して制御電極を形成するため、電子放
出部から放出された電子が高抵抗材料を含む層の脇を通
過しても、チャージアップのおそれがない。したがっ
て、電子の方向制御性が向上する。
【0012】ここで、高抵抗材料を含む層は、高抵抗層
でもよいし、あるいは、絶縁層の側壁部分を高抵抗材料
で覆ってもよい。
でもよいし、あるいは、絶縁層の側壁部分を高抵抗材料
で覆ってもよい。
【0013】請求項2の発明では、一対の素子電極のう
ち相対的に低電圧が印加される素子電極と略同一の電圧
を制御電極に印加するため、放出電子を集束させること
ができる。
ち相対的に低電圧が印加される素子電極と略同一の電圧
を制御電極に印加するため、放出電子を集束させること
ができる。
【0014】請求項3の発明では、高抵抗材料を含む層
の上面に加速電極を形成し、その上面に絶縁層を介して
制御電極を形成するため、高電位側の素子電極よりも高
い電圧を加速電極に印加することにより、アノード電極
側に進行する放出電子の割合を増やすことができる。
の上面に加速電極を形成し、その上面に絶縁層を介して
制御電極を形成するため、高電位側の素子電極よりも高
い電圧を加速電極に印加することにより、アノード電極
側に進行する放出電子の割合を増やすことができる。
【0015】請求項4の発明では、高抵抗材料を含む層
と制御電極との内側端面に沿って亀裂部を形成するた
め、亀裂部から放出された電子を効率よく制御電極側に
導くことができる。
と制御電極との内側端面に沿って亀裂部を形成するた
め、亀裂部から放出された電子を効率よく制御電極側に
導くことができる。
【0016】請求項5の発明では、高抵抗層および制御
電極の内側端面位置を、前記一対の素子電極のうち相対
的に高電圧が印加される素子電極よりも、低電圧が印加
される素子電極に近い位置に形成すれば、導電性薄膜層
に通電したときに、高抵抗材料を含む層と制御電極の内
側端面位置に接する部分の温度が最も高くなるため、こ
の部分に亀裂部を形成することができる。
電極の内側端面位置を、前記一対の素子電極のうち相対
的に高電圧が印加される素子電極よりも、低電圧が印加
される素子電極に近い位置に形成すれば、導電性薄膜層
に通電したときに、高抵抗材料を含む層と制御電極の内
側端面位置に接する部分の温度が最も高くなるため、こ
の部分に亀裂部を形成することができる。
【0017】請求項6の発明では、亀裂部の周囲に対称
的に高抵抗層と制御電極を形成するため、亀裂部から放
出された電子を方向性よくアノード電極側に導くことが
できる。
的に高抵抗層と制御電極を形成するため、亀裂部から放
出された電子を方向性よくアノード電極側に導くことが
できる。
【0018】請求項7の発明は、基板上に分離して形成
される一対の素子電極と、前記一対の素子電極間の間隙
およびその周辺部を覆うように形成される微粒子を含む
導電性薄膜層と、を備え、前記導電性薄膜層に形成され
た亀裂部から電子を放出する電子放出素子の製造方法に
おいて、前記導電性薄膜層が形成された基板の上面全体
に、高抵抗材料を含む層を形成する第1ステップと、前
記高抵抗材料を含む層が形成された基板の上面全体に制
御電極層を形成する第2ステップと、前記高抵抗材料を
含む層と前記制御電極層との内側端面位置が、前記一対
の素子電極のうち相対的に高電圧が印加される素子電極
よりも、低電圧が印加される素子電極に近い位置に形成
されるように、前記高抵抗材料を含む層と前記制御電極
層との一部を除去する第3ステップと、前記一対の素子
電極に通電加熱することにより、前記高抵抗材料を含む
層と前記制御電極層との内側端面位置の近傍に前記亀裂
部を形成する第4ステップと、を備える。
される一対の素子電極と、前記一対の素子電極間の間隙
およびその周辺部を覆うように形成される微粒子を含む
導電性薄膜層と、を備え、前記導電性薄膜層に形成され
た亀裂部から電子を放出する電子放出素子の製造方法に
おいて、前記導電性薄膜層が形成された基板の上面全体
に、高抵抗材料を含む層を形成する第1ステップと、前
記高抵抗材料を含む層が形成された基板の上面全体に制
御電極層を形成する第2ステップと、前記高抵抗材料を
含む層と前記制御電極層との内側端面位置が、前記一対
の素子電極のうち相対的に高電圧が印加される素子電極
よりも、低電圧が印加される素子電極に近い位置に形成
されるように、前記高抵抗材料を含む層と前記制御電極
層との一部を除去する第3ステップと、前記一対の素子
電極に通電加熱することにより、前記高抵抗材料を含む
層と前記制御電極層との内側端面位置の近傍に前記亀裂
部を形成する第4ステップと、を備える。
【0019】請求項8の発明は、基板上に分離して形成
される一対の素子電極と、前記一対の素子電極間の間隙
およびその周辺部を覆うように形成される微粒子を含む
導電性薄膜層と、を備え、前記導電性薄膜層に形成され
た亀裂部から電子を放出する電子放出素子において、前
記導電性薄膜層が形成された基板の上面全体に、高抵抗
材料を含む層を形成する第1ステップと、前記高抵抗材
料を含む層が形成された基板の上面全体に制御電極層を
形成する第2ステップと、前記制御電極層が形成された
基板の上面全体にレジスト膜を塗布する第3ステップ
と、前記レジスト膜を用いたフォトリソグラフィにより
前記高抵抗材料を含む層と前記制御電極層との一部を除
去し、前記一対の素子電極間に開口部を形成する第4ス
テップと、前記一対の素子電極に通電加熱することによ
り、前記開口部の中間近傍に前記亀裂部を形成する第5
ステップと、を備える。
される一対の素子電極と、前記一対の素子電極間の間隙
およびその周辺部を覆うように形成される微粒子を含む
導電性薄膜層と、を備え、前記導電性薄膜層に形成され
た亀裂部から電子を放出する電子放出素子において、前
記導電性薄膜層が形成された基板の上面全体に、高抵抗
材料を含む層を形成する第1ステップと、前記高抵抗材
料を含む層が形成された基板の上面全体に制御電極層を
形成する第2ステップと、前記制御電極層が形成された
基板の上面全体にレジスト膜を塗布する第3ステップ
と、前記レジスト膜を用いたフォトリソグラフィにより
前記高抵抗材料を含む層と前記制御電極層との一部を除
去し、前記一対の素子電極間に開口部を形成する第4ス
テップと、前記一対の素子電極に通電加熱することによ
り、前記開口部の中間近傍に前記亀裂部を形成する第5
ステップと、を備える。
【0020】請求項9の発明は、基板上に分離して形成
される一対の素子電極と、前記一対の素子電極間の間隙
およびその周辺部を覆うように形成される微粒子を含む
導電性薄膜層と、を備え、前記導電性薄膜層に形成され
た亀裂部から電子を放出する電子放出素子において、前
記導電性薄膜層が形成された基板の上面全体に、絶縁層
または高抵抗材料を含む層を形成する第1ステップと、
前記絶縁層または高抵抗材料を含む層が形成された基板
の上面全体に制御電極層を形成する第2ステップと、前
記制御電極層が形成された基板の上面全体にレジスト膜
を塗布する第3ステップと、前記素子電極をマスクとし
て、基板の裏面から露光を行った後、現像およびエッチ
ングを行って、前記レジスト膜をパターンニングする第
4ステップと、パターンニングされた前記レジスト膜を
用いて、前記制御電極層と前記絶縁層または高抵抗材料
とを含む層の一部をエッチング除去し、前記一対の素子
電極間に開口部を形成する第4ステップと、前記一対の
素子電極に通電加熱することにより、前記開口部の中間
近傍に前記亀裂部を形成する第5ステップと、を備え
る。
される一対の素子電極と、前記一対の素子電極間の間隙
およびその周辺部を覆うように形成される微粒子を含む
導電性薄膜層と、を備え、前記導電性薄膜層に形成され
た亀裂部から電子を放出する電子放出素子において、前
記導電性薄膜層が形成された基板の上面全体に、絶縁層
または高抵抗材料を含む層を形成する第1ステップと、
前記絶縁層または高抵抗材料を含む層が形成された基板
の上面全体に制御電極層を形成する第2ステップと、前
記制御電極層が形成された基板の上面全体にレジスト膜
を塗布する第3ステップと、前記素子電極をマスクとし
て、基板の裏面から露光を行った後、現像およびエッチ
ングを行って、前記レジスト膜をパターンニングする第
4ステップと、パターンニングされた前記レジスト膜を
用いて、前記制御電極層と前記絶縁層または高抵抗材料
とを含む層の一部をエッチング除去し、前記一対の素子
電極間に開口部を形成する第4ステップと、前記一対の
素子電極に通電加熱することにより、前記開口部の中間
近傍に前記亀裂部を形成する第5ステップと、を備え
る。
【0021】請求項9の発明では、導電性薄膜層をマス
クとして、基板の裏面から露光を行うため、制御電極端
部を素子電極(カソード・ゲート電極)と自己整合的に
形成することができる。
クとして、基板の裏面から露光を行うため、制御電極端
部を素子電極(カソード・ゲート電極)と自己整合的に
形成することができる。
【0022】
【発明の実施の形態】以下、本発明に係る電子放出素子
について、図面を参照しながら具体的に説明する。
について、図面を参照しながら具体的に説明する。
【0023】(第1の実施形態)図1は本発明に係る電
子放出素子の第1の実施形態の断面構造を示す図、図2
は第1の実施形態のうち、制御電極と低電位側配線部の
材料が同一の場合の平面図と断面図である。第1の実施
形態の電子放出素子は、高電位側の素子電極の上面に高
抵抗材料を含む層を介して制御電極を形成する点に特徴
がある。
子放出素子の第1の実施形態の断面構造を示す図、図2
は第1の実施形態のうち、制御電極と低電位側配線部の
材料が同一の場合の平面図と断面図である。第1の実施
形態の電子放出素子は、高電位側の素子電極の上面に高
抵抗材料を含む層を介して制御電極を形成する点に特徴
がある。
【0024】図3は第1の実施形態の電子放出素子の製
造工程を示す平面図である。以下、図1〜図3に基づい
て、第1の実施形態の電子放出素子の製造工程を順に説
明する。まず、ガラス基板やセラミック基板等の絶縁性
基板1を洗浄した後、真空蒸着法やスパッタ法により、
素子電極の構成材料である厚さ0.3μmのPt膜を成
膜する。Pt膜の形成に先立ち、SiO2を絶縁性基板1
上に形成することも有効である。
造工程を示す平面図である。以下、図1〜図3に基づい
て、第1の実施形態の電子放出素子の製造工程を順に説
明する。まず、ガラス基板やセラミック基板等の絶縁性
基板1を洗浄した後、真空蒸着法やスパッタ法により、
素子電極の構成材料である厚さ0.3μmのPt膜を成
膜する。Pt膜の形成に先立ち、SiO2を絶縁性基板1
上に形成することも有効である。
【0025】次に、Pt膜上にレジスト膜を塗布し、電
子放出部の形成等に必要なマスクパターンを用いて露光
および現像を行い、レジスト膜をパターンニングした
後、エッチングにより一対の素子電極(カソード・ゲー
ト電極)2,3を形成する(図3(a))。これら素子
電極の材料としては、Pt以外に、Au、Ni、Mo、
W、Ti等の金属や導電性酸化物等が使用可能である。
本実施形態では、素子電極の間隔を20μmに設定し
た。
子放出部の形成等に必要なマスクパターンを用いて露光
および現像を行い、レジスト膜をパターンニングした
後、エッチングにより一対の素子電極(カソード・ゲー
ト電極)2,3を形成する(図3(a))。これら素子
電極の材料としては、Pt以外に、Au、Ni、Mo、
W、Ti等の金属や導電性酸化物等が使用可能である。
本実施形態では、素子電極の間隔を20μmに設定し
た。
【0026】次に、インクジェット法やスピンコート法
等により、例えば有機パラジウム溶液を塗布して加熱処
理し、素子電極2,3上に導電性膜を形成した後、素子
電極形成時と同様のフォトリソグラフィ法等により、導
電膜11を形成する(図3(a))。導電膜11は、一
対の素子電極2,3の間隙部とその周辺部に形成され
る。この導電膜11の一部に、後の工程で電子放出部6
が形成される。本実施形態では、導電膜11の厚さを5
0nmに設定した。
等により、例えば有機パラジウム溶液を塗布して加熱処
理し、素子電極2,3上に導電性膜を形成した後、素子
電極形成時と同様のフォトリソグラフィ法等により、導
電膜11を形成する(図3(a))。導電膜11は、一
対の素子電極2,3の間隙部とその周辺部に形成され
る。この導電膜11の一部に、後の工程で電子放出部6
が形成される。本実施形態では、導電膜11の厚さを5
0nmに設定した。
【0027】導電膜11は、パラジウム以外に、Au、
Pt、Ru、AG、Mo、Ti、W、Cu、Ta等の金
属や金属酸化物、LaB6やYB等のホウ化物、TiNやHf
N等の窒化物等でも、適宜プロセス条件を設定すれば使
用可能である。
Pt、Ru、AG、Mo、Ti、W、Cu、Ta等の金
属や金属酸化物、LaB6やYB等のホウ化物、TiNやHf
N等の窒化物等でも、適宜プロセス条件を設定すれば使
用可能である。
【0028】次に、高電位側配線部5の形成材料となる
導体層を印刷法により形成する(図3(b))。高電位
側配線部5の材料としては、Au、Ag、Pt、Ag−P
d、Cu、Ni等の金属や、導電性酸化物などを用いる
ことができる。
導体層を印刷法により形成する(図3(b))。高電位
側配線部5の材料としては、Au、Ag、Pt、Ag−P
d、Cu、Ni等の金属や、導電性酸化物などを用いる
ことができる。
【0029】次に、高電位側配線部5を形成した後、そ
の上面に印刷法やスパッタ法などにより絶縁層8を形成
する(図3(c))。本実施形態では、絶縁層の厚さを
10μmとした。この絶縁層8は、高電位側配線部5
と、後に形成する低電位側配線部4とを電気的に絶縁す
る目的で設けられる。
の上面に印刷法やスパッタ法などにより絶縁層8を形成
する(図3(c))。本実施形態では、絶縁層の厚さを
10μmとした。この絶縁層8は、高電位側配線部5
と、後に形成する低電位側配線部4とを電気的に絶縁す
る目的で設けられる。
【0030】次に、印刷法やスパッタ法等により、高電
位側配線部5の上面の素子電極3にあたる箇所に高抵抗
材料を含む層7を形成する(図3(d))。高抵抗材料
を含む層7の材料としては、例えば、RuO、SiNiO、Fe
2O3、ZnO、Cr2O3などが考えられる。本実施形態で
は、スパッタ法にて、1μm厚さのSi層を形成した。
抵抗値としては、108Ω/程度が望ましい。スパッタ
法によりSi層を形成した場合は、その後、フォトリソ
グラフィ法を用いることで、Si層を所望の位置に所望
の形状で形成することができる。
位側配線部5の上面の素子電極3にあたる箇所に高抵抗
材料を含む層7を形成する(図3(d))。高抵抗材料
を含む層7の材料としては、例えば、RuO、SiNiO、Fe
2O3、ZnO、Cr2O3などが考えられる。本実施形態で
は、スパッタ法にて、1μm厚さのSi層を形成した。
抵抗値としては、108Ω/程度が望ましい。スパッタ
法によりSi層を形成した場合は、その後、フォトリソ
グラフィ法を用いることで、Si層を所望の位置に所望
の形状で形成することができる。
【0031】なお、絶縁層の周りを高抵抗層でコーティ
ングする手法も有効であり、絶縁層を図3(d)の符号
7に示す箇所に形成した後、薄膜法等で高抵抗層を表面
に形成することで実現できる。
ングする手法も有効であり、絶縁層を図3(d)の符号
7に示す箇所に形成した後、薄膜法等で高抵抗層を表面
に形成することで実現できる。
【0032】次に、低電位側配線部4を形成する(図3
(e))。低電位側配線部4は、高電位側配線部5と同
様の手法で形成される。低電位側配線部4は、素子電極
2に接続されるだけでなく、図3(e)に示すように、
高電位側配線部5の上面の素子電極3にあたる箇所に形
成された高抵抗材料を含む層7の上面に、制御電極9と
しても形成される。このように、低電位側配線部4と制
御電極9とを同時に形成することにより、パターンの微
細化や狭ピッチ化に寄与することができる。
(e))。低電位側配線部4は、高電位側配線部5と同
様の手法で形成される。低電位側配線部4は、素子電極
2に接続されるだけでなく、図3(e)に示すように、
高電位側配線部5の上面の素子電極3にあたる箇所に形
成された高抵抗材料を含む層7の上面に、制御電極9と
しても形成される。このように、低電位側配線部4と制
御電極9とを同時に形成することにより、パターンの微
細化や狭ピッチ化に寄与することができる。
【0033】なお、低電位側配線部4と制御電極9とを
別個に形成してもよい。この場合、図4に示すように、
低電位側配線部4を形成した後、その上面に絶縁層を介
して制御電極9用の配線層13を形成すればよい。
別個に形成してもよい。この場合、図4に示すように、
低電位側配線部4を形成した後、その上面に絶縁層を介
して制御電極9用の配線層13を形成すればよい。
【0034】図3(e)の工程にて低電圧側配線部4を
形成した後、次に、真空中にて、低電位側配線部4と高
電位側配線部5に通電し、導電膜11にジュール熱を発
生させて電子放出部(亀裂部)6を形成する(不図
示)。電子放出部6を形成する際、雰囲気中に炭素原子
を含んだ気体分子を導入して電子放出部6に炭素化合物
を堆積させることにより、電子の放出効率を上げること
ができる。
形成した後、次に、真空中にて、低電位側配線部4と高
電位側配線部5に通電し、導電膜11にジュール熱を発
生させて電子放出部(亀裂部)6を形成する(不図
示)。電子放出部6を形成する際、雰囲気中に炭素原子
を含んだ気体分子を導入して電子放出部6に炭素化合物
を堆積させることにより、電子の放出効率を上げること
ができる。
【0035】以上の工程により、図1および図2に示す
電子放出素子が形成される。図1および図2に示す電子
放出素子が基板上にマトリクス状に複数形成されて、画
像表示等に用いられる電子放出ユニットも作製できる。
電子放出素子が形成される。図1および図2に示す電子
放出素子が基板上にマトリクス状に複数形成されて、画
像表示等に用いられる電子放出ユニットも作製できる。
【0036】このように、第1の実施形態の電子放出素
子は、高電位側配線部5の上面に高抵抗材料を含む層7
を形成するため、高抵抗材料を含む層7の代わりに絶縁
層を形成した場合に比べて、電子ビームの広がりを約3
%改善することができた。これは、絶縁層と異なり、高
抵抗材料を含む層は放出電子によるチャージアップが起
きないためと考えられる。
子は、高電位側配線部5の上面に高抵抗材料を含む層7
を形成するため、高抵抗材料を含む層7の代わりに絶縁
層を形成した場合に比べて、電子ビームの広がりを約3
%改善することができた。これは、絶縁層と異なり、高
抵抗材料を含む層は放出電子によるチャージアップが起
きないためと考えられる。
【0037】また、高電位側配線部5の上面に絶縁層を
形成した場合でも、その側壁部分に高抵抗材料を形成す
れば、同様の効果を得ることができる。
形成した場合でも、その側壁部分に高抵抗材料を形成す
れば、同様の効果を得ることができる。
【0038】(第2の実施形態)第2の実施形態は、高
電位側配線部の上面に高抵抗材料を含む層を介して加速
電極を形成し、その上面に絶縁層を介して制御電極を形
成するものである。
電位側配線部の上面に高抵抗材料を含む層を介して加速
電極を形成し、その上面に絶縁層を介して制御電極を形
成するものである。
【0039】図5は第2の実施形態の電子放出素子の断
面構造を示す図である。以下、図5に基づいて、第2の
実施形態の電子放出素子の製造工程を順に説明する。
面構造を示す図である。以下、図5に基づいて、第2の
実施形態の電子放出素子の製造工程を順に説明する。
【0040】まず、ガラス基板やセラミック基板等の絶
縁性基板を洗浄した後、真空蒸着法やスパッタ法によ
り、素子電極の構成材料である厚さ0.3μmのPt膜
を成膜する。
縁性基板を洗浄した後、真空蒸着法やスパッタ法によ
り、素子電極の構成材料である厚さ0.3μmのPt膜
を成膜する。
【0041】次に、Pt膜上にレジスト膜を塗布し、電
子放出部の形成等に必要なマスクパターンを用いて露光
および現像を行い、レジスト膜をパターンニングした
後、エッチングにより一対の素子電極(カソード・ゲー
ト電極)2,3を形成する。素子電極2,3の材料とし
ては、Pt以外に、Au、Ni、Mo、W、Ti等の金
属や導電性酸化物等が使用可能である。本実施形態で
は、素子電極2,3の間隔を20μmに設定した。
子放出部の形成等に必要なマスクパターンを用いて露光
および現像を行い、レジスト膜をパターンニングした
後、エッチングにより一対の素子電極(カソード・ゲー
ト電極)2,3を形成する。素子電極2,3の材料とし
ては、Pt以外に、Au、Ni、Mo、W、Ti等の金
属や導電性酸化物等が使用可能である。本実施形態で
は、素子電極2,3の間隔を20μmに設定した。
【0042】次に、インクジェット法やスピンコート法
等により、例えば有機パラジウム溶液を塗布して加熱処
理し、素子電極2,3上に導電性膜を形成した後、素子
電極形成時と同様のフォトリソグラフィ法等により、導
電膜11を形成する。導電膜11は、一対の素子電極
2,3の間隙部6とその周辺部に形成される。この導電
膜11の一部に、後の工程で電子放出部が形成される。
本実施形態では、導電膜11の厚さを50nmに設定し
た。
等により、例えば有機パラジウム溶液を塗布して加熱処
理し、素子電極2,3上に導電性膜を形成した後、素子
電極形成時と同様のフォトリソグラフィ法等により、導
電膜11を形成する。導電膜11は、一対の素子電極
2,3の間隙部6とその周辺部に形成される。この導電
膜11の一部に、後の工程で電子放出部が形成される。
本実施形態では、導電膜11の厚さを50nmに設定し
た。
【0043】導電膜11は、パラジウム以外に、Au、
Pt、Ru、AG、Mo、Ti、W、Cu、Ta等の金
属や金属酸化物、LaB6やYB等のホウ化物、TiNやHf
N等の窒化物等でも、適宜プロセス条件を設定すれば使
用可能である。
Pt、Ru、AG、Mo、Ti、W、Cu、Ta等の金
属や金属酸化物、LaB6やYB等のホウ化物、TiNやHf
N等の窒化物等でも、適宜プロセス条件を設定すれば使
用可能である。
【0044】次に、高電位側配線部5となる導体層を印
刷法により形成する。高電位側配線部5の材料として
は、Au、Ag、Pt、Ag−Pd、Cu、Ni等の金属
や、導電性酸化物などを用いることができる。
刷法により形成する。高電位側配線部5の材料として
は、Au、Ag、Pt、Ag−Pd、Cu、Ni等の金属
や、導電性酸化物などを用いることができる。
【0045】次に、高電位側配線部5を形成した後、そ
の上面に印刷法やスパッタ法などにより絶縁層8を形成
する。本実施形態では、絶縁層8の厚さを10μmとし
た。この絶縁層8は、高電位側配線部5と、後に形成す
る低電位側配線部4とを電気的に絶縁する目的で設けら
れる。
の上面に印刷法やスパッタ法などにより絶縁層8を形成
する。本実施形態では、絶縁層8の厚さを10μmとし
た。この絶縁層8は、高電位側配線部5と、後に形成す
る低電位側配線部4とを電気的に絶縁する目的で設けら
れる。
【0046】ここで、高電位側配線部5の上面に絶縁層
8を介して低電位側配線部4を形成するような構造の場
合、後述する絶縁板の形成に支障が出るおそれがある。
このような構造の場合、図6に示すように、低電位配線
部4を形成した後、コンタクトホール17を介して素子
電極2に給電してもよい。また、その他の例として、図
7に示すように高電位側配線部5よりも先に低電位側配
線部4を形成し、その上面に絶縁層を介して高電位側配
線部5を形成することも可能である。図7では、高電位
側配線部5の上面に絶縁層がある場合(図7(b))とな
い場合(図7(a))を記載した。
8を介して低電位側配線部4を形成するような構造の場
合、後述する絶縁板の形成に支障が出るおそれがある。
このような構造の場合、図6に示すように、低電位配線
部4を形成した後、コンタクトホール17を介して素子
電極2に給電してもよい。また、その他の例として、図
7に示すように高電位側配線部5よりも先に低電位側配
線部4を形成し、その上面に絶縁層を介して高電位側配
線部5を形成することも可能である。図7では、高電位
側配線部5の上面に絶縁層がある場合(図7(b))とな
い場合(図7(a))を記載した。
【0047】次に、印刷法やスパッタ法等により、高電
位側配線部5の上面に高抵抗材料を含む層7を形成す
る。高抵抗材料を含む層7の材料としては、例えば、Ru
O、SiNiO、Fe2O3、ZnO、Cr2O3などが考えられる。
本実施形態では、スパッタ法にて、1μm厚さのSi層
を形成した。抵抗値としては、108Ω/程度が望まし
い。スパッタ法によりSi層を形成した場合は、その
後、フォトリソグラフィ法を用いることで、Si層を所
望の位置に所望の形状で形成することができる。
位側配線部5の上面に高抵抗材料を含む層7を形成す
る。高抵抗材料を含む層7の材料としては、例えば、Ru
O、SiNiO、Fe2O3、ZnO、Cr2O3などが考えられる。
本実施形態では、スパッタ法にて、1μm厚さのSi層
を形成した。抵抗値としては、108Ω/程度が望まし
い。スパッタ法によりSi層を形成した場合は、その
後、フォトリソグラフィ法を用いることで、Si層を所
望の位置に所望の形状で形成することができる。
【0048】なお、第1の実施形態と同様に、高抵抗材
料を含む層7の代わりに、絶縁層の側壁部分を高抵抗材
料で覆ってもよい。
料を含む層7の代わりに、絶縁層の側壁部分を高抵抗材
料で覆ってもよい。
【0049】次に、低電位側配線部4を形成する。低電
位側配線部4は、高電位側配線部5と同様の手法で形成
される。低電位側配線部4は、素子電極2に接続される
だけでなく、高電位側配線5上に形成された高抵抗材料
を含む層7の上面に形成される制御電極9と、コンタク
トホール(不図示)を介して、電気的に接続することも
可能である。
位側配線部4は、高電位側配線部5と同様の手法で形成
される。低電位側配線部4は、素子電極2に接続される
だけでなく、高電位側配線5上に形成された高抵抗材料
を含む層7の上面に形成される制御電極9と、コンタク
トホール(不図示)を介して、電気的に接続することも
可能である。
【0050】次に、制御板16が形成される。制御板1
6は、ガラス基板等の絶縁板15の両面に、導体層9,
10を形成したものである。導体層9,10は、印刷法
やスパッタ法により形成される。導体層9,10の材料
としては、Pt、Au、Ni、Mo、W、Ti等の金属
や、導電性酸化物等が用いられる。本実施形態では、P
tを用いて導体層9,10を形成し、その膜厚を0.3
μmとした。
6は、ガラス基板等の絶縁板15の両面に、導体層9,
10を形成したものである。導体層9,10は、印刷法
やスパッタ法により形成される。導体層9,10の材料
としては、Pt、Au、Ni、Mo、W、Ti等の金属
や、導電性酸化物等が用いられる。本実施形態では、P
tを用いて導体層9,10を形成し、その膜厚を0.3
μmとした。
【0051】導体層9,10をパターンニングする場合
は、フォトリソグラフィ法を用いればよい。絶縁板15
に開口部14を形成する場合は、レーザ加工や超音波加
工等を行えばよい。また、開口部14を有する絶縁板を
予め用意しておき、そこに導体層9,10を形成しても
よい。
は、フォトリソグラフィ法を用いればよい。絶縁板15
に開口部14を形成する場合は、レーザ加工や超音波加
工等を行えばよい。また、開口部14を有する絶縁板を
予め用意しておき、そこに導体層9,10を形成しても
よい。
【0052】制御板16は、高抵抗材料を含む層7を形
成した基板1との位置関係を定めた後に、高抵抗材料を
含む層7の上面に設置される。高抵抗材料を含む層7側
に設置されている導体層10は加速電極として利用さ
れ、不図示のアノード側に向いた導体層9は、制御電極
として利用される。制御板16を設置する際は、制御板
16の加速電極10が高抵抗材料を含む層7に接してい
るのが望ましいが、加速電極10と高抵抗材料を含む層
7との間に非接触部が存在しても構わない。
成した基板1との位置関係を定めた後に、高抵抗材料を
含む層7の上面に設置される。高抵抗材料を含む層7側
に設置されている導体層10は加速電極として利用さ
れ、不図示のアノード側に向いた導体層9は、制御電極
として利用される。制御板16を設置する際は、制御板
16の加速電極10が高抵抗材料を含む層7に接してい
るのが望ましいが、加速電極10と高抵抗材料を含む層
7との間に非接触部が存在しても構わない。
【0053】次に、真空中にて、低電位配線部4と高電
位配線部5に通電し、導電膜11にジュール熱を発生さ
せて電子放出部(亀裂部)6を形成する。電子放出部6
を形成する際、雰囲気中に炭素原子を含んだ気体分子を
導入して電子放出部6に炭素化合物を堆積させることに
より、電子の放出効率を上げることができる。
位配線部5に通電し、導電膜11にジュール熱を発生さ
せて電子放出部(亀裂部)6を形成する。電子放出部6
を形成する際、雰囲気中に炭素原子を含んだ気体分子を
導入して電子放出部6に炭素化合物を堆積させることに
より、電子の放出効率を上げることができる。
【0054】素子電極2,3間の電圧が20V程度の場
合、加速電極10には100V以上の電圧を印加するの
が望ましい。その理由は、電子放出部6が放出する電子
のうち、基板の法線方向に近い方向に進行する電子を、
より法線方向に近づけるためには、加速電極10に素子
電極間電圧の電圧を印加する必要があるためである。
合、加速電極10には100V以上の電圧を印加するの
が望ましい。その理由は、電子放出部6が放出する電子
のうち、基板の法線方向に近い方向に進行する電子を、
より法線方向に近づけるためには、加速電極10に素子
電極間電圧の電圧を印加する必要があるためである。
【0055】制御板16の開口部14に形成された加速
電極10の脇を抜けた電子は、制御電極9によりビーム
の広がりが制御される。制御電極9は、加速電極10よ
りも低電位であることはもちろんのこと、高電位側配線
5の電圧よりも低い方が望ましい。例えば、低電位側配
線4と同電位でもよい。
電極10の脇を抜けた電子は、制御電極9によりビーム
の広がりが制御される。制御電極9は、加速電極10よ
りも低電位であることはもちろんのこと、高電位側配線
5の電圧よりも低い方が望ましい。例えば、低電位側配
線4と同電位でもよい。
【0056】このように、第2の実施形態の電子放出素
子は、基板1の法線方向に延びる高電位配線部5とその
上面に形成された加速電極10とを有するため、基板1
の法線方向に進行する放出電子の割合を増やすことがで
き、電子放出効率を約2%向上させることができる。
子は、基板1の法線方向に延びる高電位配線部5とその
上面に形成された加速電極10とを有するため、基板1
の法線方向に進行する放出電子の割合を増やすことがで
き、電子放出効率を約2%向上させることができる。
【0057】また、高抵抗材料を含む層7を高電位配線
層5の上面に形成し、かつ、高さの高い高電位側配線部
5と加速電極10とを有するため、高抵抗材料を含む層
7の代わりに絶縁材料を同部位に用いた場合に比べて、
電子ビームの広がりを約5%改善することができた。電
子ビームの広がりを抑制できた理由は、チャージアップ
防止用として高抵抗材料を含む層7を設けたためと、電
子放出部6よりも上方に制御板16を設置したためと考
えられる。
層5の上面に形成し、かつ、高さの高い高電位側配線部
5と加速電極10とを有するため、高抵抗材料を含む層
7の代わりに絶縁材料を同部位に用いた場合に比べて、
電子ビームの広がりを約5%改善することができた。電
子ビームの広がりを抑制できた理由は、チャージアップ
防止用として高抵抗材料を含む層7を設けたためと、電
子放出部6よりも上方に制御板16を設置したためと考
えられる。
【0058】(第3の実施形態)第3の実施形態は、電
子放出部(亀裂部)に面を合わせて絶縁層および制御電
極を形成するものである。
子放出部(亀裂部)に面を合わせて絶縁層および制御電
極を形成するものである。
【0059】図8は第3の実施形態の電子放出素子の断
面構造を示す図である。以下、図8に基づいて、第3の
実施形態の電子放出素子の製造工程を順に説明する。
面構造を示す図である。以下、図8に基づいて、第3の
実施形態の電子放出素子の製造工程を順に説明する。
【0060】まず、ガラス基板1上に、素子電極の形成
材料となる厚さ300nmのPt薄膜を成膜する。次に、露
光エッチング加工により、一対の素子電極(カソード・
ゲート電極)2,3を形成する。ここで、両電極2,3
の間隔は、例えば20μmに設定される。
材料となる厚さ300nmのPt薄膜を成膜する。次に、露
光エッチング加工により、一対の素子電極(カソード・
ゲート電極)2,3を形成する。ここで、両電極2,3
の間隔は、例えば20μmに設定される。
【0061】次に、導電性薄膜となる厚さ50nmのPdO
微粒子層を形成する。次に、図示されていないが、外部
から任意の画素に選択的に電圧を印加できるように、カ
ソード・ゲート電極2,3をマトリクス状の配線で結線
する。
微粒子層を形成する。次に、図示されていないが、外部
から任意の画素に選択的に電圧を印加できるように、カ
ソード・ゲート電極2,3をマトリクス状の配線で結線
する。
【0062】次に、基板1の全面に絶縁層7を形成した
後、その上面全体に制御電極層21を成膜する。本実施
形態では、絶縁層として、PdO系を主体としたペースト
を塗布し、その後、熱処理を行って薄膜化する。絶縁層
7の厚みは、例えば3μmに設定される。また、制御電
極層21は、スパッタ法により、例えば厚さ200nmの
Moをスパッタ法により形成される。
後、その上面全体に制御電極層21を成膜する。本実施
形態では、絶縁層として、PdO系を主体としたペースト
を塗布し、その後、熱処理を行って薄膜化する。絶縁層
7の厚みは、例えば3μmに設定される。また、制御電
極層21は、スパッタ法により、例えば厚さ200nmの
Moをスパッタ法により形成される。
【0063】次に、レジストを塗布して露光エッチング
プロセスにより、絶縁層7と制御電極層21の一部をエ
ッチング除去する。このとき、カソード・ゲート電極
2,3の間に、絶縁層7と制御電極21の各端部を形成
する。理想的には、両電極7,21の間、あるいは中央
部よりもカソード電極2寄りに形成するのが望ましい。
プロセスにより、絶縁層7と制御電極層21の一部をエ
ッチング除去する。このとき、カソード・ゲート電極
2,3の間に、絶縁層7と制御電極21の各端部を形成
する。理想的には、両電極7,21の間、あるいは中央
部よりもカソード電極2寄りに形成するのが望ましい。
【0064】次に、カソード・ゲート電極2,3を通電
加熱する。この加熱により、導電性薄膜層が発熱する。
このとき、仮に、絶縁層7および制御電極21がない場
合は、カソード電極2とゲート電極3の中央部が最高温
度領域になる。本実施形態の場合、絶縁層7と制御電極
21が存在する領域で熱容量が大きくなり、絶縁層7に
被覆されていない端部付近の方が温度上昇が大きくな
る。結果として、電子放出部となる幅100nmの亀裂部
6を、絶縁層7の端部の近傍(約1μm)に形成するこ
とができた。
加熱する。この加熱により、導電性薄膜層が発熱する。
このとき、仮に、絶縁層7および制御電極21がない場
合は、カソード電極2とゲート電極3の中央部が最高温
度領域になる。本実施形態の場合、絶縁層7と制御電極
21が存在する領域で熱容量が大きくなり、絶縁層7に
被覆されていない端部付近の方が温度上昇が大きくな
る。結果として、電子放出部となる幅100nmの亀裂部
6を、絶縁層7の端部の近傍(約1μm)に形成するこ
とができた。
【0065】図9は第3の実施形態の電子放出素子の平
面図である。ゲート電極3を覆うように絶縁層7を形成
することにより、制御電極21との電気的短絡が防止さ
れる。なお、絶縁層7の端部の加工精度は特に高める必
要はない。絶縁層7の加工端部の直線性が悪くても、絶
縁層7の加工端部のパターンに沿って亀裂部6が自動的
に形成される。これは、電極2,3の中間位置よりも電
極2側に絶縁層7の端部を設ければ、薄膜層11の通電
加熱処理時の最高温度領域が絶縁層7の端部により規定
されるためである。
面図である。ゲート電極3を覆うように絶縁層7を形成
することにより、制御電極21との電気的短絡が防止さ
れる。なお、絶縁層7の端部の加工精度は特に高める必
要はない。絶縁層7の加工端部の直線性が悪くても、絶
縁層7の加工端部のパターンに沿って亀裂部6が自動的
に形成される。これは、電極2,3の中間位置よりも電
極2側に絶縁層7の端部を設ければ、薄膜層11の通電
加熱処理時の最高温度領域が絶縁層7の端部により規定
されるためである。
【0066】このように、第3の実施形態によれば、制
御電極21をきわめて精度よく亀裂部6の近傍に形成す
ることができる。したがって、カソード・ゲート電極
2,3間の電圧により亀裂部6のカソード電極2側端部
から放出された電子は、近傍にある制御電極21の電位
の影響を敏感に受けて、アノード電極側に導かれる。
御電極21をきわめて精度よく亀裂部6の近傍に形成す
ることができる。したがって、カソード・ゲート電極
2,3間の電圧により亀裂部6のカソード電極2側端部
から放出された電子は、近傍にある制御電極21の電位
の影響を敏感に受けて、アノード電極側に導かれる。
【0067】本実施形態の電子放出素子を高真空容器内
に入れ、基板1との距離を3mmに保持したアノード電極
と対向させて電子放出特性を評価したところ、制御電極
21にカソード電極2よりも高い電圧を印加すれば、制
御電極21を持たない電子放出素子と比べて、2倍以上
の放出電流が得られた。
に入れ、基板1との距離を3mmに保持したアノード電極
と対向させて電子放出特性を評価したところ、制御電極
21にカソード電極2よりも高い電圧を印加すれば、制
御電極21を持たない電子放出素子と比べて、2倍以上
の放出電流が得られた。
【0068】さらに、アノード電極上での電子の広がり
も、アノード電極上に形成した蛍光体の発光領域を観測
したところ、制御電極21のない従来の電子源構造に比
べて、約半分にすることができた。これは、制御電極2
1を電子放出部となる亀裂部6の近傍に形成した効果に
よる。
も、アノード電極上に形成した蛍光体の発光領域を観測
したところ、制御電極21のない従来の電子源構造に比
べて、約半分にすることができた。これは、制御電極2
1を電子放出部となる亀裂部6の近傍に形成した効果に
よる。
【0069】なお、絶縁層7は別の方法、例えばスパッ
タ法やプラズマCVD法、熱CVD法などを用いてもか
まわない。また、絶縁層7の端部と亀裂部6の距離は、
通電加熱処理の条件等により変えることができる。本実
施形態では、絶縁層7の厚さを約3μmとしたが、この
値に限定されない。重要な点は、制御電極21と亀裂部
6の間隔であり、この間隔を10μm以下とすること
が、放出電子の方向制御性の観点からは望ましい。
タ法やプラズマCVD法、熱CVD法などを用いてもか
まわない。また、絶縁層7の端部と亀裂部6の距離は、
通電加熱処理の条件等により変えることができる。本実
施形態では、絶縁層7の厚さを約3μmとしたが、この
値に限定されない。重要な点は、制御電極21と亀裂部
6の間隔であり、この間隔を10μm以下とすること
が、放出電子の方向制御性の観点からは望ましい。
【0070】また、絶縁層7をエッチング除去する際、
絶縁層7と微粒子を含む導電性薄膜層のエッチング選択
性が取れない場合は、絶縁層7を形成する前に、微粒子
導電性薄膜層の上面に、薄膜層の開口部となる領域に薄
膜金属層などのバッファ層を形成しておくのが望まし
い。この場合、制御電極21および絶縁層7のパターン
をエッチング除去して形成した後、露出した薄膜バッフ
ァ層をエッチング除去し、その後、電極2,3を通電加
熱して電子放出部となる亀裂部6を形成すればよい。
絶縁層7と微粒子を含む導電性薄膜層のエッチング選択
性が取れない場合は、絶縁層7を形成する前に、微粒子
導電性薄膜層の上面に、薄膜層の開口部となる領域に薄
膜金属層などのバッファ層を形成しておくのが望まし
い。この場合、制御電極21および絶縁層7のパターン
をエッチング除去して形成した後、露出した薄膜バッフ
ァ層をエッチング除去し、その後、電極2,3を通電加
熱して電子放出部となる亀裂部6を形成すればよい。
【0071】上述した第3の実施形態では、ゲート電極
3の上面に絶縁層7を形成する例を説明したが、第1お
よび第2の実施形態と同様に、絶縁層7の側壁部分を高
抵抗材料で覆ったり、あるいは、絶縁層7の代わりに高
抵抗材料を含む層を設けてもよい。これにより、放出電
子によるチャージアップを防止でき、放出電子の方向制
御性がよくなる。
3の上面に絶縁層7を形成する例を説明したが、第1お
よび第2の実施形態と同様に、絶縁層7の側壁部分を高
抵抗材料で覆ったり、あるいは、絶縁層7の代わりに高
抵抗材料を含む層を設けてもよい。これにより、放出電
子によるチャージアップを防止でき、放出電子の方向制
御性がよくなる。
【0072】第4の実施形態は、電子放出部の左右に近
接して、高抵抗材料を含む層および制御電極を形成する
ものである。すなわち、第3の実施形態のようにゲート
電極側だけでなく、カソード電極側にも高抵抗材料を含
む層と制御電極とを形成する点に特徴がある。
接して、高抵抗材料を含む層および制御電極を形成する
ものである。すなわち、第3の実施形態のようにゲート
電極側だけでなく、カソード電極側にも高抵抗材料を含
む層と制御電極とを形成する点に特徴がある。
【0073】図10は第4の実施形態の電子放出素子の
断面構造を示す図である。第4の実施形態は、基本的な
膜構造は第3の実施形態と同じであるが、高抵抗材料を
含む層の加工端間の距離を10μmとした。なお、第4
の実施形態では、高抵抗材料を含む層の加工端部をカソ
ード電極2とゲート電極3との間に形成した。この場
合、亀裂部6が形成される薄膜層11の通電処理工程に
おける最高温度領域は、高抵抗材料を含む層の両端部の
ほぼ中間になる。
断面構造を示す図である。第4の実施形態は、基本的な
膜構造は第3の実施形態と同じであるが、高抵抗材料を
含む層の加工端間の距離を10μmとした。なお、第4
の実施形態では、高抵抗材料を含む層の加工端部をカソ
ード電極2とゲート電極3との間に形成した。この場
合、亀裂部6が形成される薄膜層11の通電処理工程に
おける最高温度領域は、高抵抗材料を含む層の両端部の
ほぼ中間になる。
【0074】このように第4の本実施形態では、亀裂部
6をほぼ高抵抗材料を含む層7の加工端部のほぼ中央部
に形成するため、制御電極21からの電界の影響を均等
に亀裂部6に作用させることができる。特開平8-250018
号公報では、Y方向にのみ均等電位を形成しているが、
本実施形態では、X方向にもより均等な電界を形成でき
る。
6をほぼ高抵抗材料を含む層7の加工端部のほぼ中央部
に形成するため、制御電極21からの電界の影響を均等
に亀裂部6に作用させることができる。特開平8-250018
号公報では、Y方向にのみ均等電位を形成しているが、
本実施形態では、X方向にもより均等な電界を形成でき
る。
【0075】本実施形態の利点は、亀裂部6から放出さ
れた電子に対して、基板1の法線方向に電場をかけるこ
とができ、電子ビームの集束性をより向上させることが
できる。なお、制御電極21の各端部の間隔は狭いほど
よく、実用上、20μm程度以下にするのが望ましい。
れた電子に対して、基板1の法線方向に電場をかけるこ
とができ、電子ビームの集束性をより向上させることが
できる。なお、制御電極21の各端部の間隔は狭いほど
よく、実用上、20μm程度以下にするのが望ましい。
【0076】図11は第4の実施形態の電子放出素子の
平面図である。なお、高抵抗材料を含む層7の加工端部
22がいずれも、カソード・ゲート電極2,3間にな
く、カソード・ゲート電極2,3上にある場合は、亀裂
部6はほぼカソード・ゲート電極2,3間のほぼ中央部
に形成される。この場合、制御電極21の端部が亀裂部
6に対して対称位置に存在しない場合もあり、この場合
の放出電子に対する制御電極21からの電界作用は非対
称となる。ただし、この場合でも、放出電子のビームの
広がりを低減できる効果は得られる。
平面図である。なお、高抵抗材料を含む層7の加工端部
22がいずれも、カソード・ゲート電極2,3間にな
く、カソード・ゲート電極2,3上にある場合は、亀裂
部6はほぼカソード・ゲート電極2,3間のほぼ中央部
に形成される。この場合、制御電極21の端部が亀裂部
6に対して対称位置に存在しない場合もあり、この場合
の放出電子に対する制御電極21からの電界作用は非対
称となる。ただし、この場合でも、放出電子のビームの
広がりを低減できる効果は得られる。
【0077】(第5の実施形態)本発明による電子放出
素子の具体的な応用として表示装置が考えられるが、表
示装置を構成する場合には、各画素ごとに電子放出素子
を設ける必要があり、多数の電子放出素子を均一に形成
しなければならない。例えば、図10に示す電子放出素
子において、制御電極21間の距離にばらつきがある
と、電子放出部となる亀裂部6に対する電界の大きさが
変化することになり、表示むらの原因になる。そこで、
以下に説明する第5の実施形態は、制御電極21の加工
端部をカソード・ゲート電極2,3の端部に対して自己
整合的に形成することを特徴とする。
素子の具体的な応用として表示装置が考えられるが、表
示装置を構成する場合には、各画素ごとに電子放出素子
を設ける必要があり、多数の電子放出素子を均一に形成
しなければならない。例えば、図10に示す電子放出素
子において、制御電極21間の距離にばらつきがある
と、電子放出部となる亀裂部6に対する電界の大きさが
変化することになり、表示むらの原因になる。そこで、
以下に説明する第5の実施形態は、制御電極21の加工
端部をカソード・ゲート電極2,3の端部に対して自己
整合的に形成することを特徴とする。
【0078】図12は第5の実施形態の電子放出素子の
製造工程を示す図、図13は第5の実施形態の平面図で
あり、以下、これらの図に基づいて第5の実施形態を説
明する。
製造工程を示す図、図13は第5の実施形態の平面図で
あり、以下、これらの図に基づいて第5の実施形態を説
明する。
【0079】まず、ガラス基板1上にPt薄膜を用いて
カソード電極2とゲート電極3を形成する。次に、厚さ
20nmのPdO微粒子薄膜層11を形成した後、絶縁層7
と、ITOからなる透明電極層21を順に形成する(図
12(a))。
カソード電極2とゲート電極3を形成する。次に、厚さ
20nmのPdO微粒子薄膜層11を形成した後、絶縁層7
と、ITOからなる透明電極層21を順に形成する(図
12(a))。
【0080】次に、ポジ型のフォトレジスト膜24を塗
布した後、基板1の裏面から露光を行い、電極などの不
透過領域のパターンをレジストに転写する(図12
(b))。
布した後、基板1の裏面から露光を行い、電極などの不
透過領域のパターンをレジストに転写する(図12
(b))。
【0081】ここで、導電性薄膜層21の膜厚は約20
nmと大変薄いため、その上面に形成されたレジスト膜2
4を感光することができる。次に、図12(c)に示す
ように、レジストパターンをマスクとして、導電性薄膜
層21および絶縁層7をエッチング除去することによ
り、カソード・ゲート電極2,3の端部に対して制御電
極21のパターンの端部を自己整合させる。その後、図
12(d)に示すように、導電性薄膜層11を通電加熱
することにより、電子放出部となる亀裂部6を形成す
る。
nmと大変薄いため、その上面に形成されたレジスト膜2
4を感光することができる。次に、図12(c)に示す
ように、レジストパターンをマスクとして、導電性薄膜
層21および絶縁層7をエッチング除去することによ
り、カソード・ゲート電極2,3の端部に対して制御電
極21のパターンの端部を自己整合させる。その後、図
12(d)に示すように、導電性薄膜層11を通電加熱
することにより、電子放出部となる亀裂部6を形成す
る。
【0082】このように、第5の実施形態は、制御電極
21の端部をカソード・ゲート電極2,3に対して自己
整合的に形成できるため、亀裂部6を制御電極21パタ
ーンの中央部、すなわちカソード・ゲート電極2,3の
端部の中央付近に形成することができる。このため、大
面積の基板上に均一に電子放出素子を形成することがで
きる。
21の端部をカソード・ゲート電極2,3に対して自己
整合的に形成できるため、亀裂部6を制御電極21パタ
ーンの中央部、すなわちカソード・ゲート電極2,3の
端部の中央付近に形成することができる。このため、大
面積の基板上に均一に電子放出素子を形成することがで
きる。
【0083】
【発明の効果】以上詳細に説明したように、本発明によ
れば、素子電極上に、高抵抗材料を含む層を介して制御
電極を配置するため、アノード電極側に進行する放出電
子の影響を受けて高抵抗材料を含む層がチャージアップ
するような不具合が起きなくなり、電子の方向制御性が
向上する。
れば、素子電極上に、高抵抗材料を含む層を介して制御
電極を配置するため、アノード電極側に進行する放出電
子の影響を受けて高抵抗材料を含む層がチャージアップ
するような不具合が起きなくなり、電子の方向制御性が
向上する。
【0084】また、高抵抗材料を含む層と制御電極との
内側端面に沿って亀裂部を形成するため、亀裂部から放
出された電子を、効率よくアノード電極側に導くことが
できる。
内側端面に沿って亀裂部を形成するため、亀裂部から放
出された電子を、効率よくアノード電極側に導くことが
できる。
【図1】本発明に係る電子放出素子の第1の実施形態の
断面構造を示す図。
断面構造を示す図。
【図2】第1の実施形態のうち、低電圧側配線部を制御
電極にも兼用した平面図および断面図。
電極にも兼用した平面図および断面図。
【図3】第1の実施形態のうち、低電圧側配線部を制御
電極にも兼用した電子放出素子の製造工程を示す平面
図。
電極にも兼用した電子放出素子の製造工程を示す平面
図。
【図4】高低位側配線部よりも先に低電位側配線部を形
成する例を示す断面図。
成する例を示す断面図。
【図5】第2の実施形態の電子放出素子の断面構造を示
す図。
す図。
【図6】高電位側配線部よりも先に低電位側配線部を形
成し、その上面に絶縁層を介して高電位側配線部を形成
する例を示す断面図。
成し、その上面に絶縁層を介して高電位側配線部を形成
する例を示す断面図。
【図7】図6の変形例を示す断面図。
【図8】第3の実施形態の電子放出素子の断面構造を示
す図。
す図。
【図9】第3の実施形態の電子放出素子の平面図。
【図10】第4の実施形態の電子放出素子の断面構造を
示す図。
示す図。
【図11】第4の実施形態の電子放出素子の平面図。
【図12】第5の実施形態の電子放出素子の製造工程を
示す図。
示す図。
【図13】第5の実施形態の平面図。
1 基板
2 低電位側素子電極(カソード電極)
3 高電位側素子電極(ゲート電極)
4 低電位側配線
5 高電位側配線
6 電子放出部
7 高抵抗材料を含む層
8 絶縁層
9 制御電極
10 加速電極
11 導電膜
フロントページの続き
(56)参考文献 特開 平8−273517(JP,A)
(58)調査した分野(Int.Cl.7,DB名)
H01J 1/316
H01J 1/46
H01J 31/12
Claims (9)
- 【請求項1】基板上に分離して形成される一対の素子電
極と、 これら素子電極の間に設けられる電子放出部と、を備え
た電子放出素子において、 前記一対の素子電極のうち相対的に高電圧が印加される
素子電極上に形成される高抵抗材料を含む層と、 前記高抵抗材料を含む層の上面に形成され前記電子放出
素子から放出された電子を集束する制御電極と、を備え
ることを特徴とする電子放出素子。 - 【請求項2】前記制御電極には、前記一対の素子電極の
うち相対的に低電圧が印加される素子電極と略同一の電
圧が印加されることを特徴とする請求項1に記載の電子
放出素子。 - 【請求項3】基板上に分離して形成される一対の素子電
極と、 これら素子電極の間に設けられた電子放出部と、を備え
た電子放出素子において、 前記一対の素子電極のうち相対的に高電圧が印加される
素子電極上に形成される高抵抗材料を含む層と、前記高
抵抗材料を含む層の上面に形成される加速電極と、 前記加速電極の上面に絶縁層を介して形成される制御電
極と、を備えることを特徴とする電子放出素子。 - 【請求項4】基板上に分離して形成される一対の素子電
極と、 前記一対の素子電極間の間隙およびその周辺部を覆うよ
うに形成される微粒子を含む導電性薄膜層と、を備え、 前記導電性薄膜層に形成された亀裂部から電子を放出す
る電子放出素子において、 前記一対の素子電極のうち相対的に高電圧が印加される
素子電極上に形成される高抵抗材料を含む層と、 前記高抵抗材料を含む層の上面に形成される制御電極
と、を備え、 前記高抵抗材料を含む層とその上面の前記制御電極との
内側端面に沿って前記亀裂部を形成することを特徴とす
る電子放出素子。 - 【請求項5】前記高抵抗材料を含む層と前記制御電極と
の内側端面位置を、前記一対の素子電極のうち相対的に
高電圧が印加される素子電極よりも、低電圧が印加され
る素子電極に近い位置に形成することを特徴とする請求
項4に記載の電子放出素子。 - 【請求項6】基板上に分離して形成される一対の素子電
極と、 前記一対の素子電極間の間隙およびその周辺部を覆うよ
うに形成される微粒子を含む導電性薄膜層と、を備え、 前記導電性薄膜層に形成された亀裂部から電子を放出す
る電子放出素子において、 前記一対の素子電極の各上面に形成される高抵抗材料を
含む層と、 前記高抵抗材料を含む層の各上面に形成される制御電極
と、 前記一対の素子電極の中間付近に設けられ、前記高抵抗
材料を含む層と前記制御電極とを一部除去して形成され
る開口部と、を備え、 前記間隙の略中間位置に前記亀裂部を配置することを特
徴とする電子放出素子。 - 【請求項7】基板上に分離して形成される一対の素子電
極と、 前記一対の素子電極間の間隙およびその周辺部を覆うよ
うに形成される微粒子を含む導電性薄膜層と、を備え、 前記導電性薄膜層に形成された亀裂部から電子を放出す
る電子放出素子の製造方法において、 前記導電性薄膜層が形成された基板の上面全体に、高抵
抗材料を含む層を形成する第1ステップと、 前記高抵抗材料を含む層が形成された基板の上面全体に
制御電極層を形成する第2ステップと、 前記高抵抗材料を含む層と前記制御電極層との内側端面
位置が、前記一対の素子電極のうち相対的に高電圧が印
加される素子電極よりも、低電圧が印加される素子電極
に近い位置に形成されるように、前記高抵抗材料を含む
層と前記制御電極層との一部を除去する第3ステップ
と、 前記一対の素子電極に通電加熱することにより、前記高
抵抗材料を含む層と前記制御電極層との内側端面位置の
近傍に前記亀裂部を形成する第4ステップと、を備える
ことを特徴とする電子放出素子の製造方法。 - 【請求項8】基板上に分離して形成される一対の素子電
極と、 前記一対の素子電極間の間隙およびその周辺部を覆うよ
うに形成される微粒子を含む導電性薄膜層と、を備え、 前記導電性薄膜層に形成された亀裂部から電子を放出す
る電子放出素子において、 前記導電性薄膜層が形成された基板の上面全体に、高抵
抗材料を含む層を形成する第1ステップと、 前記高抵抗材料を含む層が形成された基板の上面全体に
制御電極層を形成する第2ステップと、 前記制御電極層が形成された基板の上面全体にレジスト
膜を塗布する第3ステップと、 前記レジスト膜を用いたフォトリソグラフィにより前記
高抵抗材料を含む層と前記制御電極層との一部を除去
し、前記一対の素子電極間に開口部を形成する第4ステ
ップと、 前記一対の素子電極に通電加熱することにより、前記開
口部の中間近傍に前記亀裂部を形成する第5ステップ
と、を備えることを特徴とする電子放出素子の製造方
法。 - 【請求項9】基板上に分離して形成される一対の素子電
極と、 前記一対の素子電極間の間隙およびその周辺部を覆うよ
うに形成される微粒子を含む導電性薄膜層と、を備え、 前記導電性薄膜層に形成された亀裂部から電子を放出す
る電子放出素子において、 前記導電性薄膜層が形成された基板の上面全体に、高抵
抗材料を含む層を形成する第1ステップと、 前記高抵抗材料を含む層が形成された基板の上面全体に
制御電極層を形成する第2ステップと、 前記制御電極層が形成された基板の上面全体にレジスト
膜を塗布する第3ステップと、 前記素子電極をマスクとして、基板の裏面から露光を行
った後、現像およびエッチングを行って、前記レジスト
膜をパターンニングする第4ステップと、 パターンニングされた前記レジスト膜を用いて、前記制
御電極層と前記高抵抗材料とを含む層の一部をエッチン
グ除去し、前記一対の素子電極間に開口部を形成する第
4ステップと、 前記一対の素子電極に通電加熱することにより、前記開
口部の中間近傍に前記亀裂部を形成する第5ステップ
と、を備えることを特徴とする電子放出素子の製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13498499A JP3486131B2 (ja) | 1999-05-14 | 1999-05-14 | 電子放出素子およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13498499A JP3486131B2 (ja) | 1999-05-14 | 1999-05-14 | 電子放出素子およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000323018A JP2000323018A (ja) | 2000-11-24 |
JP3486131B2 true JP3486131B2 (ja) | 2004-01-13 |
Family
ID=15141214
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13498499A Expired - Fee Related JP3486131B2 (ja) | 1999-05-14 | 1999-05-14 | 電子放出素子およびその製造方法 |
Country Status (1)
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JP (1) | JP3486131B2 (ja) |
Families Citing this family (1)
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---|---|---|---|---|
KR100862655B1 (ko) * | 2003-08-12 | 2008-10-10 | 삼성에스디아이 주식회사 | 탄소나노튜브 에미터를 구비하는 전계 방출 디스플레이 및그 제조 방법 |
-
1999
- 1999-05-14 JP JP13498499A patent/JP3486131B2/ja not_active Expired - Fee Related
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---|---|
JP2000323018A (ja) | 2000-11-24 |
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