JP3476991B2 - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、電気的消去・再書
込み可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に係
り、特に複数のセルブロックを一括消去する方式を有す
る不揮発性半導体メモリに関する。
込み可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）に係
り、特に複数のセルブロックを一括消去する方式を有す
る不揮発性半導体メモリに関する。
【０００２】
【従来の技術】電気的消去・再書込み可能な不揮発性メ
モリセルとして浮遊ゲートおよび制御ゲートが積層され
た構造を有するスタックゲート型のＭＯＳトランジスタ
を用いたＥＥＰＲＯＭにおいては、メモリセルのデータ
を消去する方式として、メモリチップ上の全てのメモリ
セルのデータを一括消去するチップ一括消去方式と、メ
モリセルアレイを複数のセルブロックに分割して１ブロ
ック単位で独立に消去する個別ブロック消去方式とが知
られている。さらに、個別ブロック消去方式よりも消去
時間を短縮するために選択された複数のセルブロックを
一括して（同時に）消去する複数ブロック一括消去方式
が提案されている（本願出願人の出願に係る特願平４−
２８１１９３号）。
モリセルとして浮遊ゲートおよび制御ゲートが積層され
た構造を有するスタックゲート型のＭＯＳトランジスタ
を用いたＥＥＰＲＯＭにおいては、メモリセルのデータ
を消去する方式として、メモリチップ上の全てのメモリ
セルのデータを一括消去するチップ一括消去方式と、メ
モリセルアレイを複数のセルブロックに分割して１ブロ
ック単位で独立に消去する個別ブロック消去方式とが知
られている。さらに、個別ブロック消去方式よりも消去
時間を短縮するために選択された複数のセルブロックを
一括して（同時に）消去する複数ブロック一括消去方式
が提案されている（本願出願人の出願に係る特願平４−
２８１１９３号）。
【０００３】このような個別ブロック消去方式あるいは
複数ブロック一括消去方式を有するＥＥＰＲＯＭにおい
ては、ブロック毎に読み出し、書き込み、消去を行うこ
とが可能なように、ブロック毎に選択／非選択を行うよ
うな回路構成を有する。
複数ブロック一括消去方式を有するＥＥＰＲＯＭにおい
ては、ブロック毎に読み出し、書き込み、消去を行うこ
とが可能なように、ブロック毎に選択／非選択を行うよ
うな回路構成を有する。
【０００４】図１０は、上記提案（特願平４−２８１１
９３号）に係る複数ブロック一括消去方式を有するＥＥ
ＰＲＯＭの第１実施例の一部を示している。
９３号）に係る複数ブロック一括消去方式を有するＥＥ
ＰＲＯＭの第１実施例の一部を示している。
【０００５】ここで、１１１〜１１ｎは各々複数の不揮
発性メモリセルのアレイを有する複数のセルブロックで
あり、メモリセルの制御ゲートに消去電圧が印加される
ことにより一括消去の対象として指定された複数のブロ
ックのデータ消去が行われる。１２１〜１２ｎは上記複
数のセルブロックに対応して設けられた複数の選択情報
保持回路であり、対応するセルブロックを選択すること
を表わす選択情報を保持する。１３１〜１３ｎは前記複
数のセルブロック１１１〜１１ｎに対応して設けられた
複数のロウサブデコーダであり、この複数のロウサブデ
コーダは複数ブロック一括消去時には、前記セルブロッ
ク１１１〜１１ｎのうち、前記選択情報保持回路１２1
〜１２n のうち選択情報を保持している選択情報保持回
路に対応するセルブロックの全てのメモリセルを選択し
てその制御ゲートに消去電圧を印加してそれらメモリセ
ルのデータを消去する。
発性メモリセルのアレイを有する複数のセルブロックで
あり、メモリセルの制御ゲートに消去電圧が印加される
ことにより一括消去の対象として指定された複数のブロ
ックのデータ消去が行われる。１２１〜１２ｎは上記複
数のセルブロックに対応して設けられた複数の選択情報
保持回路であり、対応するセルブロックを選択すること
を表わす選択情報を保持する。１３１〜１３ｎは前記複
数のセルブロック１１１〜１１ｎに対応して設けられた
複数のロウサブデコーダであり、この複数のロウサブデ
コーダは複数ブロック一括消去時には、前記セルブロッ
ク１１１〜１１ｎのうち、前記選択情報保持回路１２1
〜１２n のうち選択情報を保持している選択情報保持回
路に対応するセルブロックの全てのメモリセルを選択し
てその制御ゲートに消去電圧を印加してそれらメモリセ
ルのデータを消去する。
【０００６】アドレスレジスタ１４は、前記複数のセル
ブロック１１１〜１１ｎのブロックアドレス（０〜２５
５）うちの１つを指定するためのブロックアドレス信号
を保持するものである。
ブロック１１１〜１１ｎのブロックアドレス（０〜２５
５）うちの１つを指定するためのブロックアドレス信号
を保持するものである。
【０００７】ロウプリデコーダ１５は、上記アドレスレ
ジスタ１４あるいはアドレスバッファ（図示せず）から
入力するブロックアドレス信号をデコードするものであ
る。このロウプリデコーダ１５は、指定されたセルブロ
ックを選択するための選択情報を、指定されたセルブロ
ックに対応する選択情報保持回路１２１〜１２ｎに入力
する選択情報入力回路として機能し、複数ブロック一括
消去時には、消去対象である複数のセルブロックを指定
する複数のブロックアドレスに応答して、選択情報保持
回路１２１〜１２ｎのうち、消去対象であるそれら複数
のセルブロックに対応する選択情報保持回路に選択情報
を入力する。
ジスタ１４あるいはアドレスバッファ（図示せず）から
入力するブロックアドレス信号をデコードするものであ
る。このロウプリデコーダ１５は、指定されたセルブロ
ックを選択するための選択情報を、指定されたセルブロ
ックに対応する選択情報保持回路１２１〜１２ｎに入力
する選択情報入力回路として機能し、複数ブロック一括
消去時には、消去対象である複数のセルブロックを指定
する複数のブロックアドレスに応答して、選択情報保持
回路１２１〜１２ｎのうち、消去対象であるそれら複数
のセルブロックに対応する選択情報保持回路に選択情報
を入力する。
【０００８】選択情報読み出し回路１６は、前記複数の
選択情報保持回路１２１〜１２ｎの保持データすなわち
選択情報を読み出すものである。コマンドレジスタ１７
は、Ｉ／Ｏバッファ１８を経て入力されるコマンド信号
を保持するものである。ベリファイ制御回路１９は、上
記コマンドレジスタ１７からのコマンド信号を受け、前
記選択情報読み出し回路１６によって読み出された選択
情報に基づいて、消去対象ブロックのセルデータが十分
に消去されたか否かをチェックするためのセルデータの
読み出し（以降、ベリファイ読み出しという）を制御
し、このベリファイ読み出しに関連して前記アドレスレ
ジスタ１４の内容（ブロックアドレス）を制御するもの
である。
選択情報保持回路１２１〜１２ｎの保持データすなわち
選択情報を読み出すものである。コマンドレジスタ１７
は、Ｉ／Ｏバッファ１８を経て入力されるコマンド信号
を保持するものである。ベリファイ制御回路１９は、上
記コマンドレジスタ１７からのコマンド信号を受け、前
記選択情報読み出し回路１６によって読み出された選択
情報に基づいて、消去対象ブロックのセルデータが十分
に消去されたか否かをチェックするためのセルデータの
読み出し（以降、ベリファイ読み出しという）を制御
し、このベリファイ読み出しに関連して前記アドレスレ
ジスタ１４の内容（ブロックアドレス）を制御するもの
である。
【０００９】このような複数ブロック一括消去方式を有
するメモリチップは、通常は、複数個のチップが１個の
メモリに組み立てられてコンピュータなどのシステムで
用いられるものである。データの信頼性を確保するため
に、そのようなシステムでは冗長チップを設けることが
一般的である。
するメモリチップは、通常は、複数個のチップが１個の
メモリに組み立てられてコンピュータなどのシステムで
用いられるものである。データの信頼性を確保するため
に、そのようなシステムでは冗長チップを設けることが
一般的である。
【００１０】また、上記したメモリチップは、メモリチ
ップ内に形成されたシーケンサ回路（図示せず）によ
り、システム側から指定される複数の一括消去対象ブロ
ックに対して消去動作から消去後のベリファイ読み出し
動作までの一連の動作が制御される。そして、消去に関
する仕様を満たさないチップであることが判明した場合
には消去不良の存在を表わす消去不良信号（消去動作が
失敗に終わったことを表わすフェイル終了信号）をチッ
プ外部に出力する。この場合、消去からベリファイ読み
出しまでの一連の制御を消去に関する仕様を満たすまで
必要に応じて所定回数繰り返す方式を採用した場合、所
定回数繰り返しても仕様を満たさないことが判明した場
合に消去不良信号すなわちフェイル終了信号をチップ外
部に出力する。
ップ内に形成されたシーケンサ回路（図示せず）によ
り、システム側から指定される複数の一括消去対象ブロ
ックに対して消去動作から消去後のベリファイ読み出し
動作までの一連の動作が制御される。そして、消去に関
する仕様を満たさないチップであることが判明した場合
には消去不良の存在を表わす消去不良信号（消去動作が
失敗に終わったことを表わすフェイル終了信号）をチッ
プ外部に出力する。この場合、消去からベリファイ読み
出しまでの一連の制御を消去に関する仕様を満たすまで
必要に応じて所定回数繰り返す方式を採用した場合、所
定回数繰り返しても仕様を満たさないことが判明した場
合に消去不良信号すなわちフェイル終了信号をチップ外
部に出力する。
【００１１】システム側では、消去動作が上記のように
不良であった場合、その消去不良のブロックを、システ
ム内の他の冗長チップのなかのブロックに置き換えるこ
とが必要になる。そのためには、消去不良のブロックの
アドレスを把握しそのアドレスを冗長チップ内のアドレ
スに変換し記憶するという動作を行う。複数ブロック一
括消去方式を有するメモリチップに対して複数のブロッ
クを指定して消去を行った後、消去対象とした複数のブ
ロックのなかには消去不良が存在し異常終了した場合に
は、システム側では、消去対象の全アドレスにたいし
て、再度消去のベリファイ読み出しを行い、消去不良で
あったブロックのアドレスを特定する動作を行わなけれ
ばならない。
不良であった場合、その消去不良のブロックを、システ
ム内の他の冗長チップのなかのブロックに置き換えるこ
とが必要になる。そのためには、消去不良のブロックの
アドレスを把握しそのアドレスを冗長チップ内のアドレ
スに変換し記憶するという動作を行う。複数ブロック一
括消去方式を有するメモリチップに対して複数のブロッ
クを指定して消去を行った後、消去対象とした複数のブ
ロックのなかには消去不良が存在し異常終了した場合に
は、システム側では、消去対象の全アドレスにたいし
て、再度消去のベリファイ読み出しを行い、消去不良で
あったブロックのアドレスを特定する動作を行わなけれ
ばならない。
【００１２】ところで、特願平４−２８１１９３号に提
案されている複数ブロック一括消去方式を有するメモリ
チップは、消去不良のブロックのアドレスをチップ外部
に直接に出力することは不可能である。従って、複数の
消去対象ブロックのうちの一部にでも消去動作が不良の
ブロック（消去に関する仕様を満たさないこと）が存在
すると、残りのブロックは消去動作が正常であった場合
（消去に関する仕様を満たしていること）でも、消去不
良のブロックのアドレスを検出するために、システム側
はフェイル終了信号を受けとった後に複数の消去対象ブ
ロックの全てに対して再びベリファイ読み出しを行なわ
なければならない。このことは、消去動作が正常であっ
たブロックに対して不必要にベリファイ読み出しを繰り
返すことになり、システム全体の動作時間を長くする。
また、不良消去ブロックの置き換えのために、システム
側において、消去動作が正常終了するまで対象となって
いる複数の消去ブロックのアドレスを保持する機能と、
消去不良であった場合に消去対象の全ブロックにたいし
て、順次アドレス入力して再度消去のベリファイ読み出
しを行うためのベリファイ機能を備えなければならず、
システムの構成を複雑にする。
案されている複数ブロック一括消去方式を有するメモリ
チップは、消去不良のブロックのアドレスをチップ外部
に直接に出力することは不可能である。従って、複数の
消去対象ブロックのうちの一部にでも消去動作が不良の
ブロック（消去に関する仕様を満たさないこと）が存在
すると、残りのブロックは消去動作が正常であった場合
（消去に関する仕様を満たしていること）でも、消去不
良のブロックのアドレスを検出するために、システム側
はフェイル終了信号を受けとった後に複数の消去対象ブ
ロックの全てに対して再びベリファイ読み出しを行なわ
なければならない。このことは、消去動作が正常であっ
たブロックに対して不必要にベリファイ読み出しを繰り
返すことになり、システム全体の動作時間を長くする。
また、不良消去ブロックの置き換えのために、システム
側において、消去動作が正常終了するまで対象となって
いる複数の消去ブロックのアドレスを保持する機能と、
消去不良であった場合に消去対象の全ブロックにたいし
て、順次アドレス入力して再度消去のベリファイ読み出
しを行うためのベリファイ機能を備えなければならず、
システムの構成を複雑にする。
【００１３】
【発明が解決しようとする課題】上記したように、特願
平４−２８１１９３号に提案されている複数ブロック一
括消去方式を有するＥＥＰＲＯＭは、複数の一括消去対
象ブロックのうちの一部に消去動作が不良のブロックが
存在した場合であっても、システム側が消去不良のブロ
ックのアドレスを検出するためには、正常に消去が行わ
れたブロックに対して不必要にベリファイ読み出しを繰
り返してしまうというという問題があった。
平４−２８１１９３号に提案されている複数ブロック一
括消去方式を有するＥＥＰＲＯＭは、複数の一括消去対
象ブロックのうちの一部に消去動作が不良のブロックが
存在した場合であっても、システム側が消去不良のブロ
ックのアドレスを検出するためには、正常に消去が行わ
れたブロックに対して不必要にベリファイ読み出しを繰
り返してしまうというという問題があった。
【００１４】本発明は上記の問題点を解決すべくなされ
たもので、複数ブロック一括消去方式により一括消去し
ようとする対象となる複数のブロックのうちで消去不良
が発生したブロックのアドレスを直接にチップ外部に出
力することが可能になり、それによりシステム側では消
去が十分になされているブロックに対して不必要にベリ
ファイ読み出しを繰り返えすことなく消去不良ブロック
アドレスを直接に判明できるようになる不揮発性半導体
メモリを提供することを目的とする。
たもので、複数ブロック一括消去方式により一括消去し
ようとする対象となる複数のブロックのうちで消去不良
が発生したブロックのアドレスを直接にチップ外部に出
力することが可能になり、それによりシステム側では消
去が十分になされているブロックに対して不必要にベリ
ファイ読み出しを繰り返えすことなく消去不良ブロック
アドレスを直接に判明できるようになる不揮発性半導体
メモリを提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の不揮発性半導体
メモリは、データ消去が一括して行われる複数の不揮発
性メモリセルのアレイを有する複数のセルブロックと、
前記複数のセルブロックに対応して設けられ、対応する
セルブロックを選択することを表わす選択情報を保持す
るための複数の選択情報保持手段と、複数ブロック一括
消去時に一括消去の対象として指定された複数の前記セ
ルブロックに対応する前記選択情報保持手段にそれぞれ
選択情報を入力する選択情報入力手段と、前記複数のセ
ルブロックに対応して設けられ、複数ブロック一括消去
時には対応する前記選択情報保持手段に選択情報が保持
されていれば対応する前記セルブロックの全ての前記不
揮発性メモリセルを選択してそのデータを消去する複数
のブロック消去手段と、上記ブロック消去手段によるデ
ータ消去後に前記選択情報保持手段に保持されている選
択情報を読み出して消去不良のセルブロックが存在する
か否かを検出する消去不良ブロック検出手段と、上記消
去不良ブロック検出手段により消去不良のセルブロック
が存在することが検出された場合に消去不良のセルブロ
ックの存在を知らせるためのフェイル終了信号および消
去不良のセルブロックのアドレスをメモリチップ外部に
出力する消去不良ブロックアドレス出力手段とを具備す
ることを特徴とする。
メモリは、データ消去が一括して行われる複数の不揮発
性メモリセルのアレイを有する複数のセルブロックと、
前記複数のセルブロックに対応して設けられ、対応する
セルブロックを選択することを表わす選択情報を保持す
るための複数の選択情報保持手段と、複数ブロック一括
消去時に一括消去の対象として指定された複数の前記セ
ルブロックに対応する前記選択情報保持手段にそれぞれ
選択情報を入力する選択情報入力手段と、前記複数のセ
ルブロックに対応して設けられ、複数ブロック一括消去
時には対応する前記選択情報保持手段に選択情報が保持
されていれば対応する前記セルブロックの全ての前記不
揮発性メモリセルを選択してそのデータを消去する複数
のブロック消去手段と、上記ブロック消去手段によるデ
ータ消去後に前記選択情報保持手段に保持されている選
択情報を読み出して消去不良のセルブロックが存在する
か否かを検出する消去不良ブロック検出手段と、上記消
去不良ブロック検出手段により消去不良のセルブロック
が存在することが検出された場合に消去不良のセルブロ
ックの存在を知らせるためのフェイル終了信号および消
去不良のセルブロックのアドレスをメモリチップ外部に
出力する消去不良ブロックアドレス出力手段とを具備す
ることを特徴とする。
【００１６】上記本発明の不揮発性半導体メモリによれ
ば、複数のセルブロックのうちの指定された複数のセル
ブロックを同時に消去対象としてセルデータの消去を行
った後、消去不良のブロックが存在することを検出した
場合に消去不良のブロックのアドレスを直接にチップ外
部に出力することが可能になる。
ば、複数のセルブロックのうちの指定された複数のセル
ブロックを同時に消去対象としてセルデータの消去を行
った後、消去不良のブロックが存在することを検出した
場合に消去不良のブロックのアドレスを直接にチップ外
部に出力することが可能になる。
【００１７】これにより、システム側では、消去が十分
になされているブロックに対して不必要にベリファイ読
み出しを繰り返えすことなく、消去不良ブロックアドレ
スが直接に判明するので、即座に消去動作が不良のブロ
ックをシステム内で冗長チップのブロックに置き換える
ことにより不良を救済し、メモリの性能および信頼性を
向上させることができる。また、試作段階での製品評価
テスト時のチップ内の冗長ブロックへの置き換えに際し
ても作業の簡素化を図り、評価テストを効率よく行うこ
とが可能になる。
になされているブロックに対して不必要にベリファイ読
み出しを繰り返えすことなく、消去不良ブロックアドレ
スが直接に判明するので、即座に消去動作が不良のブロ
ックをシステム内で冗長チップのブロックに置き換える
ことにより不良を救済し、メモリの性能および信頼性を
向上させることができる。また、試作段階での製品評価
テスト時のチップ内の冗長ブロックへの置き換えに際し
ても作業の簡素化を図り、評価テストを効率よく行うこ
とが可能になる。
【００１８】本発明は、書き込み、消去モ−ドにおいて
は、ベリファイ読み出しとパス・フェイルの判定までを
ふくめてメモリチップ内で自動的に制御することを前提
としている。システム側では、例えば消去を行う場合、
消去コマンドと消去対象のアドレスを発行し、消去動作
が終了するのをＲ／Ｂ信号（メモリチップはＲ／Ｂ出力
専用端子をそなえているか、ステ−タス読み出しモ−ド
にして、通常のＩＯ端子から読む）をモニタ−して動作
終了を待つ。動作終了を検知すればその後引き続いてス
テ−タス読み出しモ−ドにして、Ｐ／Ｆ情報を調べる。
消去が正常に行われていれば消去に関して全ての動作が
完了する。仮に、消去不良になる確率が０であれば、シ
ステム側にベリファイ機能とＰ／Ｆ判定機能は必要ない
ことになる。しかしながら消去不良になる確率が数百万
分の一にしてもあるので、システム側にベリファイ機能
とＰ／Ｆ判定機能は備えなければならない。本発明で
は、メモリチップは、自動消去機能を有しベリファイ機
能とＰ／Ｆ判定機能をすでに備えているのであるから、
それに不良アドレス出力機能を付加して、システム側で
のベリファイ機能とＰ／Ｆ判定機能の重複を避け、シス
テムの負担を軽減するという効果が得られる。
は、ベリファイ読み出しとパス・フェイルの判定までを
ふくめてメモリチップ内で自動的に制御することを前提
としている。システム側では、例えば消去を行う場合、
消去コマンドと消去対象のアドレスを発行し、消去動作
が終了するのをＲ／Ｂ信号（メモリチップはＲ／Ｂ出力
専用端子をそなえているか、ステ−タス読み出しモ−ド
にして、通常のＩＯ端子から読む）をモニタ−して動作
終了を待つ。動作終了を検知すればその後引き続いてス
テ−タス読み出しモ−ドにして、Ｐ／Ｆ情報を調べる。
消去が正常に行われていれば消去に関して全ての動作が
完了する。仮に、消去不良になる確率が０であれば、シ
ステム側にベリファイ機能とＰ／Ｆ判定機能は必要ない
ことになる。しかしながら消去不良になる確率が数百万
分の一にしてもあるので、システム側にベリファイ機能
とＰ／Ｆ判定機能は備えなければならない。本発明で
は、メモリチップは、自動消去機能を有しベリファイ機
能とＰ／Ｆ判定機能をすでに備えているのであるから、
それに不良アドレス出力機能を付加して、システム側で
のベリファイ機能とＰ／Ｆ判定機能の重複を避け、シス
テムの負担を軽減するという効果が得られる。
【００１９】
【実施の形態】以下、図面を参照して本発明の実施の形
態を詳細に説明する。
態を詳細に説明する。
【００２０】図１は、本発明の第１の実施の形態に係る
複数ブロック一括消去方式を有するＮＡＮＤ型ＥＥＰＲ
ＯＭの一部を示している。
複数ブロック一括消去方式を有するＮＡＮＤ型ＥＥＰＲ
ＯＭの一部を示している。
【００２１】このＥＥＰＲＯＭは、前記提案（特願平４
−２８１１９３号）に係るＥＥＰＲＯＭの一実施例（第
１の実施例）に、消去不良のブロックが存在することを
検出した場合に消去不良のブロックのアドレスを直接に
メモリチップ外部に出力する機能を付加したものであ
る。
−２８１１９３号）に係るＥＥＰＲＯＭの一実施例（第
１の実施例）に、消去不良のブロックが存在することを
検出した場合に消去不良のブロックのアドレスを直接に
メモリチップ外部に出力する機能を付加したものであ
る。
【００２２】即ち、このＥＥＰＲＯＭは、一括消去の対
象として指定された複数のセルブロックのメモリセルの
データ消去が一括して行われる複数の不揮発性メモリセ
ルのアレイをそれぞれ有する複数のセルブロック１１１
〜１１ｎと、前記複数のセルブロックに対応して設けら
れ、対応するセルブロックを選択することを表わす選択
情報を保持するための複数の選択情報保持回路１２１〜
１２ｎと、一括消去の対象として指定された複数の前記
セルブロックに対応する前記選択情報保持回路にそれぞ
れ選択情報を入力する選択情報入力回路と、前記複数の
セルブロックに対応して設けられ、複数ブロック一括消
去時には対応する前記選択情報保持回路に選択情報が保
持されていれば対応する前記セルブロックの全ての前記
不揮発性メモリセルを選択してそのデータを消去する複
数のブロック消去回路（ロウサブデコーダ）１３１〜１
３ｎと、上記ブロック消去回路によるデータ消去後に前
記選択情報保持回路に保持されている選択情報を読み出
して消去不良のセルブロックが存在するか否かを検出す
る消去不良ブロック検出回路と、上記消去不良ブロック
検出回路により消去不良のセルブロックが存在すること
が検出された場合に消去不良のセルブロックの存在を知
らせるためのフェイル終了信号および消去不良のセルブ
ロックのアドレスをメモリチップ外部に出力する消去不
良ブロックアドレス出力回路とを具備し、読み出し／書
き込み／ブロック消去／複数ブロック一括消去の動作モ
ードを有している。
象として指定された複数のセルブロックのメモリセルの
データ消去が一括して行われる複数の不揮発性メモリセ
ルのアレイをそれぞれ有する複数のセルブロック１１１
〜１１ｎと、前記複数のセルブロックに対応して設けら
れ、対応するセルブロックを選択することを表わす選択
情報を保持するための複数の選択情報保持回路１２１〜
１２ｎと、一括消去の対象として指定された複数の前記
セルブロックに対応する前記選択情報保持回路にそれぞ
れ選択情報を入力する選択情報入力回路と、前記複数の
セルブロックに対応して設けられ、複数ブロック一括消
去時には対応する前記選択情報保持回路に選択情報が保
持されていれば対応する前記セルブロックの全ての前記
不揮発性メモリセルを選択してそのデータを消去する複
数のブロック消去回路（ロウサブデコーダ）１３１〜１
３ｎと、上記ブロック消去回路によるデータ消去後に前
記選択情報保持回路に保持されている選択情報を読み出
して消去不良のセルブロックが存在するか否かを検出す
る消去不良ブロック検出回路と、上記消去不良ブロック
検出回路により消去不良のセルブロックが存在すること
が検出された場合に消去不良のセルブロックの存在を知
らせるためのフェイル終了信号および消去不良のセルブ
ロックのアドレスをメモリチップ外部に出力する消去不
良ブロックアドレス出力回路とを具備し、読み出し／書
き込み／ブロック消去／複数ブロック一括消去の動作モ
ードを有している。
【００２３】前記不揮発性メモリセルは、浮遊ゲートお
よび制御ゲートが積層された構造を有するスタックゲー
ト型のＭＯＳトランジスタが用いられており、例えば８
個のメモリセルと２個の選択トランジスタとが直列接続
されてＮＡＮＤ型セルを構成し、このＮＡＮＤ型セル複
数個から成るなるアレイが複数のセルブロック１１１〜
１１ｎに分割されている。
よび制御ゲートが積層された構造を有するスタックゲー
ト型のＭＯＳトランジスタが用いられており、例えば８
個のメモリセルと２個の選択トランジスタとが直列接続
されてＮＡＮＤ型セルを構成し、このＮＡＮＤ型セル複
数個から成るなるアレイが複数のセルブロック１１１〜
１１ｎに分割されている。
【００２４】図９に示されるように、例えば４Ｍビット
のＮＡＮＤ型ＥＥＰＲＯＭの場合、１ペ−ジは２５６バ
イトｘ８ビットのメモリセルから成り、１ペ−ジ分のメ
モリセルは一本のワ−ドラインに接続されている。各セ
ルブロックは８ペ−ジ分のメモリセルから成り、メモリ
セルアレイは２５６セルブロックから成っている。した
がって、メモリセルアレイにおいては、２５６バイト分
のメモリセルがカラム方向に、また２５６個分のセルブ
ロックがロウ方向に設けられており、全体として４Ｍビ
ットのセルアレイを構成している。そして、カラム方向
に２５６個のセルブロックに分割されており、各セルブ
ロックは８×２５６＝２Ｋバイトのメモリセルを有す
る。ゲ−ト選択線ＤＳＬは選択トランジスタＱ１のゲ−
トに接続されており、ゲ−ト選択線ＳＳＬは選択トラン
ジスタＱ２のゲ−トに接続されている。ＢＬ１、ＢＬ
２、…ＢＬ８はビット線である。
のＮＡＮＤ型ＥＥＰＲＯＭの場合、１ペ−ジは２５６バ
イトｘ８ビットのメモリセルから成り、１ペ−ジ分のメ
モリセルは一本のワ−ドラインに接続されている。各セ
ルブロックは８ペ−ジ分のメモリセルから成り、メモリ
セルアレイは２５６セルブロックから成っている。した
がって、メモリセルアレイにおいては、２５６バイト分
のメモリセルがカラム方向に、また２５６個分のセルブ
ロックがロウ方向に設けられており、全体として４Ｍビ
ットのセルアレイを構成している。そして、カラム方向
に２５６個のセルブロックに分割されており、各セルブ
ロックは８×２５６＝２Ｋバイトのメモリセルを有す
る。ゲ−ト選択線ＤＳＬは選択トランジスタＱ１のゲ−
トに接続されており、ゲ−ト選択線ＳＳＬは選択トラン
ジスタＱ２のゲ−トに接続されている。ＢＬ１、ＢＬ
２、…ＢＬ８はビット線である。
【００２５】アドレスレジスタ１４は、前記複数のセル
ブロック１１１〜１１ｎのブロックアドレス（０〜２５
５）うちの１つを指定するためのブロックアドレス信号
を保持するものである。
ブロック１１１〜１１ｎのブロックアドレス（０〜２５
５）うちの１つを指定するためのブロックアドレス信号
を保持するものである。
【００２６】ロウプリデコーダ１５は、上記アドレスレ
ジスタ１４あるいはアドレスバッファ（図示せず）から
入力するブロックアドレス信号をデコードするものであ
る。このロウプリデコーダ１５は、指定されたセルブロ
ックを選択するための選択情報を対応する選択情報保持
回路１２１〜１２ｎに入力する選択情報入力回路として
機能し、複数ブロック一括消去時には、消去対象となる
複数のセルブロックを指定する複数のブロックアドレス
に応答して、消去対象となる複数のセルブロックに対応
する選択情報保持回路１２１〜１２ｎに選択情報を入力
する。この場合、チップ外部からブロックアドレス信号
を順次入力することにより複数のセルブロックを順次指
定するようにしてもよく、あるいは、チップ外部から入
力される制御信号に応じて１つのブロックアドレス信号
およびブロック個数信号をチップ内部に取り込み、この
１つのブロックアドレス信号のブロックアドレスおよび
それに隣接するブロック個数信号で指定された個数のブ
ロックアドレスに対応する複数のセルブロックを指定す
るようにしてもよい。
ジスタ１４あるいはアドレスバッファ（図示せず）から
入力するブロックアドレス信号をデコードするものであ
る。このロウプリデコーダ１５は、指定されたセルブロ
ックを選択するための選択情報を対応する選択情報保持
回路１２１〜１２ｎに入力する選択情報入力回路として
機能し、複数ブロック一括消去時には、消去対象となる
複数のセルブロックを指定する複数のブロックアドレス
に応答して、消去対象となる複数のセルブロックに対応
する選択情報保持回路１２１〜１２ｎに選択情報を入力
する。この場合、チップ外部からブロックアドレス信号
を順次入力することにより複数のセルブロックを順次指
定するようにしてもよく、あるいは、チップ外部から入
力される制御信号に応じて１つのブロックアドレス信号
およびブロック個数信号をチップ内部に取り込み、この
１つのブロックアドレス信号のブロックアドレスおよび
それに隣接するブロック個数信号で指定された個数のブ
ロックアドレスに対応する複数のセルブロックを指定す
るようにしてもよい。
【００２７】複数の選択情報保持回路１２１〜１２ｎ
は、読み出し／書き込み／ブロック消去時には、前記ロ
ウプリデコーダ１５により指定されるブロックの選択情
報を対応するロウサブデコーダ１３１〜１３ｎに転送
し、複数ブロック一括消去時には、前記ロウプリデコー
ダ１５により指定されるブロックの選択情報を保持し、
この選択情報を、指定されるブロックに対応するロウサ
ブデコーダ１３１〜１３ｎに転送するように、論理回路
により構成されている。この場合、複数ブロック一括消
去時に保持した選択情報を消去フラグと称する。
は、読み出し／書き込み／ブロック消去時には、前記ロ
ウプリデコーダ１５により指定されるブロックの選択情
報を対応するロウサブデコーダ１３１〜１３ｎに転送
し、複数ブロック一括消去時には、前記ロウプリデコー
ダ１５により指定されるブロックの選択情報を保持し、
この選択情報を、指定されるブロックに対応するロウサ
ブデコーダ１３１〜１３ｎに転送するように、論理回路
により構成されている。この場合、複数ブロック一括消
去時に保持した選択情報を消去フラグと称する。
【００２８】複数のロウサブデコーダ１３１〜１３ｎ
は、対応する選択情報保持回路１２１〜１２ｎから選択
情報が転送された場合には対応する前記セルブロック１
１１〜１１ｎを選択するものであり、読み出し／書き込
み／ブロック消去時には、各動作モードに応じて、対応
するセルブロック内のＮＡＮＤ型セルのメモリセル選択
線、選択トランジスタ選択線などにそれぞれ所要の電圧
を供給し、複数ブロック一括消去時には、対応するセル
ブロック内の全てのメモリセルを選択して一括消去を行
うために必要な電圧を供給するように、論理回路により
構成されている。
は、対応する選択情報保持回路１２１〜１２ｎから選択
情報が転送された場合には対応する前記セルブロック１
１１〜１１ｎを選択するものであり、読み出し／書き込
み／ブロック消去時には、各動作モードに応じて、対応
するセルブロック内のＮＡＮＤ型セルのメモリセル選択
線、選択トランジスタ選択線などにそれぞれ所要の電圧
を供給し、複数ブロック一括消去時には、対応するセル
ブロック内の全てのメモリセルを選択して一括消去を行
うために必要な電圧を供給するように、論理回路により
構成されている。
【００２９】選択情報読み出し回路１６は、前記複数の
選択情報保持回路１２１〜１２ｎの保持データを読み出
すものである。
選択情報保持回路１２１〜１２ｎの保持データを読み出
すものである。
【００３０】コマンドレジスタ１７は、Ｉ／Ｏバッファ
１８を経て入力する制御信号を保持するものである。上
記Ｉ／Ｏバッファ１８は、Ｉ／Ｏピン（図示せず）を介
してチップ外部に接続され、チップ内部とチップ外部と
の間で入出力データを授受するものである。
１８を経て入力する制御信号を保持するものである。上
記Ｉ／Ｏバッファ１８は、Ｉ／Ｏピン（図示せず）を介
してチップ外部に接続され、チップ内部とチップ外部と
の間で入出力データを授受するものである。
【００３１】ベリファイ制御回路１９は、上記コマンド
レジスタ１７からの制御信号を受け、前記選択情報読み
出し回路１６によって読み出された選択情報に基づい
て、消去対象ブロックのセルデータが十分に消去されて
いるか否かをチェックするためのベリファイ読み出し動
作を制御し、このベリファイ読み出し動作に関連して前
記アドレスレジスタ１４の内容（ブロックアドレス）を
制御するものである。
レジスタ１７からの制御信号を受け、前記選択情報読み
出し回路１６によって読み出された選択情報に基づい
て、消去対象ブロックのセルデータが十分に消去されて
いるか否かをチェックするためのベリファイ読み出し動
作を制御し、このベリファイ読み出し動作に関連して前
記アドレスレジスタ１４の内容（ブロックアドレス）を
制御するものである。
【００３２】上記選択情報読み出し回路１６およびベリ
ファイ制御回路１９は、前記データ消去モ−ド後にベリ
ファイ読み出しを実行するように制御し、消去不良のセ
ルブロックが存在するか否かを検出する消去不良ブロッ
ク検出回路として機能する。
ファイ制御回路１９は、前記データ消去モ−ド後にベリ
ファイ読み出しを実行するように制御し、消去不良のセ
ルブロックが存在するか否かを検出する消去不良ブロッ
ク検出回路として機能する。
【００３３】なお、前記ＮＡＮＤ型セル自体の構成およ
び各動作モードでの動作原理、前記選択情報保持回路１
２１〜１２ｎの構成および動作、前記ロウサブデコーダ
１３１〜１３ｎの構成および動作は、それぞれ例えば前
記特願平４−２８１１９３号に記載されているようなも
のであるが、ここでは、本発明の要旨である複数ブロッ
ク一括消去を行うＥＥＰＲＯＭにおける消去不良ブロッ
クアドレス出力方式とは直接に関係しないので、説明の
簡単化のためにその詳述は省略する。
び各動作モードでの動作原理、前記選択情報保持回路１
２１〜１２ｎの構成および動作、前記ロウサブデコーダ
１３１〜１３ｎの構成および動作は、それぞれ例えば前
記特願平４−２８１１９３号に記載されているようなも
のであるが、ここでは、本発明の要旨である複数ブロッ
ク一括消去を行うＥＥＰＲＯＭにおける消去不良ブロッ
クアドレス出力方式とは直接に関係しないので、説明の
簡単化のためにその詳述は省略する。
【００３４】さらに、本実施例では、ブロックアドレス
出力制御回路２０、レディー／ビジー信号レジスタ（Ｒ
／Ｂレジスタ）２１およびパス／フェイル信号レジスタ
（Ｐ／Ｆレジスタ）２２が設けられている。
出力制御回路２０、レディー／ビジー信号レジスタ（Ｒ
／Ｂレジスタ）２１およびパス／フェイル信号レジスタ
（Ｐ／Ｆレジスタ）２２が設けられている。
【００３５】ブロックアアドレス出力制御回路２０は、
前記消去不良ブロック検出回路により消去不良のセルブ
ロックが存在することが検出された場合に消去不良のセ
ルブロックのブロックアドレスを出力するように制御す
るものである。
前記消去不良ブロック検出回路により消去不良のセルブ
ロックが存在することが検出された場合に消去不良のセ
ルブロックのブロックアドレスを出力するように制御す
るものである。
【００３６】Ｒ／Ｂレジスタ２１は、前記ベリファイ制
御回路１９およびブロックアアドレス出力制御回路２０
の動作状態に基づいてチップがアクセス可能か否かの状
態（消去不良ブロックアドレスの読み出しが可能か否か
の状態）をチップ外部に知らせるためのレディー／ビジ
ー信号Ｒ／Ｂを保持し、前記Ｉ／Ｏバッファ１８に出力
するものである。
御回路１９およびブロックアアドレス出力制御回路２０
の動作状態に基づいてチップがアクセス可能か否かの状
態（消去不良ブロックアドレスの読み出しが可能か否か
の状態）をチップ外部に知らせるためのレディー／ビジ
ー信号Ｒ／Ｂを保持し、前記Ｉ／Ｏバッファ１８に出力
するものである。
【００３７】Ｐ／Ｆレジスタ２２は、前記ベリファイ制
御回路１９の動作状態に基づいて消去動作が正しく行わ
れたか否かの状態をチップ外部に知らせるためのパス／
フェイル信号Ｐ／Ｆを保持し、前記Ｉ／Ｏバッファ１８
に出力するものである。
御回路１９の動作状態に基づいて消去動作が正しく行わ
れたか否かの状態をチップ外部に知らせるためのパス／
フェイル信号Ｐ／Ｆを保持し、前記Ｉ／Ｏバッファ１８
に出力するものである。
【００３８】図２は、図１のＥＥＰＲＯＭにおける複数
ブロック一括消去動作の一例を示すフローチャート、図
３および図４は、図２の複数ブロック一括消去動作に関
連して実施される消去不良ブロックアドレスの出力動作
の一例を示すフローチャートおよびタイミング図であ
る。
ブロック一括消去動作の一例を示すフローチャート、図
３および図４は、図２の複数ブロック一括消去動作に関
連して実施される消去不良ブロックアドレスの出力動作
の一例を示すフローチャートおよびタイミング図であ
る。
【００３９】まず、図２を参照しながら複数ブロック一
括消去動作の概要を説明する。
括消去動作の概要を説明する。
【００４０】複数ブロック一括消去動作が開始すると、
まず、リセット動作が行われ、全ての選択情報保持回路
の保持情報が“０”レベルに初期化される。次に、ブロ
ックアドレスラッチ動作（ロウプリデコーダの出力であ
るブロック選択信号を選択情報保持回路にラッチする動
作）が行われる。この際、順次入力する複数のブロック
アドレスに対してブロックアドレスラッチ動作を行うこ
とにより、この複数のブロックアドレスにより指定され
た複数の一括消去対象ブロックに対応する複数の選択情
報保持回路がそれぞれ消去フラグを保持する。
まず、リセット動作が行われ、全ての選択情報保持回路
の保持情報が“０”レベルに初期化される。次に、ブロ
ックアドレスラッチ動作（ロウプリデコーダの出力であ
るブロック選択信号を選択情報保持回路にラッチする動
作）が行われる。この際、順次入力する複数のブロック
アドレスに対してブロックアドレスラッチ動作を行うこ
とにより、この複数のブロックアドレスにより指定され
た複数の一括消去対象ブロックに対応する複数の選択情
報保持回路がそれぞれ消去フラグを保持する。
【００４１】次に、複数ブロック一括消去動作が行われ
る。この際、上記選択情報保持回路に保持された消去フ
ラグを対応するロウサブデコーダに転送し、この消去フ
ラグが転送された複数のロウサブデコーダに接続されて
いる複数のセルブロックを一括して消去する。
る。この際、上記選択情報保持回路に保持された消去フ
ラグを対応するロウサブデコーダに転送し、この消去フ
ラグが転送された複数のロウサブデコーダに接続されて
いる複数のセルブロックを一括して消去する。
【００４２】この後、ベリファイ読み出し動作が行われ
る。この際、前記データ消去の前にアドレスレジスタ１
４のブロックアドレスを“０”番地（先頭アドレス）に
セットしておき、この先頭アドレスから最終アドレスま
で順にアドレスを走査し、各アドレスに対応する選択情
報保持回路に既に保持されているブロックラッチデータ
（消去フラグ）を選択情報読み出し回路１６に読み出し
てその論理レベルを検知する。この結果、消去フラグが
“０”レベル（非選択状態）であるブロックについては
ベリファイ読み出しを行わず、消去フラグが“１”レベ
ル（選択状態）であるブロックのみについてベリファイ
読み出しを行う。この場合、まず、ブロック内アドレス
（メモリセル選択アドレス）を“０”番地にセットし、
メモリセル選択アドレスが最終アドレスに達するまでベ
リファイ読み出しを繰り返す。この際、消去が十分に行
われていなかったブロックについては消去動作および消
去動作後のベリファイ読み出しを例えば３回まで繰り返
し、これでも未だ消去が十分に行われなかった場合（つ
まり、消去不良のブロックが存在することを検知した場
合）には消去動作が失敗に終わった不良品であることを
表わすフェイル終了信号を出力する。
る。この際、前記データ消去の前にアドレスレジスタ１
４のブロックアドレスを“０”番地（先頭アドレス）に
セットしておき、この先頭アドレスから最終アドレスま
で順にアドレスを走査し、各アドレスに対応する選択情
報保持回路に既に保持されているブロックラッチデータ
（消去フラグ）を選択情報読み出し回路１６に読み出し
てその論理レベルを検知する。この結果、消去フラグが
“０”レベル（非選択状態）であるブロックについては
ベリファイ読み出しを行わず、消去フラグが“１”レベ
ル（選択状態）であるブロックのみについてベリファイ
読み出しを行う。この場合、まず、ブロック内アドレス
（メモリセル選択アドレス）を“０”番地にセットし、
メモリセル選択アドレスが最終アドレスに達するまでベ
リファイ読み出しを繰り返す。この際、消去が十分に行
われていなかったブロックについては消去動作および消
去動作後のベリファイ読み出しを例えば３回まで繰り返
し、これでも未だ消去が十分に行われなかった場合（つ
まり、消去不良のブロックが存在することを検知した場
合）には消去動作が失敗に終わった不良品であることを
表わすフェイル終了信号を出力する。
【００４３】このように消去フラグが“０”レベルであ
るブロックについてはベリファイ読み出しを行わないの
で、全てのメモリセルのデータを読み出す必要がなく、
ブロック消去が終了したか否かを短いベリファイ時間で
検知することが可能になる。
るブロックについてはベリファイ読み出しを行わないの
で、全てのメモリセルのデータを読み出す必要がなく、
ブロック消去が終了したか否かを短いベリファイ時間で
検知することが可能になる。
【００４４】なお、上記ＥＥＰＲＯＭにおいては、消去
不良のブロックが存在し、フェイル終了した場合には、
その時点でアドレスレジスタ１４は消去不良ブロックの
ブロックアドレスを示しており、そのアドレス以前のア
ドレスには消去不良のブロックが存在しない。
不良のブロックが存在し、フェイル終了した場合には、
その時点でアドレスレジスタ１４は消去不良ブロックの
ブロックアドレスを示しており、そのアドレス以前のア
ドレスには消去不良のブロックが存在しない。
【００４５】また、選択された消去対象ブロックに対応
する選択情報保持回路に保持される消去フラグは、複数
ブロック一括消去消去動作中のベリファイ読み出しによ
り消去が確認されてもリセットされることなく保持され
る。
する選択情報保持回路に保持される消去フラグは、複数
ブロック一括消去消去動作中のベリファイ読み出しによ
り消去が確認されてもリセットされることなく保持され
る。
【００４６】次に、複数ブロック一括消去動作および消
去不良ブロックアドレスの出力動作を具体的に説明す
る。いま、消去対象である例えば３つのセルブロックＢ
ＬＫｉ、ＢＬＫｊ、ＢＬＫｋに対応する３つの選択情報
保持回路が保持する消去フラグが“１”レベルであると
する。
去不良ブロックアドレスの出力動作を具体的に説明す
る。いま、消去対象である例えば３つのセルブロックＢ
ＬＫｉ、ＢＬＫｊ、ＢＬＫｋに対応する３つの選択情報
保持回路が保持する消去フラグが“１”レベルであると
する。
【００４７】ブロック消去コマンド信号Ａが入力される
と、上記３つのセルブロックＢＬＫｉ、ＢＬＫｊ、ＢＬ
Ｋｋの消去動作が開始する。この時、チップがアクセス
可能か否かの状態をチップ外部に知らせるためのレディ
ー／ビジー信号Ｒ／Ｂが“Ｈ”レベル（レディー状態）
から“Ｌ”レベル（ビジー状態）に反転する。同時に、
消去動作が正しく行われたか否かの状態をチップ外部に
知らせるためのパス／フェイル信号Ｐ／Ｆが“Ｌ”レベ
ル（パス状態）から“Ｈ”レベル（フェイル状態）に反
転する。
と、上記３つのセルブロックＢＬＫｉ、ＢＬＫｊ、ＢＬ
Ｋｋの消去動作が開始する。この時、チップがアクセス
可能か否かの状態をチップ外部に知らせるためのレディ
ー／ビジー信号Ｒ／Ｂが“Ｈ”レベル（レディー状態）
から“Ｌ”レベル（ビジー状態）に反転する。同時に、
消去動作が正しく行われたか否かの状態をチップ外部に
知らせるためのパス／フェイル信号Ｐ／Ｆが“Ｌ”レベ
ル（パス状態）から“Ｈ”レベル（フェイル状態）に反
転する。
【００４８】この後、所定時間経過すると消去動作が終
了するが、例えばセルブロックＢＬＫｊのみが正常に消
去動作が終了したとする。このように消去不良のブロッ
クＢＬＫｉ、ＢＬＫｋが存在していると、信号Ｐ／Ｆは
フェイル状態のままであり、この信号Ｐ／Ｆによって、
上記ＥＥＰＲＯＭを用いたシステム側（ユーザー側）で
は消去動作がフェイル終了であったことが判る。
了するが、例えばセルブロックＢＬＫｊのみが正常に消
去動作が終了したとする。このように消去不良のブロッ
クＢＬＫｉ、ＢＬＫｋが存在していると、信号Ｐ／Ｆは
フェイル状態のままであり、この信号Ｐ／Ｆによって、
上記ＥＥＰＲＯＭを用いたシステム側（ユーザー側）で
は消去動作がフェイル終了であったことが判る。
【００４９】フェイル終了した場合には、ＥＥＰＲＯＭ
は、その時点でのアドレスレジスタの内容（アドレス）
をチップ外部に出力し、その後、ベリファイ動作のみを
続行し、消去不良のブロックが検知される毎にベリファ
イ動作を停止し、その時点でのアドレスレジスタの内容
を外部に出力する。この動作により、消去不良のブロッ
クのアドレスを全て出力することが可能になることが分
かる。
は、その時点でのアドレスレジスタの内容（アドレス）
をチップ外部に出力し、その後、ベリファイ動作のみを
続行し、消去不良のブロックが検知される毎にベリファ
イ動作を停止し、その時点でのアドレスレジスタの内容
を外部に出力する。この動作により、消去不良のブロッ
クのアドレスを全て出力することが可能になることが分
かる。
【００５０】そこで、この第１の実施の形態では、シス
テム側は、消去動作の終了後にＥＥＰＲＯＭにステータ
ス情報読み出しコマンド信号Ｂを入力し、信号Ｐ／Ｆを
確認し、フェイル終了したことを検知すると、図３に示
すように消去不良ブロックのアドレス出力動作を開始さ
せる。
テム側は、消去動作の終了後にＥＥＰＲＯＭにステータ
ス情報読み出しコマンド信号Ｂを入力し、信号Ｐ／Ｆを
確認し、フェイル終了したことを検知すると、図３に示
すように消去不良ブロックのアドレス出力動作を開始さ
せる。
【００５１】即ち、ＥＥＰＲＯＭは、最初の消去不良ブ
ロックアドレスを出力し、信号Ｒ／Ｂ出力をビジー状態
にし、自動的にベリファイ動作を続行する。このベリフ
ァイ動作においては、アドレスレジスタ１４のブロック
アドレスを順次インクリメントし、個々のブロックに対
応する選択情報を読み出してその内容を確認していく。
この場合、消去フラグが“０”レベル（非選択状態）に
対応するブロックであることを検知した場合には、セル
データの読み出し動作を行うことなく、前記アドレスレ
ジスタをインクリメントして次のブロックを選択し、消
去フラグが“１”レベル（選択状態）に対応するブロッ
クであることを検知した場合には、このブロック内のセ
ルデータのベリファイ読み出し動作を行う。この結果、
消去が正常なブロックであると判定した場合には、前記
アドレスレジスタ１４のブロックアドレスをインクリメ
ントし、次のブロックを選択する。また、消去フラグが
１レベルであることを検知したブロックに対してベリフ
ァイ読み出しを行い消去が正常と判定できなかった場合
には、信号Ｒ／Ｂをレディ状態にし、消去不良のブロッ
クが存在することをシステム側に知らせる。
ロックアドレスを出力し、信号Ｒ／Ｂ出力をビジー状態
にし、自動的にベリファイ動作を続行する。このベリフ
ァイ動作においては、アドレスレジスタ１４のブロック
アドレスを順次インクリメントし、個々のブロックに対
応する選択情報を読み出してその内容を確認していく。
この場合、消去フラグが“０”レベル（非選択状態）に
対応するブロックであることを検知した場合には、セル
データの読み出し動作を行うことなく、前記アドレスレ
ジスタをインクリメントして次のブロックを選択し、消
去フラグが“１”レベル（選択状態）に対応するブロッ
クであることを検知した場合には、このブロック内のセ
ルデータのベリファイ読み出し動作を行う。この結果、
消去が正常なブロックであると判定した場合には、前記
アドレスレジスタ１４のブロックアドレスをインクリメ
ントし、次のブロックを選択する。また、消去フラグが
１レベルであることを検知したブロックに対してベリフ
ァイ読み出しを行い消去が正常と判定できなかった場合
には、信号Ｒ／Ｂをレディ状態にし、消去不良のブロッ
クが存在することをシステム側に知らせる。
【００５２】システム側は、信号Ｒ／Ｂ出力がレディ状
態であることを検知すると、このチップに対してデ−タ
出力イネ−ブルピンを制御し、消去不良のアドレスを出
力する。本実施例でいうシステムとは、メモリチップ複
数個とそれにたいして、読み出し、書き込み、消去の動
作を制御するコントロ−ラチップからなるメモリシステ
ムのなかで、特に、メモリチップを制御する装置（機
械）のことである。する。通常、システムはコマンドを
介してメモリチップを制御する。読み出し、書き込み、
消去の動作毎にコマンドがある。これを通常コマンド制
御という。したがって、システムがメモリチップ内部の
回路を直接制御することはない。またデ−タの出力の制
御は、デ−タ出力制御端子ＯＥピンあるいはＱＥピンを
制御して行う。
態であることを検知すると、このチップに対してデ−タ
出力イネ−ブルピンを制御し、消去不良のアドレスを出
力する。本実施例でいうシステムとは、メモリチップ複
数個とそれにたいして、読み出し、書き込み、消去の動
作を制御するコントロ−ラチップからなるメモリシステ
ムのなかで、特に、メモリチップを制御する装置（機
械）のことである。する。通常、システムはコマンドを
介してメモリチップを制御する。読み出し、書き込み、
消去の動作毎にコマンドがある。これを通常コマンド制
御という。したがって、システムがメモリチップ内部の
回路を直接制御することはない。またデ−タの出力の制
御は、デ−タ出力制御端子ＯＥピンあるいはＱＥピンを
制御して行う。
【００５３】この後、ＥＥＰＲＯＭは、再び、前述した
ように信号Ｒ／Ｂ出力をビジー状態にし、アドレスレジ
スタ１４のブロックアドレスをインクリメントして次の
ブロックを選択し、このブロック内のセルデータのベリ
ファイ読み出し動作を行う。
ように信号Ｒ／Ｂ出力をビジー状態にし、アドレスレジ
スタ１４のブロックアドレスをインクリメントして次の
ブロックを選択し、このブロック内のセルデータのベリ
ファイ読み出し動作を行う。
【００５４】このような動作を最終アドレスに達するま
で繰り返し行い、最終アドレスに達すると、信号Ｐ／Ｆ
をパス状態にし、消去不良のブロックアドレスを全て出
力したことをシステム側に知らせる。システム側は、上
記信号Ｐ／Ｆがフェイル状態であることを検知している
期間は、消去不良のブロックアドレスの読み出し動作を
続ける。
で繰り返し行い、最終アドレスに達すると、信号Ｐ／Ｆ
をパス状態にし、消去不良のブロックアドレスを全て出
力したことをシステム側に知らせる。システム側は、上
記信号Ｐ／Ｆがフェイル状態であることを検知している
期間は、消去不良のブロックアドレスの読み出し動作を
続ける。
【００５５】上記第１の実施の形態のＥＥＰＲＯＭによ
れば、消去不良ブロックアドレスを直接にチップ外部に
出力するので、システム側は消去不良ブロックアドレス
が直接に判明する。これにより、システム側は、即座に
消去動作が不良のブロックをシステム内で冗長チップの
ブロックに置き換えることにより不良を救済することが
でき、メモリの性能および信頼性を向上させることがで
きる。また、チップ製造後のダイソ−ト工程において
も、消去不良のチップに対して無駄なベリファイ読み出
しをすることなく、消去不良ブロックの冗長ブロックへ
の置き換えが可能となる。これにより、テスト時間を短
縮できる。
れば、消去不良ブロックアドレスを直接にチップ外部に
出力するので、システム側は消去不良ブロックアドレス
が直接に判明する。これにより、システム側は、即座に
消去動作が不良のブロックをシステム内で冗長チップの
ブロックに置き換えることにより不良を救済することが
でき、メモリの性能および信頼性を向上させることがで
きる。また、チップ製造後のダイソ−ト工程において
も、消去不良のチップに対して無駄なベリファイ読み出
しをすることなく、消去不良ブロックの冗長ブロックへ
の置き換えが可能となる。これにより、テスト時間を短
縮できる。
【００５６】図５は、本発明の第２の実施の形態に係る
複数ブロック一括消去方式を有するＥＥＰＲＯＭの一部
を示している。
複数ブロック一括消去方式を有するＥＥＰＲＯＭの一部
を示している。
【００５７】このＥＥＰＲＯＭは、特願平４−２８１１
９３号に係るＥＥＰＲＯＭの他の実施例（第３実施例）
を改良したものである。
９３号に係るＥＥＰＲＯＭの他の実施例（第３実施例）
を改良したものである。
【００５８】特願平４−２８１１９３号の第３実施例に
係るＥＥＰＲＯＭは、複数ブロック一括消去に際して消
去不良のブロックが存在することによりフェイル終了し
た場合に、消去フラグを順次チップ外部に出力する。こ
れにより、システム側では、消去フラグ出力を検出し、
消去不良ブロックアドレスにデータ変換することにより
消去不良ブロックアドレスを知ることができる。
係るＥＥＰＲＯＭは、複数ブロック一括消去に際して消
去不良のブロックが存在することによりフェイル終了し
た場合に、消去フラグを順次チップ外部に出力する。こ
れにより、システム側では、消去フラグ出力を検出し、
消去不良ブロックアドレスにデータ変換することにより
消去不良ブロックアドレスを知ることができる。
【００５９】しかしながら、この場合、システム側で
は、消去フラグ出力を消去不良ブロックアドレスにデー
タ変換する必要があるので、少数個の消去ブロックを選
択して消去動作を行う場合には、消去不良のブロックの
アドレスをシステム側で変換するまでの処理の効率が悪
い。
は、消去フラグ出力を消去不良ブロックアドレスにデー
タ変換する必要があるので、少数個の消去ブロックを選
択して消去動作を行う場合には、消去不良のブロックの
アドレスをシステム側で変換するまでの処理の効率が悪
い。
【００６０】そこで、この発明の第２の実施の形態のＥ
ＥＰＲＯＭでは、消去不良のブロックが存在することを
検出した場合に、消去フラグを順次チップ外部に直接に
出力することなく、消去不良のブロックのアドレスをデ
−タの形で直接にメモリチップ外部に出力する機能を付
加することにより、前記した本発明の第１の実施の形態
と同様に、システム側で効率良く消去不良のブロックア
ドレスを検出するようにしている。
ＥＰＲＯＭでは、消去不良のブロックが存在することを
検出した場合に、消去フラグを順次チップ外部に直接に
出力することなく、消去不良のブロックのアドレスをデ
−タの形で直接にメモリチップ外部に出力する機能を付
加することにより、前記した本発明の第１の実施の形態
と同様に、システム側で効率良く消去不良のブロックア
ドレスを検出するようにしている。
【００６１】このＥＥＰＲＯＭは、図１を参照して前述
した本発明の第１の実施の形態のＥＥＰＲＯＭと比べ
て、次の（１）、（２）が異なり、その他は同じである
ので図１中と同一部分には同一符号を付してその説明を
省略する。
した本発明の第１の実施の形態のＥＥＰＲＯＭと比べ
て、次の（１）、（２）が異なり、その他は同じである
ので図１中と同一部分には同一符号を付してその説明を
省略する。
【００６２】（１）セルブロックのデータ消去が正常に
行われていることが検知された場合に、このセルブロッ
クに対応する選択情報保持回路の“１”レベルの消去フ
ラグを“０”レベルに書き換えるように構成されてい
る。本実施の形態では、ブロックアドレスの“０”番地
から最終番地まで、順次アドレスをインクリメントしな
がら選択情報保持回路に“１”レベルの記憶されている
ブロックに対してベリファイ読みだしを行う。ベリファ
イ読みだしの結果、消去が正常であったブロックに対し
ては、選択情報保持回路に保持されているデータを
“１”レベルから“０”レベルへとリセットする。ベリ
ファイ読みだしの結果、消去が不完全であった場合に
は、ブロック毎に設けられた選択情報保持回路とは別の
再消去実行フラグをセットする。最終番地までの、選択
情報保持回路の内容の検索および選択消去ブロックのベ
リファイ読みだしが終了したのち、この再消去実行フラ
グの内容が“１”レベルであった場合は、チップは再度
消去を行う。初回の消去も含めて３回の消去を行ったの
ち、ベリファイ読みだしをおこない、不良のブロックが
存在した場合には消去動作は異常終了となるが、このと
き各消去ブロックの選択情報保持回路に“１”レベルが
保持されているブロックが消去不良ブロックである。
行われていることが検知された場合に、このセルブロッ
クに対応する選択情報保持回路の“１”レベルの消去フ
ラグを“０”レベルに書き換えるように構成されてい
る。本実施の形態では、ブロックアドレスの“０”番地
から最終番地まで、順次アドレスをインクリメントしな
がら選択情報保持回路に“１”レベルの記憶されている
ブロックに対してベリファイ読みだしを行う。ベリファ
イ読みだしの結果、消去が正常であったブロックに対し
ては、選択情報保持回路に保持されているデータを
“１”レベルから“０”レベルへとリセットする。ベリ
ファイ読みだしの結果、消去が不完全であった場合に
は、ブロック毎に設けられた選択情報保持回路とは別の
再消去実行フラグをセットする。最終番地までの、選択
情報保持回路の内容の検索および選択消去ブロックのベ
リファイ読みだしが終了したのち、この再消去実行フラ
グの内容が“１”レベルであった場合は、チップは再度
消去を行う。初回の消去も含めて３回の消去を行ったの
ち、ベリファイ読みだしをおこない、不良のブロックが
存在した場合には消去動作は異常終了となるが、このと
き各消去ブロックの選択情報保持回路に“１”レベルが
保持されているブロックが消去不良ブロックである。
【００６３】（２）複数ブロック一括消去に際して消去
不良のブロックが存在することによりフェイル終了した
場合に、一括消去の対象となった全てのブロックに対応
する消去フラグを選択情報読み出し回路１６に順次読み
出し、消去フラグが“１”レベルにセットされている消
去不良ブロックがあれば消去フラグの読み出し動作を停
止し、その時点でのアドレスレジスタ１４のブロックア
ドレスを出力するように、論理回路により構成されてい
る。
不良のブロックが存在することによりフェイル終了した
場合に、一括消去の対象となった全てのブロックに対応
する消去フラグを選択情報読み出し回路１６に順次読み
出し、消去フラグが“１”レベルにセットされている消
去不良ブロックがあれば消去フラグの読み出し動作を停
止し、その時点でのアドレスレジスタ１４のブロックア
ドレスを出力するように、論理回路により構成されてい
る。
【００６４】図６は、図５のＥＥＰＲＯＭにおける複数
ブロック一括消去動作の一例を示すフローチャート、図
７および図８は、図６の複数ブロック一括消去動作に関
連して実施される消去不良ブロックアドレスの出力動作
の一例を示すフローチャートおよびタイミング図であ
る。
ブロック一括消去動作の一例を示すフローチャート、図
７および図８は、図６の複数ブロック一括消去動作に関
連して実施される消去不良ブロックアドレスの出力動作
の一例を示すフローチャートおよびタイミング図であ
る。
【００６５】図６に示す複数ブロック一括消去動作は、
図２を参照して前述した本発明の第１の実施の形態のＥ
ＥＰＲＯＭにおける複数ブロック一括消去動作と比べ
て、次の点 （１）、（２）が異なる。
図２を参照して前述した本発明の第１の実施の形態のＥ
ＥＰＲＯＭにおける複数ブロック一括消去動作と比べ
て、次の点 （１）、（２）が異なる。
【００６６】（１）、データ消去後に各ブロックの再消
去フラグを読み出し、そのブロック内の全てのメモリセ
ルが十分消去されている場合には、そのブロックに対応
する選択情報保持回路のラッチデータ（再消去フラグ）
の“１”レベルを“０”レベルに書き換える動作を行う
点が異なる。本実施の形態では、ブロックアドレスの
“０”番地から最終番地まで、順次アドレスをインクリ
メントしながら選択情報保持回路に“１”レベルの記憶
されているブロックに対してベリファイ読みだしを行
う。ベリファイ読みだしの結果、消去が正常であったブ
ロックに対しては、選択情報保持回路に保持されている
データを“１”レベルから“０”レベルへとリセットす
る。ベリファイ読みだしの結果、消去が不完全であった
場合には、ブロック毎に設けられた選択情報保持回路と
は別の再消去実行フラグをセットする。最終番地まで
の、選択情報保持回路の内容の検索および選択消去ブロ
ックのベリファイ読みだしが終了したのち、この再消去
実行フラグの内容が“１”レベルであった場合は、チッ
プは再度消去を行う。初回の消去も含めて３回の消去を
行ったのち、ベリファイ読みだしをおこない、不良のブ
ロックが存在した場合には消去動作は異常終了となる
が、このとき各消去ブロックの選択情報保持回路に
“１”レベルが保持されているブロックが消去不良ブロ
ックである。
去フラグを読み出し、そのブロック内の全てのメモリセ
ルが十分消去されている場合には、そのブロックに対応
する選択情報保持回路のラッチデータ（再消去フラグ）
の“１”レベルを“０”レベルに書き換える動作を行う
点が異なる。本実施の形態では、ブロックアドレスの
“０”番地から最終番地まで、順次アドレスをインクリ
メントしながら選択情報保持回路に“１”レベルの記憶
されているブロックに対してベリファイ読みだしを行
う。ベリファイ読みだしの結果、消去が正常であったブ
ロックに対しては、選択情報保持回路に保持されている
データを“１”レベルから“０”レベルへとリセットす
る。ベリファイ読みだしの結果、消去が不完全であった
場合には、ブロック毎に設けられた選択情報保持回路と
は別の再消去実行フラグをセットする。最終番地まで
の、選択情報保持回路の内容の検索および選択消去ブロ
ックのベリファイ読みだしが終了したのち、この再消去
実行フラグの内容が“１”レベルであった場合は、チッ
プは再度消去を行う。初回の消去も含めて３回の消去を
行ったのち、ベリファイ読みだしをおこない、不良のブ
ロックが存在した場合には消去動作は異常終了となる
が、このとき各消去ブロックの選択情報保持回路に
“１”レベルが保持されているブロックが消去不良ブロ
ックである。
【００６７】（２）一括消去の対象となった全てのブロ
ックに対応する消去フラグをチップ内部で検索し、消去
フラグが“１”レベルのまま保持されている消去不良ブ
ロックがあれば検索動作を停止し、その時点でのアドレ
スレジスタ１４のブロックアドレスを出力する。これに
より、消去不良のブロックのアドレスを全て出力するこ
とが可能になる。
ックに対応する消去フラグをチップ内部で検索し、消去
フラグが“１”レベルのまま保持されている消去不良ブ
ロックがあれば検索動作を停止し、その時点でのアドレ
スレジスタ１４のブロックアドレスを出力する。これに
より、消去不良のブロックのアドレスを全て出力するこ
とが可能になる。
【００６８】以下、図６乃至図８を参照しながら図５の
ＥＥＰＲＯＭにおける複数ブロック一括消去動作および
消去不良ブロックアドレスの出力動作の一例を説明す
る。
ＥＥＰＲＯＭにおける複数ブロック一括消去動作および
消去不良ブロックアドレスの出力動作の一例を説明す
る。
【００６９】いま、消去対象である例えば３つのセルブ
ロックＢＬＫｉ、ＢＬＫｊ、ＢＬＫｋに対応する３つの
選択情報保持回路が保持する再消去フラグがいずれも
“１”レベル（選択状態）であるとする。
ロックＢＬＫｉ、ＢＬＫｊ、ＢＬＫｋに対応する３つの
選択情報保持回路が保持する再消去フラグがいずれも
“１”レベル（選択状態）であるとする。
【００７０】ブロック消去コマンド信号Ａが入力される
と、上記３つのセルブロックの消去動作が開始する。こ
の時、チップがアクセス可能か否かの状態をチップ外部
に知らせるためのレディー／ビジー信号Ｒ／Ｂがレディ
ー状態からビジー状態に反転する。同時に、消去動作が
正しく行われたか否かの状態をチップ外部に知らせるた
めのパス／フェイル信号Ｐ／Ｆがパス状態からフェイル
状態に反転する。
と、上記３つのセルブロックの消去動作が開始する。こ
の時、チップがアクセス可能か否かの状態をチップ外部
に知らせるためのレディー／ビジー信号Ｒ／Ｂがレディ
ー状態からビジー状態に反転する。同時に、消去動作が
正しく行われたか否かの状態をチップ外部に知らせるた
めのパス／フェイル信号Ｐ／Ｆがパス状態からフェイル
状態に反転する。
【００７１】この後、所定時間経過後に消去動作が終了
するが、例えばセルブロックＢＬＫｉ、ＢＬＫｋが消去
不良であり、セルブロックＢＬＫｊのみが正常に消去動
作が終了したとする。このように消去不良のブロックＢ
ＬＫｉ、ＢＬＫｋが存在していると、パス／フェイル信
号Ｐ／Ｆはフェイル状態のままであり、このパス／フェ
イル信号Ｐ／Ｆによって、上記ＥＥＰＲＯＭを用いたシ
ステム側（ユーザー側）ではフェイル終了であったこと
が判る。
するが、例えばセルブロックＢＬＫｉ、ＢＬＫｋが消去
不良であり、セルブロックＢＬＫｊのみが正常に消去動
作が終了したとする。このように消去不良のブロックＢ
ＬＫｉ、ＢＬＫｋが存在していると、パス／フェイル信
号Ｐ／Ｆはフェイル状態のままであり、このパス／フェ
イル信号Ｐ／Ｆによって、上記ＥＥＰＲＯＭを用いたシ
ステム側（ユーザー側）ではフェイル終了であったこと
が判る。
【００７２】この場合、上記ＥＥＰＲＯＭにおいては、
一括消去の対象となった全てのブロックに対応する再消
去フラグをチップ内部で検索し、再消去フラグが“１”
レベルのまま保持されているブロック（消去不良ブロッ
ク）があれば再消去フラグ読み出し動作（消去不良ブロ
ック検索動作）を停止し、その時点でのアドレスレジス
タ１４の内容を出力することにより、消去不良のブロッ
クのアドレスを全て出力することが可能になることが分
かる。
一括消去の対象となった全てのブロックに対応する再消
去フラグをチップ内部で検索し、再消去フラグが“１”
レベルのまま保持されているブロック（消去不良ブロッ
ク）があれば再消去フラグ読み出し動作（消去不良ブロ
ック検索動作）を停止し、その時点でのアドレスレジス
タ１４の内容を出力することにより、消去不良のブロッ
クのアドレスを全て出力することが可能になることが分
かる。
【００７３】そこで、この第２の実施の形態では、シス
テム側は、消去動作の終了後にＥＥＰＲＯＭにステータ
ス情報読み出しコマンド信号Ｂを入力し、パス／フェイ
ル信号Ｐ／Ｆを確認し、フェイル終了したことを検知す
ると、消去不良ブロックアドレス出力コマンド信号Ｃを
入力し、図７に示すように消去不良ブロックのアドレス
出力動作を開始させる。
テム側は、消去動作の終了後にＥＥＰＲＯＭにステータ
ス情報読み出しコマンド信号Ｂを入力し、パス／フェイ
ル信号Ｐ／Ｆを確認し、フェイル終了したことを検知す
ると、消去不良ブロックアドレス出力コマンド信号Ｃを
入力し、図７に示すように消去不良ブロックのアドレス
出力動作を開始させる。
【００７４】即ち、ＥＥＰＲＯＭは、コマンド信号Ｃを
受けると、アドレスレジスタ１４を０番地にリセットし
た後、アドレスレジスタ１４のブロックアドレスを順次
インクリメントしつつ、一括消去の対象となった個々の
ブロックに対応するラッチデータ（再消去フラグ）を読
み出してその内容を確認していく（検索動作を行う）。
そして、再消去フラグが“１”レベルであるブロック
（消去不良ブロック）が存在することを検知すると、レ
ディー／ビジー信号Ｒ／Ｂをレディー状態にし、検索動
作を停止する。
受けると、アドレスレジスタ１４を０番地にリセットし
た後、アドレスレジスタ１４のブロックアドレスを順次
インクリメントしつつ、一括消去の対象となった個々の
ブロックに対応するラッチデータ（再消去フラグ）を読
み出してその内容を確認していく（検索動作を行う）。
そして、再消去フラグが“１”レベルであるブロック
（消去不良ブロック）が存在することを検知すると、レ
ディー／ビジー信号Ｒ／Ｂをレディー状態にし、検索動
作を停止する。
【００７５】システム側は、上記レディー／ビジー信号
Ｒ／Ｂがレディー状態になると、消去不良ブロックのブ
ロックアドレスの読み出し動作を行う。
Ｒ／Ｂがレディー状態になると、消去不良ブロックのブ
ロックアドレスの読み出し動作を行う。
【００７６】ＥＥＰＲＯＭは、上記読み出し動作が終了
すると、レディー／ビジー信号Ｒ／Ｂをビジー状態に
し、自動的に検索動作を続行する。このような動作を最
終アドレスに達するまで繰り返し行い、最終アドレスに
達すると、パス／フェイル信号Ｐ／Ｆをパス状態にし、
消去不良のブロックアドレスを全て出力したことをシス
テム側に知らせる。
すると、レディー／ビジー信号Ｒ／Ｂをビジー状態に
し、自動的に検索動作を続行する。このような動作を最
終アドレスに達するまで繰り返し行い、最終アドレスに
達すると、パス／フェイル信号Ｐ／Ｆをパス状態にし、
消去不良のブロックアドレスを全て出力したことをシス
テム側に知らせる。
【００７７】システム側は、レディー／ビジー信号Ｒ／
Ｂがレディー状態になる毎にパス／フェイル信号Ｐ／Ｆ
を読みだし、パス／フェイル信号Ｐ／Ｆがパスを出力す
るまでは消去不良ブロックのブロックアドレスの読みだ
し動作を続行する。パス／フェイル信号Ｐ／Ｒがパスを
出力すれば、消去不良のブロックのアドレスをすべて出
力したことになり、消去不良ブロックのアドレス出力動
作は完結する。
Ｂがレディー状態になる毎にパス／フェイル信号Ｐ／Ｆ
を読みだし、パス／フェイル信号Ｐ／Ｆがパスを出力す
るまでは消去不良ブロックのブロックアドレスの読みだ
し動作を続行する。パス／フェイル信号Ｐ／Ｒがパスを
出力すれば、消去不良のブロックのアドレスをすべて出
力したことになり、消去不良ブロックのアドレス出力動
作は完結する。
【００７８】上記したような動作により、上記第２の実
施の形態のＥＥＰＲＯＭでも、前記第１実施例のＥＥＰ
ＲＯＭと同様に、消去不良ブロックアドレスを直接にチ
ップ外部に出力するので、システム側は消去不良ブロッ
クアドレスが直接に判明する。
施の形態のＥＥＰＲＯＭでも、前記第１実施例のＥＥＰ
ＲＯＭと同様に、消去不良ブロックアドレスを直接にチ
ップ外部に出力するので、システム側は消去不良ブロッ
クアドレスが直接に判明する。
【００７９】なお、本発明は、上記実施の形態のＮＡＮ
Ｄ型ＥＥＰＲＯＭに限らず、ＮＯＲ型ＥＥＰＲＯＭにも
適用でき、また、メモリセルのデータ消去に際して制御
ゲートに接地電位を印加する方式あるいは負電圧のいず
れを印加する方式など任意の消去方式を持つＥＥＰＲＯ
Ｍに適用できる。
Ｄ型ＥＥＰＲＯＭに限らず、ＮＯＲ型ＥＥＰＲＯＭにも
適用でき、また、メモリセルのデータ消去に際して制御
ゲートに接地電位を印加する方式あるいは負電圧のいず
れを印加する方式など任意の消去方式を持つＥＥＰＲＯ
Ｍに適用できる。
【００８０】また、上記実施の形態は、複数ブロック一
括消去方式を有するＥＥＰＲＯＭについて説明したが、
複数ブロックに一括書き込みを行う方式を有するＥＥＰ
ＲＯＭについても上記実施の形態に準じて実現できる。
括消去方式を有するＥＥＰＲＯＭについて説明したが、
複数ブロックに一括書き込みを行う方式を有するＥＥＰ
ＲＯＭについても上記実施の形態に準じて実現できる。
【００８１】
【発明の効果】上述したように本発明の不揮発性半導体
メモリによれば、複数ブロック一括消去方式により一括
消去しようとする対象となる複数のブロックのうちで消
去不良が発生したブロックのアドレスを直接にチップ外
部に出力することが可能になる。 これにより、システ
ム側では、消去が十分になされているブロックに対して
不必要にベリファイ読み出しを繰り返えすことなく消去
不良ブロックのアドレスを直接に判明できるようになる
ので、即座に適切な処理を行うことができる。
メモリによれば、複数ブロック一括消去方式により一括
消去しようとする対象となる複数のブロックのうちで消
去不良が発生したブロックのアドレスを直接にチップ外
部に出力することが可能になる。 これにより、システ
ム側では、消去が十分になされているブロックに対して
不必要にベリファイ読み出しを繰り返えすことなく消去
不良ブロックのアドレスを直接に判明できるようになる
ので、即座に適切な処理を行うことができる。
【図１】 本発明の第１の実施の形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの一部を示すブロック図。
ＥＥＰＲＯＭの一部を示すブロック図。
【図２】 図１のＥＥＰＲＯＭの複数ブロック一括消去
動作の一例を示すフローチャート。
動作の一例を示すフローチャート。
【図３】 図２の複数ブロック一括消去動作時に実施さ
れる消去不良ブロックアドレスの出力動作の一例を示す
フローチャート。
れる消去不良ブロックアドレスの出力動作の一例を示す
フローチャート。
【図４】 図３の出力動作の一例を示すタイミング図。
【図５】 本発明の第２の実施の形態に係るＮＡＮＤ型
ＥＥＰＲＯＭの一部を示すブロック図。
ＥＥＰＲＯＭの一部を示すブロック図。
【図６】 図５のＥＥＰＲＯＭの複数ブロック一括消去
動作の一例を示すフローチャート。
動作の一例を示すフローチャート。
【図７】 図６の複数ブロック一括消去動作時に実施さ
れる消去不良ブロックアドレスの出力動作の一例を示す
フローチャート。
れる消去不良ブロックアドレスの出力動作の一例を示す
フローチャート。
【図８】 図７の出力動作の一例を示すタイミング図。
【図９】 ＮＡＮＤ型メモリセルアレイを示す図。
【図１０】 現在提案されている複数ブロック一括消去
方式を有するＮＡＮＤ型ＥＥＰＲＯＭの一部を示すブロ
ック図。
方式を有するＮＡＮＤ型ＥＥＰＲＯＭの一部を示すブロ
ック図。
１１１〜１１ｎ…セルブロック、１２１〜１２ｎ…選択
情報保持回路、１３１〜１３ｎ…ブロック消去回路（ロ
ウプリデコーダ）、１４…アドレスレジスタ、１５…ロ
ウプリデコーダ、１６…選択情報読み出し回路、１７…
コマンドレジスタ、１８…Ｉ／Ｏバッファ、１９…ベリ
ファイ制御回路、２０…ブロックアドレス出力制御回
路、２１…Ｒ／Ｂ（レディー／ビジー）レジスタ、２２
…Ｐ／Ｆ（パス／フェイル）レジスタ。
情報保持回路、１３１〜１３ｎ…ブロック消去回路（ロ
ウプリデコーダ）、１４…アドレスレジスタ、１５…ロ
ウプリデコーダ、１６…選択情報読み出し回路、１７…
コマンドレジスタ、１８…Ｉ／Ｏバッファ、１９…ベリ
ファイ制御回路、２０…ブロックアドレス出力制御回
路、２１…Ｒ／Ｂ（レディー／ビジー）レジスタ、２２
…Ｐ／Ｆ（パス／フェイル）レジスタ。
フロントページの続き
(56)参考文献 特開 平５−325576（ＪＰ，Ａ)
特開 平６−68681（ＪＰ，Ａ)
特開 平６−208799（ＪＰ，Ａ)
特開 平６−332806（ＪＰ，Ａ)
特開 平７−14392（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 16/06
Claims (9)
- 【請求項１】 一括消去の対象として指定された複数の
セルブロックのデータ消去が一括して行われる、それぞ
れ複数の不揮発性メモリセルのアレイを有する複数のセ
ルブロックと、 前記複数のセルブロックに対応して設けられ、対応する
セルブロックを選択することを表わす選択情報を保持す
るための複数の選択情報保持手段と、 複数ブロック一括消去時に一括消去の対象として指定さ
れた複数の前記セルブロックに対応する前記選択情報保
持手段にそれぞれ選択情報を入力する選択情報入力手段
と、 前記複数のセルブロックに対応して設けられ、前記一括
消去の対象として指定された複数ブロック一括消去時に
は対応する前記選択情報保持手段に選択情報が保持され
ていれば対応する前記セルブロックの全ての前記不揮発
性メモリセルを選択してそのデータを消去する複数のブ
ロック消去手段と、 上記ブロック消去手段によるデータ消去後に前記選択情
報保持手段に保持されている選択情報を読み出して消去
不良のセルブロックが存在するか否かを検出する消去不
良ブロック検出手段と、 上記消去不良ブロック検出手段により消去不良のセルブ
ロックが存在することが検出された場合に消去不良のセ
ルブロックの存在を知らせるためのフェイル終了信号お
よび消去不良のセルブロックのアドレスをメモリチップ
外部に出力する消去不良ブロックアドレス出力手段とを
具備することを特徴とする不揮発性半導体メモリ。 - 【請求項２】 請求項１記載の不揮発性半導体メモリに
おいて、さらに、 消去不良ブロックアドレスの読み出しが可能な状態の時
にレディー信号を保持し、消去不良ブロックアドレスの
読み出しが不可能な状態の時にビジー信号を保持するレ
ディー／ビジー信号レジスタと、 消去動作が正常に終了した場合にはパス信号を保持し、
消去動作が正常に終了しなかった場合にはフェイル信号
を保持するパス／フェイル信号レジスタと、 前記選択情報入力手段の一部をなし、選択しようとする
セルブロックを指定するためのブロックアドレスを保持
するアドレスレジスタと、 を具備することを特徴とする不揮発性半導体メモリ。 - 【請求項３】 請求項２記載の不揮発性半導体メモリに
おいて、さらに、 前記アドレスレジスタを順次インクリメントさせなが
ら、前記選択情報保持手段に選択情報が記憶されている
か否かを検索し、選択情報が記憶されていれば、該当す
るセルブロックにたいして、前記消去不良ブロック検出
手段によりベリファイ読みだしを行い、消去不良が検出
された場合にのみ前記アドレスレジスタの内容を、前記
消去不良ブロックアドレス出力手段を介して外部に出力
することを特徴とする不揮発性半導体メモリ。 - 【請求項４】 請求項２記載の不揮発性半導体メモリに
おいて、さらに、 前記アドレスレジスタを順次インクリメントさせなが
ら、前記選択情報保持手段に選択情報が記憶されている
か否かを検索し、選択情報が記憶されていれば、前記検
索動作を停止し前記アドレスレジスタの内容を、前記消
去不良ブロックアドレス出力手段を介して外部に出力す
ることを特徴とする不揮発性半導体メモリ。 - 【請求項５】 請求項３記載の不揮発性半導体メモリに
おいて、さらに 消去不良のアドレスを外部に出力するに際して、前記選
択情報保持手段の内容検索中および前記消去不良ブロッ
クアドレス出力手段によるベリファイ読みだし中におい
ては、前記レディー／ビジー信号レジスタから出力され
るレディー／ビジー信号により、チップ外部にたいして
消去不良アドレスの出力ができない期間であることを特
徴とする不揮発性半導体メモリ。 - 【請求項６】 請求項３記載の不揮発性半導体メモリに
おいて、さらに消去不良のアドレスを外部に出力するに
際して、前記パス／フェイル信号レジスタの内容を、す
べての不良ブロックのアドレスの出力が完了するまでは
フェイル状態に、また、すべての不良ブロックのアドレ
スの出力が完了した後はパス状態に保持し、その内容を
外部に出力することができることを特徴とする不揮発性
半導体メモリ。 - 【請求項７】 請求項２記載の不揮発性半導体メモリに
おいて、 前記消去不良ブロックアドレス出力手段は、消去不良の
セルブロックが存在することが検知された場合に、前記
パス／フェイル信号レジスタからフェイル信号を出力
し、前記レディー／ビジー信号レジスタからレディー信
号を出力し、前記アドレスレジスタに保持されているブ
ロックアドレスを出力し、消去不良ブロックのブロック
アドレスを全て出力した後は、前記レディー／ビジー信
号レジスタからレディー信号を出力し、前記パス／フェ
イル信号レジスタからパス信号を出力することを特徴と
する不揮発性半導体メモリ。 - 【請求項８】 請求項７記載の不揮発性半導体メモリに
おいて、さらに、 前記データ消去後に選択情報が保持されている前記選択
情報保持手段に対応する前記セルブロック内のメモリセ
ルに対してベリファイ読み出しを行うベリファイ制御手
段 を具備し、 前記選択情報保持手段は、上記ベリファイ制御手段によ
るベリファイ読み出し後も選択情報を保持し、 前記消去不良ブロック検出手段、前記消去不良ブロック
アドレス出力手段および上記ベリファイ制御手段は、消
去不良のセルブロックが存在することを検知すると、消
去不良のブロックのブロックアドレスを出力した後に前
記ビジー信号を出力した状態でベリファイ読み出しを続
行し、この後、消去不良のブロックが存在することを検
知すると、上記ベリファイ読み出しを停止し、前記レデ
ィー／ビジー信号レジスタからレディー信号を出力した
状態でその時点での前記アドレスレジスタのブロックア
ドレスを出力するように制御されることを特徴とする不
揮発性半導体メモリ。 - 【請求項９】 請求項７記載の不揮発性半導体メモリに
おいて、 前記選択情報保持手段は、データ消去が正常に行われて
いることが前記消去不良ブロック検出手段により検知さ
れたセルブロックに対応する選択情報がリセットされ、 前記消去不良ブロック検出手段および前記消去不良ブロ
ックアドレス出力手段は、複数ブロック一括消去の対象
となった全てのセルブロックに対応する前記選択情報保
持手段の選択情報を検索し、選択情報が保持されている
消去不良ブロックがあれば上記検索を停止し、前記レデ
ィー／ビジー信号レジスタからレディー信号を出力した
状態でその時点での前記アドレスレジスタのブロックア
ドレスを出力するように制御されることを特徴とする不
揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07477896A JP3476991B2 (ja) | 1995-03-28 | 1996-03-28 | 不揮発性半導体メモリ |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6915495 | 1995-03-28 | ||
| JP7-69154 | 1995-03-28 | ||
| JP07477896A JP3476991B2 (ja) | 1995-03-28 | 1996-03-28 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08329695A JPH08329695A (ja) | 1996-12-13 |
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