JP3472973B2 - 多値論理回路 - Google Patents
多値論理回路Info
- Publication number
- JP3472973B2 JP3472973B2 JP11324296A JP11324296A JP3472973B2 JP 3472973 B2 JP3472973 B2 JP 3472973B2 JP 11324296 A JP11324296 A JP 11324296A JP 11324296 A JP11324296 A JP 11324296A JP 3472973 B2 JP3472973 B2 JP 3472973B2
- Authority
- JP
- Japan
- Prior art keywords
- logic circuit
- terminal
- semiconductor element
- semiconductor
- circuit according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、第１及び第２の主
端子を有し且つそれら第１及び第２の端子間で互いに異
なるピーク電流値をとる微分負性特性を有する電圧−電
流特性を呈する複数の半導体素子を用いた多値論理回路
に関する。
端子を有し且つそれら第１及び第２の端子間で互いに異
なるピーク電流値をとる微分負性特性を有する電圧−電
流特性を呈する複数の半導体素子を用いた多値論理回路
に関する。
【０００２】
【従来の技術】従来、「Ｇ．Ｆｒａｚｉｅｒ，Ａ．Ｔａ
ｄｄｉｋｅｎ，Ａ．Ｓｅａｂａｕｇｈａｎｄ Ｊ．Ｒａ
ｎｄａｌｌ，”Ｎａｎｏｅｌｅｃｔｒｏｎｉｃ ｃｉｒ
ｃｕｉｔｓ ｕｓｉｎｇ ｒｅｓｏｎａｎｔ ｔｕｎｎ
ｅｌｉｎｇ ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ ｄｉｏ
ｄｅｓ，” ＩＳＳＣＣ９３ＴＰ１１．４，ｐｐ．１７
４」に、図５８を伴って次に述べる、第１及び第２の主
端子を有し且つそれら第１及び第２の端子間で互いに異
なるピーク電流値をとる微分負性特性を有する電圧−電
流特性を呈する複数の半導体素子を用いた多値論理回路
が提案されている。
ｄｄｉｋｅｎ，Ａ．Ｓｅａｂａｕｇｈａｎｄ Ｊ．Ｒａ
ｎｄａｌｌ，”Ｎａｎｏｅｌｅｃｔｒｏｎｉｃ ｃｉｒ
ｃｕｉｔｓ ｕｓｉｎｇ ｒｅｓｏｎａｎｔ ｔｕｎｎ
ｅｌｉｎｇ ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ ｄｉｏ
ｄｅｓ，” ＩＳＳＣＣ９３ＴＰ１１．４，ｐｐ．１７
４」に、図５８を伴って次に述べる、第１及び第２の主
端子を有し且つそれら第１及び第２の端子間で互いに異
なるピーク電流値をとる微分負性特性を有する電圧−電
流特性を呈する複数の半導体素子を用いた多値論理回路
が提案されている。
【０００３】すなわち、第１及び第２の主端子ａ及びｂ
を有し、且つ第１及び第２の主端子ａ及びｂ間で、一般
に図５９で示すようなピーク電流値ＩP をとる微分負性
抵抗特性を有する電圧Ｖ−電流Ｉ特性を呈する、複数例
えば４個の、例えば共鳴トンネル素子（共鳴トンネルダ
イオード）でなる２端子半導体素子ＤＤ1 、ＤＤ2 、Ｄ
Ｄ3 及びＤＤ4 が、第ｉ（ただし、ｉ＝１、２、３）の
２端子半導体素子ＤＤi の第２の主端子ｂを第（ｉ＋
１）の２端子半導体素子Ｄ(i+1) の第１の主端子ａに接
続している態様で、それらの順に直列に接続されている
半導体素子直列接続回路１を有する。
を有し、且つ第１及び第２の主端子ａ及びｂ間で、一般
に図５９で示すようなピーク電流値ＩP をとる微分負性
抵抗特性を有する電圧Ｖ−電流Ｉ特性を呈する、複数例
えば４個の、例えば共鳴トンネル素子（共鳴トンネルダ
イオード）でなる２端子半導体素子ＤＤ1 、ＤＤ2 、Ｄ
Ｄ3 及びＤＤ4 が、第ｉ（ただし、ｉ＝１、２、３）の
２端子半導体素子ＤＤi の第２の主端子ｂを第（ｉ＋
１）の２端子半導体素子Ｄ(i+1) の第１の主端子ａに接
続している態様で、それらの順に直列に接続されている
半導体素子直列接続回路１を有する。
【０００４】この場合、２端子半導体素子ＤＤ1 、ＤＤ
2 、ＤＤ3 及びＤＤ4 は、それが一般に呈する図５９に
示すような電圧Ｖ−電流Ｉ特性上のピーク電流値Ｉ
P が、互いに異なるピーク電流値ＩP1、ＩP2、ＩP3及び
ＩP4を有する。
2 、ＤＤ3 及びＤＤ4 は、それが一般に呈する図５９に
示すような電圧Ｖ−電流Ｉ特性上のピーク電流値Ｉ
P が、互いに異なるピーク電流値ＩP1、ＩP2、ＩP3及び
ＩP4を有する。
【０００５】また、半導体素子直列接続回路１の一端が
ｎチャンネル型であり且つエンハンスメント型である電
界効果トランジスタＭを通し、次で、ゲート及びドレイ
ンを互いに接続したｎチャンネル型であり且つデプレッ
ション型である電界効果トランジスタＭ′を用いた負荷
Ｌを通じて、電源端子２に接続され、他端が電源端子２
と対になる端子３（接地）に接続されている。
ｎチャンネル型であり且つエンハンスメント型である電
界効果トランジスタＭを通し、次で、ゲート及びドレイ
ンを互いに接続したｎチャンネル型であり且つデプレッ
ション型である電界効果トランジスタＭ′を用いた負荷
Ｌを通じて、電源端子２に接続され、他端が電源端子２
と対になる端子３（接地）に接続されている。
【０００６】さらに、電界効果トランジスタＭのゲート
から信号入力端子Ｔ1 が導出され、また、電界効果トラ
ンジスタＭと負荷Ｌとの接続中点から信号出力端子Ｔ2
が導出されている。
から信号入力端子Ｔ1 が導出され、また、電界効果トラ
ンジスタＭと負荷Ｌとの接続中点から信号出力端子Ｔ2
が導出されている。
【０００７】以上が、従来提案されている、第１及び第
２の主端子を有し且つそれら第１及び第２の端子間で互
いに異なるピーク電流値をとる微分負性特性を有する電
圧−電流特性を呈する複数の半導体素子を用いた多値論
理回路の構成である。
２の主端子を有し且つそれら第１及び第２の端子間で互
いに異なるピーク電流値をとる微分負性特性を有する電
圧−電流特性を呈する複数の半導体素子を用いた多値論
理回路の構成である。
【０００８】このような構成を有する従来の多値論理回
路は、詳細説明は省略するが、信号入力端子Ｔ1 及びそ
れと対になる端子３間に入力信号を供給するものとし
て、その入力信号の電圧をＶinとし、また信号出力端子
Ｔ2 及び端子３に出力される出力信号の電圧をＶout と
するとき、電源端子２及びそれと対をなす端子３間に所
要の電圧値を有する電源を接続している状態で、図６０
に示すような、入力信号の電圧値Ｖinに対する出力信号
の電圧Ｖout の関係が得られるので、多値論理回路とし
ての機能が得られる。
路は、詳細説明は省略するが、信号入力端子Ｔ1 及びそ
れと対になる端子３間に入力信号を供給するものとし
て、その入力信号の電圧をＶinとし、また信号出力端子
Ｔ2 及び端子３に出力される出力信号の電圧をＶout と
するとき、電源端子２及びそれと対をなす端子３間に所
要の電圧値を有する電源を接続している状態で、図６０
に示すような、入力信号の電圧値Ｖinに対する出力信号
の電圧Ｖout の関係が得られるので、多値論理回路とし
ての機能が得られる。
【０００９】また、図５８に示す従来の多値論理回路の
場合、入力信号の電圧Ｖinに対する出力信号の電圧Ｖ
out の関係でみて図６０に示す多値論理回路としての機
能が得られるが、そのような多値論理回路としての機能
を、第１及び第２の主端子ａ及びｂを有し且つそれら第
１及び第２の端子ａ及びｂ間で互いに異なるピーク電流
値（以下、一般には、ピーク電流値ＩP と称す）をとる
微分負性特性を有する電圧−電流特性を呈する複数の半
導体素子（以下、一般には、半導体素子Ｄと称す）を用
いて得ているので、同じ多値論理回路としての機能を、
第１及び第２の主端子ａ及びｂを有し且つそれら第１及
び第２の端子ａ及びｂ間で互いに異なるピーク電流値Ｉ
P をとる微分負性特性を有する電圧−電流特性を呈する
複数の半導体素子Ｄに代え、複数のバイポーラトランジ
スタを用いて得る場合に比し、簡易な構成を有し、ま
た、容易に製造し得る。
場合、入力信号の電圧Ｖinに対する出力信号の電圧Ｖ
out の関係でみて図６０に示す多値論理回路としての機
能が得られるが、そのような多値論理回路としての機能
を、第１及び第２の主端子ａ及びｂを有し且つそれら第
１及び第２の端子ａ及びｂ間で互いに異なるピーク電流
値（以下、一般には、ピーク電流値ＩP と称す）をとる
微分負性特性を有する電圧−電流特性を呈する複数の半
導体素子（以下、一般には、半導体素子Ｄと称す）を用
いて得ているので、同じ多値論理回路としての機能を、
第１及び第２の主端子ａ及びｂを有し且つそれら第１及
び第２の端子ａ及びｂ間で互いに異なるピーク電流値Ｉ
P をとる微分負性特性を有する電圧−電流特性を呈する
複数の半導体素子Ｄに代え、複数のバイポーラトランジ
スタを用いて得る場合に比し、簡易な構成を有し、ま
た、容易に製造し得る。
【００１０】
【発明が解決しようとする課題】図５８に示す従来の多
値論理回路の場合、上述したように、第１及び第２の主
端子ａ及びｂを有し且つそれら第１及び第２の端子間で
互いに異なるピーク電流値ＩP をとる微分負性特性を有
する電圧−電流特性を呈する複数の半導体素子Ｄを用い
ているので、それらに代え、複数のバイポーラトランジ
スタを用いる場合に比し、容易に製造でき得るとして
も、半導体素子Ｄの外に入力信号を受ける電界効果トラ
ンジスタとして用いている電界効果トランジスタＭと、
負荷Ｌとして用いている電界効果トランジスタＭ′と
が、前者がエンハンスメント型であり、後者でデプレッ
ション型であるというように、互いに異なる型を有して
いるので、極めて容易に製造することができるとはいえ
ない、という欠点を有していた。
値論理回路の場合、上述したように、第１及び第２の主
端子ａ及びｂを有し且つそれら第１及び第２の端子間で
互いに異なるピーク電流値ＩP をとる微分負性特性を有
する電圧−電流特性を呈する複数の半導体素子Ｄを用い
ているので、それらに代え、複数のバイポーラトランジ
スタを用いる場合に比し、容易に製造でき得るとして
も、半導体素子Ｄの外に入力信号を受ける電界効果トラ
ンジスタとして用いている電界効果トランジスタＭと、
負荷Ｌとして用いている電界効果トランジスタＭ′と
が、前者がエンハンスメント型であり、後者でデプレッ
ション型であるというように、互いに異なる型を有して
いるので、極めて容易に製造することができるとはいえ
ない、という欠点を有していた。
【００１１】また、従来、第１及び第２の主端子ａ及び
ｂを有し且つそれら第１及び第２の端子間で互いに異な
るピーク電流値ＩP をとる微分負性特性を有する電圧−
電流特性を呈する複数の半導体素子Ｄを用いた多値論理
回路として、入力信号の電圧Ｖinに対する出力信号の電
圧Ｖout の関係でみて、図５９に示す多値論理回路とし
ての機能が得られる、図５８に示すような多値論理回路
以外に、入力信号の電圧Ｖinに対する出力信号の電圧Ｖ
out の関係でみて、図５９に示す多値論理回路としての
機能以外の機能を有する多値論理回路の提案をみない。
ｂを有し且つそれら第１及び第２の端子間で互いに異な
るピーク電流値ＩP をとる微分負性特性を有する電圧−
電流特性を呈する複数の半導体素子Ｄを用いた多値論理
回路として、入力信号の電圧Ｖinに対する出力信号の電
圧Ｖout の関係でみて、図５９に示す多値論理回路とし
ての機能が得られる、図５８に示すような多値論理回路
以外に、入力信号の電圧Ｖinに対する出力信号の電圧Ｖ
out の関係でみて、図５９に示す多値論理回路としての
機能以外の機能を有する多値論理回路の提案をみない。
【００１２】よって、本発明は、入力信号の電圧Ｖinに
対する出力信号の電圧Ｖout の関係でみて、図５９に示
す多値論理回路としての機能と同様の多値論理回路とし
ての機能が得られる多値論理回路、さらには、その多値
論理回路で得る多値論理回路としての機能以外の多値論
理回路としての機能が得られる新規な多値論理回路を提
案せんとするものである。
対する出力信号の電圧Ｖout の関係でみて、図５９に示
す多値論理回路としての機能と同様の多値論理回路とし
ての機能が得られる多値論理回路、さらには、その多値
論理回路で得る多値論理回路としての機能以外の多値論
理回路としての機能が得られる新規な多値論理回路を提
案せんとするものである。
【００１３】
【課題を解決するための手段】本願第１番目の発明によ
る多値論理回路は、ともに少なくとも第１及び第２の主
端子を有し且つ上記第１及び第２の主端子間でピーク電
流値をとる微分負性抵抗特性を有する電圧ー電流特性を
呈するｑ個（ただし、ｑ＝ｍ＋ｎであって、ｍは１以上
の整数、ｎは２以上の整数）の第１、第２、………第ｑ
の半導体素子Ｄ1 、Ｄ2 ………Ｄq が、第ｉ（ただし、
ｉ＝１、２………（ｑ−１））の半導体素子Ｄi の第２
の主端子を第（ｉ＋１）の半導体素子Ｄ(i+1) の第１の
主端子に接続している態様で、それらの順に直列に接続
されている半導体素子直列接続回路を有し、上記ｑ個の
第１、第２………第ｑの半導体素子Ｄ1 、Ｄ2 ………Ｄ
q 中のｍ個の半導体素子をｍ個の第１、第２………第ｍ
の半導体素子ＤＤ1 、ＤＤ2 ………ＤＤm とそれぞれ
し、上記ｑ個の第１、第２………第ｑの半導体素子
Ｄ1 、Ｄ2………Ｄq 中のｎ個の半導体素子をそれぞれ
第１、第２………第ｎの半導体素子ＴＤ1 、ＴＤ2 ……
…ＴＤn とするとき、上記ｎ個の第１、第２………第ｎ
の半導体素子ＴＤ1 、ＴＤ2 ………ＴＤn が、上記第１
及び第２の主端子の外少なくとも１つの第１の制御端子
を有し且つ上記第１または第２の主端子と上記第１の制
御端子との間に印加する制御電圧に応じて上記電圧−電
流特性のピーク電流値が制御されるとともに上記第１及
び第２の主端子と少なくとも上記第１の制御端子とを以
って多端子とする多端子半導体素子でなり、上記ｑ個の
第１、第２………第ｑの半導体素子Ｄ1 、Ｄ2 ………Ｄ
q が上記電圧−電流特性上のピーク電流値をして互いに
異なり（ただし、上記ｎ個の第１、第２………第ｎの半
導体素子ＴＤ1 、ＴＤ2 ………ＴＤn については、上記
制御電圧によってピーク電流値が制御されていないとす
る）、上記半導体素子直列接続回路の両端が、交番電源
電圧が印加される電源端子及びそれと対になる端子にそ
れぞれ接続され、上記ｎ個の第１、第２………第ｎの半
導体素子ＴＤ1 、ＴＤ2 ………ＴＤn の第１の制御端子
からそれらに共通の信号入力端子が導出され、上記第１
及び第２の半導体素子Ｄ1 及びＤ2 、上記第２及び第３
の半導体素子Ｄ2 及びＤ3 ………上記第（ｑ−１）及び
第ｑの半導体素子Ｄ(q-1) 及びＤq の接続中点をそれぞ
れ第１、第２、………第（ｑ−１）の接続中点とすると
き、それら（ｑ−１）個の第１、第２、………第ｑの接
続中点中の１つまたは複数もしくは全てからそれぞれ信
号出力端子が導出されている。
る多値論理回路は、ともに少なくとも第１及び第２の主
端子を有し且つ上記第１及び第２の主端子間でピーク電
流値をとる微分負性抵抗特性を有する電圧ー電流特性を
呈するｑ個（ただし、ｑ＝ｍ＋ｎであって、ｍは１以上
の整数、ｎは２以上の整数）の第１、第２、………第ｑ
の半導体素子Ｄ1 、Ｄ2 ………Ｄq が、第ｉ（ただし、
ｉ＝１、２………（ｑ−１））の半導体素子Ｄi の第２
の主端子を第（ｉ＋１）の半導体素子Ｄ(i+1) の第１の
主端子に接続している態様で、それらの順に直列に接続
されている半導体素子直列接続回路を有し、上記ｑ個の
第１、第２………第ｑの半導体素子Ｄ1 、Ｄ2 ………Ｄ
q 中のｍ個の半導体素子をｍ個の第１、第２………第ｍ
の半導体素子ＤＤ1 、ＤＤ2 ………ＤＤm とそれぞれ
し、上記ｑ個の第１、第２………第ｑの半導体素子
Ｄ1 、Ｄ2………Ｄq 中のｎ個の半導体素子をそれぞれ
第１、第２………第ｎの半導体素子ＴＤ1 、ＴＤ2 ……
…ＴＤn とするとき、上記ｎ個の第１、第２………第ｎ
の半導体素子ＴＤ1 、ＴＤ2 ………ＴＤn が、上記第１
及び第２の主端子の外少なくとも１つの第１の制御端子
を有し且つ上記第１または第２の主端子と上記第１の制
御端子との間に印加する制御電圧に応じて上記電圧−電
流特性のピーク電流値が制御されるとともに上記第１及
び第２の主端子と少なくとも上記第１の制御端子とを以
って多端子とする多端子半導体素子でなり、上記ｑ個の
第１、第２………第ｑの半導体素子Ｄ1 、Ｄ2 ………Ｄ
q が上記電圧−電流特性上のピーク電流値をして互いに
異なり（ただし、上記ｎ個の第１、第２………第ｎの半
導体素子ＴＤ1 、ＴＤ2 ………ＴＤn については、上記
制御電圧によってピーク電流値が制御されていないとす
る）、上記半導体素子直列接続回路の両端が、交番電源
電圧が印加される電源端子及びそれと対になる端子にそ
れぞれ接続され、上記ｎ個の第１、第２………第ｎの半
導体素子ＴＤ1 、ＴＤ2 ………ＴＤn の第１の制御端子
からそれらに共通の信号入力端子が導出され、上記第１
及び第２の半導体素子Ｄ1 及びＤ2 、上記第２及び第３
の半導体素子Ｄ2 及びＤ3 ………上記第（ｑ−１）及び
第ｑの半導体素子Ｄ(q-1) 及びＤq の接続中点をそれぞ
れ第１、第２、………第（ｑ−１）の接続中点とすると
き、それら（ｑ−１）個の第１、第２、………第ｑの接
続中点中の１つまたは複数もしくは全てからそれぞれ信
号出力端子が導出されている。
【００１４】本願第２番目の発明による多値論理回路
は、ともに少なくとも第１及び第２の主端子を有し且つ
上記第１及び第２の主端子間で互いに異なるピーク電流
値をとる微分負性特性を有する電圧ー電流特性を呈する
ｑ個（ただし、ｑ＝ｍ＋ｎであって、ｍは１以上の整
数、ｎは２以上の整数）の第１、第２………第ｑの半導
体素子Ｄ1 、Ｄ2 ………Ｄq が、第ｉ（ただし、ｉ＝
１、２………（ｑ−１））の半導体素子Ｄi の第２の主
端子を第（ｉ＋１）の半導体素子Ｄ(i+1) の第１の主端
子に接続している態様で、それらの順に直列に接続され
ている半導体素子直列接続回路と、少なくともｎ個の第
１、第２………第ｎの電界効果トランジスタＭ1 、Ｍ2
………Ｍn とを有し、上記ｑ個の第１、第２………第ｑ
の半導体素子Ｄ1 、Ｄ2 ………Ｄq 中のｍ個の半導体素
子をｍ個の第１、第２………第ｍの半導体素子ＤＤ1 、
ＤＤ2 ………ＤＤm とそれぞれし、上記ｑ個の第１、第
２………第ｑの半導体素子Ｄ1 、Ｄ2 ………Ｄq 中のｎ
個の半導体素子をｎ個の第１、第２………第ｎの半導体
素子ＤＤ1 ′、ＤＤ2 ′………ＤＤn ′とそれぞれする
とき、上記ｎ個の第１、第２………第ｎの電界効果トラ
ンジスタＭ1 、Ｍ2 ………Ｍn のドレイン及びソース、
またはソース及びドレインが、上記ｎ個の第１、第２…
……第ｎの半導体素子ＤＤ1 、ＤＤ2 ………ＤＤn の第
１及び第２の主端子にそれぞれ接続され、上記半導体素
子直列接続回路の両端が、交番電源電圧が印加される電
源端子及びそれと対になる端子にそれぞれ接続され、上
記ｎ個の第１、第２………第ｎの電界効果トランジスタ
Ｍ1 、Ｍ2 ………Ｍn のゲートからそれらに共通の信号
入力端子が導出され、上記第１及び第２の半導体素子Ｄ
1 及びＤ2 、上記第２及び第３の半導体素子Ｄ2 及びＤ
3 ………上記第（ｑ−１）及び第ｑの半導体素子Ｄ
(q-1) 及びＤq の接続中点をそれぞれ第１、第２、……
…第（ｑ−１）の接続中点とするとき、それら（ｑ−
１）個の第１、第２、………第ｑの接続中点中の１つま
たは複数もしくは全てからそれぞれ信号出力端子が導出
されている。
は、ともに少なくとも第１及び第２の主端子を有し且つ
上記第１及び第２の主端子間で互いに異なるピーク電流
値をとる微分負性特性を有する電圧ー電流特性を呈する
ｑ個（ただし、ｑ＝ｍ＋ｎであって、ｍは１以上の整
数、ｎは２以上の整数）の第１、第２………第ｑの半導
体素子Ｄ1 、Ｄ2 ………Ｄq が、第ｉ（ただし、ｉ＝
１、２………（ｑ−１））の半導体素子Ｄi の第２の主
端子を第（ｉ＋１）の半導体素子Ｄ(i+1) の第１の主端
子に接続している態様で、それらの順に直列に接続され
ている半導体素子直列接続回路と、少なくともｎ個の第
１、第２………第ｎの電界効果トランジスタＭ1 、Ｍ2
………Ｍn とを有し、上記ｑ個の第１、第２………第ｑ
の半導体素子Ｄ1 、Ｄ2 ………Ｄq 中のｍ個の半導体素
子をｍ個の第１、第２………第ｍの半導体素子ＤＤ1 、
ＤＤ2 ………ＤＤm とそれぞれし、上記ｑ個の第１、第
２………第ｑの半導体素子Ｄ1 、Ｄ2 ………Ｄq 中のｎ
個の半導体素子をｎ個の第１、第２………第ｎの半導体
素子ＤＤ1 ′、ＤＤ2 ′………ＤＤn ′とそれぞれする
とき、上記ｎ個の第１、第２………第ｎの電界効果トラ
ンジスタＭ1 、Ｍ2 ………Ｍn のドレイン及びソース、
またはソース及びドレインが、上記ｎ個の第１、第２…
……第ｎの半導体素子ＤＤ1 、ＤＤ2 ………ＤＤn の第
１及び第２の主端子にそれぞれ接続され、上記半導体素
子直列接続回路の両端が、交番電源電圧が印加される電
源端子及びそれと対になる端子にそれぞれ接続され、上
記ｎ個の第１、第２………第ｎの電界効果トランジスタ
Ｍ1 、Ｍ2 ………Ｍn のゲートからそれらに共通の信号
入力端子が導出され、上記第１及び第２の半導体素子Ｄ
1 及びＤ2 、上記第２及び第３の半導体素子Ｄ2 及びＤ
3 ………上記第（ｑ−１）及び第ｑの半導体素子Ｄ
(q-1) 及びＤq の接続中点をそれぞれ第１、第２、……
…第（ｑ−１）の接続中点とするとき、それら（ｑ−
１）個の第１、第２、………第ｑの接続中点中の１つま
たは複数もしくは全てからそれぞれ信号出力端子が導出
されている。
【００１５】本願第３番目の発明による多値論理回路
は、ともに少なくとも第１及び第２の主端子を有し且つ
上記第１及び第２の主端子間で互いに異なるピーク電流
値をとる微分負性特性を有する電圧ー電流特性を呈する
ｑ個（ただし、ｑ＝ｍ＋ｎであって、ｍは１以上の整
数、ｎは２以上の整数）の第１、第２………第ｑの半導
体素子Ｄ1 、Ｄ2 ………Ｄq が、第ｉ（ただし、ｉ＝
１、２………（ｑ−１））の半導体素子Ｄi の第２の主
端子を第（ｉ＋１）の半導体素子Ｄ(i+1) の第１の主端
子に接続している態様で、それらの順に直列に接続され
ている半導体素子直列接続回路と、少なくとも１個の電
界効果トランジスタＭM とを有し、上記ｑ個の半導体素
子Ｄ1 、Ｄ2 ………Ｄq 中のｍ個の半導体素子の直列接
続回路をｍ個の第１、第２………第ｍの半導体素子ＤＤ
1 、ＤＤ2 ………ＤＤm の直列接続回路とし、上記ｑ個
の半導体素子Ｄ1 、Ｄ2 ………Ｄq 中のｎ個の半導体素
子の直列接続回路をｎ個の第１、第２………第ｎの半導
体素子ＤＤ1 ′、ＤＤ2 ′………ＤＤn ′の直列接続回
路とするとき、上記電界効果トランジスタＭM のソース
及びドレインが、上記ｎ個の第１、第２………第ｎの半
導体素子ＤＤ1 ′、ＤＤ2 ′………ＤＤn ′の直列接続
回路の両端にそれぞれ接続され、上記半導体素子直列接
続回路の両端が、交番電源電圧が印加される電源端子及
びそれと対になる端子にそれぞれ接続され、上記電界効
果トランジスタＭM のゲートから信号入力端子が導出さ
れ、上記第１及び第２の半導体素子Ｄ1 及びＤ2 、上記
第２及び第３の半導体素子Ｄ2 及びＤ3 ………上記第
（ｑ−１）及び第ｑの半導体素子Ｄ(q-1) 及びＤq の接
続中点をそれぞれ第１、第２、………第（ｑ−１）の接
続中点とするとき、それら（ｑ−１）個の第１、第２、
………第ｑの接続中点中の１つまたは複数もしくは全て
からそれぞれ信号出力端子が導出されている。
は、ともに少なくとも第１及び第２の主端子を有し且つ
上記第１及び第２の主端子間で互いに異なるピーク電流
値をとる微分負性特性を有する電圧ー電流特性を呈する
ｑ個（ただし、ｑ＝ｍ＋ｎであって、ｍは１以上の整
数、ｎは２以上の整数）の第１、第２………第ｑの半導
体素子Ｄ1 、Ｄ2 ………Ｄq が、第ｉ（ただし、ｉ＝
１、２………（ｑ−１））の半導体素子Ｄi の第２の主
端子を第（ｉ＋１）の半導体素子Ｄ(i+1) の第１の主端
子に接続している態様で、それらの順に直列に接続され
ている半導体素子直列接続回路と、少なくとも１個の電
界効果トランジスタＭM とを有し、上記ｑ個の半導体素
子Ｄ1 、Ｄ2 ………Ｄq 中のｍ個の半導体素子の直列接
続回路をｍ個の第１、第２………第ｍの半導体素子ＤＤ
1 、ＤＤ2 ………ＤＤm の直列接続回路とし、上記ｑ個
の半導体素子Ｄ1 、Ｄ2 ………Ｄq 中のｎ個の半導体素
子の直列接続回路をｎ個の第１、第２………第ｎの半導
体素子ＤＤ1 ′、ＤＤ2 ′………ＤＤn ′の直列接続回
路とするとき、上記電界効果トランジスタＭM のソース
及びドレインが、上記ｎ個の第１、第２………第ｎの半
導体素子ＤＤ1 ′、ＤＤ2 ′………ＤＤn ′の直列接続
回路の両端にそれぞれ接続され、上記半導体素子直列接
続回路の両端が、交番電源電圧が印加される電源端子及
びそれと対になる端子にそれぞれ接続され、上記電界効
果トランジスタＭM のゲートから信号入力端子が導出さ
れ、上記第１及び第２の半導体素子Ｄ1 及びＤ2 、上記
第２及び第３の半導体素子Ｄ2 及びＤ3 ………上記第
（ｑ−１）及び第ｑの半導体素子Ｄ(q-1) 及びＤq の接
続中点をそれぞれ第１、第２、………第（ｑ−１）の接
続中点とするとき、それら（ｑ−１）個の第１、第２、
………第ｑの接続中点中の１つまたは複数もしくは全て
からそれぞれ信号出力端子が導出されている。
【００１６】
【作用・効果】本願第１、第２及び第３番目の発明によ
る多値論理回路によれば、信号入力端子及びそれと対に
なる端子間に供給される１つまたは複数の入力信号の電
圧値に応じて、４値中の一の値の電圧値をとる出力信号
の１つまたは複数を得ることができ、よって多値論理回
路としての機能を得ることができる。
る多値論理回路によれば、信号入力端子及びそれと対に
なる端子間に供給される１つまたは複数の入力信号の電
圧値に応じて、４値中の一の値の電圧値をとる出力信号
の１つまたは複数を得ることができ、よって多値論理回
路としての機能を得ることができる。
【００１７】また、本願第１、第２及び第３番目の発明
による多値論理回路によれば、多値論理回路を、図５８
で上述した従来の多値論理回路の場合に比し簡易に構成
することができ、また、容易に製造することができる。
による多値論理回路によれば、多値論理回路を、図５８
で上述した従来の多値論理回路の場合に比し簡易に構成
することができ、また、容易に製造することができる。
【００１８】
【発明の実施の形態１】次に、図１を伴って本願第１番
目の発明による多値論理回路の第１の実施の形態例を述
べよう。
目の発明による多値論理回路の第１の実施の形態例を述
べよう。
【００１９】図１において、図５８との対応部分には同
一符号を付して示す。
一符号を付して示す。
【００２０】図１に示す本願第１番目の発明による多値
論理回路の第１の実施の形態例は、次に述べる構成を有
する。
論理回路の第１の実施の形態例は、次に述べる構成を有
する。
【００２１】すなわち、第１及び第２の主端子ａ及びｂ
を有し、且つ第１及び第２の主端子ａ及びｂ間で、一般
に、図２に示すような、ピーク電流値ＩP をとる微分負
性抵抗特性を有する電圧Ｖ−電流Ｉ特性を呈するｑ個
（ただし、ｑ＝ｍ＋ｎであって、ｍは１以上の整数、ｎ
は２以上の整数）、例えば６個（ただし、この場合、ｍ
＝３、ｎ＝３としている）（以下、このように、ｑ＝
６、ｍ＝３、ｎ＝３であるとして説明する）の第１、第
２………第６の半導体素子Ｄ1 、Ｄ2 ………Ｄ6 が、第
ｉ（ただし、ｉ＝１、２………５（＝ｑ−１））の半導
体素子Ｄi の第２の主端子ｂを第（ｉ＋１）の半導体素
子Ｄ(i+1) の第１の主端子ａに接続している態様で、そ
れらの順に直列に接続されている半導体素子直列接続回
路１を有する。この場合、半導体素子直列接続回路１に
おける６（＝ｑ）個の第１、第２………第６（＝ｑ）の
半導体素子Ｄ1 、Ｄ2 ………Ｄ6(=q) 中の３（＝ｍ）個
の半導体素子を、第１及び第２の主端子ａ及びｂを以っ
て２端子とする第１、第２及び第３の２端子半導体素子
ＤＤ1 、ＤＤ2 及びＤＤ3(=m) とするとき、それら第
１、第２及び第３の２端子半導体素子ＤＤ1 、ＤＤ2 及
びＤＤ3 が、半導体素子直列接続回路１の第１、第２及
び第３の半導体素子Ｄ1 、Ｄ2 及びＤ3 でなる。
を有し、且つ第１及び第２の主端子ａ及びｂ間で、一般
に、図２に示すような、ピーク電流値ＩP をとる微分負
性抵抗特性を有する電圧Ｖ−電流Ｉ特性を呈するｑ個
（ただし、ｑ＝ｍ＋ｎであって、ｍは１以上の整数、ｎ
は２以上の整数）、例えば６個（ただし、この場合、ｍ
＝３、ｎ＝３としている）（以下、このように、ｑ＝
６、ｍ＝３、ｎ＝３であるとして説明する）の第１、第
２………第６の半導体素子Ｄ1 、Ｄ2 ………Ｄ6 が、第
ｉ（ただし、ｉ＝１、２………５（＝ｑ−１））の半導
体素子Ｄi の第２の主端子ｂを第（ｉ＋１）の半導体素
子Ｄ(i+1) の第１の主端子ａに接続している態様で、そ
れらの順に直列に接続されている半導体素子直列接続回
路１を有する。この場合、半導体素子直列接続回路１に
おける６（＝ｑ）個の第１、第２………第６（＝ｑ）の
半導体素子Ｄ1 、Ｄ2 ………Ｄ6(=q) 中の３（＝ｍ）個
の半導体素子を、第１及び第２の主端子ａ及びｂを以っ
て２端子とする第１、第２及び第３の２端子半導体素子
ＤＤ1 、ＤＤ2 及びＤＤ3(=m) とするとき、それら第
１、第２及び第３の２端子半導体素子ＤＤ1 、ＤＤ2 及
びＤＤ3 が、半導体素子直列接続回路１の第１、第２及
び第３の半導体素子Ｄ1 、Ｄ2 及びＤ3 でなる。
【００２２】なお、半導体素子Ｄ1 、Ｄ2 及びＤ3 とし
ての２端子半導体素子ＤＤ1 、ＤＤ2 及びＤＤ3 として
は、図５８に示す従来の多値論理回路に用いている２端
子半導体素子ＤＤ1 〜ＤＤ4 の場合と同様に、同様の一
般に図５９に示す電圧Ｖ−電流Ｉ特性を有する共鳴トン
ネル素子（共鳴トンネルダイオード）を用い得る外、特
開平０７−０３０１３０号に示されているような、図５
９に示すと同様の電圧Ｖ−電流Ｉ特性を有する、ｎチャ
ンネル型電界効果トランジスタとｐチャンネル型電界効
果トランジスタとを用いて構成された微分負性抵抗ダイ
オードなどを用い得る。
ての２端子半導体素子ＤＤ1 、ＤＤ2 及びＤＤ3 として
は、図５８に示す従来の多値論理回路に用いている２端
子半導体素子ＤＤ1 〜ＤＤ4 の場合と同様に、同様の一
般に図５９に示す電圧Ｖ−電流Ｉ特性を有する共鳴トン
ネル素子（共鳴トンネルダイオード）を用い得る外、特
開平０７−０３０１３０号に示されているような、図５
９に示すと同様の電圧Ｖ−電流Ｉ特性を有する、ｎチャ
ンネル型電界効果トランジスタとｐチャンネル型電界効
果トランジスタとを用いて構成された微分負性抵抗ダイ
オードなどを用い得る。
【００２３】また、半導体素子直列接続回路１における
６（＝ｑ）個の第１、第２………第６（＝ｑ）の半導体
素子Ｄ1 、Ｄ2 ………Ｄ6(=q) 中の３（＝ｎ）個の半導
体素子を、第１及び第２の主端子ａ及びｂの外、制御端
子ｃを有し、且つ第１の主端子ａ及び制御端子ｃとの間
に印加する制御電圧ＶG に応じて、図２に示すような電
圧Ｖ−電流Ｉ特性上のピーク電流値ＩP が、図３に示す
ように変化するとともに、第１及び第２の主端子ａ及び
ｂと制御端子ｃとを以って３端子とする第１、第２、第
３の３端子半導体素子ＴＤ1 、ＴＤ2 及びＴＤ3(=n) と
するとき、第４、第５及び第６の半導体素子Ｄ4 、Ｄ5
及びＤ6(=q) でなる。
６（＝ｑ）個の第１、第２………第６（＝ｑ）の半導体
素子Ｄ1 、Ｄ2 ………Ｄ6(=q) 中の３（＝ｎ）個の半導
体素子を、第１及び第２の主端子ａ及びｂの外、制御端
子ｃを有し、且つ第１の主端子ａ及び制御端子ｃとの間
に印加する制御電圧ＶG に応じて、図２に示すような電
圧Ｖ−電流Ｉ特性上のピーク電流値ＩP が、図３に示す
ように変化するとともに、第１及び第２の主端子ａ及び
ｂと制御端子ｃとを以って３端子とする第１、第２、第
３の３端子半導体素子ＴＤ1 、ＴＤ2 及びＴＤ3(=n) と
するとき、第４、第５及び第６の半導体素子Ｄ4 、Ｄ5
及びＤ6(=q) でなる。
【００２４】なお、半導体素子Ｄ4 、Ｄ5 及びＤ6 とし
ての３端子半導体素子ＴＤ1 、ＴＤ 2 及びＴＤ3 として
は、例えば、図３に示すような、半絶縁性ＧａＡｓ基板
１１上に、ｎ+ −ＧａＡｓ膜１２（膜厚３００ｎｍ程
度）、ｎ−ＧａＡｓ膜１３（膜厚３００ｎｍ程度）、ア
ンドープＡｌＧａ膜１４（膜厚２ｎｍ程度）、アンドー
プＧａＡｓ膜１５（膜厚５ｎｍ程度）、アンドープＡｌ
Ｇａ膜１６（膜厚２ｎｍ程度）、ｎ−ＧａＡｓ膜１７
（膜厚３００ｎｍ程度）、ｎ+ −ＧａＡｓ膜１８（膜厚
５０ｎｍ程度）がそれらの順に積層され、そして、ｎ+
−ＧａＡｓ膜１２が外部に露出され、その露出部にドレ
イン電極１９が第２の主端子ｂとして付され、また、ｎ
+ −ＧａＡｓ膜１８の一部領域が全厚さを通じて除去さ
れ、さらにｎ−ＧａＡｓ膜１７がｎ+ −ＧａＡｓ膜１８
の除去領域においてアンドープＡｌＧａ膜１６側を一部
残して除去され、そして、その除去部上にゲート電極２
０が制御端子ｃとして付され、さらに、ゲート電極２０
下にＺｎの拡散によるｐ型領域２２が形成され、またｎ
+ −ＧａＡｓ膜１８上にソース電極２１が第１の主端子
ａとして付されている構成を有する共鳴トンネル３端子
素子を用い得る。
ての３端子半導体素子ＴＤ1 、ＴＤ 2 及びＴＤ3 として
は、例えば、図３に示すような、半絶縁性ＧａＡｓ基板
１１上に、ｎ+ −ＧａＡｓ膜１２（膜厚３００ｎｍ程
度）、ｎ−ＧａＡｓ膜１３（膜厚３００ｎｍ程度）、ア
ンドープＡｌＧａ膜１４（膜厚２ｎｍ程度）、アンドー
プＧａＡｓ膜１５（膜厚５ｎｍ程度）、アンドープＡｌ
Ｇａ膜１６（膜厚２ｎｍ程度）、ｎ−ＧａＡｓ膜１７
（膜厚３００ｎｍ程度）、ｎ+ −ＧａＡｓ膜１８（膜厚
５０ｎｍ程度）がそれらの順に積層され、そして、ｎ+
−ＧａＡｓ膜１２が外部に露出され、その露出部にドレ
イン電極１９が第２の主端子ｂとして付され、また、ｎ
+ −ＧａＡｓ膜１８の一部領域が全厚さを通じて除去さ
れ、さらにｎ−ＧａＡｓ膜１７がｎ+ −ＧａＡｓ膜１８
の除去領域においてアンドープＡｌＧａ膜１６側を一部
残して除去され、そして、その除去部上にゲート電極２
０が制御端子ｃとして付され、さらに、ゲート電極２０
下にＺｎの拡散によるｐ型領域２２が形成され、またｎ
+ −ＧａＡｓ膜１８上にソース電極２１が第１の主端子
ａとして付されている構成を有する共鳴トンネル３端子
素子を用い得る。
【００２５】さらに、半導体素子直列接続回路１におけ
る６（＝ｑ）個の第１、第２………第６（＝ｑ）の半導
体素子半導体素子Ｄ1 、Ｄ2 ………Ｄ6 が、第１及び第
２の主端子ａ及ｂ間でピーク電流値ＩP をとる微分負性
抵抗特性を有する電圧Ｖ−電流Ｉ特性を呈するとする、
その電圧Ｖ−電流Ｉ特性における電流Ｉのピーク電流値
ＩP をＩP1、ＩP2………ＩP6とそれぞれするとき、それ
らピーク電流値ＩP1、ＩP2………ＩP6をして、第４の半
導体素子Ｄ4 のピーク電流値ＩP4を基準の１とした規格
化された値でみて、図５に示すように、互いに異なる
５、６、７、１、２及び３の値を有する。ただし、この
場合の、第１〜第６（＝ｑ）の半導体素子Ｄ1 〜Ｄ
6(=q) 中の３（＝ｍ）個の３端子半導体素子ＴＤ1 、Ｔ
Ｄ2 及びＴＤ3でなる半導体素子Ｄ4 、Ｄ5 及びＤ6 の
ピーク電流値ＩP4、ＩP5及びＩP6については、ピーク電
流値ＩP が制御電圧ＶG によって制御されていない（制
御電圧ＶG の値が例えば零であることによって）として
いる。
る６（＝ｑ）個の第１、第２………第６（＝ｑ）の半導
体素子半導体素子Ｄ1 、Ｄ2 ………Ｄ6 が、第１及び第
２の主端子ａ及ｂ間でピーク電流値ＩP をとる微分負性
抵抗特性を有する電圧Ｖ−電流Ｉ特性を呈するとする、
その電圧Ｖ−電流Ｉ特性における電流Ｉのピーク電流値
ＩP をＩP1、ＩP2………ＩP6とそれぞれするとき、それ
らピーク電流値ＩP1、ＩP2………ＩP6をして、第４の半
導体素子Ｄ4 のピーク電流値ＩP4を基準の１とした規格
化された値でみて、図５に示すように、互いに異なる
５、６、７、１、２及び３の値を有する。ただし、この
場合の、第１〜第６（＝ｑ）の半導体素子Ｄ1 〜Ｄ
6(=q) 中の３（＝ｍ）個の３端子半導体素子ＴＤ1 、Ｔ
Ｄ2 及びＴＤ3でなる半導体素子Ｄ4 、Ｄ5 及びＤ6 の
ピーク電流値ＩP4、ＩP5及びＩP6については、ピーク電
流値ＩP が制御電圧ＶG によって制御されていない（制
御電圧ＶG の値が例えば零であることによって）として
いる。
【００２６】また、３端子半導体素子ＴＤ1 、ＴＤ2 及
びＴＤ3 でなる半導体素子Ｄ4 、Ｄ5 及びＤ6 が、それ
らの電圧Ｖ−電流Ｉ特性上のピーク電流値ＩP4、ＩP5及
びＩ P6をして、上述したように、制御端子ｃ及び主端子
ｂ間の制御電圧ＶG によって制御されていない（制御電
圧ＶG の値が例えば零であることによって）場合におい
て、それぞれ１、２及び３の値を有し、また、いま、３
端子半導体素子ＴＤ1、ＴＤ2 及びＴＤ3 でなる半導体
素子Ｄ4 、Ｄ5 及びＤ6 の電圧Ｖ−電流Ｉ特性上のピー
ク電流値ＩP4、ＩP5及びＩP6が、制御端子ｃ及び主端子
ｂ間の制御電圧ＶG によって、その値が大に変化するの
に応じて大きな値に変化する態様で制御されることによ
って変化する、その変化分を一般にαとするとき、３端
子半導体素子ＴＤ1 、ＴＤ2 及びＴＤ3 でなる半導体素
子Ｄ4 、Ｄ5 及びＤ6 が、３端子半導体素子ＴＤ1 、Ｔ
Ｄ2 及びＴＤ3 でなる半導体素子Ｄ4 、Ｄ5 及びＤ6 の
電圧Ｖ−電流Ｉ特性上のピーク電流値ＩP4、ＩP5及びＩ
P6の変化分αの変化率をして、図８に示すように、互い
に等しい１の値を有する。
びＴＤ3 でなる半導体素子Ｄ4 、Ｄ5 及びＤ6 が、それ
らの電圧Ｖ−電流Ｉ特性上のピーク電流値ＩP4、ＩP5及
びＩ P6をして、上述したように、制御端子ｃ及び主端子
ｂ間の制御電圧ＶG によって制御されていない（制御電
圧ＶG の値が例えば零であることによって）場合におい
て、それぞれ１、２及び３の値を有し、また、いま、３
端子半導体素子ＴＤ1、ＴＤ2 及びＴＤ3 でなる半導体
素子Ｄ4 、Ｄ5 及びＤ6 の電圧Ｖ−電流Ｉ特性上のピー
ク電流値ＩP4、ＩP5及びＩP6が、制御端子ｃ及び主端子
ｂ間の制御電圧ＶG によって、その値が大に変化するの
に応じて大きな値に変化する態様で制御されることによ
って変化する、その変化分を一般にαとするとき、３端
子半導体素子ＴＤ1 、ＴＤ2 及びＴＤ3 でなる半導体素
子Ｄ4 、Ｄ5 及びＤ6 が、３端子半導体素子ＴＤ1 、Ｔ
Ｄ2 及びＴＤ3 でなる半導体素子Ｄ4 、Ｄ5 及びＤ6 の
電圧Ｖ−電流Ｉ特性上のピーク電流値ＩP4、ＩP5及びＩ
P6の変化分αの変化率をして、図８に示すように、互い
に等しい１の値を有する。
【００２７】なお、半導体素子直列接続回路１の両端
が、図６に示すような、零または比較的低い正の電圧値
Ｖ1 （図６においては、後者の電圧値）とそれに比し高
い正の電圧値Ｖ2 とを交互順次にとる交番電源電圧ＶＤ
が印加される電源端子２及びそれと対になる端子３（通
常接地される）にそれぞれ接続されている。
が、図６に示すような、零または比較的低い正の電圧値
Ｖ1 （図６においては、後者の電圧値）とそれに比し高
い正の電圧値Ｖ2 とを交互順次にとる交番電源電圧ＶＤ
が印加される電源端子２及びそれと対になる端子３（通
常接地される）にそれぞれ接続されている。
【００２８】さらに、半導体素子直列接続回路１におけ
る３（＝ｎ）個の半導体素子Ｄ4 、Ｄ5 及びＤ6 として
の３端子半導体素子ＴＤ1 、ＴＤ2 及びＴＤ3 の制御端
子ｃから、それらに共通の信号入力端子Ｔ1 が導出され
ている。
る３（＝ｎ）個の半導体素子Ｄ4 、Ｄ5 及びＤ6 として
の３端子半導体素子ＴＤ1 、ＴＤ2 及びＴＤ3 の制御端
子ｃから、それらに共通の信号入力端子Ｔ1 が導出され
ている。
【００２９】また、半導体素子直列接続回路１における
第１、第２………第５（＝ｑ−１）の半導体素子Ｄ1 、
Ｄ2 ………Ｄ5(=q-1) 中の一の半導体素子を一般に第ｊ
の半導体素子とするとき、ｊ＝３として、半導体素子直
列接続回路１における第３（＝ｊ）の半導体素子Ｄ
3(=j) と第４（＝ｊ＋１）の半導体素子Ｄ4(=j+1) との
接続中点から、信号出力端子Ｔ2 が導出されている。
第１、第２………第５（＝ｑ−１）の半導体素子Ｄ1 、
Ｄ2 ………Ｄ5(=q-1) 中の一の半導体素子を一般に第ｊ
の半導体素子とするとき、ｊ＝３として、半導体素子直
列接続回路１における第３（＝ｊ）の半導体素子Ｄ
3(=j) と第４（＝ｊ＋１）の半導体素子Ｄ4(=j+1) との
接続中点から、信号出力端子Ｔ2 が導出されている。
【００３０】以上が、本願第１番目の発明による多値論
理回路の第１の実施の形態例の構成である。
理回路の第１の実施の形態例の構成である。
【００３１】このような構成を有する本発明による多値
論理回路の第１の実施の形態例において、いま、第１〜
第６（＝ｑ）の半導体素子Ｄ1 〜Ｄ6(=q) が、一般に呈
する図２に示すような電圧Ｖ−電流Ｉ特性上の谷電流Ｉ
V に対する電圧値ＶV をして、互いに等しいとし、ま
た、電源端子２及び端子３間に印加される図６に示すよ
うな交番電源電圧ＶＤがとる上述した電圧値Ｖ2 が、電
圧値ＶV の３倍すなわち３ＶV またはそれよりもわずか
に大であるとして、半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5
（＝ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）の電圧Ｖ−電流Ｉ特
性上のピーク電流値ＩP4、ＩP5及びＩP6が制御電圧ＶG
によって制御されていない状態での半導体素子直列接続
回路１のその両端間の電圧Ｖ−電流Ｉ特性をみるに、そ
れを、その電圧Ｖを零値から電圧値Ｖ2 まで変化させる
とした場合、６個の半導体素子Ｄ1〜Ｄ6 中、３個の半
導体素子Ｄ4 、Ｄ5 及びＤ6 の電圧Ｖ−電流Ｉ特性上の
ピーク電流値ＩP4、ＩP5及びＩP6が他の半導体素子
Ｄ1 、Ｄ2 及びＤ3 のピーク電流値ＩP1、ＩP2及びＩP3
に比し小さく且つピーク電流値ＩP4、ＩP5及びＩP6の順
に大きなピーク電流値を有し、このため、半導体素子Ｄ
1 〜Ｄ6 中、３（＝ｍ）個の半導体素子Ｄ4 、Ｄ5 及び
Ｄ6 のみがそれらの順にオン状態からオフ状態にスイッ
チするので、図７に実線に示すように得ることができ
る。
論理回路の第１の実施の形態例において、いま、第１〜
第６（＝ｑ）の半導体素子Ｄ1 〜Ｄ6(=q) が、一般に呈
する図２に示すような電圧Ｖ−電流Ｉ特性上の谷電流Ｉ
V に対する電圧値ＶV をして、互いに等しいとし、ま
た、電源端子２及び端子３間に印加される図６に示すよ
うな交番電源電圧ＶＤがとる上述した電圧値Ｖ2 が、電
圧値ＶV の３倍すなわち３ＶV またはそれよりもわずか
に大であるとして、半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5
（＝ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）の電圧Ｖ−電流Ｉ特
性上のピーク電流値ＩP4、ＩP5及びＩP6が制御電圧ＶG
によって制御されていない状態での半導体素子直列接続
回路１のその両端間の電圧Ｖ−電流Ｉ特性をみるに、そ
れを、その電圧Ｖを零値から電圧値Ｖ2 まで変化させる
とした場合、６個の半導体素子Ｄ1〜Ｄ6 中、３個の半
導体素子Ｄ4 、Ｄ5 及びＤ6 の電圧Ｖ−電流Ｉ特性上の
ピーク電流値ＩP4、ＩP5及びＩP6が他の半導体素子
Ｄ1 、Ｄ2 及びＤ3 のピーク電流値ＩP1、ＩP2及びＩP3
に比し小さく且つピーク電流値ＩP4、ＩP5及びＩP6の順
に大きなピーク電流値を有し、このため、半導体素子Ｄ
1 〜Ｄ6 中、３（＝ｍ）個の半導体素子Ｄ4 、Ｄ5 及び
Ｄ6 のみがそれらの順にオン状態からオフ状態にスイッ
チするので、図７に実線に示すように得ることができ
る。
【００３２】この場合、信号入力端子Ｔ1 が半導体素子
直列接続回路１の半導体素子Ｄ4 〜Ｄ6 の制御端子ｃか
ら導出され、また、信号出力端子Ｔ2 が半導体素子直列
接続回路１の半導体素子Ｄ3 及びＤ4 の接続中点から導
出され、従って、半導体素子Ｄ4 〜Ｄ6 の直列回路がド
ライブ回路を構成し、半導体素子Ｄ1 〜Ｄ3 の直列回路
が負荷回路を構成していることから、その負荷回路によ
る負荷線を、図７中に点線図示のように描くことがで
き、よって、信号出力端子Ｔ2 及び端子３間に、図７中
の実線図示の電圧Ｖ−電流Ｉ特性曲線と点線図示の負荷
線との交点に対応する４値表示の「０」、「１」、
「２」及び「３」の値の電圧を得ることができる。
直列接続回路１の半導体素子Ｄ4 〜Ｄ6 の制御端子ｃか
ら導出され、また、信号出力端子Ｔ2 が半導体素子直列
接続回路１の半導体素子Ｄ3 及びＤ4 の接続中点から導
出され、従って、半導体素子Ｄ4 〜Ｄ6 の直列回路がド
ライブ回路を構成し、半導体素子Ｄ1 〜Ｄ3 の直列回路
が負荷回路を構成していることから、その負荷回路によ
る負荷線を、図７中に点線図示のように描くことがで
き、よって、信号出力端子Ｔ2 及び端子３間に、図７中
の実線図示の電圧Ｖ−電流Ｉ特性曲線と点線図示の負荷
線との交点に対応する４値表示の「０」、「１」、
「２」及び「３」の値の電圧を得ることができる。
【００３３】また、半導体素子直列接続回路１の両端間
の電圧Ｖに対する信号出力端子Ｔ2及び端子３間の電圧
の関係を、上述した半導体素子Ｄ4 〜Ｄ6 の電圧Ｖ−電
流Ｉ特性上のピーク電流値ＩP の変化分αをパラメータ
として、図８に示すように得ることができる。
の電圧Ｖに対する信号出力端子Ｔ2及び端子３間の電圧
の関係を、上述した半導体素子Ｄ4 〜Ｄ6 の電圧Ｖ−電
流Ｉ特性上のピーク電流値ＩP の変化分αをパラメータ
として、図８に示すように得ることができる。
【００３４】さらに、半導体素子直列接続回路１の両端
間電圧を上述した電圧値Ｖ2 としている状態での、上述
した半導体素子Ｄ4 〜Ｄ6 の電圧Ｖ−電流Ｉ特性上のピ
ーク電流値ＩP の変化分αに対する信号出力端子Ｔ2 及
び端子３間の電圧の関係を、図９に示すように得ること
ができる。
間電圧を上述した電圧値Ｖ2 としている状態での、上述
した半導体素子Ｄ4 〜Ｄ6 の電圧Ｖ−電流Ｉ特性上のピ
ーク電流値ＩP の変化分αに対する信号出力端子Ｔ2 及
び端子３間の電圧の関係を、図９に示すように得ること
ができる。
【００３５】また、信号入力端子Ｔ1 及び端子３間に、
入力信号をその電圧値Ｖi が零から時間とともに例えば
同じ変化率で大になる値をとるものとして供給すれば、
それに応じて３端子半導体素子ＴＤ1 、ＴＤ2 及びＴＤ
3 でなる半導体素子Ｄ4 、Ｄ5 及びＤ6 のピーク電流値
ＩP4、ＩP5及びＩP6がそれぞれ１、２及び３の値から時
間とともにともにαで表される変化分で変化するので、
図１０Ａに示すように、（１）αの値が２になる時点
で、３端子半導体素子ＴＤ3 でなる半導体素子Ｄ6 と３
端子半導体素子ＤＤ1 でなる半導体素子Ｄ1 とのピーク
電流値ＩP6及びＩP1の大小関係を逆転させ、（２）αの
値が４になる時点で、３端子半導体素子ＴＤ2 でなる半
導体素子Ｄ5 と２端子半導体素子ＤＤ2 でなる半導体素
子Ｄ2 とのピーク電流値ＩP5及びＩP2の大小関係を逆転
させ、（３）αの値が６になる時点で、３端子半導体素
子ＴＤ1 でなる半導体素子Ｄ4 と２端子半導体素子ＤＤ
3 でなる半導体素子Ｄ3 とのピーク電流値ＩP4及びＩP3
の大小関係を逆転させることができる。
入力信号をその電圧値Ｖi が零から時間とともに例えば
同じ変化率で大になる値をとるものとして供給すれば、
それに応じて３端子半導体素子ＴＤ1 、ＴＤ2 及びＴＤ
3 でなる半導体素子Ｄ4 、Ｄ5 及びＤ6 のピーク電流値
ＩP4、ＩP5及びＩP6がそれぞれ１、２及び３の値から時
間とともにともにαで表される変化分で変化するので、
図１０Ａに示すように、（１）αの値が２になる時点
で、３端子半導体素子ＴＤ3 でなる半導体素子Ｄ6 と３
端子半導体素子ＤＤ1 でなる半導体素子Ｄ1 とのピーク
電流値ＩP6及びＩP1の大小関係を逆転させ、（２）αの
値が４になる時点で、３端子半導体素子ＴＤ2 でなる半
導体素子Ｄ5 と２端子半導体素子ＤＤ2 でなる半導体素
子Ｄ2 とのピーク電流値ＩP5及びＩP2の大小関係を逆転
させ、（３）αの値が６になる時点で、３端子半導体素
子ＴＤ1 でなる半導体素子Ｄ4 と２端子半導体素子ＤＤ
3 でなる半導体素子Ｄ3 とのピーク電流値ＩP4及びＩP3
の大小関係を逆転させることができる。
【００３６】このため、電源端子２及び端子３間に、上
述した電圧値Ｖ1 をとっている状態から上述した３ＶV
の値またはそれより僅かに大きな値を有する電圧値Ｖ2
をとっている状態に変化することを繰り返す交番電源電
圧ＶＤを印加すれば、その交番電源電圧ＶＤが、電圧値
Ｖ1 をとっている状態から電圧値Ｖ2 をとっている状態
になる過程で、（１）αの値が０＜α＜２である場合、
半導体素子直列接続回路１の両端間の半導体素子Ｄ1 〜
Ｄ6 中、３個の半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝
ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）のみをオン状態からオフ
状態にスイッチさせ、従って、信号出力端子Ｔ2 及び端
子３間の３個の半導体素子ＴＤ1 、ＴＤ2 及びＴＤ3の
全てをオン状態からオフ状態にスイッチさせ、（２）α
の値が２＜α＜４である場合、半導体素子直列接続回路
１の両端間の半導体素子Ｄ1 〜Ｄ6 中、３個の半導体素
子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝ＴＤ2 ）及びＤ1 （＝Ｄ
Ｄ1 ）のみをオン状態からオフ状態にスイッチさせ、従
って、信号出力端子Ｔ2 及び端子３間の半導体素子Ｄ4
（＝ＴＤ1 ）、Ｄ5 （＝ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）
中の２個の半導体素子Ｄ4 （＝ＴＤ1 ）及びＤ5 （＝Ｔ
Ｄ2 ）のみをオン状態からオフ状態にスイッチさせ、
（３）αの値が４＜α＜６である場合、半導体素子直列
接続回路１の両端間の半導体素子Ｄ1 〜Ｄ6 中、３個の
半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ1 （＝ＤＤ1 ）及びＤ
2 （＝ＤＤ2 ）のみをオン状態からオフ状態にスイッチ
させ、従って、信号出力端子Ｔ2 及び端子３間の半導体
素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝ＴＤ2 ）及びＤ6 （＝
ＴＤ3 ）中の１個の半導体素子Ｄ4 （＝ＴＤ1 ）のみを
オン状態からオフ状態にスイッチさせるようにすること
ができる。
述した電圧値Ｖ1 をとっている状態から上述した３ＶV
の値またはそれより僅かに大きな値を有する電圧値Ｖ2
をとっている状態に変化することを繰り返す交番電源電
圧ＶＤを印加すれば、その交番電源電圧ＶＤが、電圧値
Ｖ1 をとっている状態から電圧値Ｖ2 をとっている状態
になる過程で、（１）αの値が０＜α＜２である場合、
半導体素子直列接続回路１の両端間の半導体素子Ｄ1 〜
Ｄ6 中、３個の半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝
ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）のみをオン状態からオフ
状態にスイッチさせ、従って、信号出力端子Ｔ2 及び端
子３間の３個の半導体素子ＴＤ1 、ＴＤ2 及びＴＤ3の
全てをオン状態からオフ状態にスイッチさせ、（２）α
の値が２＜α＜４である場合、半導体素子直列接続回路
１の両端間の半導体素子Ｄ1 〜Ｄ6 中、３個の半導体素
子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝ＴＤ2 ）及びＤ1 （＝Ｄ
Ｄ1 ）のみをオン状態からオフ状態にスイッチさせ、従
って、信号出力端子Ｔ2 及び端子３間の半導体素子Ｄ4
（＝ＴＤ1 ）、Ｄ5 （＝ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）
中の２個の半導体素子Ｄ4 （＝ＴＤ1 ）及びＤ5 （＝Ｔ
Ｄ2 ）のみをオン状態からオフ状態にスイッチさせ、
（３）αの値が４＜α＜６である場合、半導体素子直列
接続回路１の両端間の半導体素子Ｄ1 〜Ｄ6 中、３個の
半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ1 （＝ＤＤ1 ）及びＤ
2 （＝ＤＤ2 ）のみをオン状態からオフ状態にスイッチ
させ、従って、信号出力端子Ｔ2 及び端子３間の半導体
素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝ＴＤ2 ）及びＤ6 （＝
ＴＤ3 ）中の１個の半導体素子Ｄ4 （＝ＴＤ1 ）のみを
オン状態からオフ状態にスイッチさせるようにすること
ができる。
【００３７】従って、「０」、「１」、「２」及び
「３」の４値を考えるとき、信号出力端子Ｔ2 及び端子
３間に、図１０Ｂに示すように、（１）αの値が０＜α
＜２の場合、４値中の「３」の値をとり、（２）αの値
が２＜α＜４の場合、４値中の「２」の値をとり、
（３）αの値が４＜α＜６の場合、４値中の「１」の値
をとり、（４）αの値が６＜αの場合、４値中の「０」
の値をとる電圧を得ることができる。
「３」の４値を考えるとき、信号出力端子Ｔ2 及び端子
３間に、図１０Ｂに示すように、（１）αの値が０＜α
＜２の場合、４値中の「３」の値をとり、（２）αの値
が２＜α＜４の場合、４値中の「２」の値をとり、
（３）αの値が４＜α＜６の場合、４値中の「１」の値
をとり、（４）αの値が６＜αの場合、４値中の「０」
の値をとる電圧を得ることができる。
【００３８】以上のことから、図１に示す本願第１番目
の発明による多値論理回路によれば、信号入力端子Ｔ1
及び端子３間に供給される入力信号の電圧値Ｖi に応じ
て、４値中の一の値の電圧値をとる出力信号を得ること
ができ、よって多値（４値）論理回路としての機能を得
ることができる。
の発明による多値論理回路によれば、信号入力端子Ｔ1
及び端子３間に供給される入力信号の電圧値Ｖi に応じ
て、４値中の一の値の電圧値をとる出力信号を得ること
ができ、よって多値（４値）論理回路としての機能を得
ることができる。
【００３９】また、図１に示す本願第１番目の発明によ
る多値論理回路の第１の実施の形態例によれば、上述し
た多値（４値）論理回路としての機能を、素子として、
図５８で上述した従来の多値論理回路の場合に用いてい
る電界効果トランジスタのような素子を用いていない、
ともに第１及び第２の主端子を有し且つ第１及び第２の
主端子間でピーク電流値をとる微分負性抵抗特性を有す
る電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ
1 〜Ｄ6(=q) を用いるだけで得ることができるので、多
値論理回路を、図５８で上述した従来の多値論理回路の
場合に比し簡易に構成することができ、また、多値論理
回路を、容易に製造することができる。
る多値論理回路の第１の実施の形態例によれば、上述し
た多値（４値）論理回路としての機能を、素子として、
図５８で上述した従来の多値論理回路の場合に用いてい
る電界効果トランジスタのような素子を用いていない、
ともに第１及び第２の主端子を有し且つ第１及び第２の
主端子間でピーク電流値をとる微分負性抵抗特性を有す
る電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ
1 〜Ｄ6(=q) を用いるだけで得ることができるので、多
値論理回路を、図５８で上述した従来の多値論理回路の
場合に比し簡易に構成することができ、また、多値論理
回路を、容易に製造することができる。
【００４０】
【発明の実施の形態２】次に、図１１を伴って、本願第
１番目の発明による多値論理回路の第２の実施の形態例
について述べよう。
１番目の発明による多値論理回路の第２の実施の形態例
について述べよう。
【００４１】図１１において、図１との対応部分には同
一符号を付し、詳細説明を省略する。図１１に示す本願
第１番目の発明による多値論理回路の第２の実施の形態
例は、第３（＝ｊ）及び第４（＝ｊ＋１）の半導体素子
Ｄ3(=j) 及びＤ4(=j+1) との接続中点から、信号出力端
子Ｔ2 が導出されている図１に示す多値論理回路の場合
に代え、第１及び第２の半導体素子Ｄ1 及びＤ2 、第２
及び第３の半導体素子Ｄ2 及びＤ3 ………第５（＝ｑ−
１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)及びＤ
6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ22……
…Ｔ25(=q-1)が導出されていることを除いて、図１に示
す多値論理回路の場合と同様の構成を有する。
一符号を付し、詳細説明を省略する。図１１に示す本願
第１番目の発明による多値論理回路の第２の実施の形態
例は、第３（＝ｊ）及び第４（＝ｊ＋１）の半導体素子
Ｄ3(=j) 及びＤ4(=j+1) との接続中点から、信号出力端
子Ｔ2 が導出されている図１に示す多値論理回路の場合
に代え、第１及び第２の半導体素子Ｄ1 及びＤ2 、第２
及び第３の半導体素子Ｄ2 及びＤ3 ………第５（＝ｑ−
１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)及びＤ
6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ22……
…Ｔ25(=q-1)が導出されていることを除いて、図１に示
す多値論理回路の場合と同様の構成を有する。
【００４２】以上が、本願第１番目の発明による多値論
理回路の第２の実施の形態例の構成である。
理回路の第２の実施の形態例の構成である。
【００４３】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第１の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、第１及び第３の半導体素子Ｄ1 及びＤ3 の電圧
Ｖ−電流Ｉ特性におけるピーク電流値ＩP1及びＩP3が、
５及び７の値をそれぞれ有すると図１の多値論理回路の
場合で述べたに代え、７及び５の値をそれぞれ有すると
するとき、図１に示す本願第１番目の発明による多値論
理回路の第１の実施の形態例で述べたと同様に、信号入
力端子Ｔ1 及び端子３間に、電圧値Ｖi が０の値から時
間とともに大になる値に同じ変化率で変化する入力信号
を供給すれば、それに応じ、３端子半導体素子ＴＤ1 、
ＴＤ2 及びＴＤ3(=n) でなる半導体素子Ｄ4 、Ｄ5 及び
Ｄ6 の電圧Ｖ−電流Ｉ特性上のピーク電流値ＩP4、ＩP5
及びＩP6の変化分αが、１、２及び３の値から時間とと
もに変化するので、図１２Ａに示すように、図１０Ａで
上述したのに準じて、（１）αの値が２になる時点で、
３端子半導体素子ＴＤ3 でなる半導体素子Ｄ6 と２端子
半導体素子ＤＤ3 でなる半導体素子Ｄ3 とのピーク電流
値ＩP6及びＩP3の大小関係を逆転させ、（２）αの値が
４になる時点で、３端子半導体素子ＴＤ2 でなる半導体
素子Ｄ5 と２端子半導体素子ＤＤ2 でなる半導体素子Ｄ
2 とのピーク電流値ＩP5及びＩP2の大小関係を逆転さ
せ、（３）αの値が６になる時点で、３端子半導体素子
ＴＤ1 でなる半導体素子Ｄ4 と２端子半導体素子ＤＤ1
でなる半導体素子Ｄ1 とのピーク電流値ＩP4及びＩP1の
大小関係を逆転させることができる。
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第１の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、第１及び第３の半導体素子Ｄ1 及びＤ3 の電圧
Ｖ−電流Ｉ特性におけるピーク電流値ＩP1及びＩP3が、
５及び７の値をそれぞれ有すると図１の多値論理回路の
場合で述べたに代え、７及び５の値をそれぞれ有すると
するとき、図１に示す本願第１番目の発明による多値論
理回路の第１の実施の形態例で述べたと同様に、信号入
力端子Ｔ1 及び端子３間に、電圧値Ｖi が０の値から時
間とともに大になる値に同じ変化率で変化する入力信号
を供給すれば、それに応じ、３端子半導体素子ＴＤ1 、
ＴＤ2 及びＴＤ3(=n) でなる半導体素子Ｄ4 、Ｄ5 及び
Ｄ6 の電圧Ｖ−電流Ｉ特性上のピーク電流値ＩP4、ＩP5
及びＩP6の変化分αが、１、２及び３の値から時間とと
もに変化するので、図１２Ａに示すように、図１０Ａで
上述したのに準じて、（１）αの値が２になる時点で、
３端子半導体素子ＴＤ3 でなる半導体素子Ｄ6 と２端子
半導体素子ＤＤ3 でなる半導体素子Ｄ3 とのピーク電流
値ＩP6及びＩP3の大小関係を逆転させ、（２）αの値が
４になる時点で、３端子半導体素子ＴＤ2 でなる半導体
素子Ｄ5 と２端子半導体素子ＤＤ2 でなる半導体素子Ｄ
2 とのピーク電流値ＩP5及びＩP2の大小関係を逆転さ
せ、（３）αの値が６になる時点で、３端子半導体素子
ＴＤ1 でなる半導体素子Ｄ4 と２端子半導体素子ＤＤ1
でなる半導体素子Ｄ1 とのピーク電流値ＩP4及びＩP1の
大小関係を逆転させることができる。
【００４４】このため、電源端子２及び端子３間に、上
述した交番電源電圧ＶＤを印加すれば、その交番電源電
圧ＶＤが、電圧値Ｖ1 をとっている状態から電圧値Ｖ2
をとっている状態になる過程で、（１）αの値が０＜α
＜２である場合、３個の半導体素子Ｄ4 （＝ＴＤ1 ）、
Ｄ5 （＝ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）をオン状態から
オフ状態にスイッチさせ、（２）αの値が２＜α＜４で
ある場合、半導体素子Ｄ3 （＝ＤＤ3 ）、Ｄ4（＝ＴＤ
1 ）及びＤ5 （＝ＴＤ2 ）をオン状態からオフ状態にス
イッチさせ、（３）αの値が４＜α＜６である場合、半
導体素子Ｄ2 （＝ＤＤ2 ）、Ｄ3（＝ＤＤ3 ）及びＤ3
（＝ＤＤ3 ）をオン状態からオフ状態にスイッチさせ、
（４）αの値が６＜αである場合、半導体素子Ｄ1 （＝
ＤＤ1 ）、Ｄ2 （＝ＤＤ2 ）及びＤ3 （＝ＤＤ3 ）をオ
ン状態からオフ状態にスイッチさせるようにすることが
できる。
述した交番電源電圧ＶＤを印加すれば、その交番電源電
圧ＶＤが、電圧値Ｖ1 をとっている状態から電圧値Ｖ2
をとっている状態になる過程で、（１）αの値が０＜α
＜２である場合、３個の半導体素子Ｄ4 （＝ＴＤ1 ）、
Ｄ5 （＝ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）をオン状態から
オフ状態にスイッチさせ、（２）αの値が２＜α＜４で
ある場合、半導体素子Ｄ3 （＝ＤＤ3 ）、Ｄ4（＝ＴＤ
1 ）及びＤ5 （＝ＴＤ2 ）をオン状態からオフ状態にス
イッチさせ、（３）αの値が４＜α＜６である場合、半
導体素子Ｄ2 （＝ＤＤ2 ）、Ｄ3（＝ＤＤ3 ）及びＤ3
（＝ＤＤ3 ）をオン状態からオフ状態にスイッチさせ、
（４）αの値が６＜αである場合、半導体素子Ｄ1 （＝
ＤＤ1 ）、Ｄ2 （＝ＤＤ2 ）及びＤ3 （＝ＤＤ3 ）をオ
ン状態からオフ状態にスイッチさせるようにすることが
できる。
【００４５】従って、「０」、「１」、「２」及び
「３」の４値を考えるとき、図１２Ｂに示すように、 （ｉ）信号出力端子Ｔ21及び端子３間に、（１）αの値
が０＜α＜６の場合、４値中の［３］の値をとり、
（２）αの値が６＜αの場合、４値中の［２］の値をと
る電圧を得ることができ、 （ｉｉ）信号出力端子Ｔ22及び端子３間に、（１）αの
値が０＜α＜４の場合、４値中の［３］の値をとり、
（２）αの値が４＜α＜６の場合、４値中の［２］の値
をとり、（３）αの値が６＜αの場合、４値中の［１］
の値をとる電圧を得ることができ、 （ｉｉｉ）信号出力端子Ｔ23及び端子３間に、（１）α
の値が０＜α＜２の場合、４値中の「３」の値をとり、
（２）αの値が２＜α＜４の場合、４値中の「２」の値
をとり、（３）αの値が４＜α＜６の場合、４値中の
「１」の値をとり、（４）αの値が６＜αの場合、４値
中の「０」の値をとる電圧を得ることができ、 （ｉｖ）信号出力端子Ｔ24及び端子３間に、（１）αの
値が０＜α＜２の場合、４値中の「２」の値をとり、
（２）αの値が２＜α＜４の場合、４値中の「１」の値
をとり、（３）αの値が４＜αの場合、４値中の「０」
の値をとる電圧を得ることができ、 （ｖ）信号出力端子Ｔ25及び端子３間に、（１）αの値
が０＜α＜２の場合、４値中の「１」の値をとり、
（２）αの値が２＜αの場合、４値中の「０」の値をと
る電圧を得ることができる。
「３」の４値を考えるとき、図１２Ｂに示すように、 （ｉ）信号出力端子Ｔ21及び端子３間に、（１）αの値
が０＜α＜６の場合、４値中の［３］の値をとり、
（２）αの値が６＜αの場合、４値中の［２］の値をと
る電圧を得ることができ、 （ｉｉ）信号出力端子Ｔ22及び端子３間に、（１）αの
値が０＜α＜４の場合、４値中の［３］の値をとり、
（２）αの値が４＜α＜６の場合、４値中の［２］の値
をとり、（３）αの値が６＜αの場合、４値中の［１］
の値をとる電圧を得ることができ、 （ｉｉｉ）信号出力端子Ｔ23及び端子３間に、（１）α
の値が０＜α＜２の場合、４値中の「３」の値をとり、
（２）αの値が２＜α＜４の場合、４値中の「２」の値
をとり、（３）αの値が４＜α＜６の場合、４値中の
「１」の値をとり、（４）αの値が６＜αの場合、４値
中の「０」の値をとる電圧を得ることができ、 （ｉｖ）信号出力端子Ｔ24及び端子３間に、（１）αの
値が０＜α＜２の場合、４値中の「２」の値をとり、
（２）αの値が２＜α＜４の場合、４値中の「１」の値
をとり、（３）αの値が４＜αの場合、４値中の「０」
の値をとる電圧を得ることができ、 （ｖ）信号出力端子Ｔ25及び端子３間に、（１）αの値
が０＜α＜２の場合、４値中の「１」の値をとり、
（２）αの値が２＜αの場合、４値中の「０」の値をと
る電圧を得ることができる。
【００４６】以上のことから、図１１に示す本願第１番
目の発明による多値論理回路によれば、信号入力端子Ｔ
1 及び端子３間に供給される１つの入力信号の電圧値Ｖ
i に応じて、５（＝ｑ−１）個の信号出力端子Ｔ21、Ｔ
22、Ｔ23、Ｔ24及びＴ25のそれぞれと端子３との間に、
ピーク電流値Ｉp の変化分αに対する電圧が互に異なる
パターンをとる５個（＝ｑ−１）の出力信号（信号出力
端子Ｔ 23 と端子３との間に得られる出力信号を、図１に
示す本願第１番目の発明による多値論理回路の信号出力
端子Ｔ 2 と端子３との間に得られる出力信号と同じ）を
得ることができ、よって１入力多出力の多値論理回路と
しての機能を得ることができる。
目の発明による多値論理回路によれば、信号入力端子Ｔ
1 及び端子３間に供給される１つの入力信号の電圧値Ｖ
i に応じて、５（＝ｑ−１）個の信号出力端子Ｔ21、Ｔ
22、Ｔ23、Ｔ24及びＴ25のそれぞれと端子３との間に、
ピーク電流値Ｉp の変化分αに対する電圧が互に異なる
パターンをとる５個（＝ｑ−１）の出力信号（信号出力
端子Ｔ 23 と端子３との間に得られる出力信号を、図１に
示す本願第１番目の発明による多値論理回路の信号出力
端子Ｔ 2 と端子３との間に得られる出力信号と同じ）を
得ることができ、よって１入力多出力の多値論理回路と
しての機能を得ることができる。
【００４７】また、このため、５（＝ｑ−１）個の出力
端子Ｔ21、Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３
との間で得られる５（＝ｑ−１）個の出力信号を任意に
組合せれば、リテラル関数を合成する機能を得ることが
できる。すなわち、例えば信号出力端子Ｔ23で得られる
出力信号を、図１３Ａに示すように、インバータ３１に
供給し、そのインバータ３１の出力を２入力ノア回路３
２の一方の入力端子に供給し、また、例えば信号出力端
子Ｔ25で得られる出力信号を２入力ノア回路３２の他方
の入力端子に供給するようにすれば、ノア回路３２の出
力端子Ｘから、図１３Ｂに示すように、ピーク電流値Ｉ
ｐの変化分αが２の値から６の値をとるまでの間２値表
示で「１」をとる信号を得ることができる。
端子Ｔ21、Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３
との間で得られる５（＝ｑ−１）個の出力信号を任意に
組合せれば、リテラル関数を合成する機能を得ることが
できる。すなわち、例えば信号出力端子Ｔ23で得られる
出力信号を、図１３Ａに示すように、インバータ３１に
供給し、そのインバータ３１の出力を２入力ノア回路３
２の一方の入力端子に供給し、また、例えば信号出力端
子Ｔ25で得られる出力信号を２入力ノア回路３２の他方
の入力端子に供給するようにすれば、ノア回路３２の出
力端子Ｘから、図１３Ｂに示すように、ピーク電流値Ｉ
ｐの変化分αが２の値から６の値をとるまでの間２値表
示で「１」をとる信号を得ることができる。
【００４８】さらに、上述した機能を、図１で上述した
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができ、ま
た、このため多値論理回路を容易に製造することができ
る。
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができ、ま
た、このため多値論理回路を容易に製造することができ
る。
【００４９】
【発明の実施の形態３】次に、図１４を伴って、本願第
１番目の発明による多値論理回路の第３の実施の形態例
について述べよう。
１番目の発明による多値論理回路の第３の実施の形態例
について述べよう。
【００５０】図１４において、図１との対応部分には同
一符号を付し、詳細説明を省略する。図１４に示す本願
第１番目の発明による多値論理回路の第３の実施の形態
例は、３（＝ｎ）個の半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ
5 （＝ＴＤ2 ）及びＤ6(=q)（＝ＴＤ3(=n) ）が、１つ
の制御端子ｃしか有していない図１に示す多値論理回路
の場合に代え、制御端子ｃの外制御端子ｄを有し、そし
て、３（＝ｎ）個の半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5
（＝ＴＤ2 ）及びＤ6(=q) （＝ＴＤ3(=n) ）の制御端子
ｄが３（＝ｎ）個の信号入力端子ＴＡ1 、ＴＡ2 及びＴ
Ａ3 にそれぞれ導出されていることを除いて、図１に示
す多値論理回路の場合と同様の構成を有する。
一符号を付し、詳細説明を省略する。図１４に示す本願
第１番目の発明による多値論理回路の第３の実施の形態
例は、３（＝ｎ）個の半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ
5 （＝ＴＤ2 ）及びＤ6(=q)（＝ＴＤ3(=n) ）が、１つ
の制御端子ｃしか有していない図１に示す多値論理回路
の場合に代え、制御端子ｃの外制御端子ｄを有し、そし
て、３（＝ｎ）個の半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5
（＝ＴＤ2 ）及びＤ6(=q) （＝ＴＤ3(=n) ）の制御端子
ｄが３（＝ｎ）個の信号入力端子ＴＡ1 、ＴＡ2 及びＴ
Ａ3 にそれぞれ導出されていることを除いて、図１に示
す多値論理回路の場合と同様の構成を有する。
【００５１】以上が、本願第１番目の発明による多値論
理回路の第２の実施の形態例の構成である。
理回路の第２の実施の形態例の構成である。
【００５２】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第１の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、図１１に示す本願第１番目の発明による多値論
理回路の第２の実施の形態例で述べたと同様に、第１及
び第３の半導体素子Ｄ1 及びＤ3 の電圧Ｖ−電流Ｉ特性
におけるピーク電流値Ｉp1及びＩp3が７及び５の値をそ
れぞれ有するとするとき、図１に示す本発明による多値
論理回路の場合に準じて、ピーク電流値の変化分αに対
する半導体素子のピーク電流値Ｉp の関係が、図１５Ａ
に示すように、図１０Ａを伴って前述したのに準じて得
られ、また、ピーク電流値Ｉp の変化分αに対する信号
出力端子Ｔ2 及び端子３間の電圧の関係が、図１５Ｂに
示すように、図１０Ｂを伴って前述したのに準じて得ら
れるが、いま、半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝
ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）中の例えば半導体素子Ｄ
4 （＝ＴＤ1 ）の制御端子ｄに信号入力端子ＴＡ1 から
制御信号を供給すれば、その値に応じて、ピーク電流値
Ｉp の変化分αに対するピーク電流値ＴP4の値を、図１
５Ａ中に矢示のように変更させることができ、また、こ
れに応じて、図１５Ｂに示すピーク電流値Ｉp の変化分
α−信号出力端子Ｔ2 及び端子３間で得られる電圧特性
上でみて、信号出力端子Ｔ2 及び端子３間で得られる電
圧の値が「１」の値から「０」の値に変化するピーク電
流値Ｉp の変化分α上の点を、図示のように、変更、調
整することができる。
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第１の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、図１１に示す本願第１番目の発明による多値論
理回路の第２の実施の形態例で述べたと同様に、第１及
び第３の半導体素子Ｄ1 及びＤ3 の電圧Ｖ−電流Ｉ特性
におけるピーク電流値Ｉp1及びＩp3が７及び５の値をそ
れぞれ有するとするとき、図１に示す本発明による多値
論理回路の場合に準じて、ピーク電流値の変化分αに対
する半導体素子のピーク電流値Ｉp の関係が、図１５Ａ
に示すように、図１０Ａを伴って前述したのに準じて得
られ、また、ピーク電流値Ｉp の変化分αに対する信号
出力端子Ｔ2 及び端子３間の電圧の関係が、図１５Ｂに
示すように、図１０Ｂを伴って前述したのに準じて得ら
れるが、いま、半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝
ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）中の例えば半導体素子Ｄ
4 （＝ＴＤ1 ）の制御端子ｄに信号入力端子ＴＡ1 から
制御信号を供給すれば、その値に応じて、ピーク電流値
Ｉp の変化分αに対するピーク電流値ＴP4の値を、図１
５Ａ中に矢示のように変更させることができ、また、こ
れに応じて、図１５Ｂに示すピーク電流値Ｉp の変化分
α−信号出力端子Ｔ2 及び端子３間で得られる電圧特性
上でみて、信号出力端子Ｔ2 及び端子３間で得られる電
圧の値が「１」の値から「０」の値に変化するピーク電
流値Ｉp の変化分α上の点を、図示のように、変更、調
整することができる。
【００５３】以上のことから、図１４に示す本願第１番
目の発明による多値論理回路の第３の実施の形態例によ
れば、図１に示す本願第１番目の発明による多値論理回
路の第１の実施の形態例の場合に準じて、信号入力端子
Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi に
応じて、４値中の一の値の電圧値をとる出力信号を得る
ことができ、よって多値（４値）論理回路としての機能
を得ることができるとともに、ピーク電流値Ｉp の変化
分α−信号出力端子Ｔ2 及び端子３間で得られる電圧特
性上でみた、信号出力端子Ｔ2 及び端子３間で得られる
電圧の値が変化するピーク電流値Ｉp の変化分α上の点
でなる閾値を、容易に、変更、調整する機能を得ること
ができるので、有用である。
目の発明による多値論理回路の第３の実施の形態例によ
れば、図１に示す本願第１番目の発明による多値論理回
路の第１の実施の形態例の場合に準じて、信号入力端子
Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi に
応じて、４値中の一の値の電圧値をとる出力信号を得る
ことができ、よって多値（４値）論理回路としての機能
を得ることができるとともに、ピーク電流値Ｉp の変化
分α−信号出力端子Ｔ2 及び端子３間で得られる電圧特
性上でみた、信号出力端子Ｔ2 及び端子３間で得られる
電圧の値が変化するピーク電流値Ｉp の変化分α上の点
でなる閾値を、容易に、変更、調整する機能を得ること
ができるので、有用である。
【００５４】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【００５５】
【発明の実施の形態４】次に、図１６を伴って、本願第
１番目の発明による多値論理回路の第４の実施の形態例
について述べよう。
１番目の発明による多値論理回路の第４の実施の形態例
について述べよう。
【００５６】図１６において、図１４との対応部分には
同一符号を付し、詳細説明を省略する。図１６に示す本
願第１番目の発明による多値論理回路の第４の実施の形
態例は、３個の半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝
ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）の制御端子ｄが３個の信
号入力端子ＴＡ1 、ＴＡ2 及びＴＡ3 にそれぞれ導出さ
れている図１４に示す多値論理回路の場合に代え、３個
の半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝ＴＤ2 ）及び
Ｄ6 （＝ＴＤ3 ）の制御端子ｄに共通の信号入力端子Ｔ
Ａに導入されていることを除いて、図１４に示す多値論
理回路の場合と同様の構成を有する。
同一符号を付し、詳細説明を省略する。図１６に示す本
願第１番目の発明による多値論理回路の第４の実施の形
態例は、３個の半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝
ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）の制御端子ｄが３個の信
号入力端子ＴＡ1 、ＴＡ2 及びＴＡ3 にそれぞれ導出さ
れている図１４に示す多値論理回路の場合に代え、３個
の半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝ＴＤ2 ）及び
Ｄ6 （＝ＴＤ3 ）の制御端子ｄに共通の信号入力端子Ｔ
Ａに導入されていることを除いて、図１４に示す多値論
理回路の場合と同様の構成を有する。
【００５７】以上が、本願第１番目の発明による多値論
理回路の第４の実施の形態例の構成である。
理回路の第４の実施の形態例の構成である。
【００５８】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図１４に示す
本願第１番目の発明による多値論理回路の第３の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、図１１に示す本願第１番目の発明による多値
論理回路の第２の実施の形態例で述べたと同様に、第１
及び第３の半導体素子Ｄ1 及びＤ3 の電圧Ｖ−電流Ｉ特
性におけるピーク電流値Ｉp1及びＩp3が７及び５の値を
それぞれ有するとするとき、図１に示す本発明による多
値論理回路の場合に準じて、ピーク電流値Ｉ p の変化分
αに対する半導体素子のピーク電流値Ｉp の関係が、入
力端子Ｔ1 に供給される入力信号によるピーク電流値Ｉ
p の変化分αをα1 とし、また、信号入力端子ＴＡに供
給される入力信号による同様のピーク電流値Ｉp の変化
分αをα2 とし、そして、（α1＋α2 ）をαとした場
合、図１７Ａに示すように、図１０Ａを伴って前述した
のに準じて得られ、また、ピーク電流値Ｉp の変化分α
（＝α1 ＋α2 ）に対する信号出力端子Ｔ2 及び端子３
間の電圧の関係が、図１７Ｂに示すように、図１０Ｂを
伴って前述したのに準じて得られる。
論理回路によれば、上述した事項を除いて図１４に示す
本願第１番目の発明による多値論理回路の第３の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、図１１に示す本願第１番目の発明による多値
論理回路の第２の実施の形態例で述べたと同様に、第１
及び第３の半導体素子Ｄ1 及びＤ3 の電圧Ｖ−電流Ｉ特
性におけるピーク電流値Ｉp1及びＩp3が７及び５の値を
それぞれ有するとするとき、図１に示す本発明による多
値論理回路の場合に準じて、ピーク電流値Ｉ p の変化分
αに対する半導体素子のピーク電流値Ｉp の関係が、入
力端子Ｔ1 に供給される入力信号によるピーク電流値Ｉ
p の変化分αをα1 とし、また、信号入力端子ＴＡに供
給される入力信号による同様のピーク電流値Ｉp の変化
分αをα2 とし、そして、（α1＋α2 ）をαとした場
合、図１７Ａに示すように、図１０Ａを伴って前述した
のに準じて得られ、また、ピーク電流値Ｉp の変化分α
（＝α1 ＋α2 ）に対する信号出力端子Ｔ2 及び端子３
間の電圧の関係が、図１７Ｂに示すように、図１０Ｂを
伴って前述したのに準じて得られる。
【００５９】以上のことから、図１６に示す本願第１番
目の発明による多値論理回路の第４の実施の形態例によ
れば、図１に示す本願第１番目の発明による多値論理回
路の第１の実施の形態例の場合に準じて、信号入力端子
Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi に
応じて、４値中の一の値の電圧値をとる出力信号を得る
ことができ、よって多値（４値）論理回路としての機能
を得ることができるとともに、４値の電圧値をとる出力
信号の４値のレベルを、容易に、変更、調整する機能を
得ることができるので、有用である。
目の発明による多値論理回路の第４の実施の形態例によ
れば、図１に示す本願第１番目の発明による多値論理回
路の第１の実施の形態例の場合に準じて、信号入力端子
Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi に
応じて、４値中の一の値の電圧値をとる出力信号を得る
ことができ、よって多値（４値）論理回路としての機能
を得ることができるとともに、４値の電圧値をとる出力
信号の４値のレベルを、容易に、変更、調整する機能を
得ることができるので、有用である。
【００６０】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【００６１】
【発明の実施の形態５】次に、図１８を伴って本願第１
番目の発明による多値論理回路の第５の実施の形態例を
述べよう。
番目の発明による多値論理回路の第５の実施の形態例を
述べよう。
【００６２】図１８において、図１との対応部分には同
一符号を付し、詳細説明を省略する。
一符号を付し、詳細説明を省略する。
【００６３】図１８に示す本願第１番目の発明による多
値論理回路の第５の実施の形態例は、半導体素子直列接
続回路１における２端子半導体素子でなる３（＝ｍ）個
の半導体素子が、２端子半導体素子ＤＤ1 、ＤＤ2 及び
ＤＤ3(=m) でなる第１、第２及び第３の半導体素子
Ｄ1 、Ｄ2 及びＤ3(=j) でなり、３端子半導体素子でな
る３（＝ｎ）個の半導体素子が、３端子半導体素子ＴＤ
1 、ＴＤ2 及ＴＤ3(=n) でなる第４、第５及び第６の半
導体素子Ｄ4 、Ｄ5 及びＤ6 でなる図１に示す多値論理
回路の場合に代え、２端子半導体素子でなる３（＝ｍ）
個の半導体素子が、２端子半導体素子ＤＤ1 、ＤＤ2 及
びＤＤ3(=m) でなる半導体素子Ｄ4 、Ｄ5 及びＤ6(=q)
（この場合、それらの電圧Ｖ−電流Ｉ特性上のピーク電
流値ＩP4、ＩP5及びＩP6はそれぞれ５、６及び７であ
る）でなり、３端子半導体素子でなる３（＝ｎ）個の半
導体素子が、３端子半導体素子ＴＤ1 、ＴＤ2 及ＴＤ
3(=n) でなる第１、第２及び第３の半導体素子Ｄ1 、Ｄ
2 及びＤ3 （この場合、それらの電圧Ｖ−電流Ｉ特性上
のピーク電流値ＩP1、ＩP2及びＩP3はそれぞれ（１＋
α）、（２＋α）及び（３＋α）である）でなることを
除いて、図１に示す多値論理回路の場合と同様の構成を
有する。
値論理回路の第５の実施の形態例は、半導体素子直列接
続回路１における２端子半導体素子でなる３（＝ｍ）個
の半導体素子が、２端子半導体素子ＤＤ1 、ＤＤ2 及び
ＤＤ3(=m) でなる第１、第２及び第３の半導体素子
Ｄ1 、Ｄ2 及びＤ3(=j) でなり、３端子半導体素子でな
る３（＝ｎ）個の半導体素子が、３端子半導体素子ＴＤ
1 、ＴＤ2 及ＴＤ3(=n) でなる第４、第５及び第６の半
導体素子Ｄ4 、Ｄ5 及びＤ6 でなる図１に示す多値論理
回路の場合に代え、２端子半導体素子でなる３（＝ｍ）
個の半導体素子が、２端子半導体素子ＤＤ1 、ＤＤ2 及
びＤＤ3(=m) でなる半導体素子Ｄ4 、Ｄ5 及びＤ6(=q)
（この場合、それらの電圧Ｖ−電流Ｉ特性上のピーク電
流値ＩP4、ＩP5及びＩP6はそれぞれ５、６及び７であ
る）でなり、３端子半導体素子でなる３（＝ｎ）個の半
導体素子が、３端子半導体素子ＴＤ1 、ＴＤ2 及ＴＤ
3(=n) でなる第１、第２及び第３の半導体素子Ｄ1 、Ｄ
2 及びＤ3 （この場合、それらの電圧Ｖ−電流Ｉ特性上
のピーク電流値ＩP1、ＩP2及びＩP3はそれぞれ（１＋
α）、（２＋α）及び（３＋α）である）でなることを
除いて、図１に示す多値論理回路の場合と同様の構成を
有する。
【００６４】以上が、本願第１番目の発明による多値論
理回路の第５の実施の形態例の構成である。
理回路の第５の実施の形態例の構成である。
【００６５】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第１の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、図１に示す本願第１番目の発明による多値論理
回路の第１の実施の形態例で述べたと同様に、信号入力
端子Ｔ1 及び端子３間に、入力信号を、その電圧値Ｖi
が零値から時間とともに例えば同じ変化率で大になる値
をとるものとして、供給すれば、それに応じ、図１に示
す本発明による多値論理回路の第１の実施の形態例の場
合に準じて、３端子半導体素子ＴＤ1 、ＴＤ2 及びＴＤ
3(=n) でなる半導体素子Ｄ1 、Ｄ2 及びＤ3 の電圧Ｖ−
電流Ｉ特性上のピーク電流値ＩP1、ＩP2及びＩP3の変化
分αが、１、２及び３の値から時間とともに変化するの
で、図１９Ａに示すように、図１０Ａで上述したのに準
じて、（１）αの値が２になる時点で、半導体素子Ｄ3
（＝ＴＤ3 ）と半導体素子Ｄ4 （＝ＤＤ1 ）とのピーク
電流値ＩP3及びＩP4の大小関係を逆転させ、（２）αの
値が４になるた時点で、半導体素子Ｄ2 （＝ＴＤ2 ）と
半導体素子Ｄ5 （＝ＤＤ2 ）とのピーク電流値ＩP2及び
ＩP5の大小関係を逆転させ、（３）αの値が６になる時
点で、半導体素子Ｄ1 （＝ＴＤ1 ）と半導体素子Ｄ
6 （＝ＤＤ3 ）とのピーク電流値ＩP1及びＩP6の大小関
係を逆転させることができる。
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第１の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、図１に示す本願第１番目の発明による多値論理
回路の第１の実施の形態例で述べたと同様に、信号入力
端子Ｔ1 及び端子３間に、入力信号を、その電圧値Ｖi
が零値から時間とともに例えば同じ変化率で大になる値
をとるものとして、供給すれば、それに応じ、図１に示
す本発明による多値論理回路の第１の実施の形態例の場
合に準じて、３端子半導体素子ＴＤ1 、ＴＤ2 及びＴＤ
3(=n) でなる半導体素子Ｄ1 、Ｄ2 及びＤ3 の電圧Ｖ−
電流Ｉ特性上のピーク電流値ＩP1、ＩP2及びＩP3の変化
分αが、１、２及び３の値から時間とともに変化するの
で、図１９Ａに示すように、図１０Ａで上述したのに準
じて、（１）αの値が２になる時点で、半導体素子Ｄ3
（＝ＴＤ3 ）と半導体素子Ｄ4 （＝ＤＤ1 ）とのピーク
電流値ＩP3及びＩP4の大小関係を逆転させ、（２）αの
値が４になるた時点で、半導体素子Ｄ2 （＝ＴＤ2 ）と
半導体素子Ｄ5 （＝ＤＤ2 ）とのピーク電流値ＩP2及び
ＩP5の大小関係を逆転させ、（３）αの値が６になる時
点で、半導体素子Ｄ1 （＝ＴＤ1 ）と半導体素子Ｄ
6 （＝ＤＤ3 ）とのピーク電流値ＩP1及びＩP6の大小関
係を逆転させることができる。
【００６６】このため、電源端子２及び端子３間に印加
される交流電源電圧ＶＤが、電圧値Ｖ1 をとっている状
態から電圧値Ｖ2 （上述した電圧値ＶV の３倍、すなわ
ち、３ＶV の値またはそれより僅かに大きな値を有す
る）をとっている状態になる過程で、（１）αの値が０
＜α＜２である場合、半導体素子直列接続回路１の両端
間の半導体素子Ｄ1 〜Ｄ6 中、３個の半導体素子Ｄ
1 （＝ＴＤ1 ）、Ｄ2 （＝ＴＤ2 ）及びＤ3 （＝Ｔ
Ｄ3 ）のみをオン状態からオフ状態にスイッチさせ、従
って、信号出力端子Ｔ2 及び端子３間の３個の半導体素
子Ｄ4 （＝ＤＤ1 ）、Ｄ5 （＝ＤＤ2 ）及びＤ6 （＝Ｄ
Ｄ3 ）の全てをオン状態からオフ状態にスイッチさせ
ず、（２）αの値が２＜α＜４である場合、半導体素子
Ｄ1 〜Ｄ6 中、３個の半導体素子Ｄ1 （＝ＴＤ1 ）、Ｄ
2 （＝ＴＤ2 ）及びＤ4 （＝ＤＤ1 ）のみをオン状態か
らオフ状態にスイッチさせ、従って、信号出力端子Ｔ2
及び端子３間の半導体素子Ｄ4 （＝ＤＤ1 ）、Ｄ5 （＝
ＤＤ2 ）及びＤ6 （＝ＤＤ3 ）中、１個の半導体素子Ｄ
4 （＝ＤＤ1 ）のみをオン状態からオフ状態にスイッチ
させ、（３）αの値が４＜α＜６の場合、半導体素子Ｄ
1 〜Ｄ6 中、３個の半導体素子Ｄ1 （＝ＴＤ1 ）、Ｄ4
（＝ＤＤ1 ）及びＤ5 （＝ＤＤ2 ）のみをオン状態から
オフ状態にスイッチさせ、従って、信号出力端子Ｔ2 及
び端子３間の半導体素子Ｄ4 〜Ｄ6 中、２個の半導体素
子Ｄ4 （＝ＤＤ1 ）及びＤ5 （＝ＤＤ2 ）のみをオン状
態からオフ状態にスイッチさせ、（４）αの値が６＜α
の場合、半導体素子Ｄ1 〜Ｄ6 中、３個の半導体素子Ｄ
4 （＝ＤＤ4 ）、Ｄ5 （＝ＤＤ5 ）及びＤ6 （＝Ｄ
Ｄ6 ）のみをオン状態からオフ状態にスイッチさせ、従
って、信号出力端子Ｔ2 及び端子３間の半導体素子Ｄ4
（＝ＤＤ1 ）、Ｄ5 （＝ＤＤ2 ）及びＤ6 （＝ＤＤ3 ）
の全てをオン状態からオフ状態にスイッチさせるように
することができる。
される交流電源電圧ＶＤが、電圧値Ｖ1 をとっている状
態から電圧値Ｖ2 （上述した電圧値ＶV の３倍、すなわ
ち、３ＶV の値またはそれより僅かに大きな値を有す
る）をとっている状態になる過程で、（１）αの値が０
＜α＜２である場合、半導体素子直列接続回路１の両端
間の半導体素子Ｄ1 〜Ｄ6 中、３個の半導体素子Ｄ
1 （＝ＴＤ1 ）、Ｄ2 （＝ＴＤ2 ）及びＤ3 （＝Ｔ
Ｄ3 ）のみをオン状態からオフ状態にスイッチさせ、従
って、信号出力端子Ｔ2 及び端子３間の３個の半導体素
子Ｄ4 （＝ＤＤ1 ）、Ｄ5 （＝ＤＤ2 ）及びＤ6 （＝Ｄ
Ｄ3 ）の全てをオン状態からオフ状態にスイッチさせ
ず、（２）αの値が２＜α＜４である場合、半導体素子
Ｄ1 〜Ｄ6 中、３個の半導体素子Ｄ1 （＝ＴＤ1 ）、Ｄ
2 （＝ＴＤ2 ）及びＤ4 （＝ＤＤ1 ）のみをオン状態か
らオフ状態にスイッチさせ、従って、信号出力端子Ｔ2
及び端子３間の半導体素子Ｄ4 （＝ＤＤ1 ）、Ｄ5 （＝
ＤＤ2 ）及びＤ6 （＝ＤＤ3 ）中、１個の半導体素子Ｄ
4 （＝ＤＤ1 ）のみをオン状態からオフ状態にスイッチ
させ、（３）αの値が４＜α＜６の場合、半導体素子Ｄ
1 〜Ｄ6 中、３個の半導体素子Ｄ1 （＝ＴＤ1 ）、Ｄ4
（＝ＤＤ1 ）及びＤ5 （＝ＤＤ2 ）のみをオン状態から
オフ状態にスイッチさせ、従って、信号出力端子Ｔ2 及
び端子３間の半導体素子Ｄ4 〜Ｄ6 中、２個の半導体素
子Ｄ4 （＝ＤＤ1 ）及びＤ5 （＝ＤＤ2 ）のみをオン状
態からオフ状態にスイッチさせ、（４）αの値が６＜α
の場合、半導体素子Ｄ1 〜Ｄ6 中、３個の半導体素子Ｄ
4 （＝ＤＤ4 ）、Ｄ5 （＝ＤＤ5 ）及びＤ6 （＝Ｄ
Ｄ6 ）のみをオン状態からオフ状態にスイッチさせ、従
って、信号出力端子Ｔ2 及び端子３間の半導体素子Ｄ4
（＝ＤＤ1 ）、Ｄ5 （＝ＤＤ2 ）及びＤ6 （＝ＤＤ3 ）
の全てをオン状態からオフ状態にスイッチさせるように
することができる。
【００６７】このため、信号出力端子Ｔ2 及び端子３間
に、図１９Ｂに示すように、（１）αの値が０＜α＜２
の場合、４値中の「０」の値をとり、（２）αの値が２
＜α＜４の場合、４値中の「１」の値をとり、（３）α
の値が４＜α＜６の場合、４値中の「２」の値をとり、
（４）αの値が６＜αの場合、４値中の「３」の値をと
る電圧を得ることができる。
に、図１９Ｂに示すように、（１）αの値が０＜α＜２
の場合、４値中の「０」の値をとり、（２）αの値が２
＜α＜４の場合、４値中の「１」の値をとり、（３）α
の値が４＜α＜６の場合、４値中の「２」の値をとり、
（４）αの値が６＜αの場合、４値中の「３」の値をと
る電圧を得ることができる。
【００６８】以上のことから、図１８に示す本願第１番
目の発明による多値論理回路の第５の実施の形態例によ
れば、図１に示す本願第１番目の発明による多値論理回
路の第１の実施の形態例の場合に準じて、信号入力端子
Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi に
応じて、４値中の一の値の電圧値をとる出力信号を得る
ことができ、よって多値（４値）論理回路としての機能
を得ることができる。
目の発明による多値論理回路の第５の実施の形態例によ
れば、図１に示す本願第１番目の発明による多値論理回
路の第１の実施の形態例の場合に準じて、信号入力端子
Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi に
応じて、４値中の一の値の電圧値をとる出力信号を得る
ことができ、よって多値（４値）論理回路としての機能
を得ることができる。
【００６９】また、詳細説明は省略するが、図１に示す
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合と同様に、多値論理回路を、図５８で上述
した従来の多値論理回路の場合に比し簡易に構成するこ
とができ、また容易に製造することができる。
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合と同様に、多値論理回路を、図５８で上述
した従来の多値論理回路の場合に比し簡易に構成するこ
とができ、また容易に製造することができる。
【００７０】
【発明の実施の形態６】次に、図２０を伴って、本願第
１番目の発明による多値論理回路の第６の実施の形態例
について述べよう。
１番目の発明による多値論理回路の第６の実施の形態例
について述べよう。
【００７１】図２０において、図１１及び図１８との対
応部分には同一符号を付し、詳細説明を省略する。図２
０に示す本願第１番目の発明による多値論理回路の第６
の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋１）
の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点か
ら、信号出力端子Ｔ2 が導出されている図１８に示す多
値論理回路の場合に代え、図１１に示す多値論理回路の
場合と同様に、第１及び第２の半導体素子Ｄ1 及びＤ
2 、第２及び第３の半導体素子Ｄ2 及びＤ3 ………第５
（＝ｑ−１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)
及びＤ6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ
22………Ｔ25(=q-1)が導出されていることを除いて、図
１８に示す多値論理回路の場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図２
０に示す本願第１番目の発明による多値論理回路の第６
の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋１）
の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点か
ら、信号出力端子Ｔ2 が導出されている図１８に示す多
値論理回路の場合に代え、図１１に示す多値論理回路の
場合と同様に、第１及び第２の半導体素子Ｄ1 及びＤ
2 、第２及び第３の半導体素子Ｄ2 及びＤ3 ………第５
（＝ｑ−１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)
及びＤ6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ
22………Ｔ25(=q-1)が導出されていることを除いて、図
１８に示す多値論理回路の場合と同様の構成を有する。
【００７２】以上が、本願第１番目の発明による多値論
理回路の第６の実施の形態例の構成である。
理回路の第６の実施の形態例の構成である。
【００７３】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図１８に示す
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
論理回路によれば、上述した事項を除いて図１８に示す
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
【００７４】また、このため、図１１に示す多値論理回
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
【００７５】さらに、上述した機能を、図１で上述した
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
【００７６】
【発明の実施の形態７】次に、図２１を伴って、本願第
１番目の発明による多値論理回路の第７の実施の形態例
について述べよう。
１番目の発明による多値論理回路の第７の実施の形態例
について述べよう。
【００７７】図２１において、図１４及び図１８との対
応部分には同一符号を付し、詳細説明を省略する。図２
１に示す本願第１番目の発明による多値論理回路の第７
の実施の形態例は、３（＝ｎ）個の半導体素子Ｄ4 （＝
ＴＤ1 ）、Ｄ5 （＝ＴＤ2 ）及びＤ6(=q)（＝ＴＤ3(=n)
）が、１つの制御端子ｃしか有していない図１８に示
す多値論理回路の場合に代え、図１４に示す多値論理回
路の場合と同様に、制御端子ｃの外制御端子ｄを有し、
そして、３（＝ｎ）個の半導体素子Ｄ4 （＝ＴＤ1 ）、
Ｄ5（＝ＴＤ2 ）及びＤ6(=q) （＝ＴＤ3(=n) ）の制御
端子ｄが３（＝ｎ）個の信号入力端子ＴＡ1 、ＴＡ2 及
びＴＡ3 にそれぞれ導出されていることを除いて、図１
８に示す多値論理回路の場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図２
１に示す本願第１番目の発明による多値論理回路の第７
の実施の形態例は、３（＝ｎ）個の半導体素子Ｄ4 （＝
ＴＤ1 ）、Ｄ5 （＝ＴＤ2 ）及びＤ6(=q)（＝ＴＤ3(=n)
）が、１つの制御端子ｃしか有していない図１８に示
す多値論理回路の場合に代え、図１４に示す多値論理回
路の場合と同様に、制御端子ｃの外制御端子ｄを有し、
そして、３（＝ｎ）個の半導体素子Ｄ4 （＝ＴＤ1 ）、
Ｄ5（＝ＴＤ2 ）及びＤ6(=q) （＝ＴＤ3(=n) ）の制御
端子ｄが３（＝ｎ）個の信号入力端子ＴＡ1 、ＴＡ2 及
びＴＡ3 にそれぞれ導出されていることを除いて、図１
８に示す多値論理回路の場合と同様の構成を有する。
【００７８】以上が、本願第１番目の発明による多値論
理回路の第７の実施の形態例の構成である。
理回路の第７の実施の形態例の構成である。
【００７９】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第５の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、図１４に示す本願第１番目の発明による多値論
理回路の第３の実施の形態例で述べたと同様に、第１及
び第３の半導体素子Ｄ1 及びＤ3 の電圧Ｖ−電流Ｉ特性
におけるピーク電流値Ｉp1及びＩp3が７及び５の値をそ
れぞれ有するとするとき、図１に示す本発明による多値
論理回路の場合に準じて、ピーク電流値の変化分αに対
する半導体素子のピーク電流値Ｉp の関係が、図２２Ａ
に示すように、図１０Ａを伴って前述したのに準じて得
られ、また、ピーク電流値Ｉp の変化分αに対する信号
出力端子Ｔ2 及び端子３間の電圧の関係が、図２２Ｂに
示すように、図１０Ｂを伴って前述したのに準じて得ら
れるが、いま、半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝
ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）中の例えば半導体素子Ｄ
4 （＝ＴＤ1 ）の制御端子ｄに信号入力端子ＴＡ1 から
制御信号を供給すれば、その値に応じて、ピーク電流値
Ｉp の変化分αに対するピーク電流値ＴP4の値を、図１
５Ａで述べたように且つ図２２Ａ中に矢示のように変更
させることができ、また、これに応じて、図１５Ｂで述
べたように且つ図２２Ｂに示すピーク電流値Ｉp の変化
分α−信号出力端子Ｔ2 及び端子３間で得られる電圧特
性上でみて、信号出力端子Ｔ2 及び端子３間で得られる
電圧の値が「１」の値から「０」の値に変化するピーク
電流値Ｉp の変化分α上の点を、図示のように、変更、
調整することができる。
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第５の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、図１４に示す本願第１番目の発明による多値論
理回路の第３の実施の形態例で述べたと同様に、第１及
び第３の半導体素子Ｄ1 及びＤ3 の電圧Ｖ−電流Ｉ特性
におけるピーク電流値Ｉp1及びＩp3が７及び５の値をそ
れぞれ有するとするとき、図１に示す本発明による多値
論理回路の場合に準じて、ピーク電流値の変化分αに対
する半導体素子のピーク電流値Ｉp の関係が、図２２Ａ
に示すように、図１０Ａを伴って前述したのに準じて得
られ、また、ピーク電流値Ｉp の変化分αに対する信号
出力端子Ｔ2 及び端子３間の電圧の関係が、図２２Ｂに
示すように、図１０Ｂを伴って前述したのに準じて得ら
れるが、いま、半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝
ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）中の例えば半導体素子Ｄ
4 （＝ＴＤ1 ）の制御端子ｄに信号入力端子ＴＡ1 から
制御信号を供給すれば、その値に応じて、ピーク電流値
Ｉp の変化分αに対するピーク電流値ＴP4の値を、図１
５Ａで述べたように且つ図２２Ａ中に矢示のように変更
させることができ、また、これに応じて、図１５Ｂで述
べたように且つ図２２Ｂに示すピーク電流値Ｉp の変化
分α−信号出力端子Ｔ2 及び端子３間で得られる電圧特
性上でみて、信号出力端子Ｔ2 及び端子３間で得られる
電圧の値が「１」の値から「０」の値に変化するピーク
電流値Ｉp の変化分α上の点を、図示のように、変更、
調整することができる。
【００８０】以上のことから、図２１に示す本願第１番
目の発明による多値論理回路の第７の実施の形態例によ
れば、図１８に示す本願第１番目の発明による多値論理
回路の第５の実施の形態例の場合に準じて、信号入力端
子Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi
に応じて、４値中の一の値の電圧値をとる出力信号を得
ることができ、よって多値（４値）論理回路としての機
能を得ることができるとともに、ピーク電流値Ｉp の変
化分α−信号出力端子Ｔ2 及び端子３間で得られる電圧
特性上でみた、信号出力端子Ｔ2 及び端子３間で得られ
る電圧の値が変化するピーク電流値Ｉp の変化分α上の
点でなる閾値を、図１４に示す多値論理回路の場合と同
様に、容易に、変更、調整する機能を得ることができる
ので、有用である。
目の発明による多値論理回路の第７の実施の形態例によ
れば、図１８に示す本願第１番目の発明による多値論理
回路の第５の実施の形態例の場合に準じて、信号入力端
子Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi
に応じて、４値中の一の値の電圧値をとる出力信号を得
ることができ、よって多値（４値）論理回路としての機
能を得ることができるとともに、ピーク電流値Ｉp の変
化分α−信号出力端子Ｔ2 及び端子３間で得られる電圧
特性上でみた、信号出力端子Ｔ2 及び端子３間で得られ
る電圧の値が変化するピーク電流値Ｉp の変化分α上の
点でなる閾値を、図１４に示す多値論理回路の場合と同
様に、容易に、変更、調整する機能を得ることができる
ので、有用である。
【００８１】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【００８２】
【発明の実施の形態８】次に、図２３を伴って、本願第
１番目の発明による多値論理回路の第８の実施の形態例
について述べよう。
１番目の発明による多値論理回路の第８の実施の形態例
について述べよう。
【００８３】図２３において、図１６及び図２１との対
応部分には同一符号を付し、詳細説明を省略する。図２
３に示す本願第１番目の発明による多値論理回路の第８
の実施の形態例は、３個の半導体素子Ｄ4 （＝ＴＤ
1 ）、Ｄ5 （＝ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）の制御端
子ｄが３個の信号入力端子ＴＡ1 、ＴＡ2 及びＴＡ3 に
それぞれ導出されている図２１に示す多値論理回路の場
合に代え、図１６に示す多値論理回路の場合と同様に、
３個の半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝ＴＤ2 ）
及びＤ6（＝ＴＤ3 ）の制御端子ｄに共通の信号入力端
子ＴＡに導入されていることを除いて、図２１に示す多
値論理回路の場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図２
３に示す本願第１番目の発明による多値論理回路の第８
の実施の形態例は、３個の半導体素子Ｄ4 （＝ＴＤ
1 ）、Ｄ5 （＝ＴＤ2 ）及びＤ6 （＝ＴＤ3 ）の制御端
子ｄが３個の信号入力端子ＴＡ1 、ＴＡ2 及びＴＡ3 に
それぞれ導出されている図２１に示す多値論理回路の場
合に代え、図１６に示す多値論理回路の場合と同様に、
３個の半導体素子Ｄ4 （＝ＴＤ1 ）、Ｄ5 （＝ＴＤ2 ）
及びＤ6（＝ＴＤ3 ）の制御端子ｄに共通の信号入力端
子ＴＡに導入されていることを除いて、図２１に示す多
値論理回路の場合と同様の構成を有する。
【００８４】以上が、本願第１番目の発明による多値論
理回路の第８の実施の形態例の構成である。
理回路の第８の実施の形態例の構成である。
【００８５】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて、図２１に示
す本願第１番目の発明による多値論理回路の第７の実施
の形態例の場合と同様の構成を有するので、詳細説明は
省略するが、ピーク電流値の変化分αに対する半導体素
子のピーク電流値Ｉp の関係が、図１６に示す本願第１
番目の発明による多値論理回路の第４の実施の形態例で
述べたと同様に得られる。
論理回路によれば、上述した事項を除いて、図２１に示
す本願第１番目の発明による多値論理回路の第７の実施
の形態例の場合と同様の構成を有するので、詳細説明は
省略するが、ピーク電流値の変化分αに対する半導体素
子のピーク電流値Ｉp の関係が、図１６に示す本願第１
番目の発明による多値論理回路の第４の実施の形態例で
述べたと同様に得られる。
【００８６】以上のことから、図２３に示す本願第１番
目の発明による多値論理回路の第８の実施の形態例によ
れば、図１に示す本願第１番目の発明による多値論理回
路の第１の実施の形態例の場合に準じて、信号入力端子
Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi に
応じて、４値中の一の値の電圧値をとる出力信号を得る
ことができ、よって多値（４値）論理回路としての機能
を得ることができるとともに、図１６に示す多値論理回
路の場合と同様に、４値の電圧値をとる出力信号の４値
のレベルを、容易に、変更、調整する機能を得ることが
できるので、有用である。
目の発明による多値論理回路の第８の実施の形態例によ
れば、図１に示す本願第１番目の発明による多値論理回
路の第１の実施の形態例の場合に準じて、信号入力端子
Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi に
応じて、４値中の一の値の電圧値をとる出力信号を得る
ことができ、よって多値（４値）論理回路としての機能
を得ることができるとともに、図１６に示す多値論理回
路の場合と同様に、４値の電圧値をとる出力信号の４値
のレベルを、容易に、変更、調整する機能を得ることが
できるので、有用である。
【００８７】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【００８８】
【発明の実施の形態９】次に、図２４を伴って本願第１
番目の発明による多値論理回路の第９の実施の形態例を
述べよう。
番目の発明による多値論理回路の第９の実施の形態例を
述べよう。
【００８９】図２４において、図１との対応部分には同
一符号を付し、詳細説明を省略する。
一符号を付し、詳細説明を省略する。
【００９０】図２４に示す本願第１番目の発明による多
値論理回路の第９の実施の形態例は、次の事項を除い
て、図１に示す本願第１番目の発明による多値論理回路
の場合と同様の構成を有する。
値論理回路の第９の実施の形態例は、次の事項を除い
て、図１に示す本願第１番目の発明による多値論理回路
の場合と同様の構成を有する。
【００９１】すなわち、ｑ＝６、ｍ＝３、ｎ＝３、ｊ＝
３でなり、よって、半導体素子直列接続回路１が、ｑ＝
６でなることによって、６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) の直列回路でなり、また、ｍ＝３でなること
によって、２端子半導体素子でなる３個の半導体素子が
２端子半導体素子ＤＤ1 、ＤＤ2 及びＤＤ3 でなる第
１、第２及び第３の半導体素子Ｄ1 、Ｄ2 及びＤ3 でな
り、さらに、ｎ＝３でなることによって、３端子半導体
素子でなる３個の半導体素子が、３端子半導体素子ＴＤ
1 、ＴＤ2 及びＴＤ3 でなる第４、第５及び第６の半導
体素子Ｄ4 、Ｄ5及びＤ6 でなり、ｊ＝３でなることに
よって、信号出力端子Ｔ2 が半導体素子Ｄ3 及びＤ
4 （＝ＴＤ1 ）の接続中点から導出されている図１に示
す多値論理回路の場合に代え、ｑ＝３、ｍ＝１、ｎ＝
２、ｊ＝２でなり、よって、半導体素子直列接続回路１
が、ｑ＝３でなることよって、３（＝ｑ）個の半導体素
子Ｄ1 、Ｄ2 及びＤ3 の直列回路でなり、また、ｍ＝１
でなることによって、２端子半導体素子でなる１個の半
導体素子が２端子半導体素子ＤＤ1 でなる第１の半導体
素子Ｄ1 でなり、ｎ＝２でなることによって、３端子半
導体素子でなる２個の半導体素子が３端子半導体素子Ｔ
Ｄ1 及びＴＤ2 でなる第２及び第３の半導体素子Ｄ2及
びＤ3 でなり、ｊ＝２でなることによって、信号出力端
子Ｔ2 が半導体素子Ｄ2(=j) （＝ＴＤ1 ）及びＤ
3(=j+1) （＝ＴＤ2 ）の接続中点から導出されている。
３でなり、よって、半導体素子直列接続回路１が、ｑ＝
６でなることによって、６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) の直列回路でなり、また、ｍ＝３でなること
によって、２端子半導体素子でなる３個の半導体素子が
２端子半導体素子ＤＤ1 、ＤＤ2 及びＤＤ3 でなる第
１、第２及び第３の半導体素子Ｄ1 、Ｄ2 及びＤ3 でな
り、さらに、ｎ＝３でなることによって、３端子半導体
素子でなる３個の半導体素子が、３端子半導体素子ＴＤ
1 、ＴＤ2 及びＴＤ3 でなる第４、第５及び第６の半導
体素子Ｄ4 、Ｄ5及びＤ6 でなり、ｊ＝３でなることに
よって、信号出力端子Ｔ2 が半導体素子Ｄ3 及びＤ
4 （＝ＴＤ1 ）の接続中点から導出されている図１に示
す多値論理回路の場合に代え、ｑ＝３、ｍ＝１、ｎ＝
２、ｊ＝２でなり、よって、半導体素子直列接続回路１
が、ｑ＝３でなることよって、３（＝ｑ）個の半導体素
子Ｄ1 、Ｄ2 及びＤ3 の直列回路でなり、また、ｍ＝１
でなることによって、２端子半導体素子でなる１個の半
導体素子が２端子半導体素子ＤＤ1 でなる第１の半導体
素子Ｄ1 でなり、ｎ＝２でなることによって、３端子半
導体素子でなる２個の半導体素子が３端子半導体素子Ｔ
Ｄ1 及びＴＤ2 でなる第２及び第３の半導体素子Ｄ2及
びＤ3 でなり、ｊ＝２でなることによって、信号出力端
子Ｔ2 が半導体素子Ｄ2(=j) （＝ＴＤ1 ）及びＤ
3(=j+1) （＝ＴＤ2 ）の接続中点から導出されている。
【００９２】ただし、この場合、図２５に示すように、
３端子半導体素子ＴＤ1 でなる半導体素子Ｄ2 が、電圧
Ｖ−電流Ｉ特性上のピーク電流値ＩP2をして、制御端子
ｃ及び主端子ｂ間の制御電圧ＶG によって制御されてい
ない（制御電圧ＶG の値が例えば零であることによっ
て）場合において、基準の１の値を有し、且つ制御端子
ｃ及び主端子ｂ間の制御電圧ＶG が変化するのに応じて
ピーク電流値ＩP2が変化する変化分αの変化率をして、
２の値を有し、また、３端子半導体素子ＴＤ2 でなる半
導体素子Ｄ3 が、同様のピーク電流値ＩP3をして、制御
端子ｃ及び主端子ｂ間の制御電圧ＶG によって制御され
ていない場合において、２の値を有し、且つ制御端子ｃ
及び主端子ｂ間の制御電圧ＶG が変化するのに応じてピ
ーク電流値ＩP3が変化する変化分αの変化率をして、１
の値を有し、さらに、２端子半導体素子ＤＤ1 でなる半
導体素子Ｄ1 が、同様のピーク電流値ＩP1をして、４の
値を有する。
３端子半導体素子ＴＤ1 でなる半導体素子Ｄ2 が、電圧
Ｖ−電流Ｉ特性上のピーク電流値ＩP2をして、制御端子
ｃ及び主端子ｂ間の制御電圧ＶG によって制御されてい
ない（制御電圧ＶG の値が例えば零であることによっ
て）場合において、基準の１の値を有し、且つ制御端子
ｃ及び主端子ｂ間の制御電圧ＶG が変化するのに応じて
ピーク電流値ＩP2が変化する変化分αの変化率をして、
２の値を有し、また、３端子半導体素子ＴＤ2 でなる半
導体素子Ｄ3 が、同様のピーク電流値ＩP3をして、制御
端子ｃ及び主端子ｂ間の制御電圧ＶG によって制御され
ていない場合において、２の値を有し、且つ制御端子ｃ
及び主端子ｂ間の制御電圧ＶG が変化するのに応じてピ
ーク電流値ＩP3が変化する変化分αの変化率をして、１
の値を有し、さらに、２端子半導体素子ＤＤ1 でなる半
導体素子Ｄ1 が、同様のピーク電流値ＩP1をして、４の
値を有する。
【００９３】以上が、本願第１番目の発明による多値論
理回路の第９の実施の形態例の構成である。
理回路の第９の実施の形態例の構成である。
【００９４】このような構成を有する本発明による多値
論理回路によれば、いま、第１〜第３（＝ｑ）の半導体
素子Ｄ1 〜Ｄ3(=q) が一般に呈する図２に示すような電
圧Ｖ−電流Ｉ特性上の谷電流ＩV に対する電圧値をし
て、互いに等しいとし、また、電源端子２及び端子３に
印加される図６に示すような交番電源電圧ＶＤがとる上
述した値Ｖ2 が電圧値ＶV またはそれよりもわずかに大
であるとして、半導体素子Ｄ2 （＝ＴＤ1 ）及びＤ
3 （＝ＴＤ2 ）の電圧Ｖ−電流Ｉ特性上のピーク電流値
ＩP2及びＩP3が制御電圧ＶG によって制御されていない
状態での半導体素子直列接続回路１の両端間の電圧Ｖ−
電流Ｉ特性をみるに、それを、その電圧Ｖを零値から電
圧Ｖ2 の３倍以上の電圧ＶC まで変化させるとした場
合、第１、第２及び第３の半導体素子Ｄ1 、Ｄ2 及びＤ
3 が、半導体素子Ｄ2 、Ｄ3 及びＤ1 の順にオン状態か
らオフ状態にスイッチするので、図２６に示すように、
得ることができる。
論理回路によれば、いま、第１〜第３（＝ｑ）の半導体
素子Ｄ1 〜Ｄ3(=q) が一般に呈する図２に示すような電
圧Ｖ−電流Ｉ特性上の谷電流ＩV に対する電圧値をし
て、互いに等しいとし、また、電源端子２及び端子３に
印加される図６に示すような交番電源電圧ＶＤがとる上
述した値Ｖ2 が電圧値ＶV またはそれよりもわずかに大
であるとして、半導体素子Ｄ2 （＝ＴＤ1 ）及びＤ
3 （＝ＴＤ2 ）の電圧Ｖ−電流Ｉ特性上のピーク電流値
ＩP2及びＩP3が制御電圧ＶG によって制御されていない
状態での半導体素子直列接続回路１の両端間の電圧Ｖ−
電流Ｉ特性をみるに、それを、その電圧Ｖを零値から電
圧Ｖ2 の３倍以上の電圧ＶC まで変化させるとした場
合、第１、第２及び第３の半導体素子Ｄ1 、Ｄ2 及びＤ
3 が、半導体素子Ｄ2 、Ｄ3 及びＤ1 の順にオン状態か
らオフ状態にスイッチするので、図２６に示すように、
得ることができる。
【００９５】また、信号入力端子Ｔ1 及び端子３間に、
入力信号をその電圧値Ｖi が零値から時間とともに例え
ば同じ変化率で大になる値をとるものとして供給すれ
ば、それに応じて３端子半導体素子ＴＤ1 及びＴＤ2 で
なる半導体素子Ｄ2 及びＤ3 のピーク電流値ＩP2及びＩ
P3がそれぞれ１及び２の値から時間とともに２α及びα
で表される変化分を以って変化するので、図２７Ａに示
すように、（１）αの値が１になる時点で、半導体素子
Ｄ2 （＝ＴＤ1 ）と半導体素子Ｄ3 （＝ＴＤ2 ）とのピ
ーク電流値ＩP2及びＩP3の大小関係を逆転させ、（２）
αの値が２になる時点で、半導体素子Ｄ3 （＝ＴＤ2 ）
と半導体素子Ｄ1 （＝ＤＤ1 ）とのピーク電流値ＩP3及
びＩP1の大小関係を逆転させるようにすることができ
る。
入力信号をその電圧値Ｖi が零値から時間とともに例え
ば同じ変化率で大になる値をとるものとして供給すれ
ば、それに応じて３端子半導体素子ＴＤ1 及びＴＤ2 で
なる半導体素子Ｄ2 及びＤ3 のピーク電流値ＩP2及びＩ
P3がそれぞれ１及び２の値から時間とともに２α及びα
で表される変化分を以って変化するので、図２７Ａに示
すように、（１）αの値が１になる時点で、半導体素子
Ｄ2 （＝ＴＤ1 ）と半導体素子Ｄ3 （＝ＴＤ2 ）とのピ
ーク電流値ＩP2及びＩP3の大小関係を逆転させ、（２）
αの値が２になる時点で、半導体素子Ｄ3 （＝ＴＤ2 ）
と半導体素子Ｄ1 （＝ＤＤ1 ）とのピーク電流値ＩP3及
びＩP1の大小関係を逆転させるようにすることができ
る。
【００９６】このため、電源端子２及び端子３間に、上
述した電圧値Ｖ1 をとっている状態から上述した電圧値
ＶV の１倍の値（図２６の電圧Ｖ−電流Ｉ特性上のＶC1
で示す値を有する）またはそれよりもわずかに大きな値
でなる電圧値Ｖ2 をとっている状態に変化することを繰
り返す交番電源電圧ＶＤを印加すれば、その交番電源電
圧ＶＤが、電圧値Ｖ1 をとっている状態から電圧値Ｖ2
をとっている状態になる過程で、（１）αの値が０＜α
＜１である場合、半導体素子直列接続回路１の両端間の
半導体素子Ｄ1 （＝ＤＤ1 ）、Ｄ2 （＝ＴＤ1 ）及びＤ
3 （＝ＴＤ2 ）中、１個の半導体素子Ｄ2 （＝ＴＤ1 ）
のみをオン状態からオフ状態にスイッチさせ、従って、
信号出力端子Ｔ2 及び端子３間の半導体素子Ｄ3 （＝Ｔ
Ｄ2 ）をオン状態からオフ状態にスイッチさせず、
（２）αの値が１＜α＜２である場合、半導体素子直列
接続回路１の両端間の半導体素子Ｄ1 （＝ＤＤ1 ）、Ｄ
2 （＝ＴＤ1 ）及びＤ3 （＝ＴＤ2 ）中、１個の半導体
素子Ｄ3 （＝ＴＤ2 ）のみをオン状態からオフ状態にス
イッチさせ、従って、信号出力端子Ｔ2 及び端子３間の
半導体素子Ｄ3 （＝ＴＤ2 ）をオン状態からオフ状態に
スイッチさせ、（３）αの値が２＜αの場合、半導体素
子直列接続回路１の半導体素子Ｄ1（＝ＤＤ1 ）、Ｄ2
（＝ＴＤ1 ）及びＤ3 （＝ＴＤ2 ）中、１個の半導体素
子Ｄ1 （＝ＤＤ1 ）のみをオン状態からオフ状態にスイ
ッチさせ、従って、信号出力端子Ｔ2 及び端子３間の半
導体素子Ｄ3 （＝ＴＤ2 ）をオン状態からオフ状態にス
イッチさせないようにすることができる。
述した電圧値Ｖ1 をとっている状態から上述した電圧値
ＶV の１倍の値（図２６の電圧Ｖ−電流Ｉ特性上のＶC1
で示す値を有する）またはそれよりもわずかに大きな値
でなる電圧値Ｖ2 をとっている状態に変化することを繰
り返す交番電源電圧ＶＤを印加すれば、その交番電源電
圧ＶＤが、電圧値Ｖ1 をとっている状態から電圧値Ｖ2
をとっている状態になる過程で、（１）αの値が０＜α
＜１である場合、半導体素子直列接続回路１の両端間の
半導体素子Ｄ1 （＝ＤＤ1 ）、Ｄ2 （＝ＴＤ1 ）及びＤ
3 （＝ＴＤ2 ）中、１個の半導体素子Ｄ2 （＝ＴＤ1 ）
のみをオン状態からオフ状態にスイッチさせ、従って、
信号出力端子Ｔ2 及び端子３間の半導体素子Ｄ3 （＝Ｔ
Ｄ2 ）をオン状態からオフ状態にスイッチさせず、
（２）αの値が１＜α＜２である場合、半導体素子直列
接続回路１の両端間の半導体素子Ｄ1 （＝ＤＤ1 ）、Ｄ
2 （＝ＴＤ1 ）及びＤ3 （＝ＴＤ2 ）中、１個の半導体
素子Ｄ3 （＝ＴＤ2 ）のみをオン状態からオフ状態にス
イッチさせ、従って、信号出力端子Ｔ2 及び端子３間の
半導体素子Ｄ3 （＝ＴＤ2 ）をオン状態からオフ状態に
スイッチさせ、（３）αの値が２＜αの場合、半導体素
子直列接続回路１の半導体素子Ｄ1（＝ＤＤ1 ）、Ｄ2
（＝ＴＤ1 ）及びＤ3 （＝ＴＤ2 ）中、１個の半導体素
子Ｄ1 （＝ＤＤ1 ）のみをオン状態からオフ状態にスイ
ッチさせ、従って、信号出力端子Ｔ2 及び端子３間の半
導体素子Ｄ3 （＝ＴＤ2 ）をオン状態からオフ状態にス
イッチさせないようにすることができる。
【００９７】従って、「０」、「１」、「２」及び
「３」の４値を考えるとき、信号出力端子Ｔ2 及び端子
３間に、図２７Ｂに示すように、（１）αの値が０＜α
＜１の場合、４値中の「０」の値をとり、（２）αの値
が１＜α＜２の場合、４値中の「３」の値をとり、
（３）αの値が２＜αの場合、４値中の「０」の値をと
る電圧を得ることができる。
「３」の４値を考えるとき、信号出力端子Ｔ2 及び端子
３間に、図２７Ｂに示すように、（１）αの値が０＜α
＜１の場合、４値中の「０」の値をとり、（２）αの値
が１＜α＜２の場合、４値中の「３」の値をとり、
（３）αの値が２＜αの場合、４値中の「０」の値をと
る電圧を得ることができる。
【００９８】以上のことから、図２４に示す本願第１番
目の発明による多値論理回路の第９の実施の形態例によ
れば、信号入力端子Ｔ1 及び端子３間に供給される入力
信号の電圧値Ｖi に応じて、４値中の「０」及び「３」
中の一の値の電圧値をとる出力信号を得ることができ、
よって、リテラル多値論理回路としての機能を得ること
ができる。
目の発明による多値論理回路の第９の実施の形態例によ
れば、信号入力端子Ｔ1 及び端子３間に供給される入力
信号の電圧値Ｖi に応じて、４値中の「０」及び「３」
中の一の値の電圧値をとる出力信号を得ることができ、
よって、リテラル多値論理回路としての機能を得ること
ができる。
【００９９】また、詳細説明は省略するが、図１に示す
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合に準じて、多値論理回路を簡易に構成する
ことができ、また容易に製造することができる。
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合に準じて、多値論理回路を簡易に構成する
ことができ、また容易に製造することができる。
【０１００】
【発明の実施の形態１０】次に、本願第１番目の発明に
よる多値論理回路の第１０の実施の形態例を述べよう。
よる多値論理回路の第１０の実施の形態例を述べよう。
【０１０１】本願第１番目の発明による多値論理回路の
第１０の実施の形態例は、見掛上、図２４に示す本願第
１番目の発明による多値論理回路の第９の実施の形態例
の場合と同様の構成を有するが、３端子半導体素子ＴＤ
2 でなる半導体素子Ｄ3 の電圧Ｖ−電流Ｉ特性のピーク
電流値ＩP3をして、制御端子ｃ及び主端子ｂ間の制御電
圧ＶG によって制御されていない場合において、図２５
に示すように、２の値である図２４に示す本願第１番目
の発明による多値論理回路の第９の実施の形態例の場合
に代え、図２８に示すように、３の値であることを除い
て、図２４に示す本願第１番目の発明による多値論理回
路の第９の実施の形態例の場合と同様の構成を有する。
第１０の実施の形態例は、見掛上、図２４に示す本願第
１番目の発明による多値論理回路の第９の実施の形態例
の場合と同様の構成を有するが、３端子半導体素子ＴＤ
2 でなる半導体素子Ｄ3 の電圧Ｖ−電流Ｉ特性のピーク
電流値ＩP3をして、制御端子ｃ及び主端子ｂ間の制御電
圧ＶG によって制御されていない場合において、図２５
に示すように、２の値である図２４に示す本願第１番目
の発明による多値論理回路の第９の実施の形態例の場合
に代え、図２８に示すように、３の値であることを除い
て、図２４に示す本願第１番目の発明による多値論理回
路の第９の実施の形態例の場合と同様の構成を有する。
【０１０２】以上が、本願第１番目の発明による多値論
理回路の第１０の実施の形態例の構成である。
理回路の第１０の実施の形態例の構成である。
【０１０３】このような構成を有する本願第１番目の発
明による多値論理回路の第１０の実施の形態例によれ
ば、上述した事項を除いて、図２４で上述した本願第１
番目の発明による多値論理回路の第９の実施の形態例の
場合と同様の構成を有するので、詳細説明は省略する
が、信号入力端子Ｔ1 及び端子３間に、入力信号をその
電圧値Ｖi が、零値から時間とともに例えば同じ変化率
で大になる値をとるものとして供給すれば、それに応じ
て３端子半導体素子ＴＤ1 及びＴＤ2(=n) でなる半導体
素子Ｄ2 及びＤ3 のピーク電流値ＩP2及びＩP3がそれぞ
れ１及び３の値から時間とともに２α及びαで表される
増加分で増加するので、図２９Ａに示すように、（１）
αの値が１になる時点で、半導体素子Ｄ3 （＝ＴＤ2 ）
と半導体素子Ｄ1 （＝ＤＤ1 ）とのピーク電流値ＩP3及
びＩP1の大小関係を逆転させ、（２）αの値が２になる
時点で、半導体素子Ｄ2 （＝ＴＤ1 ）と半導体素子Ｄ3
（＝ＴＤ2 ）とのピーク電流値ＩP2及びＩP3の大小関係
を逆転させるようにすることができる。
明による多値論理回路の第１０の実施の形態例によれ
ば、上述した事項を除いて、図２４で上述した本願第１
番目の発明による多値論理回路の第９の実施の形態例の
場合と同様の構成を有するので、詳細説明は省略する
が、信号入力端子Ｔ1 及び端子３間に、入力信号をその
電圧値Ｖi が、零値から時間とともに例えば同じ変化率
で大になる値をとるものとして供給すれば、それに応じ
て３端子半導体素子ＴＤ1 及びＴＤ2(=n) でなる半導体
素子Ｄ2 及びＤ3 のピーク電流値ＩP2及びＩP3がそれぞ
れ１及び３の値から時間とともに２α及びαで表される
増加分で増加するので、図２９Ａに示すように、（１）
αの値が１になる時点で、半導体素子Ｄ3 （＝ＴＤ2 ）
と半導体素子Ｄ1 （＝ＤＤ1 ）とのピーク電流値ＩP3及
びＩP1の大小関係を逆転させ、（２）αの値が２になる
時点で、半導体素子Ｄ2 （＝ＴＤ1 ）と半導体素子Ｄ3
（＝ＴＤ2 ）とのピーク電流値ＩP2及びＩP3の大小関係
を逆転させるようにすることができる。
【０１０４】このため、電源端子２及び端子３間に、上
述した電圧値Ｖ1 をとっている状態から上述した電圧値
ＶV の２倍、すなわち２ＶV の値（図２６の電圧Ｖ−電
流Ｉ特性のＶC2で示す値を有する）またはそれよりもわ
ずかに大きな値でなる電圧値Ｖ2 をとっている状態に変
化することを繰り返す交番電源電圧ＶＤを印加すれば、
その交番電源電圧ＶＤが、電圧値Ｖ1 をとっている状態
から電圧値Ｖ2 をとっている状態になる過程で、（１）
αの値が０＜α＜１である場合、半導体素子直列接続回
路１の両端間の半導体素子Ｄ1 （＝ＤＤ1 ）、Ｄ2 （＝
ＴＤ1 ）及びＤ3 （＝ＴＤ2 ）中、２個の半導体素子Ｄ
2 （＝ＴＤ1 ）及びＤ3 （＝ＴＤ2 ）のみをオン状態か
らオフ状態にスイッチさせ、従って、信号出力端子Ｔ2
及び端子３間の半導体素子Ｄ3（＝ＴＤ2 ）をオン状態
からオフ状態にスイッチさせ、（２）αの値が１＜α＜
２である場合、半導体素子直列接続回路１の両端間の半
導体素子Ｄ1 （＝ＤＤ1 ）、Ｄ2 （＝ＴＤ1 ）及びＤ3
（＝ＴＤ2 ）中、２個の半導体素子Ｄ1 （＝ＤＤ1 ）及
びＤ2 （＝ＴＤ1 ）のみをオン状態からオフ状態にスイ
ッチさせ、従って、信号出力端子Ｔ2 及び端子３間の半
導体素子Ｄ3（＝ＴＤ2 ）をオン状態からオフ状態にス
イッチさせず、（３）αの値が２＜αである場合、半導
体素子直列接続回路１の両端間の半導体素子Ｄ1 （＝Ｔ
Ｄ1 ）、Ｄ2 （＝ＴＤ1 ）及びＤ3 （＝ＴＤ2 ）中、２
個の半導体素子Ｄ1 （＝ＴＤ1 ）及びＤ3 （＝ＴＤ2 ）
のみをオン状態からオフ状態にスイッチさせ、従って、
信号出力端子Ｔ2 及び端子３間の半導体素子Ｄ3 （＝Ｔ
Ｄ2 ）をオン状態からオフ状態にスイッチさせるように
することができる。
述した電圧値Ｖ1 をとっている状態から上述した電圧値
ＶV の２倍、すなわち２ＶV の値（図２６の電圧Ｖ−電
流Ｉ特性のＶC2で示す値を有する）またはそれよりもわ
ずかに大きな値でなる電圧値Ｖ2 をとっている状態に変
化することを繰り返す交番電源電圧ＶＤを印加すれば、
その交番電源電圧ＶＤが、電圧値Ｖ1 をとっている状態
から電圧値Ｖ2 をとっている状態になる過程で、（１）
αの値が０＜α＜１である場合、半導体素子直列接続回
路１の両端間の半導体素子Ｄ1 （＝ＤＤ1 ）、Ｄ2 （＝
ＴＤ1 ）及びＤ3 （＝ＴＤ2 ）中、２個の半導体素子Ｄ
2 （＝ＴＤ1 ）及びＤ3 （＝ＴＤ2 ）のみをオン状態か
らオフ状態にスイッチさせ、従って、信号出力端子Ｔ2
及び端子３間の半導体素子Ｄ3（＝ＴＤ2 ）をオン状態
からオフ状態にスイッチさせ、（２）αの値が１＜α＜
２である場合、半導体素子直列接続回路１の両端間の半
導体素子Ｄ1 （＝ＤＤ1 ）、Ｄ2 （＝ＴＤ1 ）及びＤ3
（＝ＴＤ2 ）中、２個の半導体素子Ｄ1 （＝ＤＤ1 ）及
びＤ2 （＝ＴＤ1 ）のみをオン状態からオフ状態にスイ
ッチさせ、従って、信号出力端子Ｔ2 及び端子３間の半
導体素子Ｄ3（＝ＴＤ2 ）をオン状態からオフ状態にス
イッチさせず、（３）αの値が２＜αである場合、半導
体素子直列接続回路１の両端間の半導体素子Ｄ1 （＝Ｔ
Ｄ1 ）、Ｄ2 （＝ＴＤ1 ）及びＤ3 （＝ＴＤ2 ）中、２
個の半導体素子Ｄ1 （＝ＴＤ1 ）及びＤ3 （＝ＴＤ2 ）
のみをオン状態からオフ状態にスイッチさせ、従って、
信号出力端子Ｔ2 及び端子３間の半導体素子Ｄ3 （＝Ｔ
Ｄ2 ）をオン状態からオフ状態にスイッチさせるように
することができる。
【０１０５】このため、信号出力端子Ｔ2 及び端子３間
に、図２９Ｂに示すように、（１）αの値が０＜α＜１
の場合、４値中の「３」の値をとり、（２）αの値が１
＜α＜２の場合、４値中の「０」の値をとり、（３）α
の値が２＜αの場合、４値中の「３」の値をとる（４）
αの値が６＜αの場合、４値中の「０」の値をとる電圧
を得ることができる。
に、図２９Ｂに示すように、（１）αの値が０＜α＜１
の場合、４値中の「３」の値をとり、（２）αの値が１
＜α＜２の場合、４値中の「０」の値をとり、（３）α
の値が２＜αの場合、４値中の「３」の値をとる（４）
αの値が６＜αの場合、４値中の「０」の値をとる電圧
を得ることができる。
【０１０６】以上のことから、本願第１番目の発明によ
る多値論理回路の第１０の実施の形態例によれば、図２
４に示す本願第１番目の発明による多値論理回路の第９
の実施の形態例の場合に準じて、信号入力端子Ｔ1 及び
端子３間に供給される入力信号の電圧値Ｖi に応じて、
４値中の「３」及び「０」の値中一の値の電圧値をとる
出力信号を得ることができ、よってリテラル多値論理回
路としての機能を得ることができる。
る多値論理回路の第１０の実施の形態例によれば、図２
４に示す本願第１番目の発明による多値論理回路の第９
の実施の形態例の場合に準じて、信号入力端子Ｔ1 及び
端子３間に供給される入力信号の電圧値Ｖi に応じて、
４値中の「３」及び「０」の値中一の値の電圧値をとる
出力信号を得ることができ、よってリテラル多値論理回
路としての機能を得ることができる。
【０１０７】また、詳細説明は省略するが、図２４に示
す本願第１番目の発明による多値論理回路の第３の実施
の形態例の場合に準じて、多値論理回路を、簡易に構成
することができ、また、容易に製造することができる。
す本願第１番目の発明による多値論理回路の第３の実施
の形態例の場合に準じて、多値論理回路を、簡易に構成
することができ、また、容易に製造することができる。
【０１０８】
【発明の実施の形態１１】次に、図３０を伴って、本願
第１番目の発明による多値論理回路の第１１の実施の形
態例について述べよう。
第１番目の発明による多値論理回路の第１１の実施の形
態例について述べよう。
【０１０９】図３０において、図１１及び図２４との対
応部分には同一符号を付し、詳細説明を省略する。図３
０に示す本願第１番目の発明による多値論理回路の第１
１の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋
１）の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点
から、信号出力端子Ｔ2 が導出されている図２４に示す
多値論理回路の場合に代え、図１１に示す多値論理回路
の場合に準じて、第１及び第２の半導体素子Ｄ1 及びＤ
2 、及び第２及び第３の半導体素子Ｄ2 及びＤ3 の接続
中点からそれぞれ出力端子Ｔ21及びＴ22が導出されてい
ることを除いて、図２４に示す多値論理回路の場合と同
様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図３
０に示す本願第１番目の発明による多値論理回路の第１
１の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋
１）の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点
から、信号出力端子Ｔ2 が導出されている図２４に示す
多値論理回路の場合に代え、図１１に示す多値論理回路
の場合に準じて、第１及び第２の半導体素子Ｄ1 及びＤ
2 、及び第２及び第３の半導体素子Ｄ2 及びＤ3 の接続
中点からそれぞれ出力端子Ｔ21及びＴ22が導出されてい
ることを除いて、図２４に示す多値論理回路の場合と同
様の構成を有する。
【０１１０】以上が、本願第１番目の発明による多値論
理回路の第１１の実施の形態例の構成である。
理回路の第１１の実施の形態例の構成である。
【０１１１】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第１の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、信号入力端子Ｔ1 及び端子３間に供給される１
つの入力信号の電圧値Ｖi に応じて、図１１に示す多値
論理回路の場合と同様に、２（＝ｑ−１）個の信号出力
端子Ｔ21及びＴ22のそれぞれと端子３との間に、ピーク
電流値Ｉp の変化分αに対する電圧が互に異なるパター
ンをとる２個（＝ｑ−１）の出力信号を得ることがで
き、よって１入力多出力の多値論理回路としての機能を
得ることができる。
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第１の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、信号入力端子Ｔ1 及び端子３間に供給される１
つの入力信号の電圧値Ｖi に応じて、図１１に示す多値
論理回路の場合と同様に、２（＝ｑ−１）個の信号出力
端子Ｔ21及びＴ22のそれぞれと端子３との間に、ピーク
電流値Ｉp の変化分αに対する電圧が互に異なるパター
ンをとる２個（＝ｑ−１）の出力信号を得ることがで
き、よって１入力多出力の多値論理回路としての機能を
得ることができる。
【０１１２】また、このため、図１１に示す多値論理回
路の場合と同様に、２（＝ｑ−１）個の出力端子Ｔ21及
びＴ22のそれぞれと端子３との間で得られる２（＝ｑ−
１）個の出力信号を任意に組合せれば、リテラル関数を
合成する機能を得ることができる。
路の場合と同様に、２（＝ｑ−１）個の出力端子Ｔ21及
びＴ22のそれぞれと端子３との間で得られる２（＝ｑ−
１）個の出力信号を任意に組合せれば、リテラル関数を
合成する機能を得ることができる。
【０１１３】さらに、上述した機能を、図１で上述した
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する３（＝ｑ）個の半導体素子Ｄ1
〜Ｄ3(=q) を用いるだけで、容易に得ることができる。
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する３（＝ｑ）個の半導体素子Ｄ1
〜Ｄ3(=q) を用いるだけで、容易に得ることができる。
【０１１４】
【発明の実施の形態１２】次に、図３１を伴って、本願
第１番目の発明による多値論理回路の第１２の実施の形
態例について述べよう。
第１番目の発明による多値論理回路の第１２の実施の形
態例について述べよう。
【０１１５】図３１において、図１４及び図２４との対
応部分には同一符号を付し、詳細説明を省略する。図３
１に示す本願第１番目の発明による多値論理回路の第１
２の実施の形態例は、２（＝ｎ）個の半導体素子Ｄ2
（＝ＴＤ1 ）及びＤ3(=q) （＝ＴＤ2(=n) ）が、１つの
制御端子ｃしか有していない図２４に示す多値論理回路
の場合に代え、図１４に示す多値論理回路の場合に準じ
て、制御端子ｃの外制御端子ｄを有し、そして、２（＝
ｎ）個の半導体素子Ｄ2 （＝ＴＤ1 ）及びＤ3 （＝ＴＤ
2 ）の制御端子ｄが２（＝ｎ）個の信号入力端子ＴＡ1
及びＴＡ2 にそれぞれ導出されていることを除いて、図
２４に示す多値論理回路の場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図３
１に示す本願第１番目の発明による多値論理回路の第１
２の実施の形態例は、２（＝ｎ）個の半導体素子Ｄ2
（＝ＴＤ1 ）及びＤ3(=q) （＝ＴＤ2(=n) ）が、１つの
制御端子ｃしか有していない図２４に示す多値論理回路
の場合に代え、図１４に示す多値論理回路の場合に準じ
て、制御端子ｃの外制御端子ｄを有し、そして、２（＝
ｎ）個の半導体素子Ｄ2 （＝ＴＤ1 ）及びＤ3 （＝ＴＤ
2 ）の制御端子ｄが２（＝ｎ）個の信号入力端子ＴＡ1
及びＴＡ2 にそれぞれ導出されていることを除いて、図
２４に示す多値論理回路の場合と同様の構成を有する。
【０１１６】以上が、本願第１番目の発明による多値論
理回路の第１２の実施の形態例の構成である。
理回路の第１２の実施の形態例の構成である。
【０１１７】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて、図２４に示
す本願第１番目の発明による多値論理回路の第９の実施
の形態例の場合と同様の構成を有するので、詳細説明は
省略するが、ピーク電流値の変化分αに対する半導体素
子のピーク電流値Ｉp の関係が、図３２Ａに示すように
得られ、また、ピーク電流値Ｉp の変化分αに対する信
号出力端子Ｔ2 及び端子３間の電圧の関係が、図３２Ｂ
に示すように得られ、そして、例えば半導体素子Ｄ2
（＝ＴＤ1 ）の制御端子ｄに信号入力端子ＴＡ1 から制
御信号を供給すれば、その値に応じて、ピーク電流値Ｉ
p の変化分αに対するピーク電流値ＴP2の値を、図３２
Ａ中に矢示のように変更させることができ、また、これ
に応じて、図３２Ｂに示すピーク電流値Ｉp の変化分α
−信号出力端子Ｔ2 及び端子３間で得られる電圧特性上
でみて、信号出力端子Ｔ2 及び端子３間で得られる電圧
の値が「１」の値から「０」の値に変化するピーク電流
値Ｉp の変化分α上の点を、図示のように、変更、調整
することができる。
論理回路によれば、上述した事項を除いて、図２４に示
す本願第１番目の発明による多値論理回路の第９の実施
の形態例の場合と同様の構成を有するので、詳細説明は
省略するが、ピーク電流値の変化分αに対する半導体素
子のピーク電流値Ｉp の関係が、図３２Ａに示すように
得られ、また、ピーク電流値Ｉp の変化分αに対する信
号出力端子Ｔ2 及び端子３間の電圧の関係が、図３２Ｂ
に示すように得られ、そして、例えば半導体素子Ｄ2
（＝ＴＤ1 ）の制御端子ｄに信号入力端子ＴＡ1 から制
御信号を供給すれば、その値に応じて、ピーク電流値Ｉ
p の変化分αに対するピーク電流値ＴP2の値を、図３２
Ａ中に矢示のように変更させることができ、また、これ
に応じて、図３２Ｂに示すピーク電流値Ｉp の変化分α
−信号出力端子Ｔ2 及び端子３間で得られる電圧特性上
でみて、信号出力端子Ｔ2 及び端子３間で得られる電圧
の値が「１」の値から「０」の値に変化するピーク電流
値Ｉp の変化分α上の点を、図示のように、変更、調整
することができる。
【０１１８】以上のことから、図３１に示す本願第１番
目の発明による多値論理回路の第１２の実施の形態例に
よれば、図１に示す本願第１番目の発明による多値論理
回路の第１の実施の形態例の場合に準じて、信号入力端
子Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi
に応じて、４値中の一の値の電圧値をとる出力信号を得
ることができ、よって多値（４値）論理回路としての機
能を得ることができるとともに、図１４と同様に、ピー
ク電流値Ｉp の変化分α−信号出力端子Ｔ2 及び端子３
間で得られる電圧特性上でみた、信号出力端子Ｔ2 及び
端子３間で得られる電圧の値が変化するピーク電流値Ｉ
p の変化分α上の点でなる閾値を、容易に、変更、調整
する機能を得ることができるので、有用である。
目の発明による多値論理回路の第１２の実施の形態例に
よれば、図１に示す本願第１番目の発明による多値論理
回路の第１の実施の形態例の場合に準じて、信号入力端
子Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi
に応じて、４値中の一の値の電圧値をとる出力信号を得
ることができ、よって多値（４値）論理回路としての機
能を得ることができるとともに、図１４と同様に、ピー
ク電流値Ｉp の変化分α−信号出力端子Ｔ2 及び端子３
間で得られる電圧特性上でみた、信号出力端子Ｔ2 及び
端子３間で得られる電圧の値が変化するピーク電流値Ｉ
p の変化分α上の点でなる閾値を、容易に、変更、調整
する機能を得ることができるので、有用である。
【０１１９】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【０１２０】
【発明の実施の形態１３】次に、図３３を伴って、本願
第１番目の発明による多値論理回路の第１３の実施の形
態例について述べよう。
第１番目の発明による多値論理回路の第１３の実施の形
態例について述べよう。
【０１２１】図３３において、図１６及び図３１との対
応部分には同一符号を付し、詳細説明を省略する。図３
３に示す本願第１番目の発明による多値論理回路の第１
３の実施の形態例は、２個の半導体素子Ｄ2 （＝ＴＤ
1 ）及びＤ3 （＝ＴＤ2 ）の制御端子ｄが３個の信号入
力端子ＴＡ1 及びＴＡ2 にそれぞれ導出されている図３
１に示す多値論理回路の場合に代え、２個の半導体素子
Ｄ2 （＝ＴＤ1 ）及びＤ3 （＝ＴＤ2）の制御端子ｄに
共通の信号入力端子ＴＡに導入されていることを除い
て、図３１に示す多値論理回路の場合と同様の構成を有
する。
応部分には同一符号を付し、詳細説明を省略する。図３
３に示す本願第１番目の発明による多値論理回路の第１
３の実施の形態例は、２個の半導体素子Ｄ2 （＝ＴＤ
1 ）及びＤ3 （＝ＴＤ2 ）の制御端子ｄが３個の信号入
力端子ＴＡ1 及びＴＡ2 にそれぞれ導出されている図３
１に示す多値論理回路の場合に代え、２個の半導体素子
Ｄ2 （＝ＴＤ1 ）及びＤ3 （＝ＴＤ2）の制御端子ｄに
共通の信号入力端子ＴＡに導入されていることを除い
て、図３１に示す多値論理回路の場合と同様の構成を有
する。
【０１２２】以上が、本願第１番目の発明による多値論
理回路の第１３の実施の形態例の構成である。
理回路の第１３の実施の形態例の構成である。
【０１２３】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図３１に示す
本願第１番目の発明による多値論理回路の第１２の実施
の形態例の場合と同様の構成を有するので、詳細説明は
省略するが、図１６に示す本願第１番目の発明による多
値論理回路の第４の実施の形態例で述べたと同様に、ピ
ーク電流値の変化分α（α1 ＋α2 ）に対する半導体素
子のピーク電流値Ｉpの関係が、図１６に示す多値論理
回路について述べたのに準じて得られる。
論理回路によれば、上述した事項を除いて図３１に示す
本願第１番目の発明による多値論理回路の第１２の実施
の形態例の場合と同様の構成を有するので、詳細説明は
省略するが、図１６に示す本願第１番目の発明による多
値論理回路の第４の実施の形態例で述べたと同様に、ピ
ーク電流値の変化分α（α1 ＋α2 ）に対する半導体素
子のピーク電流値Ｉpの関係が、図１６に示す多値論理
回路について述べたのに準じて得られる。
【０１２４】以上のことから、図３３に示す本願第１番
目の発明による多値論理回路の第１３の実施の形態例に
よれば、図１に示す本願第１番目の発明による多値論理
回路の第１の実施の形態例の場合に準じて、信号入力端
子Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi
に応じて、４値中の一の値の電圧値をとる出力信号を得
ることができ、よって多値（４値）論理回路としての機
能を得ることができるとともに、４値の電圧値をとる出
力信号の４値のレベルを、容易に、変更、調整する機能
を得ることができるので、有用である。
目の発明による多値論理回路の第１３の実施の形態例に
よれば、図１に示す本願第１番目の発明による多値論理
回路の第１の実施の形態例の場合に準じて、信号入力端
子Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi
に応じて、４値中の一の値の電圧値をとる出力信号を得
ることができ、よって多値（４値）論理回路としての機
能を得ることができるとともに、４値の電圧値をとる出
力信号の４値のレベルを、容易に、変更、調整する機能
を得ることができるので、有用である。
【０１２５】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【０１２６】
【発明の実施の形態１４】次に、図３４を伴って本願第
２番目の発明による多値論理回路の第１の実施の形態例
を述べよう。
２番目の発明による多値論理回路の第１の実施の形態例
を述べよう。
【０１２７】図３４において、図１との対応部分には同
一符号を付し、詳細説明を省略する。
一符号を付し、詳細説明を省略する。
【０１２８】図３４に示す本願第２番目の発明による多
値論理回路の第１の実施の形態例は、次の事項を除い
て、図１に示す本願第１番目の発明による多値論理回路
の第１の実施の形態例の場合と同様の構成を有する。
値論理回路の第１の実施の形態例は、次の事項を除い
て、図１に示す本願第１番目の発明による多値論理回路
の第１の実施の形態例の場合と同様の構成を有する。
【０１２９】すなわち、半導体素子直列接続回路１にお
ける第４、第５及び第６の半導体素子Ｄ4 、Ｄ5 及びＤ
6(=q) が第１、第２及び第３の３端子半導体素子Ｔ
Ｄ1 、ＴＤ2 及びＴＤ3 でなるのに代え、２端子半導体
素子ＤＤ1 〜ＤＤ2 と同様の電圧Ｖ−電流Ｉ特性を有す
る第１、第２及び第３の２端子半導体素子ＤＤ1 ′、Ｄ
Ｄ2 ′及びＤＤ3 ′でなり、これに応じて、３個の第
１、第２及び第３の電界効果トランジスタＭ1 、Ｍ2 及
びＭ3 を有し、そして、それら第１、第２及び第３の電
界効果トランジスタＭ1 、Ｍ2 及びＭ3 のドレイン及び
ソース、またはソースまたはドレインが第１、第２及び
第３の２端子半導体素子ＤＤ1 ′、ＤＤ2 ′及びＤ
Ｄ3 ′の第１及び第２の主端子ａ及びｂにそれぞれ接続
され、また、第１、第２及び第３の電界効果トランジス
タＭ1 、Ｍ2 及びＭ3 のゲートからそれらに共通の信号
入力端子Ｔ1 が導出されていることを除いて、図１に示
す本願第１番目の発明による多値論理回路の第１の実施
の形態例の場合と同様の構成を有する。
ける第４、第５及び第６の半導体素子Ｄ4 、Ｄ5 及びＤ
6(=q) が第１、第２及び第３の３端子半導体素子Ｔ
Ｄ1 、ＴＤ2 及びＴＤ3 でなるのに代え、２端子半導体
素子ＤＤ1 〜ＤＤ2 と同様の電圧Ｖ−電流Ｉ特性を有す
る第１、第２及び第３の２端子半導体素子ＤＤ1 ′、Ｄ
Ｄ2 ′及びＤＤ3 ′でなり、これに応じて、３個の第
１、第２及び第３の電界効果トランジスタＭ1 、Ｍ2 及
びＭ3 を有し、そして、それら第１、第２及び第３の電
界効果トランジスタＭ1 、Ｍ2 及びＭ3 のドレイン及び
ソース、またはソースまたはドレインが第１、第２及び
第３の２端子半導体素子ＤＤ1 ′、ＤＤ2 ′及びＤ
Ｄ3 ′の第１及び第２の主端子ａ及びｂにそれぞれ接続
され、また、第１、第２及び第３の電界効果トランジス
タＭ1 、Ｍ2 及びＭ3 のゲートからそれらに共通の信号
入力端子Ｔ1 が導出されていることを除いて、図１に示
す本願第１番目の発明による多値論理回路の第１の実施
の形態例の場合と同様の構成を有する。
【０１３０】ただし、この場合、第１、第２及び第３の
２端子半導体素子ＤＤ1 ′、ＤＤ2′及びＤＤ3 ′でな
る第４、第５及び第６の半導体素子Ｄ4 、Ｄ5 及びＤ6
が、それらの電圧Ｖ−電流Ｉ特性上のピーク電流値
ＩP4、ＩP5及びＩP6をして、図１に示す本願第１番目の
発明による多値論理回路の第１の実施の形態例の場合の
半導体素子Ｄ4 、Ｄ5 及びＤ6 のＩP4、ＩP5及びＩP6の
場合と同様に、１、２及び３の値を有する。
２端子半導体素子ＤＤ1 ′、ＤＤ2′及びＤＤ3 ′でな
る第４、第５及び第６の半導体素子Ｄ4 、Ｄ5 及びＤ6
が、それらの電圧Ｖ−電流Ｉ特性上のピーク電流値
ＩP4、ＩP5及びＩP6をして、図１に示す本願第１番目の
発明による多値論理回路の第１の実施の形態例の場合の
半導体素子Ｄ4 、Ｄ5 及びＤ6 のＩP4、ＩP5及びＩP6の
場合と同様に、１、２及び３の値を有する。
【０１３１】また、電界効果トランジスタＭ1 〜Ｍ
3 が、それらの相互コンダクタンスをして、互いに等し
い値を有する。
3 が、それらの相互コンダクタンスをして、互いに等し
い値を有する。
【０１３２】以上が、本願第２番目の発明による多値論
理回路の第１の実施の形態例の構成である。
理回路の第１の実施の形態例の構成である。
【０１３３】このような構成を有する本発明による多値
論理回路によれば、第ｈ（ただし、ｈ＝１、２、３）の
２端子半導体素子ＤＤh ′と第ｈの電界効果トランジス
タＭh とからなる第ｈの回路Ｕh が、第ｈの電界効果ト
ランジスタＭh のゲートを制御端子ｃとした場合、図３
５に示すように、図４に示す電圧Ｖ−電流Ｉ特性に準じ
た電圧Ｖ−電流Ｉ特性を有する。
論理回路によれば、第ｈ（ただし、ｈ＝１、２、３）の
２端子半導体素子ＤＤh ′と第ｈの電界効果トランジス
タＭh とからなる第ｈの回路Ｕh が、第ｈの電界効果ト
ランジスタＭh のゲートを制御端子ｃとした場合、図３
５に示すように、図４に示す電圧Ｖ−電流Ｉ特性に準じ
た電圧Ｖ−電流Ｉ特性を有する。
【０１３４】従って、詳細説明は省略するが、電界効果
トランジスタＭ1 、Ｍ2 及びＭ3 の相互コンダクタンス
を予め適当に選定しておくことによって、図１に示す本
願第１番目の発明による多値論理回路の第１の実施の形
態例の場合と同様の作用・効果を得ることができること
は明らかである。
トランジスタＭ1 、Ｍ2 及びＭ3 の相互コンダクタンス
を予め適当に選定しておくことによって、図１に示す本
願第１番目の発明による多値論理回路の第１の実施の形
態例の場合と同様の作用・効果を得ることができること
は明らかである。
【０１３５】
【発明の実施の形態１５】次に、図３６を伴って、本願
第２番目の発明による多値論理回路の第２の実施の形態
例について述べよう。
第２番目の発明による多値論理回路の第２の実施の形態
例について述べよう。
【０１３６】図３６において、図１１及び図３４との対
応部分には同一符号を付し、詳細説明を省略する。図３
６に示す本願第１番目の発明による多値論理回路の第６
の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋１）
の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点か
ら、信号出力端子Ｔ2 が導出されている図３４に示す多
値論理回路の場合に代え、図１１に示す多値論理回路の
場合と同様に、第１及び第２の半導体素子Ｄ1 及びＤ
2 、第２及び第３の半導体素子Ｄ2 及びＤ3 ………第５
（＝ｑ−１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)
及びＤ6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ
22………Ｔ25(=q-1)が導出されていることを除いて、図
１８に示す多値論理回路の場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図３
６に示す本願第１番目の発明による多値論理回路の第６
の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋１）
の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点か
ら、信号出力端子Ｔ2 が導出されている図３４に示す多
値論理回路の場合に代え、図１１に示す多値論理回路の
場合と同様に、第１及び第２の半導体素子Ｄ1 及びＤ
2 、第２及び第３の半導体素子Ｄ2 及びＤ3 ………第５
（＝ｑ−１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)
及びＤ6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ
22………Ｔ25(=q-1)が導出されていることを除いて、図
１８に示す多値論理回路の場合と同様の構成を有する。
【０１３７】以上が、本願第２番目の発明による多値論
理回路の第２の実施の形態例の構成である。
理回路の第２の実施の形態例の構成である。
【０１３８】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図３４に示す
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
論理回路によれば、上述した事項を除いて図３４に示す
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
【０１３９】また、このため、図１１に示す多値論理回
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
【０１４０】さらに、上述した機能を、図１で上述した
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
【０１４１】
【発明の実施の形態１６】次に、図３７を伴って、本願
第２番目の発明による多値論理回路の第３の実施の形態
例について述べよう。
第２番目の発明による多値論理回路の第３の実施の形態
例について述べよう。
【０１４２】図３７において、図３４及び図１４との対
応部分には同一符号を付し、詳細説明を省略する。図３
７に示す本願第１番目の発明による多値論理回路の第３
の実施の形態例は、図３４に示す多値論理回路におい
て、電界効果トランジスタＭ1 ′、Ｍ2 ′及びＭ3 ′を
有し、そして、それらのソース及びドレインが半導体素
子Ｄ4 、Ｄ5、Ｄ6 の主端子ａ及びｂに接続され、且つ
それらのゲートから信号入力端子ＴＡ1 、ＴＡ2 及びＴ
Ａ3 にそれぞれ導出されていることを除いて、図３４に
示す多値論理回路の場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図３
７に示す本願第１番目の発明による多値論理回路の第３
の実施の形態例は、図３４に示す多値論理回路におい
て、電界効果トランジスタＭ1 ′、Ｍ2 ′及びＭ3 ′を
有し、そして、それらのソース及びドレインが半導体素
子Ｄ4 、Ｄ5、Ｄ6 の主端子ａ及びｂに接続され、且つ
それらのゲートから信号入力端子ＴＡ1 、ＴＡ2 及びＴ
Ａ3 にそれぞれ導出されていることを除いて、図３４に
示す多値論理回路の場合と同様の構成を有する。
【０１４３】以上が、本願第２番目の発明による多値論
理回路の第３の実施の形態例の構成である。
理回路の第３の実施の形態例の構成である。
【０１４４】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図３４に示す
本願第１番目の発明による多値論理回路の第５の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、図１４に示す本願第１番目の発明による多値
論理回路の第３の実施の形態例で述べたと同様に、信号
入力端子Ｔ1 及び端子３間に供給される入力信号の電圧
値Ｖi に応じて、４値中の一の値の電圧値をとる出力信
号を得ることができ、よって多値（４値）論理回路とし
ての機能を得ることができるとともに、ピーク電流値Ｉ
p の変化分α−信号出力端子Ｔ2 及び端子３間で得られ
る電圧特性上でみた、信号出力端子Ｔ2及び端子３間で
得られる電圧の値が変化するピーク電流値Ｉp の変化分
α上の点でなる閾値を、図１４に示す多値論理回路の場
合と同様に、容易に、変更、調整する機能を得ることが
できるので、有用である。
論理回路によれば、上述した事項を除いて図３４に示す
本願第１番目の発明による多値論理回路の第５の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、図１４に示す本願第１番目の発明による多値
論理回路の第３の実施の形態例で述べたと同様に、信号
入力端子Ｔ1 及び端子３間に供給される入力信号の電圧
値Ｖi に応じて、４値中の一の値の電圧値をとる出力信
号を得ることができ、よって多値（４値）論理回路とし
ての機能を得ることができるとともに、ピーク電流値Ｉ
p の変化分α−信号出力端子Ｔ2 及び端子３間で得られ
る電圧特性上でみた、信号出力端子Ｔ2及び端子３間で
得られる電圧の値が変化するピーク電流値Ｉp の変化分
α上の点でなる閾値を、図１４に示す多値論理回路の場
合と同様に、容易に、変更、調整する機能を得ることが
できるので、有用である。
【０１４５】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【０１４６】
【発明の実施の形態１７】次に、図３８を伴って、本願
第２番目の発明による多値論理回路の第４の実施の形態
例について述べよう。
第２番目の発明による多値論理回路の第４の実施の形態
例について述べよう。
【０１４７】図３８において、図１６及び図３７との対
応部分には同一符号を付し、詳細説明を省略する。図３
８に示す本願第２番目の発明による多値論理回路の第４
の実施の形態例は、電界効果トランジスタＭ1 ′、
Ｍ2 ′及びＭ3 ′のゲートが、３個の信号入力端子ＴＡ
1 、ＴＡ2 及びＴＡ3 にそれぞれ導出されている図３７
に示す多値論理回路の場合に代え、図１６に示す多値論
理回路の場合と同様に、共通の信号入力端子ＴＡに導入
されていることを除いて、図２１に示す多値論理回路の
場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図３
８に示す本願第２番目の発明による多値論理回路の第４
の実施の形態例は、電界効果トランジスタＭ1 ′、
Ｍ2 ′及びＭ3 ′のゲートが、３個の信号入力端子ＴＡ
1 、ＴＡ2 及びＴＡ3 にそれぞれ導出されている図３７
に示す多値論理回路の場合に代え、図１６に示す多値論
理回路の場合と同様に、共通の信号入力端子ＴＡに導入
されていることを除いて、図２１に示す多値論理回路の
場合と同様の構成を有する。
【０１４８】以上が、本願第２番目の発明による多値論
理回路の第４の実施の形態例の構成である。
理回路の第４の実施の形態例の構成である。
【０１４９】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて、図３７に示
す本願第１番目の発明による多値論理回路の第３の実施
の形態例の場合と同様の構成を有するので、詳細説明は
省略するが、ピーク電流値の変化分αに対する半導体素
子のピーク電流値Ｉp の関係が、図１６に示す本願第１
番目の発明による多値論理回路の第４の実施の形態例で
述べたと同様に得られる。
論理回路によれば、上述した事項を除いて、図３７に示
す本願第１番目の発明による多値論理回路の第３の実施
の形態例の場合と同様の構成を有するので、詳細説明は
省略するが、ピーク電流値の変化分αに対する半導体素
子のピーク電流値Ｉp の関係が、図１６に示す本願第１
番目の発明による多値論理回路の第４の実施の形態例で
述べたと同様に得られる。
【０１５０】以上のことから、図３８に示す本願第２番
目の発明による多値論理回路の第４の実施の形態例によ
れば、図１に示す本願第１番目の発明による多値論理回
路の第１の実施の形態例の場合に準じて、信号入力端子
Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi に
応じて、４値中の一の値の電圧値をとる出力信号を得る
ことができ、よって多値（４値）論理回路としての機能
を得ることができるとともに、図１６に示す多値論理回
路の場合と同様に、４値の電圧値をとる出力信号の４値
のレベルを、容易に、変更、調整する機能を得ることが
できるので、有用である。
目の発明による多値論理回路の第４の実施の形態例によ
れば、図１に示す本願第１番目の発明による多値論理回
路の第１の実施の形態例の場合に準じて、信号入力端子
Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi に
応じて、４値中の一の値の電圧値をとる出力信号を得る
ことができ、よって多値（４値）論理回路としての機能
を得ることができるとともに、図１６に示す多値論理回
路の場合と同様に、４値の電圧値をとる出力信号の４値
のレベルを、容易に、変更、調整する機能を得ることが
できるので、有用である。
【０１５１】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【０１５２】
【発明の実施の形態１８】次に、図３９を伴って本願第
２番目の発明による多値論理回路の第５の実施の形態例
を述べよう。
２番目の発明による多値論理回路の第５の実施の形態例
を述べよう。
【０１５３】図３９において、図１８との対応部分には
同一符号を付して示す。
同一符号を付して示す。
【０１５４】図３９に示す本願第２番目の発明による多
値論理回路の第５の実施の形態例は、次の事項を除い
て、図１８に示す本願第１番目の発明による多値論理回
路の第５の実施の形態例の場合と同様の構成を有する。
値論理回路の第５の実施の形態例は、次の事項を除い
て、図１８に示す本願第１番目の発明による多値論理回
路の第５の実施の形態例の場合と同様の構成を有する。
【０１５５】すなわち、半導体素子直列接続回路１にお
ける第１、第２及び第３の半導体素子Ｄ1 、Ｄ2 及びＤ
3 が第１、第２及び第３の３端子半導体素子ＴＤ1 、Ｔ
Ｄ2及びＴＤ3 でなるのに代え、２端子半導体素子ＤＤ
1 〜ＤＤ2 と同様の電圧Ｖ−電流Ｉ特性を有する第１、
第２及び第３の２端子半導体素子ＤＤ1 ′、ＤＤ2 ′及
びＤＤ3 ′でなり、これに応じて、３個の第１、第２及
び第３の電界効果トランジスタＭ1 、Ｍ2 及びＭ3 を有
し、そして、それら第１、第２及び第３の電界効果トラ
ンジスタＭ1 、Ｍ2 及びＭ3 のドレイン及びソース、ま
たはソースまたはドレインが、第１、第２及び第３の２
端子半導体素子ＤＤ1 ′、ＤＤ2 ′及びＤＤ3 ′の第１
及び第２の主端子ａ及びｂにそれぞれ接続され、また、
第１、第２及び第３の電界効果トランジスタＭ1 、Ｍ2
及びＭ3 のゲートからそれらに共通の信号入力端子Ｔ1
が導出されていることを除いて、図１８に示す本願第１
番目の発明による多値論理回路の第５の実施の形態例の
場合と同様の構成を有する。
ける第１、第２及び第３の半導体素子Ｄ1 、Ｄ2 及びＤ
3 が第１、第２及び第３の３端子半導体素子ＴＤ1 、Ｔ
Ｄ2及びＴＤ3 でなるのに代え、２端子半導体素子ＤＤ
1 〜ＤＤ2 と同様の電圧Ｖ−電流Ｉ特性を有する第１、
第２及び第３の２端子半導体素子ＤＤ1 ′、ＤＤ2 ′及
びＤＤ3 ′でなり、これに応じて、３個の第１、第２及
び第３の電界効果トランジスタＭ1 、Ｍ2 及びＭ3 を有
し、そして、それら第１、第２及び第３の電界効果トラ
ンジスタＭ1 、Ｍ2 及びＭ3 のドレイン及びソース、ま
たはソースまたはドレインが、第１、第２及び第３の２
端子半導体素子ＤＤ1 ′、ＤＤ2 ′及びＤＤ3 ′の第１
及び第２の主端子ａ及びｂにそれぞれ接続され、また、
第１、第２及び第３の電界効果トランジスタＭ1 、Ｍ2
及びＭ3 のゲートからそれらに共通の信号入力端子Ｔ1
が導出されていることを除いて、図１８に示す本願第１
番目の発明による多値論理回路の第５の実施の形態例の
場合と同様の構成を有する。
【０１５６】ただし、この場合、第１、第２及び第３の
２端子半導体素子ＤＤ1 、ＤＤ2 及びＤＤ3 でなる第
１、第２及び第３の半導体素子Ｄ4 、Ｄ5 及びＤ6 が、
それらの電圧Ｖ−電流Ｉ特性上のピーク電流値ＩP4、Ｉ
P5及びＩP6をして、図１８に示す本願第１番目の発明に
よる多値論理回路の第５の実施の形態例の場合の半導体
素子Ｄ1 、Ｄ2 及びＤ3 のＩP1、ＩP2及びＩP3の場合と
同様に、１、２及び３の値を有する。
２端子半導体素子ＤＤ1 、ＤＤ2 及びＤＤ3 でなる第
１、第２及び第３の半導体素子Ｄ4 、Ｄ5 及びＤ6 が、
それらの電圧Ｖ−電流Ｉ特性上のピーク電流値ＩP4、Ｉ
P5及びＩP6をして、図１８に示す本願第１番目の発明に
よる多値論理回路の第５の実施の形態例の場合の半導体
素子Ｄ1 、Ｄ2 及びＤ3 のＩP1、ＩP2及びＩP3の場合と
同様に、１、２及び３の値を有する。
【０１５７】また、電界効果トランジスタＭ1 〜Ｍ
3 が、それらの相互コンダクタンスをして、互いに等し
い値を有する。
3 が、それらの相互コンダクタンスをして、互いに等し
い値を有する。
【０１５８】以上が、本願第２番目の発明による多値論
理回路の第５の実施の形態例の構成である。
理回路の第５の実施の形態例の構成である。
【０１５９】このような構成を有する本発明による多値
論理回路によれば、第ｈ（ただし、ｈ＝１、２、３）の
２端子半導体素子ＤＤh ′と第ｈの電界効果トランジス
タＭh とからなる第ｈの回路Ｕh が、第ｈの電界効果ト
ランジスタＭh のゲートを制御端子ｃとした場合、図３
５で上述したような電圧Ｖ−電流Ｉ特性を有する。
論理回路によれば、第ｈ（ただし、ｈ＝１、２、３）の
２端子半導体素子ＤＤh ′と第ｈの電界効果トランジス
タＭh とからなる第ｈの回路Ｕh が、第ｈの電界効果ト
ランジスタＭh のゲートを制御端子ｃとした場合、図３
５で上述したような電圧Ｖ−電流Ｉ特性を有する。
【０１６０】従って、詳細説明は省略するが、電界効果
トランジスタＭ1 、Ｍ2 及びＭ3 の相互コンダクタンス
を予め適当に選定しておくことによって、図１８に示す
本願第１番目の発明による多値論理回路の第５の実施の
形態例の場合と同様の作用・効果を得ることができるこ
とは明らかである。
トランジスタＭ1 、Ｍ2 及びＭ3 の相互コンダクタンス
を予め適当に選定しておくことによって、図１８に示す
本願第１番目の発明による多値論理回路の第５の実施の
形態例の場合と同様の作用・効果を得ることができるこ
とは明らかである。
【０１６１】
【発明の実施の形態１９】次に、図４０を伴って、本願
第２番目の発明による多値論理回路の第６の実施の形態
例について述べよう。
第２番目の発明による多値論理回路の第６の実施の形態
例について述べよう。
【０１６２】図４０において、図１１及び図３９との対
応部分には同一符号を付し、詳細説明を省略する。図４
０に示す本願第１番目の発明による多値論理回路の第６
の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋１）
の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点か
ら、信号出力端子Ｔ2 が導出されている図３９に示す多
値論理回路の場合に代え、図１１に示す多値論理回路の
場合と同様に、第１及び第２の半導体素子Ｄ1 及びＤ
2 、第２及び第３の半導体素子Ｄ2 及びＤ3 ………第５
（＝ｑ−１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)
及びＤ6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ
22………Ｔ25(=q-1)が導出されていることを除いて、図
１８に示す多値論理回路の場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図４
０に示す本願第１番目の発明による多値論理回路の第６
の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋１）
の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点か
ら、信号出力端子Ｔ2 が導出されている図３９に示す多
値論理回路の場合に代え、図１１に示す多値論理回路の
場合と同様に、第１及び第２の半導体素子Ｄ1 及びＤ
2 、第２及び第３の半導体素子Ｄ2 及びＤ3 ………第５
（＝ｑ−１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)
及びＤ6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ
22………Ｔ25(=q-1)が導出されていることを除いて、図
１８に示す多値論理回路の場合と同様の構成を有する。
【０１６３】以上が、本願第２番目の発明による多値論
理回路の第６の実施の形態例の構成である。
理回路の第６の実施の形態例の構成である。
【０１６４】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図１８に示す
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
論理回路によれば、上述した事項を除いて図１８に示す
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
【０１６５】また、このため、図１１に示す多値論理回
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
【０１６６】さらに、上述した機能を、図１で上述した
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
【０１６７】
【発明の実施の形態２０】次に、図４１を伴って、本願
第２番目の発明による多値論理回路の第７の実施の形態
例について述べよう。
第２番目の発明による多値論理回路の第７の実施の形態
例について述べよう。
【０１６８】図４１において、図１４及び図３９との対
応部分には同一符号を付し、詳細説明を省略する。図２
１に示す本願第１番目の発明による多値論理回路の第７
の実施の形態例は、図３９に示す多値論理回路におい
て、ソース及びドレインが半導体素子Ｄ1 、Ｄ2 及びＤ
3 の主端子ａ及びｂに接続されている電界効果トランジ
スタＭ1 ′、Ｍ2 ′及びＭ3 ′を有し、そして、それら
のゲートが３（＝ｎ）個の信号入力端子ＴＡ1 、ＴＡ2
及びＴＡ3 にそれぞれ導出されていることを除いて、図
１８に示す多値論理回路の場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図２
１に示す本願第１番目の発明による多値論理回路の第７
の実施の形態例は、図３９に示す多値論理回路におい
て、ソース及びドレインが半導体素子Ｄ1 、Ｄ2 及びＤ
3 の主端子ａ及びｂに接続されている電界効果トランジ
スタＭ1 ′、Ｍ2 ′及びＭ3 ′を有し、そして、それら
のゲートが３（＝ｎ）個の信号入力端子ＴＡ1 、ＴＡ2
及びＴＡ3 にそれぞれ導出されていることを除いて、図
１８に示す多値論理回路の場合と同様の構成を有する。
【０１６９】以上が、本願第２番目の発明による多値論
理回路の第７の実施の形態例の構成である。
理回路の第７の実施の形態例の構成である。
【０１７０】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第５の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、信号入力端子Ｔ1 及び端子３間に供給される入
力信号の電圧値Ｖi に応じて、４値中の一の値の電圧値
をとる出力信号を得ることができ、よって多値（４値）
論理回路としての機能を得ることができるとともに、ピ
ーク電流値Ｉp の変化分α−信号出力端子Ｔ2及び端子
３間で得られる電圧特性上でみた、信号出力端子Ｔ2 及
び端子３間で得られる電圧の値が変化するピーク電流値
Ｉp の変化分α上の点でなる閾値を、図１４に示す多値
論理回路の場合と同様に、容易に、変更、調整する機能
を得ることができるので、有用である。
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第５の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、信号入力端子Ｔ1 及び端子３間に供給される入
力信号の電圧値Ｖi に応じて、４値中の一の値の電圧値
をとる出力信号を得ることができ、よって多値（４値）
論理回路としての機能を得ることができるとともに、ピ
ーク電流値Ｉp の変化分α−信号出力端子Ｔ2及び端子
３間で得られる電圧特性上でみた、信号出力端子Ｔ2 及
び端子３間で得られる電圧の値が変化するピーク電流値
Ｉp の変化分α上の点でなる閾値を、図１４に示す多値
論理回路の場合と同様に、容易に、変更、調整する機能
を得ることができるので、有用である。
【０１７１】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【０１７２】
【発明の実施の形態２１】次に、図４２を伴って、本願
第２番目の発明による多値論理回路の第８の実施の形態
例について述べよう。
第２番目の発明による多値論理回路の第８の実施の形態
例について述べよう。
【０１７３】図４２において、図１６及び図４１との対
応部分には同一符号を付し、詳細説明を省略する。図４
２に示す本願第２番目の発明による多値論理回路の第８
の実施の形態例は、電界効果トランジスタＭ1 ′、
Ｍ2 ′及びＭ3 ′のゲートが３個の信号入力端子ＴＡ
1 、ＴＡ2 及びＴＡ3 にそれぞれ導出されている図４１
に示す多値論理回路の場合に代え、図１６に示す多値論
理回路の場合と同様に、共通の信号入力端子ＴＡに導入
されていることを除いて、図４１に示す多値論理回路の
場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図４
２に示す本願第２番目の発明による多値論理回路の第８
の実施の形態例は、電界効果トランジスタＭ1 ′、
Ｍ2 ′及びＭ3 ′のゲートが３個の信号入力端子ＴＡ
1 、ＴＡ2 及びＴＡ3 にそれぞれ導出されている図４１
に示す多値論理回路の場合に代え、図１６に示す多値論
理回路の場合と同様に、共通の信号入力端子ＴＡに導入
されていることを除いて、図４１に示す多値論理回路の
場合と同様の構成を有する。
【０１７４】以上が、本願第２番目の発明による多値論
理回路の第８の実施の形態例の構成である。
理回路の第８の実施の形態例の構成である。
【０１７５】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて、図４１に示
す本願第１番目の発明による多値論理回路の第７の実施
の形態例の場合と同様の構成を有するので、詳細説明は
省略するが、ピーク電流値の変化分αに対する半導体素
子のピーク電流値Ｉp の関係が、図１６に示す本願第１
番目の発明による多値論理回路の第４の実施の形態例で
述べたと同様に得られる。
論理回路によれば、上述した事項を除いて、図４１に示
す本願第１番目の発明による多値論理回路の第７の実施
の形態例の場合と同様の構成を有するので、詳細説明は
省略するが、ピーク電流値の変化分αに対する半導体素
子のピーク電流値Ｉp の関係が、図１６に示す本願第１
番目の発明による多値論理回路の第４の実施の形態例で
述べたと同様に得られる。
【０１７６】以上のことから、図４２に示す本願第２番
目の発明による多値論理回路の第８の実施の形態例によ
れば、図１に示す本願第１番目の発明による多値論理回
路の第１の実施の形態例の場合に準じて、信号入力端子
Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi に
応じて、４値中の一の値の電圧値をとる出力信号を得る
ことができ、よって多値（４値）論理回路としての機能
を得ることができるとともに、図１６に示す多値論理回
路の場合と同様に、４値の電圧値をとる出力信号の４値
のレベルを、容易に、変更、調整する機能を得ることが
できるので、有用である。
目の発明による多値論理回路の第８の実施の形態例によ
れば、図１に示す本願第１番目の発明による多値論理回
路の第１の実施の形態例の場合に準じて、信号入力端子
Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi に
応じて、４値中の一の値の電圧値をとる出力信号を得る
ことができ、よって多値（４値）論理回路としての機能
を得ることができるとともに、図１６に示す多値論理回
路の場合と同様に、４値の電圧値をとる出力信号の４値
のレベルを、容易に、変更、調整する機能を得ることが
できるので、有用である。
【０１７７】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【０１７８】
【発明の実施の形態２２】次に、図４３を伴って本願第
２番目の発明による多値論理回路の第９の実施の形態例
を述べよう。
２番目の発明による多値論理回路の第９の実施の形態例
を述べよう。
【０１７９】図４３において、図２４との対応部分には
同一符号を付して示す。
同一符号を付して示す。
【０１８０】図４３に示す本願第２番目の発明による多
値論理回路の第９の実施の形態例は、次の事項を除い
て、図２４に示す本願第１番目の発明による多値論理回
路の第９の実施の形態例の場合と同様の構成を有する。
値論理回路の第９の実施の形態例は、次の事項を除い
て、図２４に示す本願第１番目の発明による多値論理回
路の第９の実施の形態例の場合と同様の構成を有する。
【０１８１】すなわち、半導体素子直列接続回路１にお
ける第２及び第３の半導体素子Ｄ2及びＤ3 が３端子半
導体素子ＴＤ1 及びＴＤ2 でなるのに代え、２端子半導
体素子ＤＤ1 と同様の電圧Ｖ−電流Ｉ特性を有する２端
子半導体素子ＤＤ1 ′及びＤＤ2 ′でなり、これに応じ
て、２個の電界効果トランジスタＭ1 及びＭ2 を有し、
そして、それら電界効果トランジスタＭ1 及びＭ2 のド
レイン及びソース、またはソースまたはドレインが、２
端子半導体素子ＤＤ1 ′及びＤＤ2 ′の第１及び第２の
主端子ａ及びｂにそれぞれ接続され、また、電界効果ト
ランジスタＭ1及びＭ2 のゲートからそれらに共通の信
号入力端子Ｔ1 が導出されていることを除いて、図２４
に示す本願第１番目の発明による多値論理回路の第９の
実施の形態例の場合と同様の構成を有する。
ける第２及び第３の半導体素子Ｄ2及びＤ3 が３端子半
導体素子ＴＤ1 及びＴＤ2 でなるのに代え、２端子半導
体素子ＤＤ1 と同様の電圧Ｖ−電流Ｉ特性を有する２端
子半導体素子ＤＤ1 ′及びＤＤ2 ′でなり、これに応じ
て、２個の電界効果トランジスタＭ1 及びＭ2 を有し、
そして、それら電界効果トランジスタＭ1 及びＭ2 のド
レイン及びソース、またはソースまたはドレインが、２
端子半導体素子ＤＤ1 ′及びＤＤ2 ′の第１及び第２の
主端子ａ及びｂにそれぞれ接続され、また、電界効果ト
ランジスタＭ1及びＭ2 のゲートからそれらに共通の信
号入力端子Ｔ1 が導出されていることを除いて、図２４
に示す本願第１番目の発明による多値論理回路の第９の
実施の形態例の場合と同様の構成を有する。
【０１８２】ただし、この場合、２端子半導体素子ＤＤ
1 ′及びＤＤ2 ′でなる半導体素子Ｄ2 及びＤ3 が、そ
れらの電圧Ｖ−電流Ｉ特性上のピーク電流値ＩP2及びＩ
P3をして、図２４に示す本願第１番目の発明による多値
論理回路の第９の実施の形態例の場合の半導体素子Ｄ2
及びＤ3 のＩP2及びＩP3の場合と同様に、１及び２の値
を有する。
1 ′及びＤＤ2 ′でなる半導体素子Ｄ2 及びＤ3 が、そ
れらの電圧Ｖ−電流Ｉ特性上のピーク電流値ＩP2及びＩ
P3をして、図２４に示す本願第１番目の発明による多値
論理回路の第９の実施の形態例の場合の半導体素子Ｄ2
及びＤ3 のＩP2及びＩP3の場合と同様に、１及び２の値
を有する。
【０１８３】また、電界効果トランジスタＭ1 及びＭ2
が、それらの相互コンダクタンスをして、図２４に示す
本願第１番目の発明による多値論理回路の第９の実施の
形態例で述べたピーク電流値の変化分αの変化率に対応
して、互いに異なる値を有する。
が、それらの相互コンダクタンスをして、図２４に示す
本願第１番目の発明による多値論理回路の第９の実施の
形態例で述べたピーク電流値の変化分αの変化率に対応
して、互いに異なる値を有する。
【０１８４】以上が、本願第２番目の発明による多値論
理回路の第９の実施の形態例の構成である。
理回路の第９の実施の形態例の構成である。
【０１８５】このような構成を有する本発明による多値
論理回路によれば、第ｈ（ただし、ｈ＝１、２）の２端
子半導体素子ＤＤh ′と第ｈの電界効果トランジスタＭ
h とからなる第ｈの回路Ｕh が、第ｈの電界効果トラン
ジスタＭh のゲートを制御端子ｃとした場合、図３５で
上述したような電圧Ｖ−電流Ｉ特性を有する。
論理回路によれば、第ｈ（ただし、ｈ＝１、２）の２端
子半導体素子ＤＤh ′と第ｈの電界効果トランジスタＭ
h とからなる第ｈの回路Ｕh が、第ｈの電界効果トラン
ジスタＭh のゲートを制御端子ｃとした場合、図３５で
上述したような電圧Ｖ−電流Ｉ特性を有する。
【０１８６】従って、詳細説明は省略するが、電界効果
トランジスタＭ1 及びＭ2 の互いに異なる値を有する相
互コンダクタンスを予め適当に選定しておくことによっ
て、図２４に示す本願第１番目の発明による多値論理回
路の第９の実施の形態例の場合と同様の作用・効果を得
ることができることは明らかである。
トランジスタＭ1 及びＭ2 の互いに異なる値を有する相
互コンダクタンスを予め適当に選定しておくことによっ
て、図２４に示す本願第１番目の発明による多値論理回
路の第９の実施の形態例の場合と同様の作用・効果を得
ることができることは明らかである。
【０１８７】
【発明の実施の形態２３】次に、本願第２番目の発明に
よる多値論理回路の第１０の実施の形態例を述べよう。
よる多値論理回路の第１０の実施の形態例を述べよう。
【０１８８】本願第２番目の発明による多値論理回路の
第１０の実施の形態例は、見掛上、図４３に示す本願第
２番目の発明による多値論理回路の第９の実施の形態例
と同様の構成を有するが、電界効果トランジスタＭ1 及
びＭ2 が、それらの互いに異なる相互コンダクタンスを
して、本願第１番目の発明による多値論理回路の第１０
の実施の形態例で述べたピーク電流値の変化率αの変化
率に対応して、互いに異なることを除いて、図４３に示
す本願第２番目の発明による多値論理回路の第９の実施
の形態例と同様の構成を有する。
第１０の実施の形態例は、見掛上、図４３に示す本願第
２番目の発明による多値論理回路の第９の実施の形態例
と同様の構成を有するが、電界効果トランジスタＭ1 及
びＭ2 が、それらの互いに異なる相互コンダクタンスを
して、本願第１番目の発明による多値論理回路の第１０
の実施の形態例で述べたピーク電流値の変化率αの変化
率に対応して、互いに異なることを除いて、図４３に示
す本願第２番目の発明による多値論理回路の第９の実施
の形態例と同様の構成を有する。
【０１８９】以上が、本願第２番目の発明による多値論
理回路の第１０の実施の形態例の構成である。
理回路の第１０の実施の形態例の構成である。
【０１９０】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて、本願第１番
目の発明による多値論理回路の第９の実施の形態例と同
様の構成を有するので、詳細説明は省略するが、図４３
に示す本願第２番目の発明による多値論理回路の第９の
実施の形態例の場合と同様の作用・効果が得られること
は明らかである。
論理回路によれば、上述した事項を除いて、本願第１番
目の発明による多値論理回路の第９の実施の形態例と同
様の構成を有するので、詳細説明は省略するが、図４３
に示す本願第２番目の発明による多値論理回路の第９の
実施の形態例の場合と同様の作用・効果が得られること
は明らかである。
【０１９１】
【発明の実施の形態２４】次に、図４４を伴って、本願
第２番目の発明による多値論理回路の第１１の実施の形
態例について述べよう。
第２番目の発明による多値論理回路の第１１の実施の形
態例について述べよう。
【０１９２】図４４において、図１１及び図４３との対
応部分には同一符号を付し、詳細説明を省略する。図４
４に示す本願第２番目の発明による多値論理回路の第１
１の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋
１）の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点
から、信号出力端子Ｔ2 が導出されている図１８に示す
多値論理回路の場合に代え、図１１に示す多値論理回路
の場合と同様に、第１及び第２の半導体素子Ｄ1 及びＤ
2 、第２及び第３の半導体素子Ｄ2 及びＤ3 ………第５
（＝ｑ−１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)
及びＤ6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ
22………Ｔ25(=q-1)が導出されていることを除いて、図
４３に示す多値論理回路の場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図４
４に示す本願第２番目の発明による多値論理回路の第１
１の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋
１）の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点
から、信号出力端子Ｔ2 が導出されている図１８に示す
多値論理回路の場合に代え、図１１に示す多値論理回路
の場合と同様に、第１及び第２の半導体素子Ｄ1 及びＤ
2 、第２及び第３の半導体素子Ｄ2 及びＤ3 ………第５
（＝ｑ−１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)
及びＤ6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ
22………Ｔ25(=q-1)が導出されていることを除いて、図
４３に示す多値論理回路の場合と同様の構成を有する。
【０１９３】以上が、本願第２番目の発明による多値論
理回路の第１１の実施の形態例の構成である。
理回路の第１１の実施の形態例の構成である。
【０１９４】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図４３に示す
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
論理回路によれば、上述した事項を除いて図４３に示す
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
【０１９５】また、このため、図１１に示す多値論理回
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
【０１９６】さらに、上述した機能を、図１で上述した
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
【０１９７】
【発明の実施の形態２５】次に、図４５を伴って、本願
第２番目の発明による多値論理回路の第１２の実施の形
態例について述べよう。
第２番目の発明による多値論理回路の第１２の実施の形
態例について述べよう。
【０１９８】図４５において、図１４及び図４３との対
応部分には同一符号を付し、詳細説明を省略する。図４
５に示す本願第１番目の発明による多値論理回路の第１
２の実施の形態例は、図４３に示す多値論理回路におい
て、ソース及びドレインを半導体素子Ｄ 2 及びＤ 3 の主
端子ａ及びｂに接続している電界効果トランジスタ
Ｍ 1 ′及びＭ 2 ′を有し、そして、それらのゲートが２
（＝ｎ）個の信号入力端子ＴＡ1 及びＴＡ2 にそれぞれ
導出されていることを除いて、図４３に示す多値論理回
路の場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図４
５に示す本願第１番目の発明による多値論理回路の第１
２の実施の形態例は、図４３に示す多値論理回路におい
て、ソース及びドレインを半導体素子Ｄ 2 及びＤ 3 の主
端子ａ及びｂに接続している電界効果トランジスタ
Ｍ 1 ′及びＭ 2 ′を有し、そして、それらのゲートが２
（＝ｎ）個の信号入力端子ＴＡ1 及びＴＡ2 にそれぞれ
導出されていることを除いて、図４３に示す多値論理回
路の場合と同様の構成を有する。
【０１９９】以上が、本願第２番目の発明による多値論
理回路の第１２の実施の形態例の構成である。
理回路の第１２の実施の形態例の構成である。
【０２００】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第５の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、信号入力端子Ｔ1 及び端子３間に供給される入
力信号の電圧値Ｖi に応じて、４値中の一の値の電圧値
をとる出力信号を得ることができ、よって多値（４値）
論理回路としての機能を得ることができるとともに、ピ
ーク電流値Ｉp の変化分α−信号出力端子Ｔ2及び端子
３間で得られる電圧特性上でみた、信号出力端子Ｔ2 及
び端子３間で得られる電圧の値が変化するピーク電流値
Ｉp の変化分α上の点でなる閾値を、図１４に示す多値
論理回路の場合と同様に、容易に、変更、調整する機能
を得ることができるので、有用である。
論理回路によれば、上述した事項を除いて図１に示す本
願第１番目の発明による多値論理回路の第５の実施の形
態例の場合と同様の構成を有するので、詳細説明は省略
するが、信号入力端子Ｔ1 及び端子３間に供給される入
力信号の電圧値Ｖi に応じて、４値中の一の値の電圧値
をとる出力信号を得ることができ、よって多値（４値）
論理回路としての機能を得ることができるとともに、ピ
ーク電流値Ｉp の変化分α−信号出力端子Ｔ2及び端子
３間で得られる電圧特性上でみた、信号出力端子Ｔ2 及
び端子３間で得られる電圧の値が変化するピーク電流値
Ｉp の変化分α上の点でなる閾値を、図１４に示す多値
論理回路の場合と同様に、容易に、変更、調整する機能
を得ることができるので、有用である。
【０２０１】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【０２０２】
【発明の実施の形態２６】次に、図４６を伴って、本願
第２番目の発明による多値論理回路の第１３の実施の形
態例について述べよう。
第２番目の発明による多値論理回路の第１３の実施の形
態例について述べよう。
【０２０３】図４６において、図１６及び図４５との対
応部分には同一符号を付し、詳細説明を省略する。図４
６に示す本願第１番目の発明による多値論理回路の第１
３の実施の形態例は、電界効果トランジスタＭ1 ′及び
Ｍ2 ′のゲートが２個の信号入力端子ＴＡ1 及びＴＡ2
にそれぞれ導出されている図４５に示す多値論理回路の
場合に代え、共通の信号入力端子ＴＡに導入されている
ことを除いて、図４５に示す多値論理回路の場合と同様
の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図４
６に示す本願第１番目の発明による多値論理回路の第１
３の実施の形態例は、電界効果トランジスタＭ1 ′及び
Ｍ2 ′のゲートが２個の信号入力端子ＴＡ1 及びＴＡ2
にそれぞれ導出されている図４５に示す多値論理回路の
場合に代え、共通の信号入力端子ＴＡに導入されている
ことを除いて、図４５に示す多値論理回路の場合と同様
の構成を有する。
【０２０４】以上が、本願第２番目の発明による多値論
理回路の第１３の実施の形態例の構成である。
理回路の第１３の実施の形態例の構成である。
【０２０５】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて、図４５に示
す本願第２番目の発明による多値論理回路の第１２の実
施の形態例の場合と同様の構成を有するので、詳細説明
は省略するが、ピーク電流値の変化分αに対する半導体
素子のピーク電流値Ｉp の関係が、図１６に示す本願第
１番目の発明による多値論理回路の第４の実施の形態例
で述べたと同様に得られる。
論理回路によれば、上述した事項を除いて、図４５に示
す本願第２番目の発明による多値論理回路の第１２の実
施の形態例の場合と同様の構成を有するので、詳細説明
は省略するが、ピーク電流値の変化分αに対する半導体
素子のピーク電流値Ｉp の関係が、図１６に示す本願第
１番目の発明による多値論理回路の第４の実施の形態例
で述べたと同様に得られる。
【０２０６】以上のことから、図４６に示す本願第２番
目の発明による多値論理回路の第１３の実施の形態例に
よれば、図１に示す本願第１番目の発明による多値論理
回路の第１の実施の形態例の場合に準じて、信号入力端
子Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi
に応じて、４値中の一の値の電圧値をとる出力信号を得
ることができ、よって多値（４値）論理回路としての機
能を得ることができるとともに、図１６に示す多値論理
回路の場合と同様に、４値の電圧値をとる出力信号の４
値のレベルを、容易に、変更、調整する機能を得ること
ができるので、有用である。
目の発明による多値論理回路の第１３の実施の形態例に
よれば、図１に示す本願第１番目の発明による多値論理
回路の第１の実施の形態例の場合に準じて、信号入力端
子Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi
に応じて、４値中の一の値の電圧値をとる出力信号を得
ることができ、よって多値（４値）論理回路としての機
能を得ることができるとともに、図１６に示す多値論理
回路の場合と同様に、４値の電圧値をとる出力信号の４
値のレベルを、容易に、変更、調整する機能を得ること
ができるので、有用である。
【０２０７】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【０２０８】
【発明の実施の形態２７】次に、図４７を伴って本願第
３番目の発明による多値論理回路の第１の実施の形態例
を述べよう。
３番目の発明による多値論理回路の第１の実施の形態例
を述べよう。
【０２０９】図４７において、図３４との対応部分には
同一符号を付し、詳細説明を省略する。
同一符号を付し、詳細説明を省略する。
【０２１０】図４７に示す本願第３番目の発明による多
値論理回路の第１の実施の形態例は、次の事項を除い
て、図３４に示す本願第２番目の発明による多値論理回
路の第１の実施の形態例の場合と同様の構成を有する。
値論理回路の第１の実施の形態例は、次の事項を除い
て、図３４に示す本願第２番目の発明による多値論理回
路の第１の実施の形態例の場合と同様の構成を有する。
【０２１１】すなわち、電界効果トランジスタＭ1 、Ｍ
2 及びＭ3 が省略され、しかしながら、ドレイン及びソ
ース、またはソース及びドレインを２端子半導体素子Ｄ
Ｄ1′、ＤＤ2 ′及びＤＤ3 ′でなる半導体素子Ｄ4 、
Ｄ5 及びＤ6 の直列回路の両端にそれぞれ接続し、ゲー
トから信号入力端子Ｔ1 を導出している１つの電界効果
トランジスタＭM を有することを除いて、図３４に示す
本願第２番目の発明による多値論理回路の第１の実施の
形態例と同様の構成を有する。
2 及びＭ3 が省略され、しかしながら、ドレイン及びソ
ース、またはソース及びドレインを２端子半導体素子Ｄ
Ｄ1′、ＤＤ2 ′及びＤＤ3 ′でなる半導体素子Ｄ4 、
Ｄ5 及びＤ6 の直列回路の両端にそれぞれ接続し、ゲー
トから信号入力端子Ｔ1 を導出している１つの電界効果
トランジスタＭM を有することを除いて、図３４に示す
本願第２番目の発明による多値論理回路の第１の実施の
形態例と同様の構成を有する。
【０２１２】以上が、本願第３番目の発明による多値論
理回路の第１の実施の形態例の構成である。
理回路の第１の実施の形態例の構成である。
【０２１３】このような構成を有する本願第３番目の発
明による多値論理回路の第１の実施の形態例によれば、
上述した事項を除いて、図３４に示す本願第２番目の発
明による多値論理回路の第１の実施の形態例の場合と同
様の構成を有するので、詳細説明は省略するが、図３４
に示す本願第２番目の発明による多値論理回路の第１の
実施の形態例の場合と同様の作用・効果が得られること
は明らかである。
明による多値論理回路の第１の実施の形態例によれば、
上述した事項を除いて、図３４に示す本願第２番目の発
明による多値論理回路の第１の実施の形態例の場合と同
様の構成を有するので、詳細説明は省略するが、図３４
に示す本願第２番目の発明による多値論理回路の第１の
実施の形態例の場合と同様の作用・効果が得られること
は明らかである。
【０２１４】
【発明の実施の形態２８】次に、図４８を伴って、本願
第３番目の発明による多値論理回路の第２の実施の形態
例について述べよう。
第３番目の発明による多値論理回路の第２の実施の形態
例について述べよう。
【０２１５】図４８において、図１１及び図４７との対
応部分には同一符号を付し、詳細説明を省略する。図４
８に示す本願第３番目の発明による多値論理回路の第２
の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋１）
の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点か
ら、信号出力端子Ｔ2 が導出されている図４７に示す多
値論理回路の場合に代え、図１１に示す多値論理回路の
場合と同様に、第１及び第２の半導体素子Ｄ1 及びＤ
2 、第２及び第３の半導体素子Ｄ2 及びＤ3 ………第５
（＝ｑ−１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)
及びＤ6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ
22………Ｔ25(=q-1)が導出されていることを除いて、図
４７に示す多値論理回路の場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図４
８に示す本願第３番目の発明による多値論理回路の第２
の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋１）
の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点か
ら、信号出力端子Ｔ2 が導出されている図４７に示す多
値論理回路の場合に代え、図１１に示す多値論理回路の
場合と同様に、第１及び第２の半導体素子Ｄ1 及びＤ
2 、第２及び第３の半導体素子Ｄ2 及びＤ3 ………第５
（＝ｑ−１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)
及びＤ6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ
22………Ｔ25(=q-1)が導出されていることを除いて、図
４７に示す多値論理回路の場合と同様の構成を有する。
【０２１６】以上が、本願第３番目の発明による多値論
理回路の第２の実施の形態例の構成である。
理回路の第２の実施の形態例の構成である。
【０２１７】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図４７に示す
本願第３番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
論理回路によれば、上述した事項を除いて図４７に示す
本願第３番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
【０２１８】また、このため、図１１に示す多値論理回
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
【０２１９】さらに、上述した機能を、図１で上述した
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
【０２２０】
【発明の実施の形態２９】次に、図４９を伴って、本願
第３番目の発明による多値論理回路の第３の実施の形態
例について述べよう。
第３番目の発明による多値論理回路の第３の実施の形態
例について述べよう。
【０２２１】図４９において、図４７との対応部分には
同一符号を付し、詳細説明を省略する。図４９に示す本
願第３番目の発明による多値論理回路の第３の実施の形
態例は、ソース及びドレインを、半導体素子Ｄ 4 、Ｄ 5
及びＤ 6 の直列回路の両端に接続している電界効果トラ
ンジスタＭM ′を有し、そして、そのゲートから信号入
力端子ＴＡが導出されていることを除いて、図４７に示
す多値論理回路の場合と同様の構成を有する。
同一符号を付し、詳細説明を省略する。図４９に示す本
願第３番目の発明による多値論理回路の第３の実施の形
態例は、ソース及びドレインを、半導体素子Ｄ 4 、Ｄ 5
及びＤ 6 の直列回路の両端に接続している電界効果トラ
ンジスタＭM ′を有し、そして、そのゲートから信号入
力端子ＴＡが導出されていることを除いて、図４７に示
す多値論理回路の場合と同様の構成を有する。
【０２２２】以上が、本願第３番目の発明による多値論
理回路の第３の実施の形態例の構成である。
理回路の第３の実施の形態例の構成である。
【０２２３】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図４７に示す
本願第３番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
入力信号の電圧値Ｖi に応じて、４値中の一の値の電圧
値をとる出力信号を得ることができ、よって多値（４
値）論理回路としての機能を得ることができるととも
に、ピーク電流値Ｉp の変化分α−信号出力端子Ｔ2 及
び端子３間で得られる電圧特性上でみた、信号出力端子
Ｔ2 及び端子３間で得られる電圧の値が変化するピーク
電流値Ｉp の変化分α上の点でなる閾値を、図１４に示
す多値論理回路の場合と同様に、容易に、変更、調整す
る機能を得ることができ、また、図１６に示す多値論理
回路の場合と同様に、４値の電圧値をとる出力信号の４
値のレベルを、容易に、変更、調整する機能を得ること
ができるので、有用である。
論理回路によれば、上述した事項を除いて図４７に示す
本願第３番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
入力信号の電圧値Ｖi に応じて、４値中の一の値の電圧
値をとる出力信号を得ることができ、よって多値（４
値）論理回路としての機能を得ることができるととも
に、ピーク電流値Ｉp の変化分α−信号出力端子Ｔ2 及
び端子３間で得られる電圧特性上でみた、信号出力端子
Ｔ2 及び端子３間で得られる電圧の値が変化するピーク
電流値Ｉp の変化分α上の点でなる閾値を、図１４に示
す多値論理回路の場合と同様に、容易に、変更、調整す
る機能を得ることができ、また、図１６に示す多値論理
回路の場合と同様に、４値の電圧値をとる出力信号の４
値のレベルを、容易に、変更、調整する機能を得ること
ができるので、有用である。
【０２２４】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【０２２５】
【発明の実施の形態３０】次に、図５０を伴って本願第
３番目の発明による多値論理回路の第４の実施の形態例
を述べよう。
３番目の発明による多値論理回路の第４の実施の形態例
を述べよう。
【０２２６】図５０において、図３９との対応部分には
同一符号を付し、詳細説明を省略する。
同一符号を付し、詳細説明を省略する。
【０２２７】図５０に示す本願第３番目の発明による多
値論理回路の第４の実施の形態例は、次の事項を除い
て、図３９に示す本願第２番目の発明による多値論理回
路の第８の実施の形態例の場合と同様の構成を有する。
値論理回路の第４の実施の形態例は、次の事項を除い
て、図３９に示す本願第２番目の発明による多値論理回
路の第８の実施の形態例の場合と同様の構成を有する。
【０２２８】すなわち、電界効果トランジスタＭ1 、Ｍ
2 及びＭ3 が省略され、しかしながら、ドレイン及びソ
ース、またはソース及びドレインを２端子半導体素子Ｄ
Ｄ1′、ＤＤ2 ′及びＤＤ3 ′でなる半導体素子Ｄ1 、
Ｄ2 及びＤ3 の直列回路の両端にそれぞれ接続し、ゲー
トから信号入力端子Ｔ1 を導出している１つの電界効果
トランジスタＭM を有することを除いて、図３９に示す
本願第２番目の発明による多値論理回路の第８の実施の
形態例と同様の構成を有する。
2 及びＭ3 が省略され、しかしながら、ドレイン及びソ
ース、またはソース及びドレインを２端子半導体素子Ｄ
Ｄ1′、ＤＤ2 ′及びＤＤ3 ′でなる半導体素子Ｄ1 、
Ｄ2 及びＤ3 の直列回路の両端にそれぞれ接続し、ゲー
トから信号入力端子Ｔ1 を導出している１つの電界効果
トランジスタＭM を有することを除いて、図３９に示す
本願第２番目の発明による多値論理回路の第８の実施の
形態例と同様の構成を有する。
【０２２９】以上が、本願第３番目の発明による多値論
理回路の第４の実施の形態例の構成である。
理回路の第４の実施の形態例の構成である。
【０２３０】このような構成を有する本願第３番目の発
明による多値論理回路の第４の実施の形態例によれば、
上述した事項を除いて、図３９に示す本願第２番目の発
明による多値論理回路の第８の実施の形態例の場合と同
様の構成を有するので、詳細説明は省略するが、図３９
に示す本願第２番目の発明による多値論理回路の第８の
実施の形態例の場合と同様の作用・効果が得られること
は明らかである。
明による多値論理回路の第４の実施の形態例によれば、
上述した事項を除いて、図３９に示す本願第２番目の発
明による多値論理回路の第８の実施の形態例の場合と同
様の構成を有するので、詳細説明は省略するが、図３９
に示す本願第２番目の発明による多値論理回路の第８の
実施の形態例の場合と同様の作用・効果が得られること
は明らかである。
【０２３１】
【発明の実施の形態３１】次に、図５１を伴って、本願
第３番目の発明による多値論理回路の第５の実施の形態
例について述べよう。
第３番目の発明による多値論理回路の第５の実施の形態
例について述べよう。
【０２３２】図５１において、図１１及び図５０との対
応部分には同一符号を付し、詳細説明を省略する。図５
１に示す本願第３番目の発明による多値論理回路の第５
の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋１）
の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点か
ら、信号出力端子Ｔ2 が導出されている図５０に示す多
値論理回路の場合に代え、図１１に示す多値論理回路の
場合と同様に、第１及び第２の半導体素子Ｄ1 及びＤ
2 、第２及び第３の半導体素子Ｄ2 及びＤ3 ………第５
（＝ｑ−１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)
及びＤ6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ
22………Ｔ25(=q-1)が導出されていることを除いて、図
１８に示す多値論理回路の場合と同様の構成を有する。
応部分には同一符号を付し、詳細説明を省略する。図５
１に示す本願第３番目の発明による多値論理回路の第５
の実施の形態例は、第３（＝ｊ）及び第４（＝ｊ＋１）
の半導体素子Ｄ3(=j) 及びＤ4(=j+1) との接続中点か
ら、信号出力端子Ｔ2 が導出されている図５０に示す多
値論理回路の場合に代え、図１１に示す多値論理回路の
場合と同様に、第１及び第２の半導体素子Ｄ1 及びＤ
2 、第２及び第３の半導体素子Ｄ2 及びＤ3 ………第５
（＝ｑ−１）及び第６（＝ｑ）の半導体素子Ｄ5(=q-1)
及びＤ6(=q) の接続中点からそれぞれ出力端子Ｔ21、Ｔ
22………Ｔ25(=q-1)が導出されていることを除いて、図
１８に示す多値論理回路の場合と同様の構成を有する。
【０２３３】以上が、本願第３番目の発明による多値論
理回路の第５の実施の形態例の構成である。
理回路の第５の実施の形態例の構成である。
【０２３４】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図１８に示す
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
論理回路によれば、上述した事項を除いて図１８に示す
本願第１番目の発明による多値論理回路の第１の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
【０２３５】また、このため、図１１に示す多値論理回
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
【０２３６】さらに、上述した機能を、図１で上述した
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
【０２３７】
【発明の実施の形態３２】次に、図５２を伴って、本願
第３番目の発明による多値論理回路の第６の実施の形態
例を述べよう。
第３番目の発明による多値論理回路の第６の実施の形態
例を述べよう。
【０２３８】図５２において、図５０との対応部分には
同一符号を付し、詳細説明を省略する。図５２に示す多
値論理回路は、図５０に示す多値論理回路において、そ
の電界効果トランジスタがｐチャンネル型であることを
除いて、図５０に示す多値論理回路と同様である。この
ため、詳細説明は省略するが、図５３に示すように、ピ
ーク電流値Ｉ p 及び出力信号の電圧が得られるので、図
４７に示す多値論理回路の場合と同様の作用・効果が得
られることは明きらかである。
同一符号を付し、詳細説明を省略する。図５２に示す多
値論理回路は、図５０に示す多値論理回路において、そ
の電界効果トランジスタがｐチャンネル型であることを
除いて、図５０に示す多値論理回路と同様である。この
ため、詳細説明は省略するが、図５３に示すように、ピ
ーク電流値Ｉ p 及び出力信号の電圧が得られるので、図
４７に示す多値論理回路の場合と同様の作用・効果が得
られることは明きらかである。
【０２３９】
【発明の実施の形態３３】次に、図５４を伴って、本願
第３番目の発明による多値論理回路の第７の実施の形態
例について述べよう。
第３番目の発明による多値論理回路の第７の実施の形態
例について述べよう。
【０２４０】図５４において、図５０及び図３９との対
応部分には同一符号を付し、詳細説明を省略する。図５
４に示す本願第３番目の発明による多値論理回路の第７
の実施の形態例は、図５０に示す多値論理回路におい
て、ソース及びドレインを半導体素子Ｄ 1 〜Ｄ 3 の直列
回路の両端に接続し、ゲートを信号入力端子ＴＡに接続
している電界効果トランジスタＭ M ′を有することを除
いて、図５０に示す多値論理回路の場合と同様の構成を
有する。
応部分には同一符号を付し、詳細説明を省略する。図５
４に示す本願第３番目の発明による多値論理回路の第７
の実施の形態例は、図５０に示す多値論理回路におい
て、ソース及びドレインを半導体素子Ｄ 1 〜Ｄ 3 の直列
回路の両端に接続し、ゲートを信号入力端子ＴＡに接続
している電界効果トランジスタＭ M ′を有することを除
いて、図５０に示す多値論理回路の場合と同様の構成を
有する。
【０２４１】以上が、本願第３番目の発明による多値論
理回路の第７の実施の形態例の構成である。
理回路の第７の実施の形態例の構成である。
【０２４２】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図５０に示す
本願第１番目の発明による多値論理回路の第４の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
入力信号の電圧値Ｖi に応じて、４値中の一の値の電圧
値をとる出力信号を得ることができ、よって多値（４
値）論理回路としての機能を得ることができるととも
に、ピーク電流値Ｉp の変化分α−信号出力端子Ｔ2 及
び端子３間で得られる電圧特性上でみた、信号出力端子
Ｔ2 及び端子３間で得られる電圧の値が変化するピーク
電流値Ｉp の変化分α上の点でなる閾値を、図１４に示
す多値論理回路の場合と同様に、容易に、変更、調整す
る機能を得ることができるので、有用である。また、詳
細説明は省略するが、上述した機能を得ることができる
多値論理回路を、図１に示す本願第１番目の発明による
多値論理回路の第１の実施の形態例の場合と同様に、図
５８で上述した従来の多値論理回路の場合に比し簡易に
構成することができ、また容易に製造することができ
る。
論理回路によれば、上述した事項を除いて図５０に示す
本願第１番目の発明による多値論理回路の第４の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
入力信号の電圧値Ｖi に応じて、４値中の一の値の電圧
値をとる出力信号を得ることができ、よって多値（４
値）論理回路としての機能を得ることができるととも
に、ピーク電流値Ｉp の変化分α−信号出力端子Ｔ2 及
び端子３間で得られる電圧特性上でみた、信号出力端子
Ｔ2 及び端子３間で得られる電圧の値が変化するピーク
電流値Ｉp の変化分α上の点でなる閾値を、図１４に示
す多値論理回路の場合と同様に、容易に、変更、調整す
る機能を得ることができるので、有用である。また、詳
細説明は省略するが、上述した機能を得ることができる
多値論理回路を、図１に示す本願第１番目の発明による
多値論理回路の第１の実施の形態例の場合と同様に、図
５８で上述した従来の多値論理回路の場合に比し簡易に
構成することができ、また容易に製造することができ
る。
【０２４３】以上のことから、図１４に示す本願第１番
目の発明による多値論理回路の第７の実施の形態例によ
れば、図１８に示す本願第１番目の発明による多値論理
回路の第５の実施の形態例の場合に準じて、信号入力端
子Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi
に応じて、４値中の一の値の電圧値をとる出力信号を得
ることができ、よって多値（４値）論理回路としての機
能を得ることができるとともに、ピーク電流値Ｉp の変
化分α−信号出力端子Ｔ2 及び端子３間で得られる電圧
特性上でみた、信号出力端子Ｔ2 及び端子３間で得られ
る電圧の値が変化するピーク電流値Ｉp の変化分α上の
点でなる閾値を、図１４に示す多値論理回路の場合と同
様に、容易に、変更、調整する機能を得ることができる
ので、有用である。
目の発明による多値論理回路の第７の実施の形態例によ
れば、図１８に示す本願第１番目の発明による多値論理
回路の第５の実施の形態例の場合に準じて、信号入力端
子Ｔ1 及び端子３間に供給される入力信号の電圧値Ｖi
に応じて、４値中の一の値の電圧値をとる出力信号を得
ることができ、よって多値（４値）論理回路としての機
能を得ることができるとともに、ピーク電流値Ｉp の変
化分α−信号出力端子Ｔ2 及び端子３間で得られる電圧
特性上でみた、信号出力端子Ｔ2 及び端子３間で得られ
る電圧の値が変化するピーク電流値Ｉp の変化分α上の
点でなる閾値を、図１４に示す多値論理回路の場合と同
様に、容易に、変更、調整する機能を得ることができる
ので、有用である。
【０２４４】また、詳細説明は省略するが、上述した機
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
能を得ることができる多値論理回路を、図１に示す本願
第１番目の発明による多値論理回路の第１の実施の形態
例の場合と同様に、図５８で上述した従来の多値論理回
路の場合に比し簡易に構成することができ、また容易に
製造することができる。
【０２４５】
【発明の実施の形態３４】次に、図５５を伴って、本願
第３番目の発明による多値論理回路の第８の実施の形態
例を述べよう。図５５において、図４７との対応部分に
は同一符号を付し、詳細説明を省略する。 図５５に示す
多値論理回路は、ｎチャンネル型の電界効果トランジス
タＭ M の外、ソース及びドレインを半導体素子Ｄ 1 〜Ｄ
3 の直列回路の両端に接続し、ゲートを信号入力端子Ｔ
1 ″に導出しているｐチャンネル型の電界効果トランジ
スタＭ M ″を有することを除いて、図４７に示す多値論
理回路の場合と同様の構成を有する。このような構成を
有する多値論理回路によれば、詳細説明は省略するが、
図５６に示すように、ピーク電流値及び出力信号が得ら
れ、図１に示す多値論理回路の場合に準じた作用・効果
が得られる。
第３番目の発明による多値論理回路の第８の実施の形態
例を述べよう。図５５において、図４７との対応部分に
は同一符号を付し、詳細説明を省略する。 図５５に示す
多値論理回路は、ｎチャンネル型の電界効果トランジス
タＭ M の外、ソース及びドレインを半導体素子Ｄ 1 〜Ｄ
3 の直列回路の両端に接続し、ゲートを信号入力端子Ｔ
1 ″に導出しているｐチャンネル型の電界効果トランジ
スタＭ M ″を有することを除いて、図４７に示す多値論
理回路の場合と同様の構成を有する。このような構成を
有する多値論理回路によれば、詳細説明は省略するが、
図５６に示すように、ピーク電流値及び出力信号が得ら
れ、図１に示す多値論理回路の場合に準じた作用・効果
が得られる。
【０２４６】
【発明の実施の形態３５】次に、図５７を伴って、本願
第３番目の発明による多値論理回路の第９の実施の形態
例について述べよう。
第３番目の発明による多値論理回路の第９の実施の形態
例について述べよう。
【０２４７】図５７において、図５５との対応部分には
同一符号を付し、詳細説明を省略する。図５７に示す本
願第３番目の発明による多値論理回路の第９の実施の形
態例は、第３（＝ｊ）及び第４（＝ｊ＋１）の半導体素
子Ｄ3(=j) 及びＤ4(=j+1) との接続中点から、信号出力
端子Ｔ2 が導出されている図５５に示す多値論理回路の
場合に代え、図１１に示す多値論理回路の場合と同様
に、第１及び第２の半導体素子Ｄ1 及びＤ2 、第２及び
第３の半導体素子Ｄ2 及びＤ3 ………第５（＝ｑ−１）
及び第６（＝ｑ）の半導体素子Ｄ5(=q-1) 及びＤ6(=q)
の接続中点からそれぞれ出力端子Ｔ21、Ｔ22………Ｔ
25(=q-1)が導出されていることを除いて、図１８に示す
多値論理回路の場合と同様の構成を有する。
同一符号を付し、詳細説明を省略する。図５７に示す本
願第３番目の発明による多値論理回路の第９の実施の形
態例は、第３（＝ｊ）及び第４（＝ｊ＋１）の半導体素
子Ｄ3(=j) 及びＤ4(=j+1) との接続中点から、信号出力
端子Ｔ2 が導出されている図５５に示す多値論理回路の
場合に代え、図１１に示す多値論理回路の場合と同様
に、第１及び第２の半導体素子Ｄ1 及びＤ2 、第２及び
第３の半導体素子Ｄ2 及びＤ3 ………第５（＝ｑ−１）
及び第６（＝ｑ）の半導体素子Ｄ5(=q-1) 及びＤ6(=q)
の接続中点からそれぞれ出力端子Ｔ21、Ｔ22………Ｔ
25(=q-1)が導出されていることを除いて、図１８に示す
多値論理回路の場合と同様の構成を有する。
【０２４８】以上が、本願第３番目の発明による多値論
理回路の第９の実施の形態例の構成である。
理回路の第９の実施の形態例の構成である。
【０２４９】このような構成を有する本発明による多値
論理回路によれば、上述した事項を除いて図５５に示す
本願第３番目の発明による多値論理回路の第８の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
論理回路によれば、上述した事項を除いて図５５に示す
本願第３番目の発明による多値論理回路の第８の実施の
形態例の場合と同様の構成を有するので、詳細説明は省
略するが、信号入力端子Ｔ1及び端子３間に供給される
１つの入力信号の電圧値Ｖi に応じて、５（＝ｑ−１）
個の信号出力端子Ｔ21、Ｔ22、Ｔ23、Ｔ24及びＴ25のそ
れぞれと端子３との間に、図１１に示す多値論理回路の
場合に準じて、ピーク電流値Ｉp の変化分αに対する電
圧が互に異なるパターンをとる５個（＝ｑ−１）の出力
信号を得ることができ、よって１入力多出力の多値論理
回路としての機能を得ることができる。
【０２５０】また、このため、図１１に示す多値論理回
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
路の場合と同様に、５（＝ｑ−１）個の出力端子Ｔ21、
Ｔ22、Ｔ23、Ｔ24、Ｔ25のそれぞれと端子３との間で得
られる５（＝ｑ−１）個の出力信号を任意に組合せれ
ば、リテラル関数を合成する機能を得ることができる。
【０２５１】さらに、上述した機能を、図１で上述した
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
本願第１番目の発明による多値論理回路の場合と同様
に、第１及び第２の主端子を有し且つ第１及び第２の主
端子間でピーク電流値をとる微分負性抵抗特性を有する
電圧ー電流特性を呈する６（＝ｑ）個の半導体素子Ｄ1
〜Ｄ6(=q) を用いるだけで、容易に得ることができる。
【０２５２】なお、上述においては、本願第１番目の発
明、本願第２番目の発明及び本願第３番目の発明による
多値論理回路のそれぞれにおいて、わずかな実施の形態
例を示したに留まり、本願第１番目の発明による多値論
理回路の第３の実施の形態例としての図２４、図２８、
図３０、図３１及び図３３に示す構成において、その半
導体素子Ｄ1 及びＤ2 の接続中点から信号出力端子Ｔ2
を導出し、そして、半導体素子Ｄ1 及びＤ2 を３端子半
導体素子ＴＤ1 及びＴＤ2 とし、半導体素子Ｄ3 を２端
子半導体素子ＤＤ1 とすることを除いて、図２４、図２
８、図３０、図３１及び図３３の場合と同様の構成と
し、本願第１番目の発明による多値論理回路の第９また
は第１０の実施の形態例の場合に準じた作用・効果を得
るようにすることもでき、さらには、一般に、［課題を
解決するための手段］の項における本願第１番目の発明
による多値論理回路の構成として、上述したのに準じた
作用・効果を得るようにすることもできる。
明、本願第２番目の発明及び本願第３番目の発明による
多値論理回路のそれぞれにおいて、わずかな実施の形態
例を示したに留まり、本願第１番目の発明による多値論
理回路の第３の実施の形態例としての図２４、図２８、
図３０、図３１及び図３３に示す構成において、その半
導体素子Ｄ1 及びＤ2 の接続中点から信号出力端子Ｔ2
を導出し、そして、半導体素子Ｄ1 及びＤ2 を３端子半
導体素子ＴＤ1 及びＴＤ2 とし、半導体素子Ｄ3 を２端
子半導体素子ＤＤ1 とすることを除いて、図２４、図２
８、図３０、図３１及び図３３の場合と同様の構成と
し、本願第１番目の発明による多値論理回路の第９また
は第１０の実施の形態例の場合に準じた作用・効果を得
るようにすることもでき、さらには、一般に、［課題を
解決するための手段］の項における本願第１番目の発明
による多値論理回路の構成として、上述したのに準じた
作用・効果を得るようにすることもできる。
【０２５３】また、本願第２番目の発明による多値論理
回路の第３の実施の形態例としての図４３、図４４、図
４５及び図４６に示す構成において、半導体素子Ｄ1 及
びＤ2 の接続中点から信号出力端子Ｔ2 を導出し、そし
て、電界効果トランジスタＭ1 及びＭ2 を半導体素子Ｄ
1 及びＤ2 と並列に接続することを除いて図４３、図４
４、図４５及び図４６の場合と同様の構成とし、本願第
２番目の発明による第９及び第１０の実施の形態例の場
合に準じた作用・効果を得るようにすることもでき、さ
らには、一般に、［課題を解決するための手段］の項に
おける本願第２番目の発明による多値論理回路の構成と
して、上述したのに準じた作用・効果を得るようにする
こともできる。
回路の第３の実施の形態例としての図４３、図４４、図
４５及び図４６に示す構成において、半導体素子Ｄ1 及
びＤ2 の接続中点から信号出力端子Ｔ2 を導出し、そし
て、電界効果トランジスタＭ1 及びＭ2 を半導体素子Ｄ
1 及びＤ2 と並列に接続することを除いて図４３、図４
４、図４５及び図４６の場合と同様の構成とし、本願第
２番目の発明による第９及び第１０の実施の形態例の場
合に準じた作用・効果を得るようにすることもでき、さ
らには、一般に、［課題を解決するための手段］の項に
おける本願第２番目の発明による多値論理回路の構成と
して、上述したのに準じた作用・効果を得るようにする
こともできる。
【０２５４】さらに、本願第３番目の発明による多値論
理回路の実施の形態例として、一般に、［課題を解決す
るための手段］の項における本願第３番目の発明による
多値論理回路の構成として、上述したのに準じた作用・
効果を得るようにすることもできる。
理回路の実施の形態例として、一般に、［課題を解決す
るための手段］の項における本願第３番目の発明による
多値論理回路の構成として、上述したのに準じた作用・
効果を得るようにすることもできる。
【０２５５】その他、本発明の精神を脱することなしに
種々の変型、変更をなし得るであろう。
種々の変型、変更をなし得るであろう。
【図１】本願第１番目の発明による多値論理回路の第１
の実施の形態例を示す接続図である。
の実施の形態例を示す接続図である。
【図２】本願第１番目の発明による多値論理回路の第１
の実施の形態例の説明に供する、用いている半導体素子
の電圧Ｖ−電流Ｉ特性を示す図である。
の実施の形態例の説明に供する、用いている半導体素子
の電圧Ｖ−電流Ｉ特性を示す図である。
【図３】本願第１番目の発明による多値論理回路の第１
の実施の形態例の説明に供する、用いている３端子半導
体素子でなる半導体素子の電圧Ｖ−電流Ｉ特性を示す図
である。
の実施の形態例の説明に供する、用いている３端子半導
体素子でなる半導体素子の電圧Ｖ−電流Ｉ特性を示す図
である。
【図４】本願第１番目の発明による多値論理回路の第１
の実施の形態例の説明に供する、用いている３端子半導
体素子を示す略線図である。
の実施の形態例の説明に供する、用いている３端子半導
体素子を示す略線図である。
【図５】本願第１番目の発明による多値論理回路の第１
の実施の形態例の説明に供する、半導体素子の電圧Ｖ−
電流Ｉ特性上のピーク電流値を示す図である。
の実施の形態例の説明に供する、半導体素子の電圧Ｖ−
電流Ｉ特性上のピーク電流値を示す図である。
【図６】本願第１番目の発明による多値論理回路の第１
の実施の形態例の説明に供する、電源端子及びそれと対
をなす端子間に印加する電源電圧を示す図である。
の実施の形態例の説明に供する、電源端子及びそれと対
をなす端子間に印加する電源電圧を示す図である。
【図７】本願第１番目の発明による多値論理回路の第１
の実施の形態例の説明に供する、半導体素子直列接続回
路の電圧Ｖ−電流Ｉ特性を示す図である。
の実施の形態例の説明に供する、半導体素子直列接続回
路の電圧Ｖ−電流Ｉ特性を示す図である。
【図８】本願第１番目の発明による多値論理回路の第１
の実施の形態例の説明に供する、３端子半導体素子の電
圧Ｖ−電流Ｉ特性上のピーク電流値の変化分αをパラメ
ータとした、半導体素子直列接続回路の両端電圧に対す
る信号出力端子及びそれと対をなす端子間の電圧の関係
を示す図である。
の実施の形態例の説明に供する、３端子半導体素子の電
圧Ｖ−電流Ｉ特性上のピーク電流値の変化分αをパラメ
ータとした、半導体素子直列接続回路の両端電圧に対す
る信号出力端子及びそれと対をなす端子間の電圧の関係
を示す図である。
【図９】本願第１番目の発明による多値論理回路の第１
の実施の形態例の説明に供する、３端子半導体素子の電
圧Ｖ−電流Ｉ特性上のピーク電流値の変化分αに対する
信号出力端子及びそれと対をなす端子間の電圧の関係を
示す図である。
の実施の形態例の説明に供する、３端子半導体素子の電
圧Ｖ−電流Ｉ特性上のピーク電流値の変化分αに対する
信号出力端子及びそれと対をなす端子間の電圧の関係を
示す図である。
【図１０】本願第１番目の発明による多値論理回路の第
１の実施の形態例の説明に供する、３端子半導体素子の
電圧Ｖ−電流Ｉ特性上のピーク電流値の変化分αに対す
る半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の
関係（図１０Ａ）；及び３端子半導体素子の電圧Ｖ−電
流Ｉ特性上のピーク電流値の変化分αに対する信号出力
端子及びそれと対をなす端子間の電圧の関係（図１０
Ｂ）を示す図である。
１の実施の形態例の説明に供する、３端子半導体素子の
電圧Ｖ−電流Ｉ特性上のピーク電流値の変化分αに対す
る半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の
関係（図１０Ａ）；及び３端子半導体素子の電圧Ｖ−電
流Ｉ特性上のピーク電流値の変化分αに対する信号出力
端子及びそれと対をなす端子間の電圧の関係（図１０
Ｂ）を示す図である。
【図１１】本願第１番目の発明による多値論理回路の第
２の実施の形態例を示す接続図である。
２の実施の形態例を示す接続図である。
【図１２】本願第１番目の発明による多値論理回路の第
２の実施の形態例の説明に供する、３端子半導体素子の
電圧Ｖ−電流Ｉ特性上のピーク電流値の変化分αに対す
る半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の
関係（図１２Ａ）；及び３端子半導体素子の電圧Ｖ−電
流Ｉ特性上のピーク電流値の変化分αに対する信号出力
端子及びそれと対をなす端子間の電圧の関係（図１２
Ｂ）を示す接続図である。
２の実施の形態例の説明に供する、３端子半導体素子の
電圧Ｖ−電流Ｉ特性上のピーク電流値の変化分αに対す
る半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の
関係（図１２Ａ）；及び３端子半導体素子の電圧Ｖ−電
流Ｉ特性上のピーク電流値の変化分αに対する信号出力
端子及びそれと対をなす端子間の電圧の関係（図１２
Ｂ）を示す接続図である。
【図１３】本願第１番目の発明による多値論理回路の第
２の実施例の説明に供する接続図及び波形図である。
２の実施例の説明に供する接続図及び波形図である。
【図１４】本願第１番目の発明による多値論理回路の第
３の実施の形態例を示す接続図である。
３の実施の形態例を示す接続図である。
【図１５】本願第１番目の発明による多値論理回路の第
３の実施の形態例の説明に供する、半導体素子の電圧Ｖ
−電流Ｉ特性上のピーク電流値の変化分αに対する半導
体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；
及び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値
の変化分αに対する信号出力端子及びそれと対をなす端
子間の電圧の関係を示す図である。
３の実施の形態例の説明に供する、半導体素子の電圧Ｖ
−電流Ｉ特性上のピーク電流値の変化分αに対する半導
体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；
及び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値
の変化分αに対する信号出力端子及びそれと対をなす端
子間の電圧の関係を示す図である。
【図１６】本願第１番目の発明による多値論理回路の第
４の実施の形態例を示す接続図である。
４の実施の形態例を示す接続図である。
【図１７】本願第１番目の発明による多値論理回路の第
４の実施の形態例の説明に供する、半導体素子の電圧Ｖ
−電流Ｉ特性上のピーク電流値の変化分αに対する半導
体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；
及び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値
の変化分αに対する信号出力端子及びそれと対をなす端
子間の電圧の関係を示す図である。
４の実施の形態例の説明に供する、半導体素子の電圧Ｖ
−電流Ｉ特性上のピーク電流値の変化分αに対する半導
体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；
及び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値
の変化分αに対する信号出力端子及びそれと対をなす端
子間の電圧の関係を示す図である。
【図１８】本願第１番目の発明による多値論理回路の第
５の実施例を示す接続図である。
５の実施例を示す接続図である。
【図１９】本願第１番目の発明による多値論理回路の第
５の実施の形態例の説明に供する、半導体素子の電圧Ｖ
−電流Ｉ特性上のピーク電流値の変化分αに対する半導
体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；
及び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値
の変化分αに対する信号出力端子及びそれと対をなす端
子間の電圧の関係を示す図である。
５の実施の形態例の説明に供する、半導体素子の電圧Ｖ
−電流Ｉ特性上のピーク電流値の変化分αに対する半導
体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；
及び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値
の変化分αに対する信号出力端子及びそれと対をなす端
子間の電圧の関係を示す図である。
【図２０】本願第１番目の発明による多値論理回路の第
６の実施の形態例を示す接続図である。
６の実施の形態例を示す接続図である。
【図２１】本願第１番目の発明による多値論理回路の第
７の実施の形態例を示す接続図である。
７の実施の形態例を示す接続図である。
【図２２】本願第１番目の発明による多値論理回路の第
７の実施の形態例の説明に供する、半導体素子の電圧Ｖ
−電流Ｉ特性上のピーク電流値の変化分αに対する電圧
Ｖ−電流Ｉ特性上の半導体素子のピーク電流値の関係；
及び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値
の変化分αに対する信号出力端子及びそれと対をなす端
子間の電圧の関係を示す接続図である。
７の実施の形態例の説明に供する、半導体素子の電圧Ｖ
−電流Ｉ特性上のピーク電流値の変化分αに対する電圧
Ｖ−電流Ｉ特性上の半導体素子のピーク電流値の関係；
及び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値
の変化分αに対する信号出力端子及びそれと対をなす端
子間の電圧の関係を示す接続図である。
【図２３】本願第１番目の発明による多値論理回路の第
８の実施の形態例を示す接続図である。
８の実施の形態例を示す接続図である。
【図２４】本願第１番目の発明による多値論理回路の第
９の実施の形態例を示す接続図である。
９の実施の形態例を示す接続図である。
【図２５】本願第１番目の発明による多値論理回路の第
９の実施の形態例の説明に供するピーク電流値を示す図
である。
９の実施の形態例の説明に供するピーク電流値を示す図
である。
【図２６】本願第１番目の発明による多値論理回路の第
９の実施の形態例の説明に供する電圧−電流特性を示す
図である。
９の実施の形態例の説明に供する電圧−電流特性を示す
図である。
【図２７】本願第１番目の発明による多値論理回路の第
９の実施の形態例の説明に供する半導体素子の電圧Ｖ−
電流Ｉ特性上のピーク電流値の変化分αに対する半導体
素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；及
び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の
変化分αに対する信号出力端子及びそれと対をなす端子
間の電圧の関係を示す図である。
９の実施の形態例の説明に供する半導体素子の電圧Ｖ−
電流Ｉ特性上のピーク電流値の変化分αに対する半導体
素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；及
び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の
変化分αに対する信号出力端子及びそれと対をなす端子
間の電圧の関係を示す図である。
【図２８】本願第１番目の発明による多値論理回路の第
１０の実施の形態例の説明に供する電圧−電流特性を示
す図である。
１０の実施の形態例の説明に供する電圧−電流特性を示
す図である。
【図２９】本願第１番目の発明による多値論理回路の第
１０の実施の形態例の説明に供する半導体素子の電圧Ｖ
−電流Ｉ特性上のピーク電流値の変化分αに対する半導
体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；
及び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値
の変化分αに対する信号出力端子及びそれと対をなす端
子間の電圧の関係を示す図である。
１０の実施の形態例の説明に供する半導体素子の電圧Ｖ
−電流Ｉ特性上のピーク電流値の変化分αに対する半導
体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；
及び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値
の変化分αに対する信号出力端子及びそれと対をなす端
子間の電圧の関係を示す図である。
【図３０】本願第２番目の発明による多値論理回路の第
１１の実施の形態例を示す接続図である。
１１の実施の形態例を示す接続図である。
【図３１】本願第２番目の発明による多値論理回路の第
１２の実施の形態例を示す接続図である。
１２の実施の形態例を示す接続図である。
【図３２】本願第１番目の発明による多値論理回路の第
１２の実施の形態例の説明に供する半導体素子の電圧Ｖ
−電流Ｉ特性上のピーク電流値の変化分αに対する半導
体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；
及び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値
の変化分αに対する信号出力端子及びそれと対をなす端
子間の電圧の関係を示す図である。
１２の実施の形態例の説明に供する半導体素子の電圧Ｖ
−電流Ｉ特性上のピーク電流値の変化分αに対する半導
体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；
及び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値
の変化分αに対する信号出力端子及びそれと対をなす端
子間の電圧の関係を示す図である。
【図３３】本願第２番目の発明による多値論理回路の第
１３の実施の形態例を示す接続図である。
１３の実施の形態例を示す接続図である。
【図３４】本願第２番目の発明による多値論理回路の第
１の実施の形態例を示す接続図である。
１の実施の形態例を示す接続図である。
【図３５】本願第２番目の発明による多値論理回路の第
１の実施の形態例の説明に供する、微分負性抵抗特性を
有する電圧−電流特性を呈する半導体素子と電界効果ト
ランジスタとの並列回路の、電界効果トランジスタのゲ
ートと並列回路の一端との間に印加する制御電圧ＶG を
パラメータとした電圧Ｖ−電流Ｉ特性を示す図である。
１の実施の形態例の説明に供する、微分負性抵抗特性を
有する電圧−電流特性を呈する半導体素子と電界効果ト
ランジスタとの並列回路の、電界効果トランジスタのゲ
ートと並列回路の一端との間に印加する制御電圧ＶG を
パラメータとした電圧Ｖ−電流Ｉ特性を示す図である。
【図３６】本願第２番目の発明による多値論理回路の第
２の実施の形態例を示す接続図である。
２の実施の形態例を示す接続図である。
【図３７】本願第２番目の発明による多値論理回路の第
３の実施の形態例を示す接続図である。
３の実施の形態例を示す接続図である。
【図３８】本願第２番目の発明による多値論理回路の第
４の実施の形態例を示す接続図である。
４の実施の形態例を示す接続図である。
【図３９】本願第２番目の発明による多値論理回路の第
５の実施の形態例を示す接続図である。
５の実施の形態例を示す接続図である。
【図４０】本願第２番目の発明による多値論理回路の第
６の実施の形態例を示す接続図である。
６の実施の形態例を示す接続図である。
【図４１】本願第２番目の発明による多値論理回路の第
７の実施の形態例を示す接続図である。
７の実施の形態例を示す接続図である。
【図４２】本願第２番目の発明による多値論理回路の第
８の実施の形態例を示す接続図である。
８の実施の形態例を示す接続図である。
【図４３】本願第２番目の発明による多値論理回路の第
９の実施の形態例を示す接続図である。
９の実施の形態例を示す接続図である。
【図４４】本願第２番目の発明による多値論理回路の第
１１の実施の形態例を示す接続図である。
１１の実施の形態例を示す接続図である。
【図４５】本願第２番目の発明による多値論理回路の第
１２の実施の形態例を示す接続図である。
１２の実施の形態例を示す接続図である。
【図４６】本願第２番目の発明による多値論理回路の第
１３の実施の形態例を示す接続図である。
１３の実施の形態例を示す接続図である。
【図４７】本願第３番目の発明による多値論理回路の第
１の実施の形態例を示す接続図である。
１の実施の形態例を示す接続図である。
【図４８】本願第３番目の発明による多値論理回路の第
２の実施の形態例を示す接続図である。
２の実施の形態例を示す接続図である。
【図４９】本願第３番目の発明による多値論理回路の第
３の実施の形態例を示す接続図である。
３の実施の形態例を示す接続図である。
【図５０】本願第３番目の発明による多値論理回路の第
４の実施の形態例を示す接続図である。
４の実施の形態例を示す接続図である。
【図５１】本願第３番目の発明による多値論理回路の第
５の実施の形態例を示す接続図である。
５の実施の形態例を示す接続図である。
【図５２】本願第３番目の発明による多値論理回路の第
６の実施の形態例を示す接続図である。
６の実施の形態例を示す接続図である。
【図５３】本願第３番目の発明による多値論理回路の第
６の実施の形態例の説明に供する半導体素子の電圧Ｖ−
電流Ｉ特性上のピーク電流値の変化分αに対する半導体
素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；及
び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の
変化分αに対する信号出力端子及びそれと対をなす端子
間の電圧の関係を示す図である。
６の実施の形態例の説明に供する半導体素子の電圧Ｖ−
電流Ｉ特性上のピーク電流値の変化分αに対する半導体
素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；及
び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の
変化分αに対する信号出力端子及びそれと対をなす端子
間の電圧の関係を示す図である。
【図５４】本願第３番目の発明による多値論理回路の第
７の実施の形態例を示す接続図である。
７の実施の形態例を示す接続図である。
【図５５】本願第３番目の発明による多値論理回路の第
８の実施の形態例を示す接続図である。
８の実施の形態例を示す接続図である。
【図５６】本願第３番目の発明による多値論理回路の第
８の実施の形態例の説明に供する半導体素子の電圧Ｖ−
電流Ｉ特性上のピーク電流値の変化分αに対する半導体
素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；及
び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の
変化分αに対する信号出力端子及びそれと対をなす端子
間の電圧の関係を示す図である。
８の実施の形態例の説明に供する半導体素子の電圧Ｖ−
電流Ｉ特性上のピーク電流値の変化分αに対する半導体
素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の関係；及
び半導体素子の電圧Ｖ−電流Ｉ特性上のピーク電流値の
変化分αに対する信号出力端子及びそれと対をなす端子
間の電圧の関係を示す図である。
【図５７】本願第３番目の発明による多値論理回路の第
９の実施の形態例を示す接続図である。
９の実施の形態例を示す接続図である。
【図５８】従来の多値論理回路を示す接続図である。
【図５９】従来の多値論理回路の説明に供する、用いて
いる半導体素子の電圧Ｖ−電流Ｉ特性を示す図である。
いる半導体素子の電圧Ｖ−電流Ｉ特性を示す図である。
【図６０】従来の多値論理回路の説明に供する、信号入
力端子とそれと対になる端子との間に供給する入力信号
の電圧値Ｖinに対する信号出力端子とそれと対になる端
子との間で得られる出力信号の電圧値Ｖout の関係を示
す図である。
力端子とそれと対になる端子との間に供給する入力信号
の電圧値Ｖinに対する信号出力端子とそれと対になる端
子との間で得られる出力信号の電圧値Ｖout の関係を示
す図である。
１ 半導体素子直列接続回路
２ 電源端子
３ 端子
１１ 半絶縁性ＧａＡｓ基板
１２ ｎ+ −ＧａＡｓ膜
１３ ｎ−ＧａＡｓ膜
１４ アンドープＡｌＧａ膜
１５ アンドープＧａＡｓ膜
１６ アンドープＡｌＧａ膜
１７ ｎ−ＧａＡｓ膜
１８ ｎ+ −ＧａＡｓ膜
１９ ドレイン電極
２０ ゲート電極
Ｄ1 、Ｄ2 ………Ｄ6 半導体素子
ＤＤ1 、ＤＤ2 、ＤＤ3 、ＤＤ1 ′、ＤＤ2 ′、Ｄ
Ｄ3 ′２端子半導体素子 ＴＤ1 、ＴＤ2 、ＴＤ3 ３端子半導体素子 ａ、ｂ 主端子 ｃ 制御端子 Ｔ1 信号入力端子 Ｔ2 信号出力端子
Ｄ3 ′２端子半導体素子 ＴＤ1 、ＴＤ2 、ＴＤ3 ３端子半導体素子 ａ、ｂ 主端子 ｃ 制御端子 Ｔ1 信号入力端子 Ｔ2 信号出力端子
フロントページの続き
(56)参考文献 特開 昭62−84621（ＪＰ，Ａ)
特開 平７−325875（ＪＰ，Ａ)
特開 平７−7416（ＪＰ，Ａ)
特開 平２−114536（ＪＰ，Ａ)
特開 平３−171818（ＪＰ，Ａ)
特開 平５−235748（ＪＰ，Ａ)
特開 昭64−51718（ＪＰ，Ａ)
特開 平４−286418（ＪＰ，Ａ)
特開 平５−190833（ＪＰ，Ａ)
特開 平７−146780（ＪＰ，Ａ)
米国特許5773996（ＵＳ，Ａ)
Ｗｅｉ， Ｓ．−Ｊ．，Ｍｕｌｔｉｖ
ａｌｕｅｄ ＳＲＡＭ Ｃｅｌｌ Ｕｓ
ｉｎｇ Ｒｅｓｏｎａｎｔ Ｔｕｎｎｅ
ｌｉｎｇ Ｄｉｏｄｅｓ，ＩＥＥＥ Ｊ
ｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔ
ａｔｅ Ｃｉｒｃｕｉｔｓ．，米国,
1992年 ２月，Ｖｏｌ．27， Ｎｏ.
２，ｐｐ．212−216
Ｆｒａｚｉｅｒ， Ｇ．，Ｎａｎｏｅ
ｌｅｃｔｒｏｎｉｃ ｃｉｒｃｕｉｔｓ
ｕｓｉｎｇ ｒｅｓｏｎａｎｔ ｔｕ
ｎｎｅｌｉｎｇ ｔｒａｎｓｉｓｔｏｒ
ｓ ａｎｄ ｄｉｏｄｅｓ，ＩＥＥＥ
Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕ
ｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，
1993． Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ． 40ｔｈ
ＩＳＳＣＣ，米国，1993年 ２月，ｐｐ
174−175
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/20 101
H03K 19/00
H03K 19/08
Claims (29)
- 【請求項１】ともに少なくとも第１及び第２の主端子を
有し且つ上記第１及び第２の主端子間でピーク電流値を
とる微分負性抵抗特性を有する電圧ー電流特性を呈する
ｑ個（ただし、ｑ＝ｍ＋ｎであって、ｍは１以上の整
数、ｎは２以上の整数）の第１、第２、………第ｑの半
導体素子Ｄ1 、Ｄ2 ………Ｄq が、第ｉ（ただし、ｉ＝
１、２………（ｑ−１））の半導体素子Ｄi の第２の主
端子を第（ｉ＋１）の半導体素子Ｄ(i+1) の第１の主端
子に接続している態様で、それらの順に直列に接続され
ている半導体素子直列接続回路を有し、 上記ｑ個の第１、第２………第ｑの半導体素子Ｄ1 、Ｄ
2 ………Ｄq 中のｍ個の半導体素子をｍ個の第１、第２
………第ｍの半導体素子ＤＤ1 、ＤＤ2 ………ＤＤm と
それぞれし、上記ｑ個の第１、第２………第ｑの半導体
素子Ｄ1 、Ｄ2………Ｄq 中のｎ個の半導体素子をそれ
ぞれ第１、第２………第ｎの半導体素子ＴＤ1 、ＴＤ2
………ＴＤn とするとき、上記ｎ個の第１、第２………
第ｎの半導体素子ＴＤ1 、ＴＤ2 ………ＴＤn が、上記
第１及び第２の主端子の外少なくとも１つの第１の制御
端子を有し且つ上記第１または第２の主端子と上記第１
の制御端子との間に印加する制御電圧に応じて上記電圧
−電流特性のピーク電流値が制御されるとともに上記第
１及び第２の主端子と少なくとも上記第１の制御端子と
を以って多端子とする多端子半導体素子でなり、 上記ｑ個の第１、第２………第ｑの半導体素子Ｄ1 、Ｄ
2 ………Ｄq が上記電圧−電流特性上のピーク電流値を
して互いに異なり（ただし、上記ｎ個の第１、第２……
…第ｎの半導体素子ＴＤ1 、ＴＤ2 ………ＴＤn につい
ては、上記制御電圧によってピーク電流値が制御されて
いないとする）、 上記半導体素子直列接続回路の両端が、交番電源電圧が
印加される電源端子及びそれと対になる端子にそれぞれ
接続され、 上記ｎ個の第１、第２………第ｎの半導体素子ＴＤ1 、
ＴＤ2 ………ＴＤn の第１の制御端子からそれらに共通
の信号入力端子が導出され、 上記第１及び第２の半導体素子Ｄ1 及びＤ2 、上記第２
及び第３の半導体素子Ｄ2 及びＤ3 ………上記第（ｑ−
１）及び第ｑの半導体素子Ｄ(q-1) 及びＤq の接続中点
をそれぞれ第１、第２、………第（ｑ−１）の接続中点
とするとき、それら（ｑ−１）個の第１、第２、………
第ｑの接続中点中の１つまたは複数もしくは全てからそ
れぞれ信号出力端子が導出されていることを特徴とする
多値論理回路。 - 【請求項２】請求項１記載の多値論理回路において、 上記ｍ個の半導体素子ＤＤ1 、ＤＤ2 ………ＤＤm が、
上記第１及び第２の主端子を以って２端子とする２端子
半導体素子でなることを特徴とする多値論理回路。 - 【請求項３】請求項１記載の多値論理回路において、 上記ｍ個の半導体素子ＤＤ1 、ＤＤ2 ………ＤＤm がと
もに両端を上記第１及び第２の主端子とする２端子共鳴
トンネル素子でなり、 上記ｎ個の半導体素子ＴＤ1 、ＴＤ2 ………ＴＤn がと
もにソース電極及びドレイン電極を上記第１及び第２の
主端子または上記第２及び第１の主端子とし、ゲート電
極を上記制御端子とする３端子共鳴トンネル素子でなる
ことを特徴とする多値論理回路。 - 【請求項４】請求項１、請求項２または請求項３記載の
多値論理回路において、 上記第１、第２………第（ｑ−１）の半導体素子Ｄ1 、
Ｄ2 、Ｄ(q-1) 中の一の半導体素子を第ｊの半導体素子
Ｄj とするとき、上記第ｊ及び第（ｊ＋１）の半導体素
子Ｄj 及びＤ(j+1) の接続中点から１つの信号出力端子
が導出されていることを特徴とする多値論理回路。 - 【請求項５】請求項１、請求項２または請求項３記載の
多値論理回路において、 上記（ｑ−１）個の第１、第２………第（ｑ−１）の接
続中点から（ｑ−１）個の信号出力端子がそれぞれ導出
されていることを特徴とする多値論理回路。 - 【請求項６】請求項１、請求項２、請求項３、請求項４
または請求項５記載の多値論理回路において、 上記第１、第２………第（ｑ−１）の半導体素子Ｄ1 、
Ｄ2 ………Ｄ(q-1) 中の一の半導体素子を第ｊの半導体
素子Ｄj とするとき、上記ｎ個の第１、第２………第ｎ
の半導体素子ＴＤ1 、ＴＤ2 ………ＴＤn が、上記ｎ個
の第（ｊ＋１）、第（ｊ＋２）………第ｑの半導体素子
Ｄ(j+1) 、Ｄ(j+2) ………Ｄq でそれぞれなることを特
徴とする多値論理回路。 - 【請求項７】請求項１、請求項２、請求項３、請求項４
または請求項５記載の多値論理回路において、 上記第１、第２………第（ｑ−１）の半導体素子Ｄ1 、
Ｄ2 ………Ｄ(q-1) 中の一の半導体素子Ｄj を第ｊの半
導体素子Ｄj とするとき、上記ｎ個の第１、第２………
第ｎの半導体素子ＴＤ1 、ＴＤ2 ………ＴＤn が、上記
ｎ個の第１、第２………第ｊの半導体素子Ｄ1 、Ｄ2 …
……Ｄj でそれぞれなることを特徴とする多値論理回
路。 - 【請求項８】請求項１、請求項２、請求項３または請求
項４記載の多値論理回路において、 上記第１、第２………第（ｑ−１）の半導体素子Ｄ1 、
Ｄ2 ………Ｄ(q-1) 中の一の半導体素子を第ｊの半導体
素子Ｄj とするとき、ｑ＝３、ｍ＝１、ｎ＝２、ｊ＝２
でなり、 ｍ＝１でなることによる１個の半導体素子ＤＤ1(=m)が
上記１個の第１の半導体素子Ｄ1 でなり、 ｎ＝２でなることによる多端子半導体素子でなる２個の
半導体素子ＴＤ1 及びＴＤ2(=n) が２個の第２及び第３
の半導体素子Ｄ2 及びＤ3 でそれぞれなり、 上記２個の第２及び第３の半導体素子Ｄ2 及びＤ3 でな
る２個の半導体素子ＴＤ1 及びＴＤ2(=n) が、上記制御
電圧に応じて制御される電圧−電流特性のピーク電流値
が制御されるその制御率を互いに異にしていることを特
徴とする多値論理回路。 - 【請求項９】請求項１、請求項２、請求項３、請求項
４、請求項５、請求項６、請求項７または請求項８記載
の多値論理回路において、 上記ｎ個の半導体素子ＴＤ1 、ＴＤ2 ………ＴＤn が、
上記第１の制御端子の外第２の制御端子を有し、 上記ｎ個の半導体素子ＴＤ1 、ＴＤ2 ………ＴＤn の第
２の制御端子からｎ個の信号入力端子がそれぞれ導出さ
れていることを特徴とする多値論理回路。 - 【請求項１０】請求項１、請求項２、請求項３、請求項
４、請求項５、請求項６、請求項７または請求項８記載
の多値論理回路において、 上記ｎ個の半導体素子ＴＤ1 、ＴＤ2 ………ＴＤn が上
記第１の制御端子の外第２の制御端子を有し、 上記ｎ個の半導体素子ＴＤ1 、ＴＤ2 ………ＴＤn の第
２の制御端子からそれらに共通の１つの信号入力端子が
導出されていることを特徴とする多値論理回路。 - 【請求項１１】ともに少なくとも第１及び第２の主端子
を有し且つ上記第１及び第２の主端子間で互いに異なる
ピーク電流値をとる微分負性特性を有する電圧ー電流特
性を呈するｑ個（ただし、ｑ＝ｍ＋ｎであって、ｍは１
以上の整数、ｎは２以上の整数）の第１、第２………第
ｑの半導体素子Ｄ1 、Ｄ2 ………Ｄq が、第ｉ（ただ
し、ｉ＝１、２………（ｑ−１））の半導体素子Ｄi の
第２の主端子を第（ｉ＋１）の半導体素子Ｄ(i+1) の第
１の主端子に接続している態様で、それらの順に直列に
接続されている半導体素子直列接続回路と、 少なくともｎ個の第１、第２………第ｎの電界効果トラ
ンジスタＭ1 、Ｍ2 ………Ｍn とを有し、上記ｑ個の第
１、第２………第ｑの半導体素子Ｄ1 、Ｄ2 ………Ｄq
中のｍ個の半導体素子をｍ個の第１、第２………第ｍの
半導体素子ＤＤ1 、ＤＤ2 ………ＤＤm とそれぞれし、
上記ｑ個の、第１、第２………第ｑの半導体素子Ｄ1 、
Ｄ2 ………Ｄq 中のｎ個の半導体素子をｎ個の第１、第
２………第ｎの半導体素子ＤＤ1 ′、ＤＤ2 ′………Ｄ
Ｄn ′とそれぞれするとき、上記ｎ個の第１、第２……
…第ｎの電界効果トランジスタＭ1 、Ｍ2 ………Ｍn の
ドレイン及びソース、またはソース及びドレインが、上
記ｎ個の第１、第２………第ｎの半導体素子ＤＤ1 、Ｄ
Ｄ2 ………ＤＤn の第１及び第２の主端子にそれぞれ接
続され、 上記半導体素子直列接続回路の両端が、交番電源電圧が
印加される電源端子及びそれと対になる端子にそれぞれ
接続され、 上記ｎ個の第１、第２………第ｎの電界効果トランジス
タＭ1 、Ｍ2 ………Ｍn のゲートからそれらに共通の信
号入力端子が導出され、 上記第１及び第２の半導体素子Ｄ1 及びＤ2 、上記第２
及び第３の半導体素子Ｄ2 及びＤ3 ………上記第（ｑ−
１）及び第ｑの半導体素子Ｄ(q-1) 及びＤq の接続中点
をそれぞれ第１、第２、………第（ｑ−１）の接続中点
とするとき、それら（ｑ−１）個の第１、第２、………
第ｑの接続中点中の１つまたは複数もしくは全てからそ
れぞれ信号出力端子が導出されていることを特徴とする
多値論理回路。 - 【請求項１２】請求項１１記載の多値論理回路におい
て、 上記ｑ個の半導体素子Ｄ1 、Ｄ2 ………Ｄq が、上記第
１及び第２の主端子を以って２端子とする２端子半導体
素子でなることを特徴とする多値論理回路。 - 【請求項１３】請求項１１記載の多値論理回路におい
て、 上記ｑ個の第１、第２………第ｑの半導体素子Ｄ1 、Ｄ
2 ………Ｄq がともに両端を上記第１及び第２の主端子
とする２端子共鳴トンネル素子でなることを特徴とする
多値論理回路。 - 【請求項１４】請求項１１、請求項１２または請求項１
３記載の多値論理回路において、 上記第１、第２………第（ｑ−１）の半導体素子Ｄ1 、
Ｄ2 ………Ｄ(q-1) 中の一の半導体素子を第ｊの半導体
素子Ｄj とするとき、上記第ｊ及び第（ｊ＋１）の半導
体素子Ｄj 及びＤ(j+1) との接続中点から信号出力端子
が導出されていることを特徴とする多値論理回路。 - 【請求項１５】請求項１１、請求項１２または請求項１
３記載の多値論理回路において、 上記（ｑ−１）個の第１、第２………第（ｑ−１）の接
続中点から（ｑ−１）個の信号出力端子がそれぞれ導出
されていることを特徴とする多値論理回路。 - 【請求項１６】請求項１１、請求項１２、請求項１３、
請求項１４または請求項１５記載の多値論理回路におい
て、 上記第１、第２………第（ｑ−１）の半導体素子Ｄ1 、
Ｄ2 ………Ｄ(q-1) 中の一の半導体素子を第ｊの半導体
素子Ｄj とするとき、上記ｎ個の第１、第２………第ｎ
の半導体素子ＤＤ1 ′、ＤＤ2 ′………ＤＤn ′が、上
記ｎ個の第（ｊ＋１）、第（ｊ＋２）………第ｑの半導
体素子Ｄ(j+1)、Ｄ(j+2) ………Ｄq でなることを特徴
とする多値論理回路。 - 【請求項１７】請求項１１、請求項１２、請求項１３、
請求項１４または請求項１５記載の多値論理回路におい
て、 上記第１、第２………第（ｑ−１）の半導体素子Ｄ1 、
Ｄ2 ………Ｄ(q-1) 中の一の半導体素子を第ｊの半導体
素子Ｄj とするとき、上記ｎ個の第１、第２………第ｎ
の半導体素子ＤＤ1 ′、ＤＤ2 ′………ＤＤn ′が、上
記ｎ個の第１、第２………第ｊの半導体素子Ｄ1 、Ｄ2
………Ｄj でそれぞれなることを特徴とする多値論理回
路。 - 【請求項１８】請求項１１、請求項１２、請求項１３、
請求項１４または請求項１５記載の多値論理回路におい
て、 上記第１、第２………第（ｑ−１）の半導体素子Ｄ1 、
Ｄ2 ………Ｄ(q-1) 中の一の半導体素子を第ｊの半導体
素子Ｄj とするとき、ｑ＝３、ｍ＝１、ｎ＝２、ｊ＝２
でなり、 ｍ＝１でなることによる１個の半導体素子ＤＤ1(=m) が
上記１個の第１の半導体素子Ｄ1 でなり、 ｎ＝２でなることによる上記２個の第１及び第２の半導
体素子ＤＤ1 ′及びＤＤ2(=n) ′が２個の上記第２及び
第３の半導体素子Ｄ2 及びＤ3 でそれぞれなり、 ｎ＝２でなることによる上記２個の第１及び第２の電界
効果トランジスタＭ1及びＭ2 が、相互コンダクタンス
を互いに異にしていることを特徴とする多値論理回路。 - 【請求項１９】請求項１１、請求項１２、請求項１３、
請求項１４、請求項１５、請求項１６、請求項１７また
は請求項１８記載の多値論理回路において、 上記ｎ個の電界効果トランジスタＭ1 、Ｍ2 ………Ｍn
の外ｎ個の電界効果トランジスタＭ1 ′、Ｍ2 ′………
Ｍn ′を有し、 上記ｎ個の電界効果トランジスタＭ1 ′、Ｍ2 ′………
Ｍn ′のドレイン及びソース、またはソース及びドレイ
ンが、上記ｎ個の第１、第２………第ｎの半導体素子Ｄ
Ｄ1 ′、ＤＤ2 ′………ＤＤn ′の第１及び第２の主端
子にそれぞれ接続され、 上記ｎ個の電界効果トランジスタＭ1 ′、Ｍ2 ′………
Ｍn ′のゲートからｎ個のゲートからｎ個の信号入力端
子がそれぞれ導出されていることを特徴とする多値論理
回路。 - 【請求項２０】請求項１１、請求項１２、請求項１３、
請求項１４、請求項１５、請求項１６、請求項１７また
は請求項１８記載の多値論理回路において、 上記ｎ個の電界効果トランジスタＭ1 、Ｍ2 ………Ｍn
の外ｎ個の電界効果トランジスタＭ1 ′、Ｍ2 ′………
Ｍn ′を有し、 上記ｎ個の電界効果トランジスタＭ1 ′、Ｍ2 ′………
Ｍn ′のドレイン及びソース、またはソース及びドレイ
ンが、上記ｎ個の第１、第２………第ｎの半導体素子Ｄ
Ｄ1 ′、ＤＤ2 ′………ＤＤn ′の第１及び第２の主端
子にそれぞれ接続され、 上記ｎ個の電界効果トランジスタＭ1 ′、Ｍ2 ′………
Ｍn ′のゲートからそれらに共通の１つの信号入力端子
が導出されていることを特徴とする多値論理回路。 - 【請求項２１】ともに少なくとも第１及び第２の主端子
を有し且つ上記第１及び第２の主端子間で互いに異なる
ピーク電流値をとる微分負性特性を有する電圧ー電流特
性を呈するｑ個（ただし、ｑ＝ｍ＋ｎであって、ｍは１
以上の整数、ｎは２以上の整数）の第１、第２………第
ｑの半導体素子Ｄ1 、Ｄ2 ………Ｄq が、第ｉ（ただ
し、ｉ＝１、２………（ｑ−１））の半導体素子Ｄi の
第２の主端子を第（ｉ＋１）の半導体素子Ｄ(i+1) の第
１の主端子に接続している態様で、それらの順に直列に
接続されている半導体素子直列接続回路と、 少なくとも１個の電界効果トランジスタＭM とを有し、 上記ｑ個の半導体素子Ｄ1 、Ｄ2 ………Ｄq 中のｍ個の
半導体素子の直列接続回路をｍ個の第１、第２………第
ｍの半導体素子ＤＤ1 、ＤＤ2 ………ＤＤm の直列接続
回路とし、上記ｑ個の半導体素子Ｄ1 、Ｄ2 ………Ｄq
中のｎ個の半導体素子の直列接続回路をｎ個の第１、第
２………第ｎの半導体素子ＤＤ1 ′、ＤＤ2 ′………Ｄ
Ｄn ′の直列接続回路とするとき、上記電界効果トラン
ジスタＭM のソース及びドレインが、上記ｎ個の第１、
第２………第ｎの半導体素子ＤＤ1 ′、ＤＤ2 ′………
ＤＤn ′の直列接続回路の両端にそれぞれ接続され、 上記半導体素子直列接続回路の両端が、交番電源電圧が
印加される電源端子及びそれと対になる端子にそれぞれ
接続され、 上記電界効果トランジスタＭM のゲートから信号入力端
子が導出され、 上記第１及び第２の半導体素子Ｄ1 及びＤ2 、上記第２
及び第３の半導体素子Ｄ2 及びＤ3 ………上記第（ｑ−
１）及び第ｑの半導体素子Ｄ(q-1) 及びＤq の接続中点
をそれぞれ第１、第２、………第（ｑ−１）の接続中点
とするとき、それら（ｑ−１）個の第１、第２、………
第ｑの接続中点中の１つまたは複数もしくは全てからそ
れぞれ信号出力端子が導出されていることを特徴とする
多値論理回路。 - 【請求項２２】請求項２１記載の多値論理回路におい
て、 上記ｑ個の半導体素子Ｄ1 、Ｄ2 ………Ｄq が、上記第
１及び第２の主端子を以って２端子とする２端子半導体
素子でなることを特徴とする多値論理回路。 - 【請求項２３】請求項２１記載の多値論理回路におい
て、 上記ｑ個の第１、第２………第ｑの半導体素子Ｄ1 、Ｄ
2 ………Ｄq がともに両端を上記第１及び第２の主端子
とする２端子共鳴トンネル素子でなることを特徴とする
多値論理回路。 - 【請求項２４】請求項２１、請求項２２または請求項２
３記載の多値論理回路において、 上記第１、第２………第（ｑ−１）の半導体素子Ｄ1 、
Ｄ2 ………Ｄ(q-1) 中の一の半導体素子を第ｊの半導体
素子Ｄj とするとき、上記第ｊ及び第（ｊ＋１）の半導
体素子Ｄj 及びＤ(j+1) との接続中点から信号出力端子
が導出されていることを特徴とする多値論理回路。 - 【請求項２５】請求項２１、請求項２２または請求項２
３記載の多値論理回路において、 上記（ｑ−１）個の第１、第２………第（ｑ−１）の接
続中点から（ｑ−１）個の信号出力端子がそれぞれ導出
されていることを特徴とする多値論理回路。 - 【請求項２６】請求項２１、請求項２２、請求項２３、
請求項２４または請求項２５記載の多値論理回路におい
て、 上記第１、第２………第（ｑ−１）の半導体素子Ｄ1 、
Ｄ2 ………Ｄ(q-1) 中の一の半導体素子を第ｊの半導体
素子Ｄj とするとき、上記ｎ個の第１、第２………第ｎ
の半導体素子ＤＤ1 ′、ＤＤ2 ′………ＤＤn ′が、上
記ｎ個の第（ｊ＋１）、第（ｊ＋２）………第ｑの半導
体素子Ｄ(j+1)、Ｄ(j+2) ………Ｄq でなることを特徴
とする多値論理回路。 - 【請求項２７】請求項２１、請求項２２、請求項２３、
請求項２４または請求項２５記載の多値論理回路におい
て、 上記第１、第２………第（ｑ−１）の半導体素子Ｄ1 、
Ｄ2 ………Ｄ(q-1) 中の一の半導体素子を第ｊの半導体
素子Ｄj とするとき、上記ｎ個の第１、第２………第ｎ
の半導体素子ＤＤ1 ′、ＤＤ2 ′………ＤＤn ′が、上
記ｎ個の第１、第２………第ｊの半導体素子Ｄ1 、Ｄ2
………Ｄj でそれぞれなることを特徴とする多値論理回
路。 - 【請求項２８】請求項１１、請求項１２、請求項１３、
請求項１４、請求項１５、請求項１６、請求項１７また
は請求項１８記載の多値論理回路において、 上記電界効果トランジスタＭM の外電界効果トランジス
タＭM ′を有し、 上記電界効果トランジスタＭM ′のソース及びドレイン
が、上記ｎ個の第１、第２………第ｎの半導体素子ＤＤ
1 ′、ＤＤ2 ′………ＤＤn ′の直列接続回路の両端に
それぞれ接続され、 上記ｎ個の電界効果トランジスタＭM ′のゲートから信
号入力端子がそれぞれ導出されていることを特徴とする
多値論理回路。 - 【請求項２９】請求項１１、請求項１２、請求項１３、
請求項１４、請求項１５、請求項１６、請求項１７また
は請求項１８記載の多値論理回路において、 上記電界効果トランジスタＭM の外それと相補性を有す
る電界効果トランジスタＭM ″を有し、 上記電界効果トランジスタＭM ″のソース及びドレイン
が、上記ｍ個の第１、第２………第ｍの半導体素子ＤＤ
1 、ＤＤ2 ………ＤＤn の直列接続回路の両端にそれぞ
れ接続され、 上記電界効果トランジスタＭM ″のゲートから信号入力
端子が導出されていることを特徴とする多値論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11324296A JP3472973B2 (ja) | 1995-05-22 | 1996-04-10 | 多値論理回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12288995 | 1995-05-22 | ||
| JP7-122889 | 1995-05-22 | ||
| JP11324296A JP3472973B2 (ja) | 1995-05-22 | 1996-04-10 | 多値論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0946220A JPH0946220A (ja) | 1997-02-14 |
| JP3472973B2 true JP3472973B2 (ja) | 2003-12-02 |
Family
ID=26452238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11324296A Expired - Fee Related JP3472973B2 (ja) | 1995-05-22 | 1996-04-10 | 多値論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3472973B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6188346B1 (en) | 1997-05-09 | 2001-02-13 | Nippon Telegraph And Telephone Corporation | Analog-to-digital conversion device |
| US6292118B1 (en) * | 1999-01-06 | 2001-09-18 | Raytheon Company | System for quantizing an analog signal utilizing a resonant tunneling diode bridge |
-
1996
- 1996-04-10 JP JP11324296A patent/JP3472973B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| Ｆｒａｚｉｅｒ， Ｇ．，Ｎａｎｏｅｌｅｃｔｒｏｎｉｃ ｃｉｒｃｕｉｔｓ ｕｓｉｎｇ ｒｅｓｏｎａｎｔ ｔｕｎｎｅｌｉｎｇ ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ ｄｉｏｄｅｓ，ＩＥＥＥ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， １９９３． Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ． ４０ｔｈ ＩＳＳＣＣ，米国，１９９３年 ２月，ｐｐ １７４−１７５ |
| Ｗｅｉ， Ｓ．−Ｊ．，Ｍｕｌｔｉｖａｌｕｅｄ ＳＲＡＭ Ｃｅｌｌ Ｕｓｉｎｇ Ｒｅｓｏｎａｎｔ Ｔｕｎｎｅｌｉｎｇ Ｄｉｏｄｅｓ，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ．，米国，１９９２年 ２月，Ｖｏｌ．２７， Ｎｏ．２，ｐｐ．２１２−２１６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0946220A (ja) | 1997-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6084437A (en) | Logic circuit utilizing pass transistors and logic gate | |
| US5773996A (en) | Multiple-valued logic circuit | |
| US4202044A (en) | Quaternary FET read only memory | |
| KR100971644B1 (ko) | 3치 논리 함수 회로 | |
| EP0367791A1 (en) | A novel family of noise-immune logic gates and memory cells | |
| JPH05267603A (ja) | 集積回路 | |
| JP3472973B2 (ja) | 多値論理回路 | |
| EP0055570A2 (en) | Logic circuit | |
| CA1244100A (en) | Multiple input or-and circuit for fet logic | |
| JPH01300714A (ja) | 負荷電流制御型論理回路 | |
| JP3248784B2 (ja) | 多値論理回路 | |
| JP2555165B2 (ja) | ナンド回路 | |
| JPS61125224A (ja) | 半導体回路装置 | |
| EP0729232A1 (en) | A high voltage analog switch | |
| JP3303087B2 (ja) | 論理ゲート | |
| JPH01223696A (ja) | 多値記憶回路 | |
| US5343091A (en) | Semiconductor logic integrated circuit having improved noise margin over DCFL circuits | |
| US5153461A (en) | Logic circuit using element having negative differential conductance | |
| JPS61212118A (ja) | 一致検出回路 | |
| JP3473809B2 (ja) | 半導体論理回路 | |
| JPH02246615A (ja) | ゲート回路 | |
| JPS5937736A (ja) | 電流切換型論理回路 | |
| JP3281936B2 (ja) | 論理回路 | |
| JP3482926B2 (ja) | 多値論理回路 | |
| JPS62260425A (ja) | 相補型デイジタル論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070919 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080919 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090919 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |