JPH02246615A - ゲート回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ５ＣＦＬのように差動対を縦積みにして構成されるアン
ドゲート、オアゲート等のゲート回路に関し、 帯域を劣化させることなく、高速動作を安定させること
を目的とし、 縦積みされた複数の差動対を含むゲート回路において、
２つのトランジスタを含む第１の差動対と、動作状態に
おいて２つの端子間に電位差を有する素子と、２つのト
ランジスタを含み、この−方のトランジスタに第１の差
動対が接続され、他方のトランジスタに素子が接続され
た第２の差動対とを備えるように構成する。

〔産業上の利用分野〕

本発明は、Ｓ、　ＣＦ　Ｌ　（Ｓｏｕｒｃｅ　Ｃｏｕｐ
ｌｅｄ　Ｆｉｅｌｄｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏ
ｒ　Ｌｏｇｉｃ）のように差動対を縦積みにして構成さ
れるアンドゲートオアゲート等のゲート回路に関するも
のである。

〔従来の技術〕

５ＣＦＬのゲート回路（アンドゲート回路、オアゲート
回路）は、電界効果トランジスタによる差動対を入力数
分縦積みにして構成される。

第５図に、従来例の２人力のゲート回路を示す。

このゲート回路は、電界効果トランジスタ（ＦＥＴ）５
１１とＦＥＴ５１３から成る第１の差動対と、ＦＥＴ５
２１とＦＥＴ５２３から成る第２の差動対とを縦積みに
接続して構成されている。

入力端子Ｄ＋、ｆ５＋から第１の差動対の各ゲート端子
に印加される差動入力によって一方の入力の論理が設定
され、同様に入力端子Ｄｚ、Ｄｔから第゛２の差動対の
各ゲート端子に印加される差動入力によって他方の入力
の論理が設定される。また、これらの各入力の論理積（
あるいは論理和）がＦＥＴ５１１のドレイン端子（出力
端子ｄ）と、ＦＥＴ５１３のドレイン端子及びＦＥＴ５
２３のドレイン端子（出力端子Ｑ）との関係で決定され
、出力論理として取り出される。

〔発明が解決しようとする課題〕 ところで、上述した従来のゲート回路にあっては、ＦＥ
Ｔ５２１のドレイン端子にはＦＥＴ５１１．５１３から
成る第１の差動対が接続されているが、ＦＥＴ５２３の
ドレイン端子には接続されていない。そのため、ＦＥＴ
５２１とＦＥＴ５２３の負荷状態やソース−ドレイン間
電圧に差異が生じ、高速信号を入力するとリンギングが
発生し、高速動作が安定しないという問題点があった。

また、負荷状態を同じにして出力を安定させるには、第
６図に示すようにＦＥＴ５−２３のドレイン端子にＦＥ
Ｔ５３１とＦＥＴ５３３から成る第３の差動対を追加し
て接続すればよい。ところが、入力端子Ｄ＋、Ｄ＋の差
動入力の容量を約２倍にする必要があり、帯域が劣化す
るという問題点があった。

本発明は、このような点にかんがみて創作されたもので
あり、帯域を劣化させることなく、高速動作を安定させ
ることができるゲート回路を提供することを目的として
いる。

〔課題を解決するだめの手段〕

第１図は、本発明のゲート回路の原理ブロック図である
。

図において、本発明のゲート回路は、縦積みされた複数
の差動対を含むゲート回路において、２つのトランジス
タ１１１，１１３を含む第１の差動対１２１と、動作状
態において２つの端子間に電位差を有する素子１３１と
、２つのトランジスタ１４１，１４３を含み、この一方
のトランジスタ１４１に第１の差動対１２１が接続され
、他方のトランジスタ１４３に素子１３１が接続された
第２の差動対１５１とを備えるように構成されている。

〔作　用〕

本発明のゲート回路は縦積みされた複数の差動対、例え
ば第１の差動対１２１と第２の差動対１５１とを含んで
構成されている。

第２の差動対１５１は２つのトランジスタ（Ｔｒ）１４
１，１４３を含んでおり、一方のトランジスタ１４１は
第１の差動対１２１に接続され、他方のトランジスタ１
４３は動作状態において２つの端子間に電位差を有する
素子１３１に接続されている。

本発明にあっては、第２の差動対１５１に素子１３１を
接続し、この素子１３１が端子間に有する電位差を第１
の差動対１２１に対応させて調整することにより、第２
の差動対１５１の２つのトランジスタ１４１，１４３の
負荷状態が等しくなる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の第１実施例における２人力のゲート
回路を示す。

第２図に示したゲート回路は、第１の差動対を構成する
２つのＦＥＴ２１１，２１３と、第２０差動対を構成す
る２つのＦＥＴ２２１，２２３と、定電流源として作用
するＦＥＴ２３１と、負荷抵抗として作用する２つの抵
抗器２４１，２４３と、負荷調整用の抵抗器２６１と、
ダイオード２５１とを備えている。

第１の差動対を構成する２つのＦＥＴ２１１゜２１３の
ソース端子同士が接続されている。ＦＥＴ２１１のゲー
ト端子は入力端子り、に接続されており、ドレイン端子
は抵抗器２４１．ダイオード２５１（カソード側が抵抗
器２４１に対応）を介して電源端子ｖＩＩＤに接続され
ている。ＦＥＴ２１３のゲート端子は入力端子ｆ）ｔに
接続されており、ドレイン端子は抵抗器２４３．ダイオ
ード２５１を介して電源端子■Ｄｌ、に接続されている
。

また、第２の差動対を構成する２つのＦＥＴ２２１．２
２３のソース端子同士が接続されている。

ＦＥＴ２２１のゲート端子は入力端子Ｄ２に接続されて
おり、ドレイン端子はＦＥＴ２１１，２１３の各ソース
端子に接続されている。ＦＥＴ２２３のゲート端子は入
力端子Ｄｔに接続されており、ドレイン端子は抵抗器２
６１を介してＦＥＴ２１３のドレイン端子に接続されて
いる。

更に、ＦＥＴ２２１，２２３の各ソース端子はＦＥＴ２
３１のドレイン端子に接続されており、このＦＥＴ２３
１のゲート端子及びソース端子は電源端子ＶＳＳに接続
されている。

また、ＦＥＴ２１３のドレイン端子が出力端子Ｑに接続
されており、ＦＥＴ２１１のドレイン端子が出力端子ｄ
に接続されている。

上述したゲート回路においては、入力端子り、。

ｆ５＋に差動入力を供給することで一方の人力論理の設
定が行われる。同様に、入力端子Ｄｔ、’ｒ５ｚに差動
入力を供給することで他方の入力論理の設定が行われる
。また、これらの２人力の論理積（あるいは論理和）が
出力端子Ｑ、　Ｑのそれぞれの電位に対応付けられて決
定される。

尚、ド・モルガンの定理によって論理和を論理積の形式
で表現することが可能であるため、上述したゲート回路
は、２人力のアンドゲート回路あるいは２人力のオアゲ
ート回路として使用される。

また、抵抗器２６１は、第１の差動対による電圧降下に
対応した電位差を生じさせるためのものである。従って
、抵抗器２６１の抵抗値は、ＦＥＴ２２３が動作状態に
あるとき（ソース−ドレイン間に電流が流れるとき）に
、動作状態にあるＦＥＴ２１１あるいはＦＥＴ２１３の
ソース−ドレイン間電圧に等しい電圧降下を発生させる
値に設定する。

このような抵抗器２６１を出力端子ＱとＦＥＴ２２３の
ドレイン端子との間に接続することにより、ＦＥＴ２２
１とＦＥＴ２２３の負荷状態を等しくすることができる
ので、安定した高速動作を実現することができる。また
、一方の入力信号（入力端子Ｄ＋　、Ｄ＋に設定される
側の入力論理）は、第１の差動対の駆動のために使用さ
れるため、帯域の劣化は生じない。

第３図に、第２実施例における２人力のゲート回路を示
す。

第３図に示したゲート回路は、第２図に示したゲート回
路における抵抗器２６１をダイオード２７１に置き換え
たものである。このダイオード２７１によって抵抗器２
６１に相当する電位差（電圧降下）を生じさせ、第２の
差動対を構成するＦＥＴ２２１とＦＥＴ２２３の負荷状
態を等しくする。従って、上述した第１実施例と同様に
、安定した高速動作を実現すると共に帯域の劣化を防止
することが可能になる。

更に、第４図に、第３実施例における３人力のゲート回
路を示す。

第４図に示したゲート回路は、第２図に示した２人力の
ゲート回路に対して、入力数の増加分に対応した第３の
差動対を縦積みした構成になっている。

具体的には、第３の差動対を構成する２つのＦＥＴ２８
１．２８３のソース端子同士が接続されており、この接
続された各ソース端子はＦＥＴ２３１のドレイン端子に
接続されている。ＦＥＴ２８１のゲート端子は入力端子
り、に接続されており、ドレイン端子は第２の差動対を
構成するＦＥＴ２２１，２２３の各ソース端子に接続さ
れている。ＦＥＴ２８３のゲート端子は入力端子り、に
接続されており、ドレイン端子は抵抗器２９１を介して
出力端子Ｑに接続されている。

この抵抗器２９１は、第１及び第２の差動対に対応した
電位差を生じさせるためのものである。

抵抗器２６１，２９１の各抵抗値を調整することにより
、ＦＥＴ２２１とＦＥＴ２２３の負荷状態を等しくする
と共に、ＦＥＴ２８１とＦＥＴ２８３の負荷状態を等し
くすることができるので、安定した高速動作を実現する
ことができる。また、第１及び第２の入力信号は、第１
あるいは第２の差動対の駆動のために使用されるため、
帯域の劣化は生じない。

なお、実施例にあっては、５ＣＦＬのゲート回路につい
て説明したが、バイポーラトランジスタを用いたゲート
回路についても同様に考えることができる。また、第３
実施例では３人力のゲート回路を考えたが、４人力以上
のゲート回路についても本発明を適用することができる
。

〔発明の効果〕

上述したように、本発明によれば、第２の差動対に素子
を接続し、この素子が端子間に有する電位差を第１の差
動対に対応させて調整することにより、第２の差動対の
２つのトランジスタの負荷状態が等しくなり、安定した
高速動作が可能になる。

また、負荷状態を等しくするために第１の差動対の差動
入力の容量を大きくする必要がなく、帯域の劣化を防止
することができる。

【図面の簡単な説明】

第１図は本発明のゲート回路の原理ブロック図、第２図
は第１実施例の回路図、 第３図は第２実施例の回路図、 第４図は第３実施例の回路図、 第５図は従来例の回路図、 第６図は従来例の回路図である。 図において、 １１１．１１３，１４１，１４３はトランジスタ、１２
１は第１の差動対、 １３１は素子、 １５１は第２の差動対、 ２１１．２１３，２２１，２２３，２３１，２８１．２
８３は電界効果トランジスタ（ＦＥＴ）、２４−１，２
４３，２６１，２９１は抵抗器、２５１．２７１はダイ
オードである。 極日φ西喀γフ”’ｏ、７７回 第１図 第 図 Ｖｏ。 第 図 ＤＤ

Claims (1)

【特許請求の範囲】
1. （１）縦積みされた複数の差動対を含むゲート回路にお
   いて、 ２つのトランジスタ（１１１、１１３）を含む第１の差
   動対（１２１）と、 動作状態において２つの端子間に電位差を有する素子（
   １３１）と、 ２つのトランジスタ（１４１、１４３）を含み、この一
   方のトランジスタ（１４１）に前記第１の差動対（１２
   １）が接続され、他方のトランジスタ（１４３）に前記
   素子（１３１）が接続された第２の差動対（１５１）と
   、 を備えるように構成したことを特徴とするゲート回路。