JP3471279B2 - Ｃｍｏｓ演算増幅器 - Google Patents
Ｃｍｏｓ演算増幅器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、電池を電源として
低電圧，低消費電流で動作する携帯機器や家電機器に用
いられるＣＭＯＳ演算増幅器に関するものである。
低電圧，低消費電流で動作する携帯機器や家電機器に用
いられるＣＭＯＳ演算増幅器に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ演算増幅器には、電池を電源と
して低電圧，低消費電流で動作する携帯機器や家電機器
に用いられるものが開発されている。
して低電圧，低消費電流で動作する携帯機器や家電機器
に用いられるものが開発されている。
【０００３】この種の低電圧動作可能なＣＭＯＳ演算増
幅器は、一般的に２０ＫＨｚ程度の音声帯域では充分な
周波数性能が得られているが、近年ビデオ信号などを処
理するために例えば２０ＭＨｚの広帯域周波数性能をも
つＣＭＯＳ演算増幅器が要求されている。更に、より低
消費電力化するため、従来のＡ級動作から、小信号時の
消費電流が小さいＡＢ級動作の演算増幅器が必要になっ
ている。
幅器は、一般的に２０ＫＨｚ程度の音声帯域では充分な
周波数性能が得られているが、近年ビデオ信号などを処
理するために例えば２０ＭＨｚの広帯域周波数性能をも
つＣＭＯＳ演算増幅器が要求されている。更に、より低
消費電力化するため、従来のＡ級動作から、小信号時の
消費電流が小さいＡＢ級動作の演算増幅器が必要になっ
ている。
【０００４】上述した要請に応えるＣＭＯＳ演算増幅器
が例えば特開平１１−３０８０５７号公報に開示されて
いる。
が例えば特開平１１−３０８０５７号公報に開示されて
いる。
【０００５】特開平１１−３０８０５７号公報に開示さ
れたＣＭＯＳ演算増幅器は、フォールデッドカスコード
（Ｆｏｌｄｅｄ Ｃａｓｃｏｄｅ）型差動増幅器と、コ
ンプリメンタリー出力回路と、アイドリング電流設定回
路とから構成されるＡＢ級動作のＣＭＯＳ演算増幅器と
して提案されている。
れたＣＭＯＳ演算増幅器は、フォールデッドカスコード
（Ｆｏｌｄｅｄ Ｃａｓｃｏｄｅ）型差動増幅器と、コ
ンプリメンタリー出力回路と、アイドリング電流設定回
路とから構成されるＡＢ級動作のＣＭＯＳ演算増幅器と
して提案されている。
【０００６】特開平１１−３０８０５７号公報に開示さ
れたＣＭＯＳ演算増幅器は図１０に示すように、フォー
ルデッドカスコード（Ｆｏｌｄｅｄ Ｃａｓｃｏｄｅ）
型差動増幅器１ａと、コンプリメンタリー出力回路２ａ
と、アイドリング電流設定回路２０とから構成されるＡ
Ｂ級動作のＣＭＯＳ演算増幅器として構成されている。
れたＣＭＯＳ演算増幅器は図１０に示すように、フォー
ルデッドカスコード（Ｆｏｌｄｅｄ Ｃａｓｃｏｄｅ）
型差動増幅器１ａと、コンプリメンタリー出力回路２ａ
と、アイドリング電流設定回路２０とから構成されるＡ
Ｂ級動作のＣＭＯＳ演算増幅器として構成されている。
【０００７】図１０に示す演算増幅器は、外部端子とし
て電源端子２５、接地端子２６、非反転入力端子２７、
反転入力端子２８、出力端子２９を有しており、非反転
入力端子２７と反転入力端子２８に入力した信号を増幅
し、差動電流が反転入力端子３０と非反転入力端子３１
から入力し、反転電流流出端子３２と非反転電流流出端
子３３から差動電流を出力する差動増幅器１ａを設けて
いる。
て電源端子２５、接地端子２６、非反転入力端子２７、
反転入力端子２８、出力端子２９を有しており、非反転
入力端子２７と反転入力端子２８に入力した信号を増幅
し、差動電流が反転入力端子３０と非反転入力端子３１
から入力し、反転電流流出端子３２と非反転電流流出端
子３３から差動電流を出力する差動増幅器１ａを設けて
いる。
【０００８】コンプリメンタリー出力回路２ａは、負荷
トランジスタ７０３，Ｐチャネル出カトランジスタ７０
４，負荷トランジスタ７０５，Ｎチャネル出カトランジ
スタ７０６から構成されている。
トランジスタ７０３，Ｐチャネル出カトランジスタ７０
４，負荷トランジスタ７０５，Ｎチャネル出カトランジ
スタ７０６から構成されている。
【０００９】また差動増幅器１ａには、反転入力端子３
０と非反転入力端子３１を介して、Ｐチャネルトランジ
スタ７０１，７０２から構成されるカレントミラー回路
から差動電流が入力し、反転電流流出端子３２と非反転
電流流出端子３３を介して、Ｎチャネルトランジスタ８
０１，８０２から構成されるカレントミラー回路に差動
電流を出力するようになっている。
０と非反転入力端子３１を介して、Ｐチャネルトランジ
スタ７０１，７０２から構成されるカレントミラー回路
から差動電流が入力し、反転電流流出端子３２と非反転
電流流出端子３３を介して、Ｎチャネルトランジスタ８
０１，８０２から構成されるカレントミラー回路に差動
電流を出力するようになっている。
【００１０】さらに非反転入力端子３１は、ダイオード
接続されたＰチャネルトランジスタからなる負荷トラン
ジスタ７０３のゲートとＰチャネル出カトランジスタ７
０４のゲート及びアイドリング電流設定回路２ａの定電
流流入端子３４に接続され、差動電流を負荷トランジス
タ７０３で電圧に変換し、この電圧でＰチャネル出カト
ランジスタ７０４を駆動するようになっている。
接続されたＰチャネルトランジスタからなる負荷トラン
ジスタ７０３のゲートとＰチャネル出カトランジスタ７
０４のゲート及びアイドリング電流設定回路２ａの定電
流流入端子３４に接続され、差動電流を負荷トランジス
タ７０３で電圧に変換し、この電圧でＰチャネル出カト
ランジスタ７０４を駆動するようになっている。
【００１１】また反転電流流出端子３２は、ダイオード
接続されたＮチャネルトランジスタからなる負荷トラン
ジスタ７０５のゲートとＮチャネル出カトランジスタ７
０６のゲート及びアイドリング電流設定回路２０の定電
流流出端子に接続され、差動電流を負荷トランジスタ７
０５で電圧に変換し、この電圧でＮチャネル出カトラン
ジスタ７０６を駆動するようになっている。
接続されたＮチャネルトランジスタからなる負荷トラン
ジスタ７０５のゲートとＮチャネル出カトランジスタ７
０６のゲート及びアイドリング電流設定回路２０の定電
流流出端子に接続され、差動電流を負荷トランジスタ７
０５で電圧に変換し、この電圧でＮチャネル出カトラン
ジスタ７０６を駆動するようになっている。
【００１２】Ｐチャネル出カトランジスタ７０４のドレ
インとＮチャネル出カトランジスタ７０６のドレインは
出力端子２９にそれぞれ接続され、差動増幅器１ａは非
反転入力端子２７と反転入力端子２８に入力した信号を
増幅し、出力端子２９に出力信号を出力するようになっ
ている。
インとＮチャネル出カトランジスタ７０６のドレインは
出力端子２９にそれぞれ接続され、差動増幅器１ａは非
反転入力端子２７と反転入力端子２８に入力した信号を
増幅し、出力端子２９に出力信号を出力するようになっ
ている。
【００１３】次に図１０に示す演算増幅器の動作につい
て説明する。非反転入力端子７と反転入力端子８に同一
の電圧が印加された場合、差動増幅器１の出力電流がバ
ランスし、反転入力端子３０と非反転入力端子３１は同
一値の電流を引き込もうとする。
て説明する。非反転入力端子７と反転入力端子８に同一
の電圧が印加された場合、差動増幅器１の出力電流がバ
ランスし、反転入力端子３０と非反転入力端子３１は同
一値の電流を引き込もうとする。
【００１４】一方、アイドリング設定回路２０は、ダイ
オード接続された負荷トランジスタ７０３及びダイオー
ド接続された負荷トランジスタ７０５に定電流を流すこ
とにより、電流ミラーの関係にあるＰチャネル出カトラ
ンジスタ７０４、Ｎチャネル出カトランジスタ７０６の
アイドリング電流を一定値に保持する。
オード接続された負荷トランジスタ７０３及びダイオー
ド接続された負荷トランジスタ７０５に定電流を流すこ
とにより、電流ミラーの関係にあるＰチャネル出カトラ
ンジスタ７０４、Ｎチャネル出カトランジスタ７０６の
アイドリング電流を一定値に保持する。
【００１５】差動増幅器１ａの反転入力端子３０は、カ
レントミラー回路を構成するダイオード接続された負荷
トランジスタ７０１を介して電源端子２５に接続されて
おり、同様に非反転入力端子３１は、ダイオード接続さ
れた負荷トランジスタ７０２を介して電源端子２５に接
続されているため、反転入力端子３０と非反転入力端子
３１は、ほぼ同一の安定した電位に保持される。
レントミラー回路を構成するダイオード接続された負荷
トランジスタ７０１を介して電源端子２５に接続されて
おり、同様に非反転入力端子３１は、ダイオード接続さ
れた負荷トランジスタ７０２を介して電源端子２５に接
続されているため、反転入力端子３０と非反転入力端子
３１は、ほぼ同一の安定した電位に保持される。
【００１６】また差動増幅器１ａの非反転電流流出端子
３３は、カレントミラー回路を構成するダイオード接続
された負荷トランジスタ８０２を介して接地端子２６に
接続されており、同様に反転電流流出端子３２は、ダイ
オード接続された負荷トランジスタ８０１を介して接地
端子２６に接続されているため、反転電流流出端子３２
と非反転電流流出端子３３は、ほぼ同一の安定した電位
に保持される。
３３は、カレントミラー回路を構成するダイオード接続
された負荷トランジスタ８０２を介して接地端子２６に
接続されており、同様に反転電流流出端子３２は、ダイ
オード接続された負荷トランジスタ８０１を介して接地
端子２６に接続されているため、反転電流流出端子３２
と非反転電流流出端子３３は、ほぼ同一の安定した電位
に保持される。
【００１７】このとき、差動増幅器１ａがバランス状態
にあるため、非反転入力端子３１と定電流流入端子３４
は電気的に接続されているが、これらの端子間に流れる
電流はほとんどゼロとなる。
にあるため、非反転入力端子３１と定電流流入端子３４
は電気的に接続されているが、これらの端子間に流れる
電流はほとんどゼロとなる。
【００１８】同様に反転電流流出端子３２と定電流流出
端子３５の端子間に流れる電流はほとんどゼロとなり、
Ｐチャネル出カトランジスタ７０４とＮチャネル出カト
ランジスタ７０６を流れるアイドリング電流は、アイド
リング電流設定回路２０によって任意に設定可能とな
る。
端子３５の端子間に流れる電流はほとんどゼロとなり、
Ｐチャネル出カトランジスタ７０４とＮチャネル出カト
ランジスタ７０６を流れるアイドリング電流は、アイド
リング電流設定回路２０によって任意に設定可能とな
る。
【００１９】非反転入力端子２７と反転入力端子２８の
間に交流信号が印加された場合は、アイドリング電流に
は無関係に設定される差動電流により、正相電圧に対し
ては非反転入力端子３１の電位が低下し、Ｐチャネル出
カトランジスタ７０４を駆動すると共に、反転電流流出
端子３２の電位が低下し、Ｎチャネル出カトランジスタ
７０６をオフする。
間に交流信号が印加された場合は、アイドリング電流に
は無関係に設定される差動電流により、正相電圧に対し
ては非反転入力端子３１の電位が低下し、Ｐチャネル出
カトランジスタ７０４を駆動すると共に、反転電流流出
端子３２の電位が低下し、Ｎチャネル出カトランジスタ
７０６をオフする。
【００２０】一方、逆相電圧に対しては、Ｎチャネル出
カトランジスタ７０６を駆動し、Ｐチャネル出カトラン
ジスタ７０４をオフする。
カトランジスタ７０６を駆動し、Ｐチャネル出カトラン
ジスタ７０４をオフする。
【００２１】したがって無信号時には安定したアイドリ
ング電流を流し、かつ信号入力時には、大電流を駆動可
能なＡＢ級演算増幅器として構成することができる。
ング電流を流し、かつ信号入力時には、大電流を駆動可
能なＡＢ級演算増幅器として構成することができる。
【００２２】
【発明が解決しようとする課題】しかしながら図１０に
示す演算増幅器は、本発明を示す図１と比較して明らか
なように、アイドリング電流を調整する手段とオフセッ
ト電圧を調整する手段を備えていない構成となってい
る。
示す演算増幅器は、本発明を示す図１と比較して明らか
なように、アイドリング電流を調整する手段とオフセッ
ト電圧を調整する手段を備えていない構成となってい
る。
【００２３】図１０に示す演算増幅器は、アイドリング
電流を調整する手段を備えておらず、アイドリング電流
設定回路２０のみを備えているため、アイドリング電流
は、前記アイドリング電流設定回路２０の定電流出力ト
ランジスタのサイズなどの設計値により設定されること
になる。
電流を調整する手段を備えておらず、アイドリング電流
設定回路２０のみを備えているため、アイドリング電流
は、前記アイドリング電流設定回路２０の定電流出力ト
ランジスタのサイズなどの設計値により設定されること
になる。
【００２４】そのため、フォールデッドカスコード型差
動増幅器１ａを構成するトランジスタとカレントミラー
回路を構成するトランジスタのスレッシュホールド電圧
及び相互コンダクタンスに相対差がある場合に、前記ア
イドリング電流設定回路の定電流出力トランジスタのサ
イズなどの設計値により設定される前記アイドリング電
流の電流値を増減させてしまうという問題がある。
動増幅器１ａを構成するトランジスタとカレントミラー
回路を構成するトランジスタのスレッシュホールド電圧
及び相互コンダクタンスに相対差がある場合に、前記ア
イドリング電流設定回路の定電流出力トランジスタのサ
イズなどの設計値により設定される前記アイドリング電
流の電流値を増減させてしまうという問題がある。
【００２５】図１０に示すＡＢ級で動作する演算増幅器
においては、前記コンプリメンタリー出力回路の相互イ
ンダクタンスは前記アイドリング電流によって決定され
るものであり、前記アイドリング電流のバラツキが小信
号周波数特性を変動として表れる特性をもっている。
においては、前記コンプリメンタリー出力回路の相互イ
ンダクタンスは前記アイドリング電流によって決定され
るものであり、前記アイドリング電流のバラツキが小信
号周波数特性を変動として表れる特性をもっている。
【００２６】したがって上述したように前記アイドリン
グ電流の電流値が増減されるという問題は、小信号動作
時における周波数特性を変動させてしまい、前記小信号
周波数特性を正確に設定することができず、小信号動作
時の消費電流を小さく抑えることができないという問題
を引き起こしてしまうこととなる。
グ電流の電流値が増減されるという問題は、小信号動作
時における周波数特性を変動させてしまい、前記小信号
周波数特性を正確に設定することができず、小信号動作
時の消費電流を小さく抑えることができないという問題
を引き起こしてしまうこととなる。
【００２７】また図１０に示すＡＢ級で動作する演算増
幅器においては、特に広帯域の演算増幅器ではアイドリ
ング電流が小さすぎる場合、位相回転が増加して発振安
定性等の高周波性能が低下するという特性を有してい
る。
幅器においては、特に広帯域の演算増幅器ではアイドリ
ング電流が小さすぎる場合、位相回転が増加して発振安
定性等の高周波性能が低下するという特性を有してい
る。
【００２８】しかしながら図１０に示すＡＢ級で動作す
る演算増幅器では、前記アイドリング電流設定回路の定
電流出力トランジスタのサイズなどの設計値により前記
アイドリング電流の電流値を前記位相回転が生じない程
度の小さい電流値に設定したとしても、フォールデッド
カスコード型差動増幅器１ａを構成するトランジスタと
カレントミラー回路を構成するトランジスタのスレシュ
ホールド電圧及び相互コンダクタンスに相対差がある場
合に、前記アイドリング電流設定回路の定電流出力トラ
ンジスタのサイズなどの設計値により設定される前記ア
イドリング電流の電流値が増減されるため、前記アイド
リング電流の電流値を前記位相回転が生じない程度の小
さい電流値に設定しても、その設定した前記アイドリン
グ電流の電流値が前記位相回転が生じる電流値までに減
少してしまい、低消費電流の演算増幅器を歩留りよく実
現することができないという問題がある。
る演算増幅器では、前記アイドリング電流設定回路の定
電流出力トランジスタのサイズなどの設計値により前記
アイドリング電流の電流値を前記位相回転が生じない程
度の小さい電流値に設定したとしても、フォールデッド
カスコード型差動増幅器１ａを構成するトランジスタと
カレントミラー回路を構成するトランジスタのスレシュ
ホールド電圧及び相互コンダクタンスに相対差がある場
合に、前記アイドリング電流設定回路の定電流出力トラ
ンジスタのサイズなどの設計値により設定される前記ア
イドリング電流の電流値が増減されるため、前記アイド
リング電流の電流値を前記位相回転が生じない程度の小
さい電流値に設定しても、その設定した前記アイドリン
グ電流の電流値が前記位相回転が生じる電流値までに減
少してしまい、低消費電流の演算増幅器を歩留りよく実
現することができないという問題がある。
【００２９】本発明の目的は、１Ｖ程度の低電圧で動作
し、広帯域で、負荷駆動能力が高く、小信号動作時の消
費電流が小さく、かつ出力オフセット電圧が小さいＣＭ
ＯＳ演算増幅器を提供することにある。
し、広帯域で、負荷駆動能力が高く、小信号動作時の消
費電流が小さく、かつ出力オフセット電圧が小さいＣＭ
ＯＳ演算増幅器を提供することにある。
【００３０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るＣＭＯＳ演算増幅器は、フォールデッ
ドカスコード型差動増幅器と、コンプリメンタリー出力
回路と、バイアス回路とを有するＣＭＯＳ演算増幅器で
あって、前記フォールデッドカスコード型差動増幅器
は、反転入力端子と非反転入力端子に入力する信号の差
動出力を増幅するカスコードトランジスタ対と、前記差
動出力と逆電位の差動出力を増幅するフォールデッドカ
スコードトランジスタ対とを有し、増幅された前記差動
出力を前記コンプリメンタリー出力回路に出力するもの
であり、前記フォールデッドカスコードトランジスタ対
は、そのゲートを双差動接続したものであり、前記コン
プリメンタリー出力回路は、前記フォールデッドカスコ
ード型差動増幅器からの差動出力を電力増幅して出力す
るものであって、前記コンプリメンタリー出力回路に流
れるアイドリング電流のレベルを出力するアイドリング
電流検出手段を含んでおり、前記バイアス回路は、前記
アイドリング電流検出手段から出力されるアイドリング
電流のレベルをモニターし、前記双差動接続のフォール
デッドカスコードトランジスタ対に対するバイアス電圧
を独立に設定して前記アイドリング電流の電流値を調整
する機能を有するものである。
め、本発明に係るＣＭＯＳ演算増幅器は、フォールデッ
ドカスコード型差動増幅器と、コンプリメンタリー出力
回路と、バイアス回路とを有するＣＭＯＳ演算増幅器で
あって、前記フォールデッドカスコード型差動増幅器
は、反転入力端子と非反転入力端子に入力する信号の差
動出力を増幅するカスコードトランジスタ対と、前記差
動出力と逆電位の差動出力を増幅するフォールデッドカ
スコードトランジスタ対とを有し、増幅された前記差動
出力を前記コンプリメンタリー出力回路に出力するもの
であり、前記フォールデッドカスコードトランジスタ対
は、そのゲートを双差動接続したものであり、前記コン
プリメンタリー出力回路は、前記フォールデッドカスコ
ード型差動増幅器からの差動出力を電力増幅して出力す
るものであって、前記コンプリメンタリー出力回路に流
れるアイドリング電流のレベルを出力するアイドリング
電流検出手段を含んでおり、前記バイアス回路は、前記
アイドリング電流検出手段から出力されるアイドリング
電流のレベルをモニターし、前記双差動接続のフォール
デッドカスコードトランジスタ対に対するバイアス電圧
を独立に設定して前記アイドリング電流の電流値を調整
する機能を有するものである。
【００３１】また前記バイアス回路は、前記コンプリメ
ンタリー出力回路の前記オフセット電圧をモニターし、
前記双差動接続のフォールデッドカスコードトランジス
タ対に直列接続した定電流負荷トランジスタ対に対する
バイアス電圧を独立に設定して前記オフセット出力の電
圧値を調整する機能を有するものである。
ンタリー出力回路の前記オフセット電圧をモニターし、
前記双差動接続のフォールデッドカスコードトランジス
タ対に直列接続した定電流負荷トランジスタ対に対する
バイアス電圧を独立に設定して前記オフセット出力の電
圧値を調整する機能を有するものである。
【００３２】また前記バイアス回路は、入力するデジタ
ルデータをアナログデータに変換し、そのアナログ量に
対応して前記バイアス電圧を可変するものである。
ルデータをアナログデータに変換し、そのアナログ量に
対応して前記バイアス電圧を可変するものである。
【００３３】また前記バイアス回路は、前記アイドリン
グ電流のレベル，前記オフセット電圧のレベルとコンパ
レータ設定値とをそれぞれ比較した増減信号に基いて前
記デジタルデータを発生するトリミング回路を有するも
のである。
グ電流のレベル，前記オフセット電圧のレベルとコンパ
レータ設定値とをそれぞれ比較した増減信号に基いて前
記デジタルデータを発生するトリミング回路を有するも
のである。
【００３４】また前記トリミング回路は、クロックが入
力するタイミングに同期して前記アイドリング電流のレ
ベル，前記オフセット電圧のレベルとコンパレータ設定
値とをそれぞれ比較した差電流，差電圧に対応した前記
デジタルデータとしてのデジタルトリミング信号を発生
するものである。
力するタイミングに同期して前記アイドリング電流のレ
ベル，前記オフセット電圧のレベルとコンパレータ設定
値とをそれぞれ比較した差電流，差電圧に対応した前記
デジタルデータとしてのデジタルトリミング信号を発生
するものである。
【００３５】また前記バイアス回路は、クロックが入力
するタイミングに同期して前記トリミング回路が発生す
る前記デジタルトリミング信号に基いて前記バイアス電
圧を連続的に可変させ、調整後のアイドリング電流のレ
ベル及びオフセット電圧のレベルとコンパレータ設定値
との差を縮小することにより、前記アイドリング電流の
電流値，前記オフセット電圧の電圧値をそれぞれの設定
値に合せ込む機能を有するものである。
するタイミングに同期して前記トリミング回路が発生す
る前記デジタルトリミング信号に基いて前記バイアス電
圧を連続的に可変させ、調整後のアイドリング電流のレ
ベル及びオフセット電圧のレベルとコンパレータ設定値
との差を縮小することにより、前記アイドリング電流の
電流値，前記オフセット電圧の電圧値をそれぞれの設定
値に合せ込む機能を有するものである。
【００３６】また前記非反転入力端子の電位を基準電圧
に設定し、前記反転入力端子を前記コンプリメンタリー
出力回路の出力端子に接続した状態で前記アイドリング
電流の電流値を調整する。
に設定し、前記反転入力端子を前記コンプリメンタリー
出力回路の出力端子に接続した状態で前記アイドリング
電流の電流値を調整する。
【００３７】また前記非反転入力端子と前記反転入力端
子の電位を基準電圧に設定した状態で前記オフセット電
圧の電圧値を調整する。
子の電位を基準電圧に設定した状態で前記オフセット電
圧の電圧値を調整する。
【００３８】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００３９】図１、図３及び図８に示すように本発明に
係るＣＭＯＳ演算増幅器は基本的構成として、フォール
デッドカスコード差動増幅器１と、コンプリメンタリー
出力回路２と、バイアス回路３とを有するＣＭＯＳ演算
増幅器であって、前記フォールデッドカスコード型差動
増幅器１は、反転入力端子ＩＮ２と非反転入力端子ＩＮ
１に入力する信号の差動出力を増幅するカスコードトラ
ンジスタ１０１，１０２の対と、前記差動出力と逆電位
の差動出力を増幅するフォールデッドカスコードトラン
ジスタ１０６，１０８、１０７，１０９の対とを有し、
前記差動出力を前記コンプリメンタリー出力回路２に出
力するものであり、前記フォールデッドカスコードトラ
ンジスタ１０６，１０８、１０７，１０９の対は、その
ゲートを双差動接続したものであり、前記コンプリメン
タリー出力回路２は、前記フォールデッドカスコード型
差動増幅器１からの差動出力を電力増幅して出力するも
のであって、前記コンプリメンタリー出力回路２に流れ
るアイドリング電流のレベルを出力するアイドリング電
流検出手段（２０５，２０６）を含んでおり、前記バイ
アス回路３は、前記コンプリメンタリー出力回路２の前
記アイドリング電流検出手段（２０５，２０６）から出
力されるアイドリング電流のレベルをモニターし、前記
双差動接続のフォールデッドカスコードトランジスタ１
０６，１０８、１０７，１０９の対に対するバイアス電
圧ＶＣ１，ＶＣ２を独立に設定して前記アイドリング電
流の電流値を可変させる機能を有することを特徴とする
ものである。
係るＣＭＯＳ演算増幅器は基本的構成として、フォール
デッドカスコード差動増幅器１と、コンプリメンタリー
出力回路２と、バイアス回路３とを有するＣＭＯＳ演算
増幅器であって、前記フォールデッドカスコード型差動
増幅器１は、反転入力端子ＩＮ２と非反転入力端子ＩＮ
１に入力する信号の差動出力を増幅するカスコードトラ
ンジスタ１０１，１０２の対と、前記差動出力と逆電位
の差動出力を増幅するフォールデッドカスコードトラン
ジスタ１０６，１０８、１０７，１０９の対とを有し、
前記差動出力を前記コンプリメンタリー出力回路２に出
力するものであり、前記フォールデッドカスコードトラ
ンジスタ１０６，１０８、１０７，１０９の対は、その
ゲートを双差動接続したものであり、前記コンプリメン
タリー出力回路２は、前記フォールデッドカスコード型
差動増幅器１からの差動出力を電力増幅して出力するも
のであって、前記コンプリメンタリー出力回路２に流れ
るアイドリング電流のレベルを出力するアイドリング電
流検出手段（２０５，２０６）を含んでおり、前記バイ
アス回路３は、前記コンプリメンタリー出力回路２の前
記アイドリング電流検出手段（２０５，２０６）から出
力されるアイドリング電流のレベルをモニターし、前記
双差動接続のフォールデッドカスコードトランジスタ１
０６，１０８、１０７，１０９の対に対するバイアス電
圧ＶＣ１，ＶＣ２を独立に設定して前記アイドリング電
流の電流値を可変させる機能を有することを特徴とする
ものである。
【００４０】ここに、前記双差動接続とは、フォールデ
ッドカスコードトランジスタ１０６と１０７のドレイン
及びフォールデッドカスコードトランジスタ１０８と１
０９のドレインを共通に接続し、フォールデッドカスコ
ードトランジスタ１０６と１０９のベース及びフォール
デッドカスコードトランジスタ１０７と１０８のベース
を共通接続し、その共通接続のフォールデッドカスコー
ドトランジスタ１０６と１０９のベースとフォールデッ
ドカスコードトランジスタ１０７と１０８のベースのそ
れぞれに、前記バイアス回路３で独立に設定されたバイ
アス電圧ＶＣ１，ＶＣ２がそれぞれ個別に入力する関係
に接続したものをいう。
ッドカスコードトランジスタ１０６と１０７のドレイン
及びフォールデッドカスコードトランジスタ１０８と１
０９のドレインを共通に接続し、フォールデッドカスコ
ードトランジスタ１０６と１０９のベース及びフォール
デッドカスコードトランジスタ１０７と１０８のベース
を共通接続し、その共通接続のフォールデッドカスコー
ドトランジスタ１０６と１０９のベースとフォールデッ
ドカスコードトランジスタ１０７と１０８のベースのそ
れぞれに、前記バイアス回路３で独立に設定されたバイ
アス電圧ＶＣ１，ＶＣ２がそれぞれ個別に入力する関係
に接続したものをいう。
【００４１】また図２に示すように前記バイアス回路３
は、前記コンプリメンタリー出力回路２の前記オフセッ
ト電圧をモニターし、前記双差動接続のフォールデッド
カスコードトランジスタ１０６，１０８、１０７，１０
９の対に直列接続した定電流負荷トランジスタ１０４，
１０５の対に対するバイアス電圧ＶＣ３，ＶＣ４を独立
に設定して前記オフセット出力の電圧値を調整する機能
を有している。
は、前記コンプリメンタリー出力回路２の前記オフセッ
ト電圧をモニターし、前記双差動接続のフォールデッド
カスコードトランジスタ１０６，１０８、１０７，１０
９の対に直列接続した定電流負荷トランジスタ１０４，
１０５の対に対するバイアス電圧ＶＣ３，ＶＣ４を独立
に設定して前記オフセット出力の電圧値を調整する機能
を有している。
【００４２】また前記バイアス電圧ＶＣ１，ＶＣ２及び
前記ゲートバイアス電圧ＶＣ３，ＶＣ４を独立に設定し
て出力するにあたっては図２に示すように前記バイアス
回路３は、入力するデジタルデータＣＩＤＬＥ，ＣＯＦ
ＦＳＥＴをＤ／Ａコンバータ３０３，３０８を用いてア
ナログデータＡＯＵＴに変換し、そのアナログ量に対応
して、前記バイアス電圧ＶＣ１，ＶＣ２，ＶＣ３，ＶＣ
４を可変するようになっている。
前記ゲートバイアス電圧ＶＣ３，ＶＣ４を独立に設定し
て出力するにあたっては図２に示すように前記バイアス
回路３は、入力するデジタルデータＣＩＤＬＥ，ＣＯＦ
ＦＳＥＴをＤ／Ａコンバータ３０３，３０８を用いてア
ナログデータＡＯＵＴに変換し、そのアナログ量に対応
して、前記バイアス電圧ＶＣ１，ＶＣ２，ＶＣ３，ＶＣ
４を可変するようになっている。
【００４３】また図１に示すように前記バイアス回路３
は、前記アイドリング電流のレベル，前記オフセット電
圧のレベルとコンパレータ設定値とをそれぞれ比較した
増減信号に基いて前記デジタルデータＣＩＤＬＥ，ＣＯ
ＦＦＳＥＴを発生するトリミング回路（アイドリング電
流トリミング回路４，オフセット電圧トリミング回路
５）を有している。
は、前記アイドリング電流のレベル，前記オフセット電
圧のレベルとコンパレータ設定値とをそれぞれ比較した
増減信号に基いて前記デジタルデータＣＩＤＬＥ，ＣＯ
ＦＦＳＥＴを発生するトリミング回路（アイドリング電
流トリミング回路４，オフセット電圧トリミング回路
５）を有している。
【００４４】図６に示すように前記トリミング回路（ア
イドリング電流トリミング回路４，オフセット電圧トリ
ミング回路５）は、クロックＣが入力するタイミングに
同期して前記アイドリング電流のレベル，前記オフセッ
ト電圧のレベルとコンパレータ設定値とをそれぞれ比較
した差電流，差電圧に対応した前記デジタルデータＣＩ
ＤＬＥ，ＣＯＦＦＳＥＴを発生させるためのデジタルト
リミング信号を発生するようになっている。
イドリング電流トリミング回路４，オフセット電圧トリ
ミング回路５）は、クロックＣが入力するタイミングに
同期して前記アイドリング電流のレベル，前記オフセッ
ト電圧のレベルとコンパレータ設定値とをそれぞれ比較
した差電流，差電圧に対応した前記デジタルデータＣＩ
ＤＬＥ，ＣＯＦＦＳＥＴを発生させるためのデジタルト
リミング信号を発生するようになっている。
【００４５】図２に示す前記バイアス回路３をさらに詳
細に説明すると、前記バイアス回路３は、クロックが入
力するタイミングに同期して図６に示す前記トリミング
回路（アイドリング電流トリミング回路４，オフセット
電圧トリミング回路５）が発生する前記デジタルトリミ
ング信号Ｄ０〜Ｄ７（デジタルデータＣＩＤＬＥ，ＣＯ
ＦＦＳＥＴ）に基いて前記バイアス電圧ＶＣ１，ＶＣ
２，前記ゲートバイアス電圧ＶＣ３，ＶＣ４を連続的に
可変させ、調整後のアイドリング電流値のレベル及びオ
フセット電圧値のレベルとコンパレータ設定値との差を
縮小することにより、前記アイドリング電流の電流値，
前記オフセット電圧の電圧値をそれぞれの設定値に合せ
込む機能を有している。
細に説明すると、前記バイアス回路３は、クロックが入
力するタイミングに同期して図６に示す前記トリミング
回路（アイドリング電流トリミング回路４，オフセット
電圧トリミング回路５）が発生する前記デジタルトリミ
ング信号Ｄ０〜Ｄ７（デジタルデータＣＩＤＬＥ，ＣＯ
ＦＦＳＥＴ）に基いて前記バイアス電圧ＶＣ１，ＶＣ
２，前記ゲートバイアス電圧ＶＣ３，ＶＣ４を連続的に
可変させ、調整後のアイドリング電流値のレベル及びオ
フセット電圧値のレベルとコンパレータ設定値との差を
縮小することにより、前記アイドリング電流の電流値，
前記オフセット電圧の電圧値をそれぞれの設定値に合せ
込む機能を有している。
【００４６】次に本発明に係るＣＭＯＳ演算増幅器の動
作について説明する。最初に反転入力端子ＩＮ２と非反
転入力端子ＩＮ１に入力する信号を増幅する通常の増幅
動作について説明する。
作について説明する。最初に反転入力端子ＩＮ２と非反
転入力端子ＩＮ１に入力する信号を増幅する通常の増幅
動作について説明する。
【００４７】図１に示すように前記フォールデッドカス
コード型差動増幅器１の反転入力端子ＩＮ２と非反転入
力端子ＩＮ１に増幅用の差信号が入力すると、その反転
入力端子ＩＮ２と非反転入力端子ＩＮ１からの差信号が
前記カスコードトランジスタ１０１，１０２のベースに
それぞれ入力し、カスコードトランジスタ１０１，１０
２の対は、前記反転入力端子ＩＮ２と非反転入力端子Ｉ
Ｎ１に入力した差動出力を増幅する。
コード型差動増幅器１の反転入力端子ＩＮ２と非反転入
力端子ＩＮ１に増幅用の差信号が入力すると、その反転
入力端子ＩＮ２と非反転入力端子ＩＮ１からの差信号が
前記カスコードトランジスタ１０１，１０２のベースに
それぞれ入力し、カスコードトランジスタ１０１，１０
２の対は、前記反転入力端子ＩＮ２と非反転入力端子Ｉ
Ｎ１に入力した差動出力を増幅する。
【００４８】前記カスコードトランジスタ１０１，１０
２の対により増幅された差動出力は、前記フォールデッ
ドカスコードトランジスタ１０６，１０８で折り返す
（フォールデッド）、すなわち位相回転させた後にカレ
ントミラートランジスタ１１０，１１１で合成され、コ
ンプリメンタリー出力回路２のＮチャンネルトランジス
タのドライブ信号ＩＤＮとして出力される。
２の対により増幅された差動出力は、前記フォールデッ
ドカスコードトランジスタ１０６，１０８で折り返す
（フォールデッド）、すなわち位相回転させた後にカレ
ントミラートランジスタ１１０，１１１で合成され、コ
ンプリメンタリー出力回路２のＮチャンネルトランジス
タのドライブ信号ＩＤＮとして出力される。
【００４９】一方、フォールデッドカスコードトランジ
スタ１０６，１０８と、フォールデッドカスコードトラ
ンジスタ１０７，１０９は、前記バイアス回路３からの
バイアス電圧ＶＣ１，ＶＣ２がベースに印加されている
状態で前記カスコードトランジスタ１０１，１０２の対
が出力する前記差動出力と逆電位の差動出力を増幅す
る。
スタ１０６，１０８と、フォールデッドカスコードトラ
ンジスタ１０７，１０９は、前記バイアス回路３からの
バイアス電圧ＶＣ１，ＶＣ２がベースに印加されている
状態で前記カスコードトランジスタ１０１，１０２の対
が出力する前記差動出力と逆電位の差動出力を増幅す
る。
【００５０】前記フォールデッドカスコードトランジス
タ１０６，１０８、１０７，１０９の対により増幅され
た差動出力は、カレントミラートランジスタ１１４，１
１５及びカレントミラートランジスタ１１２，１１３で
位相回転（フォールデッド）された後、カレントミラー
トランジスタ１１７，１１６により合成され、前記コン
プリメンタリー出力回路２のＰチャンネルトランジスタ
２０３のドライブ信号ＩＤＰとして出力される。
タ１０６，１０８、１０７，１０９の対により増幅され
た差動出力は、カレントミラートランジスタ１１４，１
１５及びカレントミラートランジスタ１１２，１１３で
位相回転（フォールデッド）された後、カレントミラー
トランジスタ１１７，１１６により合成され、前記コン
プリメンタリー出力回路２のＰチャンネルトランジスタ
２０３のドライブ信号ＩＤＰとして出力される。
【００５１】したがって図１に示す前記フォールデッド
カスコード型差動増幅器１は、前記カスコードトランジ
スタ１０１，１０２の対が増幅した差動出力と、前記フ
ォールデッドカスコードトランジスタ１０６，１０８、
１０７，１０９の対が増幅した逆電位の差動出力を出力
信号ＩＤＮ，ＩＤＰとして前記コンプリメンタリー出力
回路２に出力する。
カスコード型差動増幅器１は、前記カスコードトランジ
スタ１０１，１０２の対が増幅した差動出力と、前記フ
ォールデッドカスコードトランジスタ１０６，１０８、
１０７，１０９の対が増幅した逆電位の差動出力を出力
信号ＩＤＮ，ＩＤＰとして前記コンプリメンタリー出力
回路２に出力する。
【００５２】図４に示すようにコンプリメンタリー出力
回路２は、ドライブ信号ＩＤＮをトランジスタ２０２と
抵抗２０７で電圧変換し、その電圧をＮチャンネル出力
トランジスタ２０１のゲートに印加してＮチャンネル出
力トランジスタ２０１をドライブし、ドライブ信号ＩＤ
Ｐをトランジスタ２０４と抵抗２０８で電圧変換し、そ
の電圧をＰチャンネル出力トランジスタ２０３のゲート
に印加してＰチャンネル出力トランジスタ２０３をドラ
イブし、出力信号ＯＵＴを出力する。
回路２は、ドライブ信号ＩＤＮをトランジスタ２０２と
抵抗２０７で電圧変換し、その電圧をＮチャンネル出力
トランジスタ２０１のゲートに印加してＮチャンネル出
力トランジスタ２０１をドライブし、ドライブ信号ＩＤ
Ｐをトランジスタ２０４と抵抗２０８で電圧変換し、そ
の電圧をＰチャンネル出力トランジスタ２０３のゲート
に印加してＰチャンネル出力トランジスタ２０３をドラ
イブし、出力信号ＯＵＴを出力する。
【００５３】この場合、前記カスコードトランジスタ１
０１，１０２の対が増幅する差動出力と前記フォールデ
ッドカスコードトランジスタ１０６，１０８、１０７，
１０９の対が増幅する逆電位の差動出力と交互に入力す
るため、出力トランジスタ２０１と２０３が交互に切替
わって動作し、差動出力を出力信号ＯＵＴとして出力す
る。
０１，１０２の対が増幅する差動出力と前記フォールデ
ッドカスコードトランジスタ１０６，１０８、１０７，
１０９の対が増幅する逆電位の差動出力と交互に入力す
るため、出力トランジスタ２０１と２０３が交互に切替
わって動作し、差動出力を出力信号ＯＵＴとして出力す
る。
【００５４】したがって図４に示す前記コンプリメンタ
リー出力回路２は、前記フォールデッドカスコード型差
動増幅器１からの出力信号ＩＤＮ，ＩＤＰを受けて、前
記フォールデッドカスコード型差動増幅器１からの差動
出力を電力増幅して出力信号ＯＵＴを出力する端子から
出力する。
リー出力回路２は、前記フォールデッドカスコード型差
動増幅器１からの出力信号ＩＤＮ，ＩＤＰを受けて、前
記フォールデッドカスコード型差動増幅器１からの差動
出力を電力増幅して出力信号ＯＵＴを出力する端子から
出力する。
【００５５】ところで、この種のＣＭＯＳ演算増幅器で
は、微小な差動出力についても誤差成分を含まずに出力
させるため、無信号時に前記コンプリメンタリー出力回
路２に一定電流値のアイドリング電流を流している。
は、微小な差動出力についても誤差成分を含まずに出力
させるため、無信号時に前記コンプリメンタリー出力回
路２に一定電流値のアイドリング電流を流している。
【００５６】しかしながら従来の技術で述べたように、
フォールデッドカスコード型差動増幅器を構成するトラ
ンジスタのスレッシュホールド電圧及び相互コンダクタ
ンスに相対差がある場合に、前記アイドリング電流の電
流値を増減させてしまうという問題がある。
フォールデッドカスコード型差動増幅器を構成するトラ
ンジスタのスレッシュホールド電圧及び相互コンダクタ
ンスに相対差がある場合に、前記アイドリング電流の電
流値を増減させてしまうという問題がある。
【００５７】ＡＢ級で動作する演算増幅器においては、
コンプリメンタリー出力回路の相互インダクタンスは前
記アイドリング電流によって決定されるものであり、前
記アイドリング電流のバラツキが小信号周波数特性を変
動として表れる特性をもっている。したがって前記アイ
ドリング電流の電流値が増減されるという問題は、小信
号動作時における周波数特性を変動させてしまい、前記
小信号周波数特性を正確に設定することができず、小信
号動作時の消費電流を小さく抑えることができないとい
う問題を引き起こすこととなる。
コンプリメンタリー出力回路の相互インダクタンスは前
記アイドリング電流によって決定されるものであり、前
記アイドリング電流のバラツキが小信号周波数特性を変
動として表れる特性をもっている。したがって前記アイ
ドリング電流の電流値が増減されるという問題は、小信
号動作時における周波数特性を変動させてしまい、前記
小信号周波数特性を正確に設定することができず、小信
号動作時の消費電流を小さく抑えることができないとい
う問題を引き起こすこととなる。
【００５８】そこで本発明においては、アイドリング電
流の電流値を調整する。本発明においてアイドリング電
流の電流値を調整する際には、前記非反転入力端子ＩＮ
２の電位を基準電圧に設定し、前記反転入力端子ＩＮ１
を前記コンプリメンタリー出力回路２の出力信号ＯＵＴ
が出力される端子に接続した状態で前記アイドリング電
流の電流値を調整する。前記基準電圧は、電源電圧Ｖｃ
ｃの１／２の電圧値に設定しているが、この電圧値に限
定されるものではない。
流の電流値を調整する。本発明においてアイドリング電
流の電流値を調整する際には、前記非反転入力端子ＩＮ
２の電位を基準電圧に設定し、前記反転入力端子ＩＮ１
を前記コンプリメンタリー出力回路２の出力信号ＯＵＴ
が出力される端子に接続した状態で前記アイドリング電
流の電流値を調整する。前記基準電圧は、電源電圧Ｖｃ
ｃの１／２の電圧値に設定しているが、この電圧値に限
定されるものではない。
【００５９】すなわち図２に示すように前記バイアス回
路３は、入力するデジタルデータＣＩＤＬＥに基いて、
電圧値が可変であるバイアス電圧ＶＣ１と電圧値が一定
であるバイアス電圧ＶＣ２を発生する。
路３は、入力するデジタルデータＣＩＤＬＥに基いて、
電圧値が可変であるバイアス電圧ＶＣ１と電圧値が一定
であるバイアス電圧ＶＣ２を発生する。
【００６０】バイアス電圧ＶＣ１とＶＣ２の差電圧（Ｖ
Ｃ１−ＶＣ２）は、フォールデッドカスコード差動増幅
器１のフォールデッドカスコードトランジスタ１０６，
１０７の差動入力ゲート及びフォールデッドカスコード
トランジスタ１０９，１０８の差動入力ゲートに印加さ
れる。
Ｃ１−ＶＣ２）は、フォールデッドカスコード差動増幅
器１のフォールデッドカスコードトランジスタ１０６，
１０７の差動入力ゲート及びフォールデッドカスコード
トランジスタ１０９，１０８の差動入力ゲートに印加さ
れる。
【００６１】フォールデッドカスコード差動増幅器１の
フォールデッドカスコードトランジスタ１０６，１０７
の差動入力ゲート及びフォールデッドカスコードトラン
ジスタ１０９，１０８の差動入力ゲートに前記差電圧が
印加すると、フォールデッドカスコードトランジスタ１
０６，１０７、１０８，１０９がそれぞれ動作して前記
差電圧に応じて、共通接続されたフォールデッドカスコ
ードトランジスタ１０６，１０７のドレインと共通接続
されたフォールデッドカスコードトランジスタ１０９，
１０８のドレインにそれぞれ流れるドレイン電流が制御
される。
フォールデッドカスコードトランジスタ１０６，１０７
の差動入力ゲート及びフォールデッドカスコードトラン
ジスタ１０９，１０８の差動入力ゲートに前記差電圧が
印加すると、フォールデッドカスコードトランジスタ１
０６，１０７、１０８，１０９がそれぞれ動作して前記
差電圧に応じて、共通接続されたフォールデッドカスコ
ードトランジスタ１０６，１０７のドレインと共通接続
されたフォールデッドカスコードトランジスタ１０９，
１０８のドレインにそれぞれ流れるドレイン電流が制御
される。
【００６２】フォールデッドカスコードトランジスタ１
０６，１０８のドレイン電流は、カレントミラートラン
ジスタ１１０，１１１により差動出力として合成され、
その差動出力（ドライブ電流）ＩＤＮは、前記コンプリ
メンタリー出力回路２のＮチャンネルトランジスタ２０
１をドライブする。
０６，１０８のドレイン電流は、カレントミラートラン
ジスタ１１０，１１１により差動出力として合成され、
その差動出力（ドライブ電流）ＩＤＮは、前記コンプリ
メンタリー出力回路２のＮチャンネルトランジスタ２０
１をドライブする。
【００６３】一方、フォールデッドカスコードトランジ
スタ１０９，１０７のドレイン電流は、カレントミラー
トランジスタ１１４，１１５及びカレントミラートラン
ジスタ１１２，１１３で位相回転（フォールデッド）さ
れた後、カレントミラートランジスタ１１７，１１６に
より差動出力として合成され、その差動出力（ドライブ
電流）ＩＤＰは、前記コンプリメンタリー出力回路２の
Ｐチャンネルトランジスタ２０３をドライブする。
スタ１０９，１０７のドレイン電流は、カレントミラー
トランジスタ１１４，１１５及びカレントミラートラン
ジスタ１１２，１１３で位相回転（フォールデッド）さ
れた後、カレントミラートランジスタ１１７，１１６に
より差動出力として合成され、その差動出力（ドライブ
電流）ＩＤＰは、前記コンプリメンタリー出力回路２の
Ｐチャンネルトランジスタ２０３をドライブする。
【００６４】図４に示すようにコンプリメンタリー出力
回路２には、トランジスタ２０５と２０６で構成するア
イドリング電流検出手段が設けられており、前記アイド
リング電流検出手段によりアイドリング電流のレベルを
検出してモニター信号ＭＩＤＬＥとして出力している。
回路２には、トランジスタ２０５と２０６で構成するア
イドリング電流検出手段が設けられており、前記アイド
リング電流検出手段によりアイドリング電流のレベルを
検出してモニター信号ＭＩＤＬＥとして出力している。
【００６５】前記アイドリング電流検出手段のトランジ
スタ２０５のゲート及びソースは、出力トランジスタ２
０３のゲート及びソースに接続されているため、フォー
ルデッドカスコード差動増幅器１の非反転入力端子ＩＮ
１に一定電圧値のバイアス電圧ＶＣ２を印加し、かつ反
転入力端子ＩＮ２を前記コンプリメンタリー出力回路２
の出力端子ＯＵＴに接続した状態においては、トランジ
スタ２０５のドレイン電流は、コンプリメンタリー出力
回路２に流れるアイドリング電流と比例することとな
る。
スタ２０５のゲート及びソースは、出力トランジスタ２
０３のゲート及びソースに接続されているため、フォー
ルデッドカスコード差動増幅器１の非反転入力端子ＩＮ
１に一定電圧値のバイアス電圧ＶＣ２を印加し、かつ反
転入力端子ＩＮ２を前記コンプリメンタリー出力回路２
の出力端子ＯＵＴに接続した状態においては、トランジ
スタ２０５のドレイン電流は、コンプリメンタリー出力
回路２に流れるアイドリング電流と比例することとな
る。
【００６６】一方、前記アイドリング電流検出手段のト
ランジスタ２０６のベースには、前記基準電圧（Ｖｃｃ
／２）が印加されるため、アイドリング電流を監視する
モニター信号としてコンプリメンタリー出力回路２から
出力されるモニター信号ＭＩＤＬＥのレベルにより、前
記コンプリメンタリー出力回路２に流れるアイドリング
電流が設定値より大きいか、或いは小さいかを検出する
ことができる。
ランジスタ２０６のベースには、前記基準電圧（Ｖｃｃ
／２）が印加されるため、アイドリング電流を監視する
モニター信号としてコンプリメンタリー出力回路２から
出力されるモニター信号ＭＩＤＬＥのレベルにより、前
記コンプリメンタリー出力回路２に流れるアイドリング
電流が設定値より大きいか、或いは小さいかを検出する
ことができる。
【００６７】以上のように本発明における前記バイアス
回路３は、前記アイドリング電流検出手段（２０５，２
０６）から出力されるアイドリング電流のレベル（ＭＩ
ＤＬＥ）をモニターし、前記双差動接続のフォールデッ
ドカスコードトランジスタ１０６，１０７，１０８，１
０９の対に対するバイアス電圧Ｖ１，ＶＣ２を独立に設
定して前記コンプリメンタリー出力回路２に流れるアイ
ドリング電流の電流値を可変するようになっている。
回路３は、前記アイドリング電流検出手段（２０５，２
０６）から出力されるアイドリング電流のレベル（ＭＩ
ＤＬＥ）をモニターし、前記双差動接続のフォールデッ
ドカスコードトランジスタ１０６，１０７，１０８，１
０９の対に対するバイアス電圧Ｖ１，ＶＣ２を独立に設
定して前記コンプリメンタリー出力回路２に流れるアイ
ドリング電流の電流値を可変するようになっている。
【００６８】したがって本発明によれば、例えばバイア
ス電圧ＶＣ１を減少させることにより、コンプリメンタ
リー出力回路２のドライブ電流ＩＤＮとＩＤＰを増加さ
せることができるため、前記バイアス回路３に入力する
デジタルデータＣＩＤＬＥの値によって、コンプリメン
タリー出力回路２のアイドリング電流を任意に設定する
ことができ、前記アイドリング電流の変動による誤差成
分がコンプリメンタリー出力回路２から出力される差動
出力に含まれるのを排除することができる。
ス電圧ＶＣ１を減少させることにより、コンプリメンタ
リー出力回路２のドライブ電流ＩＤＮとＩＤＰを増加さ
せることができるため、前記バイアス回路３に入力する
デジタルデータＣＩＤＬＥの値によって、コンプリメン
タリー出力回路２のアイドリング電流を任意に設定する
ことができ、前記アイドリング電流の変動による誤差成
分がコンプリメンタリー出力回路２から出力される差動
出力に含まれるのを排除することができる。
【００６９】次にコンプリメンタリー出力回路２のオフ
セット電圧を調整する場合について説明する。この場
合、前記非反転入力端子ＩＮ２と前記反転入力端子ＩＮ
１の電位を基準電圧（ＶＲＥＦ）に設定した状態で前記
オフセット電圧の電圧値を調整する。
セット電圧を調整する場合について説明する。この場
合、前記非反転入力端子ＩＮ２と前記反転入力端子ＩＮ
１の電位を基準電圧（ＶＲＥＦ）に設定した状態で前記
オフセット電圧の電圧値を調整する。
【００７０】すなわち図２に示すように前記バイアス回
路３に入力するデジタルデータＣＯＦＦＳＥＴにより、
電圧値が可変であるバイアス電圧ＶＣ３と電圧値が一定
であるバイアス電圧ＶＣ４をそれぞれ発生させる。
路３に入力するデジタルデータＣＯＦＦＳＥＴにより、
電圧値が可変であるバイアス電圧ＶＣ３と電圧値が一定
であるバイアス電圧ＶＣ４をそれぞれ発生させる。
【００７１】図３に示すようにバイアス電圧ＶＣ３とＶ
Ｃ４の差電圧（ＶＣ３−ＶＣ４）は、ドレインが共通接
続のフォールデッドカスコードトランジスタ１０６，１
０７に直列接続された定電流負荷トランジスタ１０４の
ベースと、ドレインが共通接続されたフォールデッドカ
スコードトランジスタ１０８，１０９に直列接続された
定電流負荷トランジスタ１０５のベースに印加する。
Ｃ４の差電圧（ＶＣ３−ＶＣ４）は、ドレインが共通接
続のフォールデッドカスコードトランジスタ１０６，１
０７に直列接続された定電流負荷トランジスタ１０４の
ベースと、ドレインが共通接続されたフォールデッドカ
スコードトランジスタ１０８，１０９に直列接続された
定電流負荷トランジスタ１０５のベースに印加する。
【００７２】フォールデッドカスコード差動増幅器１の
定電流負荷トランジスタ１０４のゲート及び定電流負荷
トランジスタ１０５のゲートに前記差電圧が印加する
と、定電流負荷トランジスタ１０４，１０５が動作して
前記差電圧に応じて、定電流負荷トランジスタ１０４，
１０５のドレインにそれぞれ流れるドレイン電流が制御
される。
定電流負荷トランジスタ１０４のゲート及び定電流負荷
トランジスタ１０５のゲートに前記差電圧が印加する
と、定電流負荷トランジスタ１０４，１０５が動作して
前記差電圧に応じて、定電流負荷トランジスタ１０４，
１０５のドレインにそれぞれ流れるドレイン電流が制御
される。
【００７３】定電流負荷トランジスタ１０４，１０５の
ドレインにそれぞれドレイン電流が流れることにより、
前記フォールデッドカスコードトランジスタ１０６，１
０７，１０８，１０９の共通接続されたドレインに流れ
るドレイン電流が制御されることとなる。
ドレインにそれぞれドレイン電流が流れることにより、
前記フォールデッドカスコードトランジスタ１０６，１
０７，１０８，１０９の共通接続されたドレインに流れ
るドレイン電流が制御されることとなる。
【００７４】したがって例えばバイアス電圧ＶＣ３を減
少させることにより、フォールデッドカスコードトラン
ジスタ１０６のドレイン電流値がフォールデッドカスコ
ードトランジスタ１０８のドレイン電流値より減少する
ため、前記合成されたドレイン電流（差動出力）ＩＤＮ
は減少する。
少させることにより、フォールデッドカスコードトラン
ジスタ１０６のドレイン電流値がフォールデッドカスコ
ードトランジスタ１０８のドレイン電流値より減少する
ため、前記合成されたドレイン電流（差動出力）ＩＤＮ
は減少する。
【００７５】一方、バイアス電圧ＶＣ３を減少させる
と、フォールデッドカスコードトランジスタ１０９のド
レイン電流がフォールデッドカスコードトランジスタ１
０７のドレイン電流より増加するため、前記合成された
ドレイン電流（差動出力）ＩＤＰは逆に増加する。
と、フォールデッドカスコードトランジスタ１０９のド
レイン電流がフォールデッドカスコードトランジスタ１
０７のドレイン電流より増加するため、前記合成された
ドレイン電流（差動出力）ＩＤＰは逆に増加する。
【００７６】上述したように前記ドレイン電流（差動出
力）ＩＤＰとドレイン電流（差動出力）ＩＤＮによりコ
ンプリメンタリー出力回路２のオフセット電圧が決定さ
れるため、前記ドレイン電流（差動出力）ＩＤＰとドレ
イン電流（差動出力）ＩＤＮの電流値を増減させること
により、コンプリメンタリー出力回路２のオフセット電
圧が任意に決定されることとなる。
力）ＩＤＰとドレイン電流（差動出力）ＩＤＮによりコ
ンプリメンタリー出力回路２のオフセット電圧が決定さ
れるため、前記ドレイン電流（差動出力）ＩＤＰとドレ
イン電流（差動出力）ＩＤＮの電流値を増減させること
により、コンプリメンタリー出力回路２のオフセット電
圧が任意に決定されることとなる。
【００７７】したがって本発明によれば、前記バイアス
回路３に入力するデジタルデータＣＯＦＦＳＥＴの入力
値によってバイアス電圧ＶＣ３，ＶＣ４を独立して設定
することにより、コンプリメンタリー出力回路２のオフ
セット電圧を任意に設定することができる。さらにフォ
ールデッドカスコード型差動増幅器１の反転入力端子Ｉ
Ｎ２と非反転入力端子ＩＮ１に同一電圧を印加した状態
で出力信号ＩＤＰの電圧レベルによりコンプリメンタリ
ー出力回路２のオフセット電圧の正負を検出することが
できる。
回路３に入力するデジタルデータＣＯＦＦＳＥＴの入力
値によってバイアス電圧ＶＣ３，ＶＣ４を独立して設定
することにより、コンプリメンタリー出力回路２のオフ
セット電圧を任意に設定することができる。さらにフォ
ールデッドカスコード型差動増幅器１の反転入力端子Ｉ
Ｎ２と非反転入力端子ＩＮ１に同一電圧を印加した状態
で出力信号ＩＤＰの電圧レベルによりコンプリメンタリ
ー出力回路２のオフセット電圧の正負を検出することが
できる。
【００７８】以上のように本発明によれば、フォールデ
ッドカスコード型差動増幅器１を構成するトランジスタ
及びコンプリメンタリー出力回路２を構成するトランジ
スタ等に製造誤差に起因する特性のバラツキがあって
も、フォールデッドカスコード型差動増幅器１に入力す
るバイアス電圧ＶＣ１，ＶＣ２，ＶＣ３，ＶＣ４を独立
に設定することにより、コンプリメンタリー出力回路２
のアイドリング電流及びオフセット電圧を任意に設定す
ることができ、アイドリング電流のバラツキが小さく、
かつオフセット電圧が小さい高精度ＣＭＯＳ演算増幅器
を提供することができる。
ッドカスコード型差動増幅器１を構成するトランジスタ
及びコンプリメンタリー出力回路２を構成するトランジ
スタ等に製造誤差に起因する特性のバラツキがあって
も、フォールデッドカスコード型差動増幅器１に入力す
るバイアス電圧ＶＣ１，ＶＣ２，ＶＣ３，ＶＣ４を独立
に設定することにより、コンプリメンタリー出力回路２
のアイドリング電流及びオフセット電圧を任意に設定す
ることができ、アイドリング電流のバラツキが小さく、
かつオフセット電圧が小さい高精度ＣＭＯＳ演算増幅器
を提供することができる。
【００７９】次に本発明を具体例を用いて詳細に説明す
る。
る。
【００８０】（実施形態１）図２は、図１に示すバイア
ス回路３の具体例を示す回路構成図、図３は、図１に示
すフォールデッドカスコード型差動増幅器１の具体例を
示す回路構成図、図４は、図１に示すコンプリメンタリ
ー出力回路２の具体例を示す回路構成図、図５は、図２
に示すバイアス回路３に備えたＤ／Ａコンバータ３０
３，３０８の具体例を示す回路構成図、図６は、図１に
示すバイアス回路３に備えたトリミング回路（アイドリ
ング電流トリミング回路４，オフセット電圧トリミング
回路５）の具体例を示す回路構成図、図７は、動作を説
明するフローチャ−トである。
ス回路３の具体例を示す回路構成図、図３は、図１に示
すフォールデッドカスコード型差動増幅器１の具体例を
示す回路構成図、図４は、図１に示すコンプリメンタリ
ー出力回路２の具体例を示す回路構成図、図５は、図２
に示すバイアス回路３に備えたＤ／Ａコンバータ３０
３，３０８の具体例を示す回路構成図、図６は、図１に
示すバイアス回路３に備えたトリミング回路（アイドリ
ング電流トリミング回路４，オフセット電圧トリミング
回路５）の具体例を示す回路構成図、図７は、動作を説
明するフローチャ−トである。
【００８１】図３に示す本発明の実施形態１に係るＣＭ
ＯＳ演算増幅器は、図２に示すバイアス回路３と、図３
に示すフォールデッドカスコード型差動増幅器１と、図
４に示すコンプリメンタリー出力回路２とを有してお
り、さらにバイアス回路３は、図６に示すトリミング回
路（アイドリング電流トリミング回路４，オフセット電
圧トリミング回路５）を有している。ここに、図６に示
すトリミング回路は、図１に示すアイドリング電流トリ
ミング回路４とオフセット電圧トリミング回路５に共通
な回路構成になっている。
ＯＳ演算増幅器は、図２に示すバイアス回路３と、図３
に示すフォールデッドカスコード型差動増幅器１と、図
４に示すコンプリメンタリー出力回路２とを有してお
り、さらにバイアス回路３は、図６に示すトリミング回
路（アイドリング電流トリミング回路４，オフセット電
圧トリミング回路５）を有している。ここに、図６に示
すトリミング回路は、図１に示すアイドリング電流トリ
ミング回路４とオフセット電圧トリミング回路５に共通
な回路構成になっている。
【００８２】図３に示すフォールデッドカスコード型差
動増幅器１は、反転入力端子ＩＮ２と非反転入力端子Ｉ
Ｎ１に入力する信号の差動出力を増幅するカスコードト
ランジスタ１０１，１０２の対と、前記差動出力と逆電
位の差動出力を増幅する双差動接続のフォールデッドカ
スコードトランジスタ１０６，１０８、１０７，１０９
の対と、前記双差動接続のフォールデッドカスコードト
ランジスタ１０６，１０８、１０７，１０９の対に直列
接続した定電流負荷トランジスタ１０４，１０５と、カ
レントミラートランジスタ１１０，１１１，１１２，１
１３，１１４，１１５，１１６，１１７とを有してい
る。
動増幅器１は、反転入力端子ＩＮ２と非反転入力端子Ｉ
Ｎ１に入力する信号の差動出力を増幅するカスコードト
ランジスタ１０１，１０２の対と、前記差動出力と逆電
位の差動出力を増幅する双差動接続のフォールデッドカ
スコードトランジスタ１０６，１０８、１０７，１０９
の対と、前記双差動接続のフォールデッドカスコードト
ランジスタ１０６，１０８、１０７，１０９の対に直列
接続した定電流負荷トランジスタ１０４，１０５と、カ
レントミラートランジスタ１１０，１１１，１１２，１
１３，１１４，１１５，１１６，１１７とを有してい
る。
【００８３】ここに、前記双差動接続とは、フォールデ
ッドカスコードトランジスタ１０６と１０７のドレイン
及びフォールデッドカスコードトランジスタ１０８と１
０９のドレインを共通に接続し、フォールデッドカスコ
ードトランジスタ１０６と１０９のベース及びフォール
デッドカスコードトランジスタ１０７と１０８のベース
を共通接続し、その共通接続のフォールデッドカスコー
ドトランジスタ１０６と１０９のベースとフォールデッ
ドカスコードトランジスタ１０７と１０８のベースのそ
れぞれに、前記バイアス回路３で独立に設定されたバイ
アス電圧ＶＣ１，ＶＣ２がそれぞれ個別に入力する関係
に接続したものをいう。
ッドカスコードトランジスタ１０６と１０７のドレイン
及びフォールデッドカスコードトランジスタ１０８と１
０９のドレインを共通に接続し、フォールデッドカスコ
ードトランジスタ１０６と１０９のベース及びフォール
デッドカスコードトランジスタ１０７と１０８のベース
を共通接続し、その共通接続のフォールデッドカスコー
ドトランジスタ１０６と１０９のベースとフォールデッ
ドカスコードトランジスタ１０７と１０８のベースのそ
れぞれに、前記バイアス回路３で独立に設定されたバイ
アス電圧ＶＣ１，ＶＣ２がそれぞれ個別に入力する関係
に接続したものをいう。
【００８４】また前記フォールデッドカスコードトラン
ジスタ１０６，１０８は、前記カスコードトランジスタ
１０１，１０２の対により増幅された差動出力を折り返
す（フォールデッド）、すなわち位相回転させる機能を
有している。
ジスタ１０６，１０８は、前記カスコードトランジスタ
１０１，１０２の対により増幅された差動出力を折り返
す（フォールデッド）、すなわち位相回転させる機能を
有している。
【００８５】また前記カレントミラートランジスタ１１
０，１１１は、前記フォールデッドカスコードトランジ
スタ１０６，１０８で折り返された（フォールデッ
ド）、前記カスコードトランジスタ１０１，１０２の対
で増幅された差動出力を合成し、これをコンプリメンタ
リー出力回路２のＮチャンネルトランジスタ２０１のド
ライブ信号ＩＤＮとして出力されるようになっている。
０，１１１は、前記フォールデッドカスコードトランジ
スタ１０６，１０８で折り返された（フォールデッ
ド）、前記カスコードトランジスタ１０１，１０２の対
で増幅された差動出力を合成し、これをコンプリメンタ
リー出力回路２のＮチャンネルトランジスタ２０１のド
ライブ信号ＩＤＮとして出力されるようになっている。
【００８６】また前記カレントミラートランジスタ１１
２，１１３、１１４，１１５は、前記フォールデッドカ
スコードトランジスタ１０６，１０８、１０７，１０９
の対により増幅された差動出力を折り返す（フォールデ
ッド）、すなわち位相回転して出力するようになってい
る。
２，１１３、１１４，１１５は、前記フォールデッドカ
スコードトランジスタ１０６，１０８、１０７，１０９
の対により増幅された差動出力を折り返す（フォールデ
ッド）、すなわち位相回転して出力するようになってい
る。
【００８７】また前記カレントミラートランジスタ１１
７，１１６は、前記カレントミラートランジスタ１１
２，１１３、１１４，１１５で折り返された（フォール
デッド，位相回転）、前記フォールデッドカスコードト
ランジスタ１０６，１０８、１０７，１０９の対で増幅
された差動出力を合成し、前記コンプリメンタリー出力
回路２のＰチャンネルトランジスタ２０３のドライブ信
号ＩＤＰとして出力されるようになっている。
７，１１６は、前記カレントミラートランジスタ１１
２，１１３、１１４，１１５で折り返された（フォール
デッド，位相回転）、前記フォールデッドカスコードト
ランジスタ１０６，１０８、１０７，１０９の対で増幅
された差動出力を合成し、前記コンプリメンタリー出力
回路２のＰチャンネルトランジスタ２０３のドライブ信
号ＩＤＰとして出力されるようになっている。
【００８８】前記コンプリメンタリー出力回路２は図４
に示すように、前記ドライブ信号ＩＤＮをトランジスタ
２０２と抵抗２０７で電圧変換し、その電圧をＮチャン
ネル出力トランジスタ２０１のゲートに印加してＮチャ
ンネル出力トランジスタ２０１をドライブし、前記ドラ
イブ信号ＩＤＰをトランジスタ２０４と抵抗２０８で電
圧変換し、その電圧をＰチャンネル出力トランジスタ２
０３のゲートに印加してＰチャンネル出力トランジスタ
２０３をドライブし、出力信号ＯＵＴを出力するように
なっている。
に示すように、前記ドライブ信号ＩＤＮをトランジスタ
２０２と抵抗２０７で電圧変換し、その電圧をＮチャン
ネル出力トランジスタ２０１のゲートに印加してＮチャ
ンネル出力トランジスタ２０１をドライブし、前記ドラ
イブ信号ＩＤＰをトランジスタ２０４と抵抗２０８で電
圧変換し、その電圧をＰチャンネル出力トランジスタ２
０３のゲートに印加してＰチャンネル出力トランジスタ
２０３をドライブし、出力信号ＯＵＴを出力するように
なっている。
【００８９】さらに前記コンプリメンタリー出力回路２
は図４に示すように、前記コンプリメンタリー出力回路
２に流れるアイドリング電流のレベルを出力するアイド
リング電流検出手段としてのトランジスタ２０５，２０
６を含んでいる。
は図４に示すように、前記コンプリメンタリー出力回路
２に流れるアイドリング電流のレベルを出力するアイド
リング電流検出手段としてのトランジスタ２０５，２０
６を含んでいる。
【００９０】図４に示すようにトランジスタ２０５は、
そのベース，ソースがトランジスタ２０３のゲート，ソ
ースに共通に接続されており、一方トランジスタ２０６
は、そのベースに基準電圧ＶＲＥＦが印加されて定電流
駆動されるようになっており、トランジスタ２０５のド
レインには定電流駆動のトランジスタ２０６のソースが
接続されており、アイドリング電流モニター信号ＭＩＤ
ＬＥを出力するようになっている。
そのベース，ソースがトランジスタ２０３のゲート，ソ
ースに共通に接続されており、一方トランジスタ２０６
は、そのベースに基準電圧ＶＲＥＦが印加されて定電流
駆動されるようになっており、トランジスタ２０５のド
レインには定電流駆動のトランジスタ２０６のソースが
接続されており、アイドリング電流モニター信号ＭＩＤ
ＬＥを出力するようになっている。
【００９１】またトランジスタ２０８と抵抗２０４によ
りドライブ電流ＩＤＰを電圧変換してトランジスタ２０
３のベースとドレイン間に印加し、またトランジスタ２
０７と抵抗２０２によりドライブ電流ＩＤＮを電圧変換
してトランジスタ２０１のベースとソース間に印加する
ようになっている。またトランジスタ２０３のベースと
ドレイン間，トランジスタ２０１のベースとソース間に
それぞれコンデンサＣ１，Ｃ２がそれぞれ接続されてい
る。
りドライブ電流ＩＤＰを電圧変換してトランジスタ２０
３のベースとドレイン間に印加し、またトランジスタ２
０７と抵抗２０２によりドライブ電流ＩＤＮを電圧変換
してトランジスタ２０１のベースとソース間に印加する
ようになっている。またトランジスタ２０３のベースと
ドレイン間，トランジスタ２０１のベースとソース間に
それぞれコンデンサＣ１，Ｃ２がそれぞれ接続されてい
る。
【００９２】この場合、前記カスコードトランジスタ１
０１，１０２の対が増幅する差動出力と前記フォールデ
ッドカスコードトランジスタ１０６，１０８、１０７，
１０９の対が増幅する逆電位の差動出力と交互に入力す
るため、出力トランジスタ２０１と２０３が交互に切替
わって動作し、差動出力を出力信号ＯＵＴとして出力す
る。
０１，１０２の対が増幅する差動出力と前記フォールデ
ッドカスコードトランジスタ１０６，１０８、１０７，
１０９の対が増幅する逆電位の差動出力と交互に入力す
るため、出力トランジスタ２０１と２０３が交互に切替
わって動作し、差動出力を出力信号ＯＵＴとして出力す
る。
【００９３】また前記定電流負荷トランジスタ１０４，
１０５は、そのベースにバイアス電圧ＶＣ３とＶＣ４の
差電圧（ＶＣ３−ＶＣ４）が印加され、前記差電圧に応
じて、定電流負荷トランジスタ１０４，１０５のドレイ
ンにそれぞれ流れるドレイン電流が制御され、そのドレ
イン電流の制御により前記フォールデッドカスコードト
ランジスタ１０６，１０７，１０８，１０９の共通接続
されたドレインに流れるドレイン電流を制御するように
なっている。
１０５は、そのベースにバイアス電圧ＶＣ３とＶＣ４の
差電圧（ＶＣ３−ＶＣ４）が印加され、前記差電圧に応
じて、定電流負荷トランジスタ１０４，１０５のドレイ
ンにそれぞれ流れるドレイン電流が制御され、そのドレ
イン電流の制御により前記フォールデッドカスコードト
ランジスタ１０６，１０７，１０８，１０９の共通接続
されたドレインに流れるドレイン電流を制御するように
なっている。
【００９４】したがって例えば前記定電流負荷トランジ
スタ１０５のベースに印加するバイアス電圧ＶＣ３を減
少させることにより、フォールデッドカスコードトラン
ジスタ１０６のドレイン電流値がフォールデッドカスコ
ードトランジスタ１０８のドレイン電流値より減少する
ため、前記合成されたドレイン電流（差動出力）ＩＤＮ
は減少するようになる。
スタ１０５のベースに印加するバイアス電圧ＶＣ３を減
少させることにより、フォールデッドカスコードトラン
ジスタ１０６のドレイン電流値がフォールデッドカスコ
ードトランジスタ１０８のドレイン電流値より減少する
ため、前記合成されたドレイン電流（差動出力）ＩＤＮ
は減少するようになる。
【００９５】一方、例えば前記定電流負荷トランジスタ
１０５のベースに印加するバイアス電圧ＶＣ３を減少さ
せることにより、フォールデッドカスコードトランジス
タ１０９のドレイン電流がフォールデッドカスコードト
ランジスタ１０７のドレイン電流より増加するため、前
記合成されたドレイン電流（差動出力）ＩＤＰは逆に増
加するようになる。
１０５のベースに印加するバイアス電圧ＶＣ３を減少さ
せることにより、フォールデッドカスコードトランジス
タ１０９のドレイン電流がフォールデッドカスコードト
ランジスタ１０７のドレイン電流より増加するため、前
記合成されたドレイン電流（差動出力）ＩＤＰは逆に増
加するようになる。
【００９６】上述したように前記ドレイン電流（差動出
力）ＩＤＰとドレイン電流（差動出力）ＩＤＮによりコ
ンプリメンタリー出力回路２のオフセット電圧が決定さ
れるため、前記ドレイン電流（差動出力）ＩＤＰとドレ
イン電流（差動出力）ＩＤＮの電流値を増減させること
により、コンプリメンタリー出力回路２のオフセット電
圧が任意に決定されることとなる。
力）ＩＤＰとドレイン電流（差動出力）ＩＤＮによりコ
ンプリメンタリー出力回路２のオフセット電圧が決定さ
れるため、前記ドレイン電流（差動出力）ＩＤＰとドレ
イン電流（差動出力）ＩＤＮの電流値を増減させること
により、コンプリメンタリー出力回路２のオフセット電
圧が任意に決定されることとなる。
【００９７】さらに前記バイアス回路３は図２に示すよ
うに、前記コンプリメンタリー出力回路２の前記アイド
リング電流検出手段としてのトランジスタ２０５，２０
６から出力されるモニター信号ＭＩＤＬＥに基いてアイ
ドリング電流のレベルをモニターし、前記双差動接続の
フォールデッドカスコードトランジスタ１０６，１０
８、１０７，１０９の対に対するバイアス電圧ＶＣ１，
ＶＣ２を独立に設定して前記アイドリング電流の電流値
を可変させる機能を有しており、さらに図２に示すよう
に前記バイアス回路３は、前記コンプリメンタリー出力
回路２の前記オフセット電圧をモニターし、前記双差動
接続のフォールデッドカスコードトランジスタ１０６，
１０８、１０７，１０９の対に直列接続した定電流負荷
トランジスタ１０４，１０５の対に対するバイアス電圧
ＶＣ３，ＶＣ４を独立に設定して前記オフセット出力の
電圧値を調整する機能を有している。
うに、前記コンプリメンタリー出力回路２の前記アイド
リング電流検出手段としてのトランジスタ２０５，２０
６から出力されるモニター信号ＭＩＤＬＥに基いてアイ
ドリング電流のレベルをモニターし、前記双差動接続の
フォールデッドカスコードトランジスタ１０６，１０
８、１０７，１０９の対に対するバイアス電圧ＶＣ１，
ＶＣ２を独立に設定して前記アイドリング電流の電流値
を可変させる機能を有しており、さらに図２に示すよう
に前記バイアス回路３は、前記コンプリメンタリー出力
回路２の前記オフセット電圧をモニターし、前記双差動
接続のフォールデッドカスコードトランジスタ１０６，
１０８、１０７，１０９の対に直列接続した定電流負荷
トランジスタ１０４，１０５の対に対するバイアス電圧
ＶＣ３，ＶＣ４を独立に設定して前記オフセット出力の
電圧値を調整する機能を有している。
【００９８】また前記バイアス電圧ＶＣ１，ＶＣ２及び
前記ゲートバイアス電圧ＶＣ３，ＶＣ４を独立に設定し
て出力するにあたっては図２に示すように前記バイアス
回路３は、入力するデジタルデータＣＩＤＬＥ，ＣＯＦ
ＦＳＥＴをＤ／Ａコンバータ３０３，３０８を用いてア
ナログデータＡＯＵＴに変換し、そのアナログ量に対応
して、前記バイアス電圧ＶＣ１，ＶＣ２，ＶＣ３，ＶＣ
４を可変するようになっている。
前記ゲートバイアス電圧ＶＣ３，ＶＣ４を独立に設定し
て出力するにあたっては図２に示すように前記バイアス
回路３は、入力するデジタルデータＣＩＤＬＥ，ＣＯＦ
ＦＳＥＴをＤ／Ａコンバータ３０３，３０８を用いてア
ナログデータＡＯＵＴに変換し、そのアナログ量に対応
して、前記バイアス電圧ＶＣ１，ＶＣ２，ＶＣ３，ＶＣ
４を可変するようになっている。
【００９９】また図１に示すように前記バイアス回路３
は、前記アイドリング電流のレベル，前記オフセット電
圧のレベルとコンパレータ設定値とをそれぞれ比較した
増減信号に基いて前記デジタルデータＣＩＤＬＥ，ＣＯ
ＦＦＳＥＴを発生するトリミング回路（アイドリング電
流トリミング回路４，オフセット電圧トリミング回路
５）を有している。
は、前記アイドリング電流のレベル，前記オフセット電
圧のレベルとコンパレータ設定値とをそれぞれ比較した
増減信号に基いて前記デジタルデータＣＩＤＬＥ，ＣＯ
ＦＦＳＥＴを発生するトリミング回路（アイドリング電
流トリミング回路４，オフセット電圧トリミング回路
５）を有している。
【０１００】図２に示す前記バイアス回路３をさらに詳
細に説明すると、前記バイアス回路３は、クロックが入
力するタイミングに同期して図６に示す前記トリミング
回路（アイドリング電流トリミング回路４，オフセット
電圧トリミング回路５）が発生する前記デジタルトリミ
ング信号Ｄ０〜Ｄ７（デジタルデータＣＩＤＬＥ，ＣＯ
ＦＦＳＥＴ）に基いて前記バイアス電圧ＶＣ１，ＶＣ
２，前記ゲートバイアス電圧ＶＣ３，ＶＣ４を連続的に
可変させ、調整後のアイドリング電流値のレベル及びオ
フセット電圧値のレベルとコンパレータ設定値との差を
縮小することにより、前記アイドリング電流の電流値，
前記オフセット電圧の電圧値をそれぞれの設定値に合せ
込む機能を有している。
細に説明すると、前記バイアス回路３は、クロックが入
力するタイミングに同期して図６に示す前記トリミング
回路（アイドリング電流トリミング回路４，オフセット
電圧トリミング回路５）が発生する前記デジタルトリミ
ング信号Ｄ０〜Ｄ７（デジタルデータＣＩＤＬＥ，ＣＯ
ＦＦＳＥＴ）に基いて前記バイアス電圧ＶＣ１，ＶＣ
２，前記ゲートバイアス電圧ＶＣ３，ＶＣ４を連続的に
可変させ、調整後のアイドリング電流値のレベル及びオ
フセット電圧値のレベルとコンパレータ設定値との差を
縮小することにより、前記アイドリング電流の電流値，
前記オフセット電圧の電圧値をそれぞれの設定値に合せ
込む機能を有している。
【０１０１】図２に示す前記バイアス回路３に含まれる
Ｄ／Ａコンバータ３０３，３０８は図５に示すように、
低電流源をなすトランジスタＧ０１〜Ｇ０８と、デジタ
ルデータが入力するトランジスタＧ１１〜Ｇ１８との組
合せから構成されている。
Ｄ／Ａコンバータ３０３，３０８は図５に示すように、
低電流源をなすトランジスタＧ０１〜Ｇ０８と、デジタ
ルデータが入力するトランジスタＧ１１〜Ｇ１８との組
合せから構成されている。
【０１０２】図５に示す前記低電流源をなすトランジス
タＧ０１〜Ｇ０８のベースには基準電圧ＶＲＥＦが印加
されており、一方、前記トランジスタＧ１１〜Ｇ１８の
ベースには２進法によるデジタルデータが入力するよう
になっており、例えば２進８ビットのデジタルデータが
入力する前記トランジスタＧ１１〜Ｇ１８のソース電流
が増加して出力電圧が前記基準電圧ＶＲＥＦを越えた場
合に差動出力が図２に示すＤ／Ａコンバータ３０３，３
０８からアナログデータＡＯＵＴに変換して出力するよ
うになっている。
タＧ０１〜Ｇ０８のベースには基準電圧ＶＲＥＦが印加
されており、一方、前記トランジスタＧ１１〜Ｇ１８の
ベースには２進法によるデジタルデータが入力するよう
になっており、例えば２進８ビットのデジタルデータが
入力する前記トランジスタＧ１１〜Ｇ１８のソース電流
が増加して出力電圧が前記基準電圧ＶＲＥＦを越えた場
合に差動出力が図２に示すＤ／Ａコンバータ３０３，３
０８からアナログデータＡＯＵＴに変換して出力するよ
うになっている。
【０１０３】本発明の実施形態１では、動作するトラン
ジスタＧ１１〜Ｇ１８がトランジスタＧ１１の場合にＤ
／Ａコンバータ３０３，３０８からの出力が基準値の１
／２ 1の電流値に、トランジスタＧ１２の場合にＤ／Ａ
コンバータ３０３，３０８からの出力が基準値の１／２
2の電流値に、トランジスタＧ１３の場合にＤ／Ａコン
バータ３０３，３０８からの出力が基準値の１／２3の
電流値に、トランジスタＧ１４の場合にＤ／Ａコンバー
タ３０３，３０８からの出力が基準値の１／２ 4の電流
値に、トランジスタＧ１５の場合にＤ／Ａコンバータ３
０３，３０８からの出力が基準値の１／２5の電流値
に、トランジスタＧ１６の場合にＤ／Ａコンバータ３０
３，３０８からの出力が基準値の１／２6の電流値に、
トランジスタＧ１７の場合にＤ／Ａコンバータ３０３，
３０８からの出力が基準値の１／２ 7の電流値に、トラ
ンジスタＧ１８の場合にＤ／Ａコンバータ３０３，３０
８からの出力が基準値の１／２8の電流値にそれぞれな
るように設定している。
ジスタＧ１１〜Ｇ１８がトランジスタＧ１１の場合にＤ
／Ａコンバータ３０３，３０８からの出力が基準値の１
／２ 1の電流値に、トランジスタＧ１２の場合にＤ／Ａ
コンバータ３０３，３０８からの出力が基準値の１／２
2の電流値に、トランジスタＧ１３の場合にＤ／Ａコン
バータ３０３，３０８からの出力が基準値の１／２3の
電流値に、トランジスタＧ１４の場合にＤ／Ａコンバー
タ３０３，３０８からの出力が基準値の１／２ 4の電流
値に、トランジスタＧ１５の場合にＤ／Ａコンバータ３
０３，３０８からの出力が基準値の１／２5の電流値
に、トランジスタＧ１６の場合にＤ／Ａコンバータ３０
３，３０８からの出力が基準値の１／２6の電流値に、
トランジスタＧ１７の場合にＤ／Ａコンバータ３０３，
３０８からの出力が基準値の１／２ 7の電流値に、トラ
ンジスタＧ１８の場合にＤ／Ａコンバータ３０３，３０
８からの出力が基準値の１／２8の電流値にそれぞれな
るように設定している。
【０１０４】また図２に示すようにバイアス回路３は、
ベースとソースを接続したダイオード接続のＰチャネル
トランジスタ３０６，３０７，３１１，３１２と、ベー
スとソースを接続したダイオード接続のＮチャネルトラ
ンジスタ３０４，３０５，３０９，３１０と、定電流源
３０１に接続したダイオード接続のトランジスタ３０２
とを有しており、それぞれ直列接続したトランジスタ３
０４，３０６と、３０５，３０７と、３０９，３１１
と、３１０，３１２との組合わせにより、バイアス電圧
ＶＣ１，ＶＣ２，ＶＣ３，ＶＣ４を独立に設定して出力
するようになっている。そして前記トランジスタ３０
４，３０５，３０９，３１０のベースに基準電圧ＶＲＥ
Ｆが印加されるようになっている。
ベースとソースを接続したダイオード接続のＰチャネル
トランジスタ３０６，３０７，３１１，３１２と、ベー
スとソースを接続したダイオード接続のＮチャネルトラ
ンジスタ３０４，３０５，３０９，３１０と、定電流源
３０１に接続したダイオード接続のトランジスタ３０２
とを有しており、それぞれ直列接続したトランジスタ３
０４，３０６と、３０５，３０７と、３０９，３１１
と、３１０，３１２との組合わせにより、バイアス電圧
ＶＣ１，ＶＣ２，ＶＣ３，ＶＣ４を独立に設定して出力
するようになっている。そして前記トランジスタ３０
４，３０５，３０９，３１０のベースに基準電圧ＶＲＥ
Ｆが印加されるようになっている。
【０１０５】図６に示すように前記トリミング回路（ア
イドリング電流トリミング回路４，オフセット電圧トリ
ミング回路５）は、クロックＣが入力するタイミングに
同期して前記アイドリング電流のレベル，前記オフセッ
ト電圧のレベルとコンパレータ設定値とをそれぞれ比較
した差電流，差電圧に対応した前記デジタルデータＣＩ
ＤＬＥ，ＣＯＦＦＳＥＴを発生させるためのデジタルト
リミング信号を発生するようになっており、Ｗレジスタ
４０１と、シフター４０２と、加減算器４０３と、Ｄレ
ジスタ４０４と、タイミング制御回路４０５とを有して
いる。
イドリング電流トリミング回路４，オフセット電圧トリ
ミング回路５）は、クロックＣが入力するタイミングに
同期して前記アイドリング電流のレベル，前記オフセッ
ト電圧のレベルとコンパレータ設定値とをそれぞれ比較
した差電流，差電圧に対応した前記デジタルデータＣＩ
ＤＬＥ，ＣＯＦＦＳＥＴを発生させるためのデジタルト
リミング信号を発生するようになっており、Ｗレジスタ
４０１と、シフター４０２と、加減算器４０３と、Ｄレ
ジスタ４０４と、タイミング制御回路４０５とを有して
いる。
【０１０６】次に本発明の実施形態１の動作について説
明する。まず、アイドリング電流設定時の動作について
図７のフローチャートを用いて説明する。
明する。まず、アイドリング電流設定時の動作について
図７のフローチャートを用いて説明する。
【０１０７】図１に示すようにアイドリング電流調整時
は非反転入力端子ＩＮ１に基準電圧ＶＲＥＦを印加し、
反転入力端子ＩＮ２は前記コンプリメンタリー出力回路
２の出力端子ＯＵＴに接続しておく。ここで、前記非反
転入力端子ＩＮ１に印加する基準電圧ＶＲＥＦは、電源
電圧Ｖｃｃの１／２の電圧値に設定してある。
は非反転入力端子ＩＮ１に基準電圧ＶＲＥＦを印加し、
反転入力端子ＩＮ２は前記コンプリメンタリー出力回路
２の出力端子ＯＵＴに接続しておく。ここで、前記非反
転入力端子ＩＮ１に印加する基準電圧ＶＲＥＦは、電源
電圧Ｖｃｃの１／２の電圧値に設定してある。
【０１０８】図１及び図６に示すようにアイドリング電
流トリミング開始信号ＳＴ１をアイドリング電流トリミ
ング回路４のタイミング発生回路４０５に入力すると、
前記タイミング発生回路４０５から初期化信号ＲがＷレ
ジスタ４０１とＤレジスタ４０４に出力され、Ｄレジス
タ４０４に２進８バイトのデジタルデータ”１００００
０００”が設定され、一方、Ｗレジスタ４０１に２進８
バイトの”０１０００００”が設定される（図７のステ
ップＳ１）。
流トリミング開始信号ＳＴ１をアイドリング電流トリミ
ング回路４のタイミング発生回路４０５に入力すると、
前記タイミング発生回路４０５から初期化信号ＲがＷレ
ジスタ４０１とＤレジスタ４０４に出力され、Ｄレジス
タ４０４に２進８バイトのデジタルデータ”１００００
０００”が設定され、一方、Ｗレジスタ４０１に２進８
バイトの”０１０００００”が設定される（図７のステ
ップＳ１）。
【０１０９】この場合には、Ｄレジスタ４０４のからデ
ジタルトリミング信号Ｄ０が出力され、このデジタルト
リミング信号Ｄ０は、図２に示すバイアス回路２のＤ／
Ａコンバータ３０３にデジタルデータＣＩＤＬＥとして
入力するため、Ｄ／Ａコンバータ３０３のトランジスタ
Ｇ０１，Ｇ１１の組によりＤ／Ａコンバータ３０３の出
力電流（出力信号ＯＵＴ）は可変範囲の１／２に設定さ
れる（図７のステップＳ２）。
ジタルトリミング信号Ｄ０が出力され、このデジタルト
リミング信号Ｄ０は、図２に示すバイアス回路２のＤ／
Ａコンバータ３０３にデジタルデータＣＩＤＬＥとして
入力するため、Ｄ／Ａコンバータ３０３のトランジスタ
Ｇ０１，Ｇ１１の組によりＤ／Ａコンバータ３０３の出
力電流（出力信号ＯＵＴ）は可変範囲の１／２に設定さ
れる（図７のステップＳ２）。
【０１１０】このとき、バイアス電圧ＶＣ１とＶＣ２が
等しくなるように予めトランジスタ３０４とトランジス
タ３０５のサイズ比を設定している。
等しくなるように予めトランジスタ３０４とトランジス
タ３０５のサイズ比を設定している。
【０１１１】ここで、コンプリメンタリー出力回路２の
アイドリング電流が設定値より小さい場合は、コンプリ
メンタリー出力回路２の出力信号としてローレベルの出
力信号ＭＩＤＬＥが出力され、このローレベルの出力信
号ＭＩＤＬＥが図６に示すアイドリング電流トリミング
回路４の加減算器４０３に入力する（図７のステップＳ
３）。
アイドリング電流が設定値より小さい場合は、コンプリ
メンタリー出力回路２の出力信号としてローレベルの出
力信号ＭＩＤＬＥが出力され、このローレベルの出力信
号ＭＩＤＬＥが図６に示すアイドリング電流トリミング
回路４の加減算器４０３に入力する（図７のステップＳ
３）。
【０１１２】図６に示すようにアイドリング電流トリミ
ング回路４の加減算器４０３は、ローレベルの出力信号
ＭＩＤＬＥが入力すると、加算機能を実行する。
ング回路４の加減算器４０３は、ローレベルの出力信号
ＭＩＤＬＥが入力すると、加算機能を実行する。
【０１１３】この状態でタイミング発生回路４０５から
クロックＣが１パルス出力されてそれぞれＷレジスタ４
０１とＤレジスタ４０４に入力すると、Ｄレジスタ４０
４の設定値は、Ｗレジスタ４０１とＤレジスタ４０４に
設定された”１０００００００”と”０１０００００”
の和”１１００００００”に再設定される（図７のステ
ップＳ４）。
クロックＣが１パルス出力されてそれぞれＷレジスタ４
０１とＤレジスタ４０４に入力すると、Ｄレジスタ４０
４の設定値は、Ｗレジスタ４０１とＤレジスタ４０４に
設定された”１０００００００”と”０１０００００”
の和”１１００００００”に再設定される（図７のステ
ップＳ４）。
【０１１４】このため、Ｄレジスタ４０４からデジタル
トリミング信号Ｄ１が出力され、このデジタルトリミン
グ信号Ｄ１は、図２に示すバイアス回路２のＤ／Ａコン
バータ３０３にデジタルデータＣＩＤＬＥとして入力す
るため、Ｄ／Ａコンバータ３０３のトランジスタ６０
２，６１２の組によりＤ／Ａコンバータ３０３の出力電
流（出力信号ＯＵＴ）の出力電流が１／４増加し、これ
に伴ってトランジスタ３０４，３０６の対から出力され
るバイアス電圧ＶＣ１が減少される。
トリミング信号Ｄ１が出力され、このデジタルトリミン
グ信号Ｄ１は、図２に示すバイアス回路２のＤ／Ａコン
バータ３０３にデジタルデータＣＩＤＬＥとして入力す
るため、Ｄ／Ａコンバータ３０３のトランジスタ６０
２，６１２の組によりＤ／Ａコンバータ３０３の出力電
流（出力信号ＯＵＴ）の出力電流が１／４増加し、これ
に伴ってトランジスタ３０４，３０６の対から出力され
るバイアス電圧ＶＣ１が減少される。
【０１１５】一方、次のビットのトリミングに備えてＷ
レジスタ４０１の設定値は、シフター４０２により１／
２だけシフトされ、”００１０００００”に変化する。
レジスタ４０１の設定値は、シフター４０２により１／
２だけシフトされ、”００１０００００”に変化する。
【０１１６】減少したバイアス電圧ＶＣ１とバイアス電
圧ＶＣ２の差電圧ＶＣ１−ＶＣ２はフォールデッドカス
コードトランジスタ１０６，１０７の差動入力ゲート及
びトランジスタ１０９，１０８の差動入力ゲートにそれ
ぞれ入力され、その差電圧に対応してそれぞれのトラン
ジスタ１０６，１０７，１０８，１０９のドレイン電流
がそれぞれ制御される。
圧ＶＣ２の差電圧ＶＣ１−ＶＣ２はフォールデッドカス
コードトランジスタ１０６，１０７の差動入力ゲート及
びトランジスタ１０９，１０８の差動入力ゲートにそれ
ぞれ入力され、その差電圧に対応してそれぞれのトラン
ジスタ１０６，１０７，１０８，１０９のドレイン電流
がそれぞれ制御される。
【０１１７】トランジスタ１０６，１０８のドレイン電
流は、カレントミラートランジスタ１１０、１１１によ
り合成され、ドライブ信号ＩＤＮとしてコンプリメンタ
リー出力回路２のＮチャンネルトランジスタ２０１，２
０２をドライブする。
流は、カレントミラートランジスタ１１０、１１１によ
り合成され、ドライブ信号ＩＤＮとしてコンプリメンタ
リー出力回路２のＮチャンネルトランジスタ２０１，２
０２をドライブする。
【０１１８】トランジスタ１０９，１０７のドレイン電
流は、カレントミラートランジスタ１１４，１１５及び
カレントミラートランジスタ１１２，１１３で折り返さ
れた後、カレントミラートランジスタ１１７，１１６に
より合成され、ドライブ信号ＩＤＰとしてコンプリメン
タリー出力回路２のＰチャンネルトランジスタ２０３，
２０４をドライブする。
流は、カレントミラートランジスタ１１４，１１５及び
カレントミラートランジスタ１１２，１１３で折り返さ
れた後、カレントミラートランジスタ１１７，１１６に
より合成され、ドライブ信号ＩＤＰとしてコンプリメン
タリー出力回路２のＰチャンネルトランジスタ２０３，
２０４をドライブする。
【０１１９】これによってコンプリメンタリー出力回路
２のドライブ信号ＩＤＮとＩＤＰの電流値が増加するた
め、これに比例してコンプリメンタリー出力回路２のア
イドリング電流が増加する。
２のドライブ信号ＩＤＮとＩＤＰの電流値が増加するた
め、これに比例してコンプリメンタリー出力回路２のア
イドリング電流が増加する。
【０１２０】ここで、上述したトリミングの結果、調整
後のコンプリメンタリー出力回路２のアイドリング電流
が設定値より大きくなれば、コンプリメンタリー出力回
路２の出力信号としてハイレベルの出力信号ＭＩＤＬＥ
が出力され、このハイレベルの出力信号ＭＩＤＬＥが図
６に示すアイドリング電流トリミング回路４の加減算器
４０３に入力する。
後のコンプリメンタリー出力回路２のアイドリング電流
が設定値より大きくなれば、コンプリメンタリー出力回
路２の出力信号としてハイレベルの出力信号ＭＩＤＬＥ
が出力され、このハイレベルの出力信号ＭＩＤＬＥが図
６に示すアイドリング電流トリミング回路４の加減算器
４０３に入力する。
【０１２１】図６に示すようにアイドリング電流トリミ
ング回路４の加減算器４０３は、ハイレベルの出力信号
ＭＩＤＬＥが入力すると、減算機能を実行する。
ング回路４の加減算器４０３は、ハイレベルの出力信号
ＭＩＤＬＥが入力すると、減算機能を実行する。
【０１２２】この状態でタイミング発生回路４０５から
クロックＣが１パルス出力されてそれぞれＷレジスタ４
０１とＤレジスタ４０４に入力すると、Ｄレジスタ４０
４の設定値は、Ｗレジスタ４０１とＤレジスタ４０４に
設定された”００１０００００”と”１１０００００
０”の差”１０１０００００”に再設定されるため、Ｄ
／Ａコンバータ３０３の出力電流が１／８減少し、これ
に伴ってトランジスタ３０４，３０６の対から出力され
るバイアス電圧ＶＣ１が幾分増加される（図７のステッ
プＳ５）。
クロックＣが１パルス出力されてそれぞれＷレジスタ４
０１とＤレジスタ４０４に入力すると、Ｄレジスタ４０
４の設定値は、Ｗレジスタ４０１とＤレジスタ４０４に
設定された”００１０００００”と”１１０００００
０”の差”１０１０００００”に再設定されるため、Ｄ
／Ａコンバータ３０３の出力電流が１／８減少し、これ
に伴ってトランジスタ３０４，３０６の対から出力され
るバイアス電圧ＶＣ１が幾分増加される（図７のステッ
プＳ５）。
【０１２３】以上の動作は同様にタイミング発生回路４
０５からクロックＣを逐次７発のパルスを出力すること
により、Ｄレジスタ４０４の全ビットをトリミングし、
図２に示す前記バイアス回路３は、コンプリメンタリー
出力回路２の出力信号としてローレベルとハイレベルの
出力信号ＭＩＤＬＥに基いてアイドリング電流トリミン
グ回路４の加減算器４０３による加減算処理を実行させ
て、図６に示す前記アイドリング電流トリミング回路４
が発生する前記デジタルトリミング信号Ｄ０〜Ｄ７（デ
ジタルデータＣＩＤＬＥ）に基いて固定値のバイアス電
圧ＶＣ２に対する前記バイアス電圧ＶＣ１の相対的な電
圧値を連続的に可変させ、その調整後のアイドリング電
流値のレベルとコンパレータ設定値との差を縮小するこ
とにより、前記アイドリング電流の電流値を前記設定値
に合せ込む。
０５からクロックＣを逐次７発のパルスを出力すること
により、Ｄレジスタ４０４の全ビットをトリミングし、
図２に示す前記バイアス回路３は、コンプリメンタリー
出力回路２の出力信号としてローレベルとハイレベルの
出力信号ＭＩＤＬＥに基いてアイドリング電流トリミン
グ回路４の加減算器４０３による加減算処理を実行させ
て、図６に示す前記アイドリング電流トリミング回路４
が発生する前記デジタルトリミング信号Ｄ０〜Ｄ７（デ
ジタルデータＣＩＤＬＥ）に基いて固定値のバイアス電
圧ＶＣ２に対する前記バイアス電圧ＶＣ１の相対的な電
圧値を連続的に可変させ、その調整後のアイドリング電
流値のレベルとコンパレータ設定値との差を縮小するこ
とにより、前記アイドリング電流の電流値を前記設定値
に合せ込む。
【０１２４】次にオフセット電圧の設定時の動作につい
て説明する。図１に示すようにオフセット電圧の設定時
は、スイッチＳＷ１とＳＷ２の操作により非反転入力端
子ＩＮ１及び反転入力端子ＩＮ２を基準電圧ＶＲＥＦの
電圧値に設定する。ここで、前記非反転入力端子ＩＮ１
に印加する基準電圧ＶＲＥＦは、電源電圧Ｖｃｃの１／
２の電圧値に設定してある。
て説明する。図１に示すようにオフセット電圧の設定時
は、スイッチＳＷ１とＳＷ２の操作により非反転入力端
子ＩＮ１及び反転入力端子ＩＮ２を基準電圧ＶＲＥＦの
電圧値に設定する。ここで、前記非反転入力端子ＩＮ１
に印加する基準電圧ＶＲＥＦは、電源電圧Ｖｃｃの１／
２の電圧値に設定してある。
【０１２５】図１及び図６に示すようにオフセット電圧
トリミング開始信号ＳＴ２をオフセット電圧トリミング
回路５のタイミング発生回路４０５に入力すると、前記
タイミング発生回路４０５から初期化信号ＲがＷレジス
タ４０１とＤレジスタ４０４に出力され、Ｄレジスタ４
０４に２進８バイトのデジタルデータ”１００００００
０”が設定され、一方、Ｗレジスタ４０１に２進８バイ
トの”０１０００００”が設定される。
トリミング開始信号ＳＴ２をオフセット電圧トリミング
回路５のタイミング発生回路４０５に入力すると、前記
タイミング発生回路４０５から初期化信号ＲがＷレジス
タ４０１とＤレジスタ４０４に出力され、Ｄレジスタ４
０４に２進８バイトのデジタルデータ”１００００００
０”が設定され、一方、Ｗレジスタ４０１に２進８バイ
トの”０１０００００”が設定される。
【０１２６】この場合には、Ｄレジスタ４０４のからデ
ジタルトリミング信号Ｄ０が出力され、このデジタルト
リミング信号Ｄ０は、図２に示すバイアス回路２のＤ／
Ａコンバータ３０８にデジタルデータＣＯＦＦＳＥＴと
して入力するため、Ｄ／Ａコンバータ３０８のトランジ
スタＧ０１，Ｇ１１の組によりＤ／Ａコンバータ３０８
の出力電流（出力信号ＯＵＴ）は可変範囲の１／２に設
定される。
ジタルトリミング信号Ｄ０が出力され、このデジタルト
リミング信号Ｄ０は、図２に示すバイアス回路２のＤ／
Ａコンバータ３０８にデジタルデータＣＯＦＦＳＥＴと
して入力するため、Ｄ／Ａコンバータ３０８のトランジ
スタＧ０１，Ｇ１１の組によりＤ／Ａコンバータ３０８
の出力電流（出力信号ＯＵＴ）は可変範囲の１／２に設
定される。
【０１２７】このとき、バイアス電圧ＶＣ３とＶＣ４が
等しくなるように予めトランジスタ３０９とトランジス
タ３１０のサイズ比を設定している。
等しくなるように予めトランジスタ３０９とトランジス
タ３１０のサイズ比を設定している。
【０１２８】ここで、コンプリメンタリー出力回路２の
オフセット電圧が設定値より小さい場合は、コンプリメ
ンタリー出力回路２の出力信号としてローレベルの出力
信号ＭＩＤＬＥが出力され、このローレベルの出力信号
ＭＩＤＬＥが図６に示すアイオフセット電圧トリミング
回路５の加減算器４０３に入力する。
オフセット電圧が設定値より小さい場合は、コンプリメ
ンタリー出力回路２の出力信号としてローレベルの出力
信号ＭＩＤＬＥが出力され、このローレベルの出力信号
ＭＩＤＬＥが図６に示すアイオフセット電圧トリミング
回路５の加減算器４０３に入力する。
【０１２９】図６に示すようにオフセット電圧トリミン
グ回路５の加減算器４０３は、ローレベルの出力信号Ｍ
ＩＤＬＥが入力すると、加算機能を実行する。
グ回路５の加減算器４０３は、ローレベルの出力信号Ｍ
ＩＤＬＥが入力すると、加算機能を実行する。
【０１３０】この状態でタイミング発生回路４０５から
クロックＣが１パルス出力されてそれぞれＷレジスタ４
０１とＤレジスタ４０４に入力すると、Ｄレジスタ４０
４の設定値は、Ｗレジスタ４０１とＤレジスタ４０４に
設定された”１０００００００”と”０１０００００”
の和”１１００００００”に再設定される。
クロックＣが１パルス出力されてそれぞれＷレジスタ４
０１とＤレジスタ４０４に入力すると、Ｄレジスタ４０
４の設定値は、Ｗレジスタ４０１とＤレジスタ４０４に
設定された”１０００００００”と”０１０００００”
の和”１１００００００”に再設定される。
【０１３１】このため、Ｄレジスタ４０４からデジタル
トリミング信号Ｄ１が出力され、このデジタルトリミン
グ信号Ｄ１は、図２に示すバイアス回路２のＤ／Ａコン
バータ３０８にデジタルデータＣＯＦＦＳＥＴとして入
力するため、Ｄ／Ａコンバータ３０８のトランジスタ６
０２，６１２の組によりＤ／Ａコンバータ３０８の出力
電流（出力信号ＯＵＴ）の出力電流が１／４増加し、こ
れに伴ってトランジスタ３１１，３１２の対から出力さ
れるバイアス電圧ＶＣ３が減少される。
トリミング信号Ｄ１が出力され、このデジタルトリミン
グ信号Ｄ１は、図２に示すバイアス回路２のＤ／Ａコン
バータ３０８にデジタルデータＣＯＦＦＳＥＴとして入
力するため、Ｄ／Ａコンバータ３０８のトランジスタ６
０２，６１２の組によりＤ／Ａコンバータ３０８の出力
電流（出力信号ＯＵＴ）の出力電流が１／４増加し、こ
れに伴ってトランジスタ３１１，３１２の対から出力さ
れるバイアス電圧ＶＣ３が減少される。
【０１３２】一方、次のビットのトリミングに備えてＷ
レジスタ４０１の設定値は、シフター４０２により１／
２だけシフトされ、”００１０００００”に変化する。
レジスタ４０１の設定値は、シフター４０２により１／
２だけシフトされ、”００１０００００”に変化する。
【０１３３】減少したバイアス電圧ＶＣ３とバイアス電
圧ＶＣ４の差電圧ＶＣ３−ＶＣ４は定電流負荷トランジ
スタ１０４，１０５のゲートに入力され、その差電圧に
対応してトランジスタ１０４，１０５のドレイン電流が
それぞれ制御され、ここドレイン電流の制御によってフ
ォールデッドカスコードトランジスタ１０６，１０７及
び１０８，１０９のドレイン電流を変化させる。
圧ＶＣ４の差電圧ＶＣ３−ＶＣ４は定電流負荷トランジ
スタ１０４，１０５のゲートに入力され、その差電圧に
対応してトランジスタ１０４，１０５のドレイン電流が
それぞれ制御され、ここドレイン電流の制御によってフ
ォールデッドカスコードトランジスタ１０６，１０７及
び１０８，１０９のドレイン電流を変化させる。
【０１３４】バイアス電圧ＶＣ３の減少によりフォール
デッドカスコードトランジスタ１０６のドレイン電流が
フォールデッドカスコードトランジスタ１０８のドレイ
ン電流より減少するため、カレントミラートランジスタ
１１０、１１１により合成されたドライブ信号ＩＤＮは
減少する。
デッドカスコードトランジスタ１０６のドレイン電流が
フォールデッドカスコードトランジスタ１０８のドレイ
ン電流より減少するため、カレントミラートランジスタ
１１０、１１１により合成されたドライブ信号ＩＤＮは
減少する。
【０１３５】一方、バイアス電圧ＶＣ３の減少により、
フォールデッドカスコードトランジスタ１０９のドレイ
ン電流は、フォールデッドカスコードトランジスタ１０
７のドレイン電流より増加するため、カレントミラート
ランジスタ１１７，１１６により合成されたドライブ信
号ＩＤＰは逆に増加する。
フォールデッドカスコードトランジスタ１０９のドレイ
ン電流は、フォールデッドカスコードトランジスタ１０
７のドレイン電流より増加するため、カレントミラート
ランジスタ１１７，１１６により合成されたドライブ信
号ＩＤＰは逆に増加する。
【０１３６】したがってデジタルデータＣＯＦＦＳＥＴ
の値によってコンプリメンタリー出力回路２の出力オフ
セット電圧をプラス側にシフトすることができる。
の値によってコンプリメンタリー出力回路２の出力オフ
セット電圧をプラス側にシフトすることができる。
【０１３７】ここで、上述したトリミングの結果、調整
後のコンプリメンタリー出力回路２のオフセット電圧が
設定値より大きくなれば、コンプリメンタリー出力回路
２の出力信号としてハイレベルの出力信号ＭＩＤＬＥが
出力され、このハイレベルの出力信号ＭＩＤＬＥが図６
に示すオフセット電圧トリミング回路５の加減算器４０
３に入力する。
後のコンプリメンタリー出力回路２のオフセット電圧が
設定値より大きくなれば、コンプリメンタリー出力回路
２の出力信号としてハイレベルの出力信号ＭＩＤＬＥが
出力され、このハイレベルの出力信号ＭＩＤＬＥが図６
に示すオフセット電圧トリミング回路５の加減算器４０
３に入力する。
【０１３８】図６に示すようにオフセット電圧トリミン
グ回路５の加減算器４０３は、ハイレベルの出力信号Ｍ
ＩＤＬＥが入力すると、減算機能を実行する。
グ回路５の加減算器４０３は、ハイレベルの出力信号Ｍ
ＩＤＬＥが入力すると、減算機能を実行する。
【０１３９】この状態でタイミング発生回路４０５から
クロックＣが１パルス出力されてそれぞれＷレジスタ４
０１とＤレジスタ４０４に入力すると、Ｄレジスタ４０
４の設定値は、Ｗレジスタ４０１とＤレジスタ４０４に
設定された”００１０００００”と”１１０００００
０”の差”１０１０００００”に再設定されるため、Ｄ
／Ａコンバータ３０３の出力電流が１／８減少し、これ
に伴ってトランジスタ３０９，３１１の対から出力され
るバイアス電圧ＶＣ３が幾分増加される。
クロックＣが１パルス出力されてそれぞれＷレジスタ４
０１とＤレジスタ４０４に入力すると、Ｄレジスタ４０
４の設定値は、Ｗレジスタ４０１とＤレジスタ４０４に
設定された”００１０００００”と”１１０００００
０”の差”１０１０００００”に再設定されるため、Ｄ
／Ａコンバータ３０３の出力電流が１／８減少し、これ
に伴ってトランジスタ３０９，３１１の対から出力され
るバイアス電圧ＶＣ３が幾分増加される。
【０１４０】以上の動作は同様にタイミング発生回路４
０５からクロックＣを逐次７発のパルスを出力すること
により、Ｄレジスタ４０４の全ビットをトリミングし
（図７のステップＳ６）、図２に示す前記バイアス回路
３は、コンプリメンタリー出力回路２の出力信号として
ローレベルとハイレベルの出力信号ＭＩＤＬＥに基いて
オフセット電圧トリミング回路５の加減算器４０３によ
る加減算処理を実行させて、図６に示す前記オフセット
電圧トリミング回路５が発生する前記デジタルトリミン
グ信号Ｄ０〜Ｄ７（デジタルデータＣＯＦＦＳＥＴ）に
基いて固定値のバイアス電圧ＶＣ４に対する前記バイア
ス電圧ＶＣ３の相対的な電圧値を連続的に可変させ、そ
の調整後のオフセット電圧値のレベルとコンパレータ設
定値との差を縮小することにより、前記オフセット電圧
の電圧値を前記設定値に合せ込む。
０５からクロックＣを逐次７発のパルスを出力すること
により、Ｄレジスタ４０４の全ビットをトリミングし
（図７のステップＳ６）、図２に示す前記バイアス回路
３は、コンプリメンタリー出力回路２の出力信号として
ローレベルとハイレベルの出力信号ＭＩＤＬＥに基いて
オフセット電圧トリミング回路５の加減算器４０３によ
る加減算処理を実行させて、図６に示す前記オフセット
電圧トリミング回路５が発生する前記デジタルトリミン
グ信号Ｄ０〜Ｄ７（デジタルデータＣＯＦＦＳＥＴ）に
基いて固定値のバイアス電圧ＶＣ４に対する前記バイア
ス電圧ＶＣ３の相対的な電圧値を連続的に可変させ、そ
の調整後のオフセット電圧値のレベルとコンパレータ設
定値との差を縮小することにより、前記オフセット電圧
の電圧値を前記設定値に合せ込む。
【０１４１】次に本発明の実施形態の効果について詳細
に説明する。
に説明する。
【０１４２】一般に、フォールデッドカスコード差動増
幅器１を第１段目とし、コンプリメンタリー出力回路２
を第２段目とする第２増幅のＣＭＯＳ演算増幅器の小信
号時周波数特性は、 ＤＣゲイン＝ｇｍ１・ｒ１・ｇｍ２・ｒ２ 第一極 ｐ１＝−１／（（１＋ｇｍ２・ｒ２）・Ｃｃ・
ｒ１） 第二極 ｐ２＝−ｇｍ２／（Ｃ２・Ｃ１＋Ｃ２・Ｃｃ＋
Ｃｃ・Ｃ１） で表現されている。
幅器１を第１段目とし、コンプリメンタリー出力回路２
を第２段目とする第２増幅のＣＭＯＳ演算増幅器の小信
号時周波数特性は、 ＤＣゲイン＝ｇｍ１・ｒ１・ｇｍ２・ｒ２ 第一極 ｐ１＝−１／（（１＋ｇｍ２・ｒ２）・Ｃｃ・
ｒ１） 第二極 ｐ２＝−ｇｍ２／（Ｃ２・Ｃ１＋Ｃ２・Ｃｃ＋
Ｃｃ・Ｃ１） で表現されている。
【０１４３】ここでｇｍ１はフォールデッドカスコード
差動増幅器１の相互コンダクタンス、ｒ１はフォールデ
ッドカスコード差動増幅器１の出力抵抗、Ｃ１はフォー
ルデッドカスコード差動増幅器１の出力容量である。ま
たｇｍ２はコンプリメンタリー出力回路２の相互コンダ
クタンス、ｒ２はコンプリメンタリー出力回路２の出力
抵抗、Ｃ２はコンプリメンタリー出力回路２の出力容量
である。またＣｃは位相補正容量である。
差動増幅器１の相互コンダクタンス、ｒ１はフォールデ
ッドカスコード差動増幅器１の出力抵抗、Ｃ１はフォー
ルデッドカスコード差動増幅器１の出力容量である。ま
たｇｍ２はコンプリメンタリー出力回路２の相互コンダ
クタンス、ｒ２はコンプリメンタリー出力回路２の出力
抵抗、Ｃ２はコンプリメンタリー出力回路２の出力容量
である。またＣｃは位相補正容量である。
【０１４４】ＡＢ級で動作するＣＭＯＳ演算増幅器で
は、ｇｍ２がコンプリメンタリー出力回路２のアイドリ
ング電流によって決定されるため、アイドリング電流の
バラツキが小信号周波数特性を変動となって表れてしま
う。
は、ｇｍ２がコンプリメンタリー出力回路２のアイドリ
ング電流によって決定されるため、アイドリング電流の
バラツキが小信号周波数特性を変動となって表れてしま
う。
【０１４５】本発明に係るＣＭＯＳ演算増幅器では、コ
ンプリメンタリー出力回路２のアイドリング電流をトリ
ミングによって正確に設定しているため、ｇｍ２を一定
に調整することが可能となり、このため、小信号動作に
おける周波数特性を正確に設定することができる。
ンプリメンタリー出力回路２のアイドリング電流をトリ
ミングによって正確に設定しているため、ｇｍ２を一定
に調整することが可能となり、このため、小信号動作に
おける周波数特性を正確に設定することができる。
【０１４６】更に本発明におけるアイドリング電流の設
定は、カスコードトランジスタ１０１，１０２のＤＣバ
イアス電圧ＶＣ１，ＶＣを独立に調整することにより行
い、オフセット電圧の設定は、フォールデッドカスコー
ドトランジスタ１０６，１０７、１０８，１０９のＤＣ
バイアス電圧ＶＣ３，ＶＣ４を独立に調整することによ
り行なうため、差動増幅段に特別のトランジスタなどの
素子を追加する必要がなく、差動段の寄生容量Ｃ１を最
小限とすることにより、広帯域のＣＭＯＳ演算増幅器を
実現することができる。
定は、カスコードトランジスタ１０１，１０２のＤＣバ
イアス電圧ＶＣ１，ＶＣを独立に調整することにより行
い、オフセット電圧の設定は、フォールデッドカスコー
ドトランジスタ１０６，１０７、１０８，１０９のＤＣ
バイアス電圧ＶＣ３，ＶＣ４を独立に調整することによ
り行なうため、差動増幅段に特別のトランジスタなどの
素子を追加する必要がなく、差動段の寄生容量Ｃ１を最
小限とすることにより、広帯域のＣＭＯＳ演算増幅器を
実現することができる。
【０１４７】次にアイドリング電流とオフセット電圧を
調整する回路を内蔵しているため、ＣＭＯＳ演算増幅器
を製造、或いは使用する段階で特別のトリミングを行な
わなくても、ＣＭＯＳ演算増幅器の動作段階でトリミン
グを実行することができる。
調整する回路を内蔵しているため、ＣＭＯＳ演算増幅器
を製造、或いは使用する段階で特別のトリミングを行な
わなくても、ＣＭＯＳ演算増幅器の動作段階でトリミン
グを実行することができる。
【０１４８】次に、デジタルデータＣＩＤＬＥ，ＣＯＦ
ＦＳＥＴを出力するトリミング方式としてバイナリーサ
ーチのアルゴリズムを用いているため、高精度のトリミ
ングを最小の時間で実行することができる。例えば８ビ
ット精度のオフセット電圧トリミングを７回のオフセッ
ト電圧測定で実施することができる。
ＦＳＥＴを出力するトリミング方式としてバイナリーサ
ーチのアルゴリズムを用いているため、高精度のトリミ
ングを最小の時間で実行することができる。例えば８ビ
ット精度のオフセット電圧トリミングを７回のオフセッ
ト電圧測定で実施することができる。
【０１４９】また本発明の実施形態では差動増幅段のカ
スコードトランジスタ１０１，１０２にデプレッション
型Ｎチャンネルトランジスタを用い、フォールデッドカ
スコードトランジスタ１０６，１０７、１０８，１０９
にエンハンスメント型Ｐチャンネルトランジスタを用
い、コンプリメンタリー出力回路のトランジスタ２０１
／２０３にエンハンスメント型Ｐ／Ｎチャンネルトラン
ジスタを用いているため、入力振幅と出力振幅をほぼ電
源電圧の範囲で動作するレール・ツー・レールの演算増
幅器を実現することができる。
スコードトランジスタ１０１，１０２にデプレッション
型Ｎチャンネルトランジスタを用い、フォールデッドカ
スコードトランジスタ１０６，１０７、１０８，１０９
にエンハンスメント型Ｐチャンネルトランジスタを用
い、コンプリメンタリー出力回路のトランジスタ２０１
／２０３にエンハンスメント型Ｐ／Ｎチャンネルトラン
ジスタを用いているため、入力振幅と出力振幅をほぼ電
源電圧の範囲で動作するレール・ツー・レールの演算増
幅器を実現することができる。
【０１５０】更に電源電圧の最高電圧値は、エンハンス
メントトランジスタのスレッシュホールド電圧付近に設
定されるため、１Ｖ程度で動作可能な低電力の演算増幅
器を実現することができる。
メントトランジスタのスレッシュホールド電圧付近に設
定されるため、１Ｖ程度で動作可能な低電力の演算増幅
器を実現することができる。
【０１５１】なお、図１に示す本発明の実施形態１で
は、アイドリング電流トリミング回路４とオフセット電
圧トリミング回路５を別々に設けているが、図６に示す
トリミング回路においてＤレジスタ４０４をアイドリン
グ電流のトリミング用とオフセット電圧のトリミング用
に別々に設けて、アイドリング電流トリミング回路４と
オフセット電圧トリミング回路５に共用するようにして
もよい。この場合、実質的にトリミング回路が１個とな
り、回路を簡素化することができる。
は、アイドリング電流トリミング回路４とオフセット電
圧トリミング回路５を別々に設けているが、図６に示す
トリミング回路においてＤレジスタ４０４をアイドリン
グ電流のトリミング用とオフセット電圧のトリミング用
に別々に設けて、アイドリング電流トリミング回路４と
オフセット電圧トリミング回路５に共用するようにして
もよい。この場合、実質的にトリミング回路が１個とな
り、回路を簡素化することができる。
【０１５２】またアイドリング電流検出用にＰチャンネ
ルトランジスタ２０５を用いているが、Ｎチャンネルト
ランジスタにより検出する構成をとることができる。
ルトランジスタ２０５を用いているが、Ｎチャンネルト
ランジスタにより検出する構成をとることができる。
【０１５３】更にバイアス電圧ＶＣ１とＶＣ２間、及び
ＶＣ３とＶＣ４間の電流路にバイパスコンデンサを接続
することにより、フォールデッドカスコードトランジス
タ段の高周波特性を改善することができる。
ＶＣ３とＶＣ４間の電流路にバイパスコンデンサを接続
することにより、フォールデッドカスコードトランジス
タ段の高周波特性を改善することができる。
【０１５４】更に図１に示す本発明の実施形態では、コ
ンプリメンタリー出力回路２にダイオード接続のトラン
ジスタ２０２を設けているが、トランジスタ２０２、抵
抗２０７を省略することによって差動増幅器の小信号負
荷抵抗ｒ１を増大させることができる。この場合は、Ｄ
Ｃゲインが非常に大きくなるため、オフセット電圧が比
較的小さくなる。このような場合は、アイドリング電流
の調整のみを行ない、オフセット電圧調整に係わる回路
を省略することができる。
ンプリメンタリー出力回路２にダイオード接続のトラン
ジスタ２０２を設けているが、トランジスタ２０２、抵
抗２０７を省略することによって差動増幅器の小信号負
荷抵抗ｒ１を増大させることができる。この場合は、Ｄ
Ｃゲインが非常に大きくなるため、オフセット電圧が比
較的小さくなる。このような場合は、アイドリング電流
の調整のみを行ない、オフセット電圧調整に係わる回路
を省略することができる。
【０１５５】（実施形態２）図８は、本発明の実施形態
２を示す全体の回路構成図、図９は、図８に示すスタン
バイ回路の詳細を説明する回路構成図である。なお、図
８及び図９の構成のうち、本発明の実施形態１の構成と
同一構成については同一符号を付して説明を省略する。
本発明の実施形態２では、その特徴部分についてのみ説
明をする。
２を示す全体の回路構成図、図９は、図８に示すスタン
バイ回路の詳細を説明する回路構成図である。なお、図
８及び図９の構成のうち、本発明の実施形態１の構成と
同一構成については同一符号を付して説明を省略する。
本発明の実施形態２では、その特徴部分についてのみ説
明をする。
【０１５６】図８に示す本発明の実施形態２に係るＣＭ
ＯＳ演算増幅器は、フォールデッドカスコード差動増幅
器１、コンプリメンタリー出力回路２、バイアス回路
３、トリミング回路４、５で構成するＣＭＯＳ演算増幅
器に、スタンバイ回路６を増設したことを特徴とするも
のである。
ＯＳ演算増幅器は、フォールデッドカスコード差動増幅
器１、コンプリメンタリー出力回路２、バイアス回路
３、トリミング回路４、５で構成するＣＭＯＳ演算増幅
器に、スタンバイ回路６を増設したことを特徴とするも
のである。
【０１５７】上述したように非反転入力端子ＩＮ１の電
位を基準電圧（Ｖｃｃ／２）に設定し、反転入力端子Ｉ
Ｎ２をコンプリメンタリー出力回路２の出力信号ＯＵＴ
が出力される端子に接続した状態でアイドリング電流の
電流値を調整する必要がある。また非反転入力端子ＩＮ
１と反転入力端子ＩＮ２の電位を基準電圧（Ｖｃｃ／
２）に設定した状態でオフセット電圧の電圧値を調整す
る必要がある。
位を基準電圧（Ｖｃｃ／２）に設定し、反転入力端子Ｉ
Ｎ２をコンプリメンタリー出力回路２の出力信号ＯＵＴ
が出力される端子に接続した状態でアイドリング電流の
電流値を調整する必要がある。また非反転入力端子ＩＮ
１と反転入力端子ＩＮ２の電位を基準電圧（Ｖｃｃ／
２）に設定した状態でオフセット電圧の電圧値を調整す
る必要がある。
【０１５８】図１に示す本発明の実施形態１では、アイ
ドリング電流の調整状態と、オフセット電圧の調整状態
とをスイッチＳＷ１，ＳＷ２を用いてマニュアル操作で
構築していたが、図８に示す本発明の実施形態２では、
前記スイッチＳＷ１，ＳＷ２を用いたマニュアル操作を
スタンバイ回路６にスタンバイ信号ＳＴＡＮＤＢＹの入
力により自動的に制御するようにしたものである。
ドリング電流の調整状態と、オフセット電圧の調整状態
とをスイッチＳＷ１，ＳＷ２を用いてマニュアル操作で
構築していたが、図８に示す本発明の実施形態２では、
前記スイッチＳＷ１，ＳＷ２を用いたマニュアル操作を
スタンバイ回路６にスタンバイ信号ＳＴＡＮＤＢＹの入
力により自動的に制御するようにしたものである。
【０１５９】すなわち図９に示すように、スタンバイ回
路６に入力するスタンバイ信号ＳＴＡＮＤＢＹがローレ
ベルの場合には、そのローレベルのスタンバイ信号ＳＴ
ＡＮＤＢＹがインバータ５０６により反転されてすべて
のトランジスタ５０２〜５０５のベースに印加するた
め、すべてのトランジスタ５０２〜５０５がオンする。
また前記ローレベルのスタンバイ信号ＳＴＡＮＤＢＹが
インバータ５０７により反転されてトランジスタ５０１
に入力され、トランジスタ５０１がオンする。
路６に入力するスタンバイ信号ＳＴＡＮＤＢＹがローレ
ベルの場合には、そのローレベルのスタンバイ信号ＳＴ
ＡＮＤＢＹがインバータ５０６により反転されてすべて
のトランジスタ５０２〜５０５のベースに印加するた
め、すべてのトランジスタ５０２〜５０５がオンする。
また前記ローレベルのスタンバイ信号ＳＴＡＮＤＢＹが
インバータ５０７により反転されてトランジスタ５０１
に入力され、トランジスタ５０１がオンする。
【０１６０】これにより、基準電圧ＶＲＥＦを０、バイ
アス電圧ＶＣ１〜ＶＣ４を電源電圧Ｖｃｃに固定し、フ
ォールデッドカスコード差動増幅器１、コンプリメンタ
リー出力回路２、バイアス回路３を全てオフ状態に保
つ。
アス電圧ＶＣ１〜ＶＣ４を電源電圧Ｖｃｃに固定し、フ
ォールデッドカスコード差動増幅器１、コンプリメンタ
リー出力回路２、バイアス回路３を全てオフ状態に保
つ。
【０１６１】したがって、スタンバイ信号ＳＴＡＮＤＢ
Ｙがローレベルの場合であるスタンバイ状態では、ＣＭ
ＯＳ演算増幅器の消費電流をほとんど０にすることがで
き、省電力化を実現することができる。
Ｙがローレベルの場合であるスタンバイ状態では、ＣＭ
ＯＳ演算増幅器の消費電流をほとんど０にすることがで
き、省電力化を実現することができる。
【０１６２】一方、スタンバイ回路６に入力するスタン
バイ信号ＳＴＡＮＤＢＹがハイレベルの場合には、その
ハイレベルのスタンバイ信号ＳＴＡＮＤＢＹがインバー
タ５０６により反転されてすべてのトランジスタ５０２
〜５０５のベースに印加するため、すべてのトランジス
タ５０２〜５０５がオフする。また前記ハイレベルのス
タンバイ信号ＳＴＡＮＤＢＹがインバータ５０７により
反転されてトランジスタ５０１に入力され、トランジス
タ５０１がオフする。
バイ信号ＳＴＡＮＤＢＹがハイレベルの場合には、その
ハイレベルのスタンバイ信号ＳＴＡＮＤＢＹがインバー
タ５０６により反転されてすべてのトランジスタ５０２
〜５０５のベースに印加するため、すべてのトランジス
タ５０２〜５０５がオフする。また前記ハイレベルのス
タンバイ信号ＳＴＡＮＤＢＹがインバータ５０７により
反転されてトランジスタ５０１に入力され、トランジス
タ５０１がオフする。
【０１６３】これにより、基準電圧（Ｖｃｃ／２）、バ
イアス電圧ＶＣ１〜ＶＣ４が供給されることにより、Ｃ
ＭＯＳ演算増幅器が動作状態になる。
イアス電圧ＶＣ１〜ＶＣ４が供給されることにより、Ｃ
ＭＯＳ演算増幅器が動作状態になる。
【０１６４】またハイレベルのスタンバイ信号ＳＴＡＮ
ＤＢＹは同時にアイドリング電流トリミング回路４のス
タート端子に入力されるため、アイドリング電流設定の
トリミングが開始される。
ＤＢＹは同時にアイドリング電流トリミング回路４のス
タート端子に入力されるため、アイドリング電流設定の
トリミングが開始される。
【０１６５】アイドリング電流トリミング回路４から出
力されるトリミング終了信号ＥＮＤは、オフセット電圧
トリミング回路５にスタート信号として入力されるた
め、続いてオフセット電圧のトリミングが開始される。
力されるトリミング終了信号ＥＮＤは、オフセット電圧
トリミング回路５にスタート信号として入力されるた
め、続いてオフセット電圧のトリミングが開始される。
【０１６６】オフセット電圧トリミング回路５によるオ
フセット電圧のトリミングが終了すると、ＯＮ信号を出
力して，ＣＭＯＳ演算増幅器が動作可能であることが通
知する。
フセット電圧のトリミングが終了すると、ＯＮ信号を出
力して，ＣＭＯＳ演算増幅器が動作可能であることが通
知する。
【０１６７】以上のように本発明の実施形態２によれ
ば、スタンバイ解除時が解除された時点でアイドリング
電流の調整及びオフセット電圧の調整が行われ、その後
に差動型増幅器の動作を行うことになるため、マニュア
ル操作を必要とせず、自動的にトリミングが実行させる
ため、電源電圧，周囲温度等の使用条件が変動しても、
最適なアイドリング電流と最小のオフセット電圧に自動
的に設定することができるという利点がある。
ば、スタンバイ解除時が解除された時点でアイドリング
電流の調整及びオフセット電圧の調整が行われ、その後
に差動型増幅器の動作を行うことになるため、マニュア
ル操作を必要とせず、自動的にトリミングが実行させる
ため、電源電圧，周囲温度等の使用条件が変動しても、
最適なアイドリング電流と最小のオフセット電圧に自動
的に設定することができるという利点がある。
【０１６８】
【発明の効果】以上説明したように本発明によれば、１
Ｖ程度の低電圧で動作し、広帯域で、負荷駆動能力が高
く、小信号動作時の消費電流が小さく、かつ出力オフセ
ット電圧が小さいＣＭＯＳ演算増幅器を提供することが
できる。
Ｖ程度の低電圧で動作し、広帯域で、負荷駆動能力が高
く、小信号動作時の消費電流が小さく、かつ出力オフセ
ット電圧が小さいＣＭＯＳ演算増幅器を提供することが
できる。
【図１】本発明の実施形態１を示す全体の回路構成図で
ある。
ある。
【図２】図１に示すバイアス回路の具体例を示す回路構
成図である。
成図である。
【図３】図１に示すフォールデッドカスコード型差動増
幅器の具体例を示す回路構成図である。
幅器の具体例を示す回路構成図である。
【図４】図１に示すコンプリメンタリー出力回路２の具
体例を示す回路構成図である。
体例を示す回路構成図である。
【図５】図２に示すバイアス回路に備えたＤ／Ａコンバ
ータの具体例を示す回路構成図である。
ータの具体例を示す回路構成図である。
【図６】図１に示すバイアス回路に備えたトリミング回
路（アイドリング電流トリミング回路，オフセット電圧
トリミング回路）の具体例を示す回路構成図である。
路（アイドリング電流トリミング回路，オフセット電圧
トリミング回路）の具体例を示す回路構成図である。
【図７】動作を説明するフローチャートである。
【図８】本発明の実施形態２を示す全体の回路構成図で
ある。
ある。
【図９】図８に示すスタンバイ回路の詳細を説明する回
路構成図である。
路構成図である。
【図１０】特開平１１−３０８０５７号公報に開示され
たＣＭＯＳ演算増幅器を示す回路構成図である。
たＣＭＯＳ演算増幅器を示す回路構成図である。
１ フォールデッドカスコード差動増幅器
２ コンプリメンタリー出力回路
３ バイアス回路
４ アイドリング電流トリミング回路
５ オフセット電圧トリミング回路
６ スタンバイ回路
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(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０３Ｆ 3/345 Ｈ０３Ｆ 3/345 Ｂ
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/00 - 3/72
Claims (8)
- 【請求項１】 フォールデッドカスコード型差動増幅器
と、コンプリメンタリー出力回路と、バイアス回路とを
有するＣＭＯＳ演算増幅器であって、 前記フォールデッドカスコード型差動増幅器は、反転入
力端子と非反転入力端子に入力する信号の差動出力を増
幅するカスコードトランジスタ対と、前記差動出力と逆
電位の差動出力を増幅するフォールデッドカスコードト
ランジスタ対とを有し、増幅された前記差動出力を前記
コンプリメンタリー出力回路に出力するものであり、 前記フォールデッドカスコードトランジスタ対は、その
ゲートを双差動接続したものであり、 前記コンプリメンタリー出力回路は、前記フォールデッ
ドカスコード型差動増幅器からの差動出力を電力増幅し
て出力するものであって、前記コンプリメンタリー出力
回路に流れるアイドリング電流のレベルを出力するアイ
ドリング電流検出手段を含んでおり、 前記バイアス回路は、前記アイドリング電流検出手段か
ら出力されるアイドリング電流のレベルをモニターし、
前記双差動接続のフォールデッドカスコードトランジス
タ対に対するバイアス電圧を独立に設定して前記アイド
リング電流の電流値を調整する機能を有するものである
ことを特徴とするＣＭＯＳ演算増幅器。 - 【請求項２】 前記バイアス回路は、前記コンプリメン
タリー出力回路のオフセット電圧をモニターし、前記双
差動接続のフォールデッドカスコードトランジスタ対に
直列接続した定電流負荷トランジスタ対に対するバイア
ス電圧を独立に設定して前記オフセット出力の電圧値を
調整する機能を有するものであることを特徴とする請求
項１に記載のＣＭＯＳ演算増幅器。 - 【請求項３】 前記バイアス回路は、入力するデジタル
データをアナログデータに変換し、そのアナログ量に対
応して前記バイアス電圧を可変するものであることを特
徴とする請求項１又は２に記載のＣＭＯＳ演算増幅器。 - 【請求項４】 前記バイアス回路は、前記アイドリング
電流のレベル，前記オフセット電圧のレベルとコンパレ
ータ設定値とをそれぞれ比較した増減信号に基いて前記
デジタルデータを発生するトリミング回路を有すること
を特徴とする請求項３に記載のＣＭＯＳ演算増幅器。 - 【請求項５】 前記トリミング回路は、クロックが入力
するタイミングに同期して前記アイドリング電流のレベ
ル，前記オフセット電圧のレベルとコンパレータ設定値
とをそれぞれ比較した差電流，差電圧に対応した前記デ
ジタルデータとしてのデジタルトリミング信号を発生す
るものであることを特徴とする請求項４に記載のＣＭＯ
Ｓ演算増幅器。 - 【請求項６】 前記バイアス回路は、クロックが入力す
るタイミングに同期して前記トリミング回路が発生する
前記デジタルトリミング信号に基いて前記バイアス電圧
を連続的に可変させ、調整後のアイドリング電流のレベ
ル及びオフセット電圧のレベルとコンパレータ設定値と
の差を縮小することにより、前記アイドリング電流の電
流値，前記オフセット電圧の電圧値をそれぞれの設定値
に合せ込む機能を有するものであることを特徴とする請
求項１，２，４又は５に記載のＣＭＯＳ演算増幅器。 - 【請求項７】 前記非反転入力端子の電位を基準電圧に
設定し、前記反転入力端子を前記コンプリメンタリー出
力回路の出力端子に接続した状態で前記アイドリング電
流の電流値を調整するようにしたことを特徴とする請求
項１，３，４，５又は６に記載のＣＭＯＳ演算増幅器。 - 【請求項８】 前記非反転入力端子と前記反転入力端子
の電位を基準電圧に設定した状態で前記オフセット電圧
の電圧値を調整するようにしたことを特徴とする請求項
１，２，４，５又は６に記載のＣＭＯＳ演算増幅器。
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| JP2001251146A JP2001251146A (ja) | 2001-09-14 |
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