JP3465460B2 - デジタルコンバーゼンス補正装置 - Google Patents
デジタルコンバーゼンス補正装置Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば投射形カラ
ー受像機などにおいて、映像の色のズレ所謂ミスコンバ
ーゼンスの補正装置（国際特許分類 Ｈ０４Ｎ ９／２
８）に関するものである。 【０００２】 【従来の技術】一般に３原色を発光する３本の投写管を
用いてスクリーンに拡大投写する投写形カラー受像機に
おいては、投写管のスクリーンに対する入射角が各投写
管で異なるためスクリーン上で色ずれが生じる。 【０００３】これらの３原色の重ね合わせを実現するた
めに、例えば特開平５−２４４６１５号公報にあるよう
な、所謂ディジタルコンバーゼンス補正装置を用いるこ
とが多い。ディジタルコンバーゼンス補正装置は、水平
および垂直走査周期に同期させた調整点を設け、その各
調整点ごとのコンバーゼンス補正量のデータをディジタ
ル的に補正用メモリに書き込み、このデータを偏向パル
スに同期して読みだしＤ／Ａ変換し、コンバーゼンス補
正波形信号をつくり、コンバーゼンス補正を行ってい
る。この際、垂直方向については、補正点のデータを用
いて補正点間の走査線での補正データを演算により求め
ている。また、水平方向についてはアナログＬＰＦ回路
を用いて補正データを平滑している。 【０００４】このデジタルコンバーゼンス回路において
デジタルデータをアナログ信号に変換するデータ出力回
路について詳細に説明する。図３は従来のデジタルコン
バーゼンス補正回路のブロック図である。 【０００５】図３において、１は４ビット長補正データ
用メモリ、２は読み出しアドレス発生器、３はデータラ
ッチパルス発生器、４及び５は１２ビット長データラッ
チ、６は１２ビットパラレルＤ／Ａ変換器である。 【０００６】以下図３を用いながら、補正データ出力の
動作について説明する。読み出しアドレス発生器２は水
平及び垂直偏向パルスより、画面上にアドレスを作り出
し、そのアドレスに従って１２ビット長の補正データを
補正データメモリ１より読み出す。このデータはＲＧＢ
３色の各々水平垂直成分６チャンネルのデータであるの
で、データラッチ４においてデータラッチパルス発生器
３からのラッチパルスに従って各々のデータに分解され
る。 【０００７】更に、このデータをデータラッチ５に保持
してから、データラッチパルス発生器３からのデータ出
力パルスに従って、６チャンネル同時に１２ビット長の
パラレルＤ／Ａ変換器６においてアナログ信号に変換し
補正波形を出力する。 【０００８】 【発明が解決しようとする課題】しかしながら上記のよ
うな構成におけるデータ出力回路では、補正データ精度
を向上させるために補正データのビット長を大きくしよ
うとすると、メモリのビット幅を大きくしなければなら
ず、メモリとデータ出力用のＬＳＩ間の信号ラインの本
数が非常に多くなってしまうため、基板面積の増大を招
くという課題があった。また、多ビット構成のメモリは
用途が限られるため、単価が非常に高く、回路としてコ
ストの高いものになってしまうと言う課題があった。更
に、この課題を解決しようと複数のメモリを用いてビッ
ト幅の拡大を図ろうとすると、回路としてコストの高い
ものになってしまうと言う課題があった。 【０００９】 【課題を解決するための手段】上記課題を解決するため
に、本発明のデジタルコンバーゼンス補正装置は、デジ
タルデータを用いてコンバーゼンス補正波形を出力する
デジタルコンバーゼンス補正装置において、１６ビット
の補正データを８ビットに分割保持する８ビット補正デ
ータメモリと、前記８ビット補正データメモリからデー
タ読出しアドレス信号を発生する読出しアドレス発生器
と、前記読出しアドレス発生器から出力されるアドレス
信号により前記８ビット補正データメモリから読み出さ
れた８ビットに分割された１６ビット補正データをそれ
ぞれ８ビットづつラッチする２つの８ビットデータラッ
チ群と、前記２つの８ビットデータラッチに対応して各
１つ配設された１６ビットデータラッチ群と、前記１６
ビットデータラッチからそれぞれ出力される１６ビット
パラレル補正データをアナログ補正データに変換する１
６ビットパラレルＤ／Ａ変換器とを備え、デジタルコン
バーゼンスデータを用いて前記１６ビットパラレルＤ／
Ａ変換器から出力されたアナログコンバーゼンス補正波
形により、投射型カラー受像機のコンバーゼンスを補正
するようにしたことを特徴とするものである。 【００１０】本発明によれば、コンバーゼンス補正精度
の向上と、基板面積の削減および、使用メモリ数の削減
を図ることが出来る。 【００１１】 【発明の実施の形態】本発明の請求項１に記載の発明
は、デジタルデータを用いてコンバーゼンス補正波形を
出力するデジタルコンバーゼンス補正装置において、８
ビットのＲＡＭを用いて、１６ビットの補正データを作
成し、１６ビットの補正データを１６ビットパラレルＤ
／Ａ変換器でアナログ信号に変換して、出力することを
特徴とするデジタルコンバーゼンス補正装置としたもの
であり、コンバーゼンス補正精度の向上と、基板面積及
び使用メモリ数を削減出来るという作用を有する。 【００１２】本発明の請求項２に記載の発明は、前記１
６ビットの補正データをパラレル／シリアル変換器を用
いてシリアルデータとした後、１６ビットシリアルＤ／
Ａ変換器でアナログ信号に変換して出力することを特徴
とするデジタルコンバーゼンス補正装置としたものであ
り、コンバーゼンス補正精度の向上と、基板面積及び使
用メモリ数を削減出来るという作用を有する。 【００１３】（実施の形態１）図１は本発明の請求項１
の一実施例におけるブロック図である。図１において、
７は８ビット補正データメモリ、８は８ビット長データ
ラッチ、９は１６ビット長データラッチ、１０はデータ
ラッチパルス発生器、１１は読み出しアドレス発生器、
１２は１６ビットパラレルＤ／Ａ変換器である。 【００１４】図１において、読み出しアドレス発生器１
１は水平及び垂直偏向パルスより、画面上にアドレスを
作り出し、そのアドレスに従って補正データを補正デー
タメモリ７より読み出す。このデータはＲＧＢ３色の各
々水平垂直成分の１６ビットデータの半分の８ビットデ
ータであるので、データラッチにおいてデータラッチパ
ルス発生器１０からのラッチパルスに従って各々のデー
タに分解される。 【００１５】更に、そのデータをデータラッチパルス発
生器１０からのタイミングパルスに従って１６ビット長
データラッチ９にて１６ビットデータとして保持され、
６チャンネル同時に出力される。この出力補正データは
パラレルＤ／Ａ変換器１２に送られ、パラレルＤ／Ａ変
換器１２は補正データをアナログ信号に変換し出力す
る。 【００１６】（実施の形態２）図２は図１におけるデー
タラッチ９以降の詳細回路図であり、１３はパラレル／
シリアル変換器、１４は１６ビットシリアルＤ／Ａ変換
器、１５はパラレル／シリアル変換タイミング発生器で
ある。データラッチ９より出力される補正データをパラ
レル／シリアル変換タイミング発生器１５のタイミング
パルスに従ってパラレル／シリアル変換器１３へ送るこ
とによってシリアルデータとし、補正データは１本の信
号ラインでシリアルＤ／Ａ変換器１４に送られる。１６
ビットシリアルＤ／Ａ変換器１４は補正データをアナロ
グ信号に変換し出力する。 【００１７】 【発明の効果】本発明は、上記手段において補正データ
長が１６ビットと多ビット化されることにより補正精度
の向上を実現できる。また、８ビットのメモリを使用す
ることによりＬＳＩとＤ／Ａ変換器とのデータ転送信号
ラインが８本で済み、基板面積の削減を図ることが出来
る。また、メモリを効率よく使用することが出来るた
め、使用メモリ数を抑えることが出来る。
ー受像機などにおいて、映像の色のズレ所謂ミスコンバ
ーゼンスの補正装置（国際特許分類 Ｈ０４Ｎ ９／２
８）に関するものである。 【０００２】 【従来の技術】一般に３原色を発光する３本の投写管を
用いてスクリーンに拡大投写する投写形カラー受像機に
おいては、投写管のスクリーンに対する入射角が各投写
管で異なるためスクリーン上で色ずれが生じる。 【０００３】これらの３原色の重ね合わせを実現するた
めに、例えば特開平５−２４４６１５号公報にあるよう
な、所謂ディジタルコンバーゼンス補正装置を用いるこ
とが多い。ディジタルコンバーゼンス補正装置は、水平
および垂直走査周期に同期させた調整点を設け、その各
調整点ごとのコンバーゼンス補正量のデータをディジタ
ル的に補正用メモリに書き込み、このデータを偏向パル
スに同期して読みだしＤ／Ａ変換し、コンバーゼンス補
正波形信号をつくり、コンバーゼンス補正を行ってい
る。この際、垂直方向については、補正点のデータを用
いて補正点間の走査線での補正データを演算により求め
ている。また、水平方向についてはアナログＬＰＦ回路
を用いて補正データを平滑している。 【０００４】このデジタルコンバーゼンス回路において
デジタルデータをアナログ信号に変換するデータ出力回
路について詳細に説明する。図３は従来のデジタルコン
バーゼンス補正回路のブロック図である。 【０００５】図３において、１は４ビット長補正データ
用メモリ、２は読み出しアドレス発生器、３はデータラ
ッチパルス発生器、４及び５は１２ビット長データラッ
チ、６は１２ビットパラレルＤ／Ａ変換器である。 【０００６】以下図３を用いながら、補正データ出力の
動作について説明する。読み出しアドレス発生器２は水
平及び垂直偏向パルスより、画面上にアドレスを作り出
し、そのアドレスに従って１２ビット長の補正データを
補正データメモリ１より読み出す。このデータはＲＧＢ
３色の各々水平垂直成分６チャンネルのデータであるの
で、データラッチ４においてデータラッチパルス発生器
３からのラッチパルスに従って各々のデータに分解され
る。 【０００７】更に、このデータをデータラッチ５に保持
してから、データラッチパルス発生器３からのデータ出
力パルスに従って、６チャンネル同時に１２ビット長の
パラレルＤ／Ａ変換器６においてアナログ信号に変換し
補正波形を出力する。 【０００８】 【発明が解決しようとする課題】しかしながら上記のよ
うな構成におけるデータ出力回路では、補正データ精度
を向上させるために補正データのビット長を大きくしよ
うとすると、メモリのビット幅を大きくしなければなら
ず、メモリとデータ出力用のＬＳＩ間の信号ラインの本
数が非常に多くなってしまうため、基板面積の増大を招
くという課題があった。また、多ビット構成のメモリは
用途が限られるため、単価が非常に高く、回路としてコ
ストの高いものになってしまうと言う課題があった。更
に、この課題を解決しようと複数のメモリを用いてビッ
ト幅の拡大を図ろうとすると、回路としてコストの高い
ものになってしまうと言う課題があった。 【０００９】 【課題を解決するための手段】上記課題を解決するため
に、本発明のデジタルコンバーゼンス補正装置は、デジ
タルデータを用いてコンバーゼンス補正波形を出力する
デジタルコンバーゼンス補正装置において、１６ビット
の補正データを８ビットに分割保持する８ビット補正デ
ータメモリと、前記８ビット補正データメモリからデー
タ読出しアドレス信号を発生する読出しアドレス発生器
と、前記読出しアドレス発生器から出力されるアドレス
信号により前記８ビット補正データメモリから読み出さ
れた８ビットに分割された１６ビット補正データをそれ
ぞれ８ビットづつラッチする２つの８ビットデータラッ
チ群と、前記２つの８ビットデータラッチに対応して各
１つ配設された１６ビットデータラッチ群と、前記１６
ビットデータラッチからそれぞれ出力される１６ビット
パラレル補正データをアナログ補正データに変換する１
６ビットパラレルＤ／Ａ変換器とを備え、デジタルコン
バーゼンスデータを用いて前記１６ビットパラレルＤ／
Ａ変換器から出力されたアナログコンバーゼンス補正波
形により、投射型カラー受像機のコンバーゼンスを補正
するようにしたことを特徴とするものである。 【００１０】本発明によれば、コンバーゼンス補正精度
の向上と、基板面積の削減および、使用メモリ数の削減
を図ることが出来る。 【００１１】 【発明の実施の形態】本発明の請求項１に記載の発明
は、デジタルデータを用いてコンバーゼンス補正波形を
出力するデジタルコンバーゼンス補正装置において、８
ビットのＲＡＭを用いて、１６ビットの補正データを作
成し、１６ビットの補正データを１６ビットパラレルＤ
／Ａ変換器でアナログ信号に変換して、出力することを
特徴とするデジタルコンバーゼンス補正装置としたもの
であり、コンバーゼンス補正精度の向上と、基板面積及
び使用メモリ数を削減出来るという作用を有する。 【００１２】本発明の請求項２に記載の発明は、前記１
６ビットの補正データをパラレル／シリアル変換器を用
いてシリアルデータとした後、１６ビットシリアルＤ／
Ａ変換器でアナログ信号に変換して出力することを特徴
とするデジタルコンバーゼンス補正装置としたものであ
り、コンバーゼンス補正精度の向上と、基板面積及び使
用メモリ数を削減出来るという作用を有する。 【００１３】（実施の形態１）図１は本発明の請求項１
の一実施例におけるブロック図である。図１において、
７は８ビット補正データメモリ、８は８ビット長データ
ラッチ、９は１６ビット長データラッチ、１０はデータ
ラッチパルス発生器、１１は読み出しアドレス発生器、
１２は１６ビットパラレルＤ／Ａ変換器である。 【００１４】図１において、読み出しアドレス発生器１
１は水平及び垂直偏向パルスより、画面上にアドレスを
作り出し、そのアドレスに従って補正データを補正デー
タメモリ７より読み出す。このデータはＲＧＢ３色の各
々水平垂直成分の１６ビットデータの半分の８ビットデ
ータであるので、データラッチにおいてデータラッチパ
ルス発生器１０からのラッチパルスに従って各々のデー
タに分解される。 【００１５】更に、そのデータをデータラッチパルス発
生器１０からのタイミングパルスに従って１６ビット長
データラッチ９にて１６ビットデータとして保持され、
６チャンネル同時に出力される。この出力補正データは
パラレルＤ／Ａ変換器１２に送られ、パラレルＤ／Ａ変
換器１２は補正データをアナログ信号に変換し出力す
る。 【００１６】（実施の形態２）図２は図１におけるデー
タラッチ９以降の詳細回路図であり、１３はパラレル／
シリアル変換器、１４は１６ビットシリアルＤ／Ａ変換
器、１５はパラレル／シリアル変換タイミング発生器で
ある。データラッチ９より出力される補正データをパラ
レル／シリアル変換タイミング発生器１５のタイミング
パルスに従ってパラレル／シリアル変換器１３へ送るこ
とによってシリアルデータとし、補正データは１本の信
号ラインでシリアルＤ／Ａ変換器１４に送られる。１６
ビットシリアルＤ／Ａ変換器１４は補正データをアナロ
グ信号に変換し出力する。 【００１７】 【発明の効果】本発明は、上記手段において補正データ
長が１６ビットと多ビット化されることにより補正精度
の向上を実現できる。また、８ビットのメモリを使用す
ることによりＬＳＩとＤ／Ａ変換器とのデータ転送信号
ラインが８本で済み、基板面積の削減を図ることが出来
る。また、メモリを効率よく使用することが出来るた
め、使用メモリ数を抑えることが出来る。
【図面の簡単な説明】
【図１】本発明の請求項１におけるデジタルコンバーゼ
ンス補正装置のブロック図 【図２】本発明の請求項２におけるデジタルコンバーゼ
ンス補正装置の詳細回路図 【図３】従来の技術によるデジタルコンバーゼンス補正
力装置のブロック図 【符号の説明】 １ ４ビット補正データメモリ ２ 読み出しアドレス発生器 ３ データラッチパルス発生器 ４ １２ビットデータラッチ ５ １２ビットデータラッチ ６ １２ビットパラレルＤ／Ａ変換器 ７ ８ビット補正データメモリ ８ ８ビットデータラッチ ９ １６ビットデータラッチ １０ データラッチパルス発生器 １１ 読み出しアドレス発生器 １２ １６ビットパラレルＤ／Ａ変換器 １３ パラレル／シリアル変換器 １４ １６ビットシリアルＤ／Ａ変換器 １５ パラレル／シリアル変換タイミング発生器
ンス補正装置のブロック図 【図２】本発明の請求項２におけるデジタルコンバーゼ
ンス補正装置の詳細回路図 【図３】従来の技術によるデジタルコンバーゼンス補正
力装置のブロック図 【符号の説明】 １ ４ビット補正データメモリ ２ 読み出しアドレス発生器 ３ データラッチパルス発生器 ４ １２ビットデータラッチ ５ １２ビットデータラッチ ６ １２ビットパラレルＤ／Ａ変換器 ７ ８ビット補正データメモリ ８ ８ビットデータラッチ ９ １６ビットデータラッチ １０ データラッチパルス発生器 １１ 読み出しアドレス発生器 １２ １６ビットパラレルＤ／Ａ変換器 １３ パラレル／シリアル変換器 １４ １６ビットシリアルＤ／Ａ変換器 １５ パラレル／シリアル変換タイミング発生器
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 9/28
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 デジタルデータを用いてコンバーゼンス
補正波形を出力するデジタルコンバーゼンス補正装置に
おいて、１６ビットの補正データを８ビットに分割保持
する８ビット補正データメモリと、前記８ビット補正デ
ータメモリからデータ読出しアドレス信号を発生する読
出しアドレス発生器と、前記読出しアドレス発生器から
出力されるアドレス信号により前記８ビット補正データ
メモリから読み出された８ビットに分割された１６ビッ
ト補正データをそれぞれ８ビットづつラッチする２つの
８ビットデータラッチ群と、前記２つの８ビットデータ
ラッチに対応して各１つ配設された１６ビットデータラ
ッチ群と、前記１６ビットデータラッチからそれぞれ出
力される１６ビットパラレル補正データをアナログ補正
データに変換する１６ビットパラレルＤ／Ａ変換器とを
備え、デジタルコンバーゼンスデータを用いて前記１６
ビットパラレルＤ／Ａ変換器から出力されたアナログコ
ンバーゼンス補正波形により、投射型カラー受像機のコ
ンバーゼンスを補正するようにしたことを特徴とするデ
ジタルコンバーゼンス補正装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00891696A JP3465460B2 (ja) | 1996-01-23 | 1996-01-23 | デジタルコンバーゼンス補正装置 |
| US08/757,690 US5969655A (en) | 1995-12-15 | 1996-12-03 | Digital convergence correction device outputting an analog correction signal |
| CN96123231.5A CN1100444C (zh) | 1995-12-15 | 1996-12-13 | 数字会聚校正装置 |
| KR1019970005061A KR100240695B1 (ko) | 1995-10-24 | 1997-02-19 | 구조용 자동 경보 점멸기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00891696A JP3465460B2 (ja) | 1996-01-23 | 1996-01-23 | デジタルコンバーゼンス補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09200787A JPH09200787A (ja) | 1997-07-31 |
| JP3465460B2 true JP3465460B2 (ja) | 2003-11-10 |
Family
ID=11705991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00891696A Expired - Fee Related JP3465460B2 (ja) | 1995-10-24 | 1996-01-23 | デジタルコンバーゼンス補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3465460B2 (ja) |
-
1996
- 1996-01-23 JP JP00891696A patent/JP3465460B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09200787A (ja) | 1997-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |