JP3464692B2 - RMS measurement device - Google Patents
RMS measurement deviceInfo
- Publication number
- JP3464692B2 JP3464692B2 JP24752193A JP24752193A JP3464692B2 JP 3464692 B2 JP3464692 B2 JP 3464692B2 JP 24752193 A JP24752193 A JP 24752193A JP 24752193 A JP24752193 A JP 24752193A JP 3464692 B2 JP3464692 B2 JP 3464692B2
- Authority
- JP
- Japan
- Prior art keywords
- effective value
- input signal
- waveform
- dsp
- signal under
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電流や電圧の実
効値を測定する測定装置に関し、さらに詳しく言えば、
トリガ発生機能を備えた実効値測定装置に関するもので
ある。
【０００２】
【従来の技術】図５には入力レベルが所定の閾値を超え
た時点で波形データをメモリに取り込むようにした実効
値測定装置の従来例が示されている。
【０００３】これによると、被測定入力信号はレンジア
ンプ１にて適当なレベルに変換された後、実効値アンプ
２に入力される。この実効値アンプ２にて得られた実効
値はＡ／Ｄ変換回路３とコンパレータ４とに送られる。
【０００４】コンパレータ４には所定の閾値が予め設定
されており、実効値とその閾値との比較が行なわれ、例
えば実効値＞閾値の条件が成立すると、同コンパレータ
４からＣＰＵ（中央演算処理ユニット）５にトリガ信号
が送出され、これによりＣＰＵ５はそれ以後の実効値デ
ータをストレージメモリ６に書き込む。
【０００５】この従来例によれば、回路構成が比較的簡
単であり、また、実効値アンプ２はアナログ回路である
ため実際に実効値を演算する必要がなく、しかも必要と
するデータのみを収集することができる。
【０００６】
【発明が解決しようとする課題】しかしながらその反
面、実効値アンプは応答速度が遅いため、実効値レベル
の速い変動には追従できない。また、トリガ条件を増や
す場合には、それに伴って同数程度のコンパレータが必
要となる。
【０００７】
【課題を解決するための手段】この発明は、上記課題を
解決するためになされたもので、その構成上の特徴は、
被測定入力信号を矩形波に波形整形する波形整形回路
と、同波形整形回路より出力される矩形波に同期してそ
のＮ倍の周波数のサンプリングクロックを発生するＰＬ
Ｌ回路と、上記サンプリングクロックに基づいて上記被
測定入力信号をサンプリングしてディジタルの波形デー
タに変換するＡ／Ｄ変換回路と、上記被測定入力信号の
１周期内の波形データから実効値を演算するＤＳＰと、
その実効値を記憶するメモリとを備え、上記ＤＳＰには
所定のトリガ条件が設定されているとともに、上記波形
整形回路から上記被測定入力信号の１周期の時間データ
が与えられており、上記ＤＳＰは、上記被測定入力信号
の各周期ごとに積和演算を実行しながら、その積和演算
処理の余裕時間内に前の周期で求められた積和演算値か
ら実効値を演算して上記トリガ条件と比較し、上記トリ
ガ条件が満たされている実効値を上記メモリに書き込む
ようにしたことにある。
【０００８】
【作用】まず、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ
Ｐｒｏｃｅｓｓｅｒ）に所定のトリガ条件を設定して
おく。ＤＳＰは入力信号の１周期の実効値演算およびト
リガ条件との比較を次の１周期中で行ない、その実効値
がトリガ条件を満たしている場合には、それ以後の実効
値をメモリに書き込む。
【０００９】
【実施例】図１にはこの発明の一実施例に係る測定装置
のブロック線図が示されている。これによると、同測定
装置は入力信号を適当なレベルに変換するレンジアンプ
１１と、同レンジアンプ１１を介して入力される電圧な
どの入力波形を矩形波に波形整形する波形整形回路１２
と、同入力波形のデータサンプリングするサンプルホー
ルド回路１３とを備えている。
【００１０】波形整形回路１２は例えばゼロクロスコン
パレータからなり、ここで矩形波に整形された入力波形
は次段のＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏ
ｐ）回路１４に入力される。
【００１１】ＰＬＬ回路１４は同入力波形を受けて、そ
れと同期したＮ倍の周波数のサンプリングクロックを生
成し、同サンプリングクロックをサンプルホールド回路
１３に与える。この実施例においては、サンプリングク
ロックの周波数は入力波形の５１２倍とされている。
【００１２】したがって、入力波形はサンプルホールド
回路１３において、その１周期から５１２ポイントのデ
ータがサンプリングされ、同データは次段のＡ／Ｄ変換
回路１５にてディジタルの波形データに変換された後、
ＤＳＰ（ディジタル信号処理手段）１６に供給される。
【００１３】ＤＳＰ１６はこの波形データを受けて、各
データごとに積和を演算し、それから実効値を求める。
この場合、同ＤＳＰ１６には図示しない操作部より例え
ばＣＰＵ（中央演算処理ユニット）１８を介して所定の
トリガ条件が設定可能であり、ＤＳＰ１６は実効値を求
めた後、そのトリガ条件と比較し、トリガＯＮのときに
その実効値をストレージメモリ１７に格納する。
【００１４】図２のフローチャート、図３の波形図およ
び図４のトリガ条件説明図を参照しながら、入力波形が
電圧の場合について説明すると、この実施例では、１周
期から５１２個のデータがサンプリングされるため、Ｄ
ＳＰ１６は各データｖｎがサンプリングされるごとに次
の演算処理を行なう。
【００１５】Ｖ１＝ｖ１２
Ｖ２＝ｖ２２＋Ｖ１
Ｖ３＝ｖ３２＋Ｖ２
：
Ｖ５１２＝ｖ５１２２＋Ｖ５１１
この場合、ＤＳＰ１６は波形整形回路１２から入力波形
の１周期の時間データを得ており、この１周期が終了す
ると、次の周期についても同様な積和演算を行なうが、
その演算処理の余裕時間内に前の周期で求めた積和値か
ら実効値を演算する。すなわち、
（Ｖ５１２／５１２）１／２
なる演算により実効値を求める。そして、ＤＳＰ１６は
同実効値とトリガ条件とを比較し、条件に合致していれ
ばその実効値をストレージメモリに取り込む。図４には
そのトリガ条件の一例が示されており、同図（ａ）はレ
ベルトリガ、同図（ｂ）は上限レベルと下限レベルとが
設定されたウィンドトリガで、いずれの場合もこの例で
は、そのレベルラインを超えた時点でトリガがかかる
（トリガＯＮ）ようになっている。また、同図（ｃ）は
変動幅トリガで、これは現実効値と前の周期の前実効値
とを比較して、その変動幅が設定値よりも大きい（もし
くは小さい）場合にトリガがかけられる。
【００１６】入力波形が電流の場合にも、上記と同様に
各波形データのサンプリングごとにその積和が演算さ
れ、次の周期内において実効値の演算と、トリガ条件と
の比較が行なわれ、好ましくはその結果がディスプレイ
などに表示される。
【００１７】なお、有効電力を求める場合には、レンジ
アンプ１１、サンプルホールド回路１３およびＡ／Ｄ変
換回路１５の入力チャンネルをもう１系統用意し、電
圧、電流の各入力波形の１周期について、そのデータの
サンプリングごとに各電圧データｖｎと電流データｉｎ
の積和が演算される。すなわち、
Ｗ１＝ｖ１×ｉ１
Ｗ２＝ｖ２×ｉ２＋Ｗ１
Ｗ３＝ｖ３×ｉ３＋Ｗ２
：
Ｗ５１２＝ｖ５１２×ｉ５１２＋Ｗ５１１
なる積和を演算し、そして次の周期内において、
Ｗ５１２／５１２
により有効電力が求められるとともに、所定のトリガ条
件との比較が行なわれる。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、ＤＳＰにて演算処理が行なわれるため、入力信号に
周波数の制限が少ない。また、ＤＳＰ自体にトリガ条件
を設定することができるため、ハード的な構成要素を増
やすことなく、種々のトリガを設定することが可能とな
る。さらには、１周期ごとにトリガの判定が行なわれる
ため、連続してリアルタイムにしかも１波形の漏れな
く、入力波形を観測することができる。BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention relates to a measuring device for measuring the actual <br/> effective values of current and voltage and, more particularly,
It relates effective Nehaka constant device having a trigger function. 2. Description of the Related Art FIG. 5 shows a conventional example of an effective value measuring device in which waveform data is fetched into a memory when an input level exceeds a predetermined threshold. According to this, an input signal to be measured is converted to an appropriate level by a range amplifier 1 and then input to an effective value amplifier 2. The effective value obtained by the effective value amplifier 2 is sent to the A / D conversion circuit 3 and the comparator 4. A predetermined threshold value is set in the comparator 4 in advance, and the effective value is compared with the threshold value. For example, when the condition of effective value> threshold value is satisfied, the comparator 4 sends a signal to the CPU (Central Processing Unit). 5) A trigger signal is sent to the CPU 5 so that the CPU 5 writes subsequent effective value data to the storage memory 6. According to this conventional example, the circuit configuration is relatively simple, and since the effective value amplifier 2 is an analog circuit, there is no need to actually calculate the effective value, and only the necessary data is collected. can do. However, on the other hand, since the effective value amplifier has a slow response speed, it cannot follow a rapid change in the effective value level. When the number of trigger conditions is increased, about the same number of comparators are required. [0007] Means for Solving the Problems] The present invention has been made to solve the above problems, a feature of its structure,
A waveform shaping circuit for shaping a waveform of an input signal under test into a rectangular wave, and a PL for synchronizing with the rectangular wave output from the waveform shaping circuit to generate a sampling clock having a frequency N times higher than that of the square wave
An L circuit, an A / D conversion circuit that samples the input signal under measurement based on the sampling clock and converts the input signal into digital waveform data, and calculates an effective value from waveform data within one cycle of the input signal under measurement and DSP to be,
A memory for storing the effective value thereof, wherein a predetermined trigger condition is set in the DSP,
One cycle time data of the measured input signal from the shaping circuit
And the DSP provides the input signal under measurement
While performing the product-sum operation in each cycle of
Is the product-sum operation value obtained in the previous cycle within the margin of processing?
Calculates the effective value from the above trigger condition and compares it with the trigger condition.
The effective value satisfying the gas condition is written in the memory . First, a DSP (Digital Signal)
(Processor) is set with a predetermined trigger condition. The DSP calculates the effective value of the input signal for one cycle and compares it with the trigger condition in the next cycle, and if the effective value satisfies the trigger condition, writes the subsequent effective value to the memory. FIG. 1 is a block diagram of a measuring apparatus according to an embodiment of the present invention. According to this, the measuring apparatus includes a range amplifier 11 for converting an input signal to an appropriate level, and a waveform shaping circuit 12 for shaping an input waveform such as a voltage input through the range amplifier 11 into a rectangular wave.
And a sample and hold circuit 13 for sampling data of the same input waveform. The waveform shaping circuit 12 comprises, for example, a zero-cross comparator. Here, the input waveform shaped into a rectangular wave is supplied to a next-stage PLL (Phase-Locked Loop).
p) Input to the circuit 14. The PLL circuit 14 receives the input waveform, generates a sampling clock having an N-fold frequency synchronized with the input waveform, and supplies the sampling clock to the sample-hold circuit 13. In this embodiment, the frequency of the sampling clock is set to 512 times the input waveform. Accordingly, the input waveform is sampled by the sample-and-hold circuit 13 at 512 points of data from one cycle, and the data is converted into digital waveform data by the A / D conversion circuit 15 at the next stage.
It is supplied to a DSP (digital signal processing means) 16. The DSP 16 receives the waveform data, calculates a sum of products for each data, and obtains an effective value.
In this case, a predetermined trigger condition can be set in the DSP 16 from an operation unit (not shown) via, for example, a CPU (Central Processing Unit) 18, and the DSP 16 obtains the effective value, compares it with the trigger condition, When the trigger is ON, the effective value is stored in the storage memory 17. The case where the input waveform is a voltage will be described with reference to the flowchart of FIG. 2, the waveform diagram of FIG. 3, and the trigger condition explanatory diagram of FIG. 4. In this embodiment, 512 data are sampled from one cycle. D
The SP 16 performs the following arithmetic processing every time each data vn is sampled. V1 = v1 2 V2 = v2 2 + V1 V3 = v3 2 + V2: V512 = v512 2 + V511 In this case, the DSP 16 obtains the time data of one cycle of the input waveform from the waveform shaping circuit 12, and this one cycle is Upon completion, the same product-sum operation is performed for the next cycle,
An effective value is calculated from the sum of products obtained in the previous cycle within a margin time of the calculation process. That is, the effective value is obtained by the calculation of (V512 / 512) 1/2 . Then, the DSP 16 compares the effective value with the trigger condition, and loads the effective value into the storage memory if the condition is satisfied. FIG. 4 shows an example of the trigger condition. FIG. 4A shows a level trigger, and FIG. 4B shows a window trigger in which an upper limit level and a lower limit level are set. , A trigger is activated (trigger ON) when the level line is exceeded. FIG. 4C shows a fluctuation range trigger, which compares the actual effective value with the previous effective value of the previous cycle, and triggers when the fluctuation range is larger (or smaller) than the set value. Can be Even when the input waveform is a current, the product sum is calculated for each sampling of each waveform data in the same manner as described above, and the calculation of the effective value and the comparison with the trigger condition are performed in the next cycle. Preferably, the result is displayed on a display or the like. When obtaining the active power, another input channel of the range amplifier 11, the sample-and-hold circuit 13, and the A / D conversion circuit 15 is prepared, and one cycle of each input waveform of voltage and current is obtained. Each voltage data vn and current data in for each sampling of the data
Is calculated. That is, W1 = v1 × i1 W2 = v2 × i2 + W1 W3 = v3 × i3 + W2: W512 = v512 × i512 + W511 The product sum is calculated, and within the next cycle, the active power is obtained by W512 / 512, and the predetermined power is obtained. comparison with trigger condition is Ru performed. As described above, according to the present invention, since the arithmetic processing is performed by the DSP, the frequency of the input signal is less limited. Moreover, since trigger conditions can be set in the DSP itself, various triggers can be set without increasing hardware components. Further, since the trigger is determined for each cycle, the input waveform can be continuously observed in real time without omission of one waveform.
【図面の簡単な説明】
【図１】この発明に係る実効値等の測定装置の一実施例
を示したブロック線図。
【図２】同実施例の動作を説明するためのフローチャー
ト。
【図３】同実施例の動作を説明するための波形図。
【図４】トリガの種類を示した模式図。
【図５】従来例を示したブロック線図。
【符号の説明】
１１ レンジアンプ
１２ 波形整形回路
１３ サンプリングホールド回路
１４ ＰＬＬ回路
１５ Ａ／Ｄ変換回路
１６ ＤＳＰ
１７ ストレージメモリ
１８ ＣＰＵBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of an apparatus for measuring an effective value or the like according to the present invention. FIG. 2 is a flowchart for explaining the operation of the embodiment. FIG. 3 is a waveform chart for explaining the operation of the embodiment. FIG. 4 is a schematic diagram showing types of triggers. FIG. 5 is a block diagram showing a conventional example. [Description of Signs] 11 Range amplifier 12 Waveform shaping circuit 13 Sampling and holding circuit 14 PLL circuit 15 A / D conversion circuit 16 DSP 17 Storage memory 18 CPU
フロントページの続き (72)発明者 久保田 訓久 長野県上田市大字小泉字桜町81番地 日 置電機株式会社内 (56)参考文献 特開 昭54−1667（ＪＰ，Ａ) 特開 平５−346443（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 19/02 H03L 7/06 Continuation of the front page (72) Inventor Norihisa Kubota 81, Sakuramachi, Koizumi, Ueda-shi, Nagano Pref. Inside of Hioki Electric Co., Ltd. (56) References (JP, A) (58) Field surveyed (Int. Cl. 7 , DB name) G01R 19/02 H03L 7/06
Claims (1)
波形整形回路と、同波形整形回路より出力される矩形波
に同期してそのＮ倍の周波数のサンプリングクロックを
発生するＰＬＬ回路と、上記サンプリングクロックに基
づいて上記被測定入力信号をサンプリングしてディジタ
ルの波形データに変換するＡ／Ｄ変換回路と、上記被測
定入力信号の１周期内の波形データから実効値を演算す
るＤＳＰと、その実効値を記憶するメモリとを備え、 上記ＤＳＰには所定のトリガ条件が設定されているとと
もに、上記波形整形回路から上記被測定入力信号の１周
期の時間データが与えられており、上記ＤＳＰは、上記
被測定入力信号の各周期ごとに積和演算を実行しなが
ら、その積和演算処理の余裕時間内に前の周期で求めら
れた積和演算値から実効値を演算して上記トリガ条件と
比較し、上記トリガ条件が満たされている実効値を上記
メモリに書き込むことを特徴とする実効値測定装置。 (57) [Claim 1] A waveform shaping circuit for shaping a waveform of an input signal under measurement into a rectangular wave, and a signal having an N-fold frequency synchronized with the rectangular wave output from the waveform shaping circuit. A PLL circuit for generating a sampling clock, an A / D conversion circuit for sampling the input signal under measurement based on the sampling clock and converting the input signal into digital waveform data, and waveform data within one cycle of the input signal under measurement Calculate the effective value from
And DSP that includes a memory for storing the effective value, the in the DSP predetermined trigger condition is set bets
In addition, one round of the input signal under test is output from the waveform shaping circuit.
Time data is given, and the DSP
While performing the product-sum operation for each period of the input signal under measurement,
Within the margin of the product-sum operation
Calculates the effective value from the calculated product-sum operation value, and
Compare the effective value that satisfies the trigger condition
An effective value measuring device characterized by writing to a memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24752193A JP3464692B2 (en) | 1993-09-08 | 1993-09-08 | RMS measurement device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24752193A JP3464692B2 (en) | 1993-09-08 | 1993-09-08 | RMS measurement device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0777543A JPH0777543A (en) | 1995-03-20 |
| JP3464692B2 true JP3464692B2 (en) | 2003-11-10 |
Family
ID=17164733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24752193A Expired - Fee Related JP3464692B2 (en) | 1993-09-08 | 1993-09-08 | RMS measurement device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3464692B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480387B1 (en) * | 2002-10-09 | 2005-04-07 | 엘지산전 주식회사 | Measurement of frequency apparatus |
| JP4519064B2 (en) * | 2005-12-09 | 2010-08-04 | 三菱電機株式会社 | Current measuring device |
| CN102914687A (en) * | 2012-11-05 | 2013-02-06 | 冶金自动化研究设计院 | Method for precisely calculating voltage or current effective value |
| JP6457771B2 (en) * | 2014-10-06 | 2019-01-23 | 日置電機株式会社 | RMS value measuring method and apparatus |
-
1993
- 1993-09-08 JP JP24752193A patent/JP3464692B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0777543A (en) | 1995-03-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06504891A (en) | Signal acquisition system using ultra-wide time range time base | |
| JPS5934164A (en) | Corrugated take-in device | |
| JPS5875068A (en) | Wave-form storage display device | |
| JP3359251B2 (en) | Real-time signal analyzer | |
| JPH095362A (en) | Waveform detector and detection method | |
| JP3464692B2 (en) | RMS measurement device | |
| JP3236710B2 (en) | Measurement device for RMS values | |
| JPH07120505A (en) | Waveform storage device | |
| JPH0915273A (en) | Measuring method for fundamental frequency and measuring device | |
| JP3139803B2 (en) | Impulse response measurement device | |
| JP3171026B2 (en) | Frequency spectrum analyzer | |
| JPH06249892A (en) | Operation method of waveform data | |
| JP4040718B2 (en) | measuring device | |
| JPH01151400A (en) | Method and device for measuring harmonic distortion of speaker | |
| JP4828034B2 (en) | Graphical display of harmonic analysis data | |
| JPH0772183A (en) | Waveform data operation device | |
| JP2003098201A (en) | Clock frequency analyzer | |
| JP2008224306A (en) | Spectrum analysis system | |
| JPH0798336A (en) | Sampling type measuring device | |
| JPH01311282A (en) | Waveform display device | |
| JPH03274470A (en) | Power measuring apparatus | |
| JPH07128372A (en) | Signal measuring method | |
| JPH10142295A (en) | Waveform measuring device | |
| JP3472668B2 (en) | Tone signal detection circuit | |
| JP2658377B2 (en) | Waveform display device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030716 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080822 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100822 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120822 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130822 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |