JP3459794B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、ウエーハがどの部分にあったかを識
別可能にするための半導体装置の製造方法に関する。
方法に関し、特に、ウエーハがどの部分にあったかを識
別可能にするための半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体の微細化・高密度化、およ
びデジアナ混載による特性の複雑化が進み、かつ、大口
径化により一枚当たりの価格が高価になってきている。
また、製品の寿命も短くなってきているため、すこしで
も多くの同一特性の良品の製品をウエーハから作る必要
がある。しかし、デジアナ混載の場合、最終的に樹脂封
止などを行った後に微妙な特性を測定することが多く、
その時点で不良が出た場合、ウエーハのどの位置にあっ
たものかが重要になってくる。
びデジアナ混載による特性の複雑化が進み、かつ、大口
径化により一枚当たりの価格が高価になってきている。
また、製品の寿命も短くなってきているため、すこしで
も多くの同一特性の良品の製品をウエーハから作る必要
がある。しかし、デジアナ混載の場合、最終的に樹脂封
止などを行った後に微妙な特性を測定することが多く、
その時点で不良が出た場合、ウエーハのどの位置にあっ
たものかが重要になってくる。
【０００３】従来の半導体装置の製造方法の一例とし
て、特開平１０−０５５９３９号公報記載の半導体装置
の製造方法がある。この製造方法は、電子機器の固有の
識別情報を示すことができ、このときに、複数の電子機
器に対して重複しないで識別情報を設定することができ
る半導体装置の製造方法、及び電子機器間で信号を送受
信する際に、信号の混信を防止し、送受信されるデータ
の安全性を高めることができる電子機器システムであ
る。
て、特開平１０−０５５９３９号公報記載の半導体装置
の製造方法がある。この製造方法は、電子機器の固有の
識別情報を示すことができ、このときに、複数の電子機
器に対して重複しないで識別情報を設定することができ
る半導体装置の製造方法、及び電子機器間で信号を送受
信する際に、信号の混信を防止し、送受信されるデータ
の安全性を高めることができる電子機器システムであ
る。
【０００４】図８，図９は、上述した従来例を示す図で
ある。図８は、従来の半導体装置の製造方法の例を示す
図であり、（Ａ）は半導体ウエーハを示し、（Ｂ）は
（Ａ）の一部分の拡大図である。また、図９（Ａ），
（Ｂ）は、隣り合ったペレットの露光箇所を示す図であ
る。まず、図８に示す半導体ウエーハの一部分６０に
は、４個のＩＣ６１，７１，３１，４１が形成されてい
る。ここで、６２は６１の同一箇所で、７２は７１の同
一箇所を示す。１００，１０１，２００，２０１はトラ
ンジスタ、１１０，２１０はコンタクトホール、１２
０，１２１，２２０，２２１はワード線、１３０，１３
１，２３０，２３１はビット線を示している。この方法
は、図８に示すように、マスクＲＯＭのコンタクトホー
ル形成時の露光処理で、Ｘ方向の幅Ｘｂが、ペレットの
Ｘ方向の幅Ｘａよりも長さｘ分だけ短いマスクを、幅Ｘ
ｂ分ずつ半導体ウエーハ５０上で順次ｘ方向に移動させ
て露光する。このように、図８に示したように、長さｘ
分だけ短いマスクを幅Ｘｂ分ずつ順次ｘ方向に移動させ
て露光することにより、図９に示すように、各ＩＣ上の
露光される位置が順次ずれて、コンタクトホールの形成
位置が１１０，２１０のように隣り合ったペレット毎に
それぞれ異なるようになっている。これにより、ペレッ
ト毎にそれぞれ異なるパターンを形成するものである。
ある。図８は、従来の半導体装置の製造方法の例を示す
図であり、（Ａ）は半導体ウエーハを示し、（Ｂ）は
（Ａ）の一部分の拡大図である。また、図９（Ａ），
（Ｂ）は、隣り合ったペレットの露光箇所を示す図であ
る。まず、図８に示す半導体ウエーハの一部分６０に
は、４個のＩＣ６１，７１，３１，４１が形成されてい
る。ここで、６２は６１の同一箇所で、７２は７１の同
一箇所を示す。１００，１０１，２００，２０１はトラ
ンジスタ、１１０，２１０はコンタクトホール、１２
０，１２１，２２０，２２１はワード線、１３０，１３
１，２３０，２３１はビット線を示している。この方法
は、図８に示すように、マスクＲＯＭのコンタクトホー
ル形成時の露光処理で、Ｘ方向の幅Ｘｂが、ペレットの
Ｘ方向の幅Ｘａよりも長さｘ分だけ短いマスクを、幅Ｘ
ｂ分ずつ半導体ウエーハ５０上で順次ｘ方向に移動させ
て露光する。このように、図８に示したように、長さｘ
分だけ短いマスクを幅Ｘｂ分ずつ順次ｘ方向に移動させ
て露光することにより、図９に示すように、各ＩＣ上の
露光される位置が順次ずれて、コンタクトホールの形成
位置が１１０，２１０のように隣り合ったペレット毎に
それぞれ異なるようになっている。これにより、ペレッ
ト毎にそれぞれ異なるパターンを形成するものである。
【０００５】
【発明が解決しようとする課題】しかし、上述した従来
例では、位置を一個一個識別するためのパターンをペレ
ットに形成していない。従って、この方法では、同じパ
ターンの繰り返しのＲＯＭパターンのような場合にしか
適用が困難であり、異なるパターンを有するロジックの
ような場合には適用ができなくなるという問題があっ
た。
例では、位置を一個一個識別するためのパターンをペレ
ットに形成していない。従って、この方法では、同じパ
ターンの繰り返しのＲＯＭパターンのような場合にしか
適用が困難であり、異なるパターンを有するロジックの
ような場合には適用ができなくなるという問題があっ
た。
【０００６】また、異なる識別情報を有しているとうた
っているが、実際は製品の特性の異なるものを有してい
るということであり、すべての製品が異なる特性を有し
ていることになる。従って、同じ特性の製品を同一ウエ
ーハ内に作った時に識別するためのパターンを作ること
ができず、ウエーハのどの位置にあったものかを識別す
ることができないという問題があった。
っているが、実際は製品の特性の異なるものを有してい
るということであり、すべての製品が異なる特性を有し
ていることになる。従って、同じ特性の製品を同一ウエ
ーハ内に作った時に識別するためのパターンを作ること
ができず、ウエーハのどの位置にあったものかを識別す
ることができないという問題があった。
【０００７】そこで、本発明の目的は、上記問題を解決
するために、異なるパターンを有するロジックのような
場合にも適用でき、ウエーハのどの位置にあったものか
を識別することができる半導体装置の製造方法を提供す
ることにある。
するために、異なるパターンを有するロジックのような
場合にも適用でき、ウエーハのどの位置にあったものか
を識別することができる半導体装置の製造方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、一枚の半導体ウ
エーハから同一の電気的特性を有する半導体装置（ペレ
ット）を複数個製造する半導体装置の製造方法におい
て、一枚の半導体ウエーハに半導体素子を形成した後に
全面に配線材となる金属膜を成長させる工程と、金属膜
の表面にフォトレジストを塗布する工程と、露光するこ
とにより配線を任意に形成する工程と、フォトレジスト
を現像液で現像する前に、一部分のみ紫外線や赤外線な
どの光線を透過するパターンを有する露光用のレティク
ルを用いて再度露光する工程とを含み、再度露光する時
のレティクルは、識別用パターン作成用の開口部のみ有
し、再度露光する時、Ｘ方向とＹ方向とにステップする
時に、ペレットの寸法と異なるステップ幅でＸ，Ｙ方向
に移動し、複数個の半導体装置が、半導体ウエーハのど
の部分にあったかを識別可能にする異なる識別情報を付
与することを特徴とする。
に、本発明の半導体装置の製造方法は、一枚の半導体ウ
エーハから同一の電気的特性を有する半導体装置（ペレ
ット）を複数個製造する半導体装置の製造方法におい
て、一枚の半導体ウエーハに半導体素子を形成した後に
全面に配線材となる金属膜を成長させる工程と、金属膜
の表面にフォトレジストを塗布する工程と、露光するこ
とにより配線を任意に形成する工程と、フォトレジスト
を現像液で現像する前に、一部分のみ紫外線や赤外線な
どの光線を透過するパターンを有する露光用のレティク
ルを用いて再度露光する工程とを含み、再度露光する時
のレティクルは、識別用パターン作成用の開口部のみ有
し、再度露光する時、Ｘ方向とＹ方向とにステップする
時に、ペレットの寸法と異なるステップ幅でＸ，Ｙ方向
に移動し、複数個の半導体装置が、半導体ウエーハのど
の部分にあったかを識別可能にする異なる識別情報を付
与することを特徴とする。
【０００９】
【００１０】
【００１１】またさらに、移動する寸法はペレット幅±
αの寸法で、αの値は、識別パターンの間隔に対応する
寸法であるのが好ましい。
αの寸法で、αの値は、識別パターンの間隔に対応する
寸法であるのが好ましい。
【００１２】また、識別パターンは、金属配線で結ばれ
た抵抗素子が複数個並んでおり、Ｘ方向には少なくとも
Ｘ方向のペレットの個数以上の数が、またＹ方向にはＹ
方向のペレット数以上の数が並んでおり、Ｘ方向，Ｙ方
向でそれぞれの抵抗値を外部のパッドに引き出すことに
よって知ることを可能にしたのが好ましい。
た抵抗素子が複数個並んでおり、Ｘ方向には少なくとも
Ｘ方向のペレットの個数以上の数が、またＹ方向にはＹ
方向のペレット数以上の数が並んでおり、Ｘ方向，Ｙ方
向でそれぞれの抵抗値を外部のパッドに引き出すことに
よって知ることを可能にしたのが好ましい。
【００１３】さらに、パッドは識別パターン専用でな
く、少なくとも３つ以上のパッドで構成され、その１つ
はＸ，Ｙ共通で使用し、残りの２つについては、同電位
の電源があれば電源のパッドと共用するのが好ましい。
く、少なくとも３つ以上のパッドで構成され、その１つ
はＸ，Ｙ共通で使用し、残りの２つについては、同電位
の電源があれば電源のパッドと共用するのが好ましい。
【００１４】以上本発明の半導体装置の製造方法につい
て説明したが、上述した製造方法で形成されるウエーハ
内の各ペレットはすべて同じ電気特性を有していても、
一個一個異なる識別素子を作り込むことによって、樹脂
封止等によって内部が視覚的に見えない状態でも、外部
に出されたパッド間の抵抗値などの電気特性を調べるこ
とによってペレット一個一個がウエーハのどの位置にあ
ったものかが識別可能となる。
て説明したが、上述した製造方法で形成されるウエーハ
内の各ペレットはすべて同じ電気特性を有していても、
一個一個異なる識別素子を作り込むことによって、樹脂
封止等によって内部が視覚的に見えない状態でも、外部
に出されたパッド間の抵抗値などの電気特性を調べるこ
とによってペレット一個一個がウエーハのどの位置にあ
ったものかが識別可能となる。
【００１５】このように、本発明の半導体装置の製造方
法では、一枚の半導体ウエーハから同一の電気特性を有
する製品を複数個製造する半導体装置（以下ペレットと
呼ぶ）でありながら、すべてのおのおのが異なる識別情
報を有する。
法では、一枚の半導体ウエーハから同一の電気特性を有
する製品を複数個製造する半導体装置（以下ペレットと
呼ぶ）でありながら、すべてのおのおのが異なる識別情
報を有する。
【００１６】
【発明の実施の形態】次に、図面を参照して、本発明の
実施の形態について詳細に説明する。
実施の形態について詳細に説明する。
【００１７】図１は、本発明の半導体装置の製造方法の
実施の形態の構成を示す図である。この図はまた、本発
明の半導体装置の製造方法の実施例および製造する識別
パターンの例を示している。まず、半導体装置を製造す
る場合、通常、ポジタイプのフォトレジストを塗布した
後に、ステッパーにて、フォトマスク（レティクルと呼
ぶ）を一定の間隔でステップして露光を行う。そのイメ
ージを図１に示す。ウエーハ５にあらかじめ決めたルー
ト（たとえばＡ→Ｂのようなルート）でステッピング方
向６に露光する。一回の露光で露光できるのは、この場
合３×３＝９個である。これを１ショット７と呼ぶ。半
導体素子を製造した後に、配線を加工するために、金属
で全面を覆う。次に、フォトレジストで全面を覆う。
実施の形態の構成を示す図である。この図はまた、本発
明の半導体装置の製造方法の実施例および製造する識別
パターンの例を示している。まず、半導体装置を製造す
る場合、通常、ポジタイプのフォトレジストを塗布した
後に、ステッパーにて、フォトマスク（レティクルと呼
ぶ）を一定の間隔でステップして露光を行う。そのイメ
ージを図１に示す。ウエーハ５にあらかじめ決めたルー
ト（たとえばＡ→Ｂのようなルート）でステッピング方
向６に露光する。一回の露光で露光できるのは、この場
合３×３＝９個である。これを１ショット７と呼ぶ。半
導体素子を製造した後に、配線を加工するために、金属
で全面を覆う。次に、フォトレジストで全面を覆う。
【００１８】このように、本発明の半導体装置の製造方
法は、特に、同一ウエーハ５内におけるすべてのペレッ
トが、同じ電気的特性を有する半導体装置（ペレット）
を製造する場合、ウエーハ５のどの部分にあったかを識
別可能にする。
法は、特に、同一ウエーハ５内におけるすべてのペレッ
トが、同じ電気的特性を有する半導体装置（ペレット）
を製造する場合、ウエーハ５のどの部分にあったかを識
別可能にする。
【００１９】
【実施例】次に、図面を参照して、本発明の実施例につ
いて詳細に説明する。
いて詳細に説明する。
【００２０】図２は、本発明の実施例の構成を示す概略
図である。まず、配線のパターンを形成するためのレテ
ィクルで露光する。次に、現像しないで、別の再露光レ
ティクル１０を用い露光する。その後に現像する。この
再露光の時に使用する再露光レティクル１０は、再露光
パターン１１を有する。
図である。まず、配線のパターンを形成するためのレテ
ィクルで露光する。次に、現像しないで、別の再露光レ
ティクル１０を用い露光する。その後に現像する。この
再露光の時に使用する再露光レティクル１０は、再露光
パターン１１を有する。
【００２１】図３は、再露光パターンを示す概略図であ
る。この再露光パターン１１は、図３に示すような製品
の特性を決める配線以外の余白の場所に識別パターン位
置１２の一部分を配置し、この識別パターンの一部を露
光するためのパターンである。
る。この再露光パターン１１は、図３に示すような製品
の特性を決める配線以外の余白の場所に識別パターン位
置１２の一部分を配置し、この識別パターンの一部を露
光するためのパターンである。
【００２２】図４は、その識別パターンの例を示す概略
図である。この場合、抵抗素子１３をＹ方向とＸ方向に
それぞれ平行に数本配置している。抵抗素子１３は、Ａ
Ｌ配線１４でむすばれ、その両端はボンデイングパッド
１６，１７，１８につながれている。たとえば、ボンデ
イングパッドＡ１６とボンデイングパッドＢ１７との間
の抵抗値と、ボンデイングパッドＢ１７とボンデイング
パッドＣ１８との間の抵抗値が、そのペレットのＸ方向
とＹ方向の固有の値となる。
図である。この場合、抵抗素子１３をＹ方向とＸ方向に
それぞれ平行に数本配置している。抵抗素子１３は、Ａ
Ｌ配線１４でむすばれ、その両端はボンデイングパッド
１６，１７，１８につながれている。たとえば、ボンデ
イングパッドＡ１６とボンデイングパッドＢ１７との間
の抵抗値と、ボンデイングパッドＢ１７とボンデイング
パッドＣ１８との間の抵抗値が、そのペレットのＸ方向
とＹ方向の固有の値となる。
【００２３】再露光時にステッパ―で露光する場合、こ
の再露光レティクルは、ペレット１個分のパターンしか
もたず、一個一個のペレットをステッピング方向６（図
１）の方向に沿って露光する。この場合、Ｘ方向とＹ方
向にステップする時に、ペレットの寸法と異なるステッ
プ幅でＸ，Ｙ方向に移動する。
の再露光レティクルは、ペレット１個分のパターンしか
もたず、一個一個のペレットをステッピング方向６（図
１）の方向に沿って露光する。この場合、Ｘ方向とＹ方
向にステップする時に、ペレットの寸法と異なるステッ
プ幅でＸ，Ｙ方向に移動する。
【００２４】その寸法はペレット幅±α１５（図５）
で、αの値は、識別パターンの間隔α１５に対応する寸
法である。たとえば、再露光した場合、図１の左上を座
標（１，１）とすると、一個進むときに＋α分シフトす
るとすれば、ペレット（１，４）２の場合、図５のよう
に、Ｘ方向に０、Ｙ方向に３α１６シフトし、Ｘ方向露
光個所１９，Ｙ方向露光個所２０のように露光される。
で、αの値は、識別パターンの間隔α１５に対応する寸
法である。たとえば、再露光した場合、図１の左上を座
標（１，１）とすると、一個進むときに＋α分シフトす
るとすれば、ペレット（１，４）２の場合、図５のよう
に、Ｘ方向に０、Ｙ方向に３α１６シフトし、Ｘ方向露
光個所１９，Ｙ方向露光個所２０のように露光される。
【００２５】また、図６に示すように、ペレット（４，
２）３の場合にも同様に、Ｘ方向に３α１８，Ｙ方向に
α１７シフト露光される，また、ペレット（最終）の場
合は、図７に示すように露光され、Ｘ方向は全ての抵抗
素子が配線とつながり、Ｙ方向は、１本以外配線がカッ
トされることになる。
２）３の場合にも同様に、Ｘ方向に３α１８，Ｙ方向に
α１７シフト露光される，また、ペレット（最終）の場
合は、図７に示すように露光され、Ｘ方向は全ての抵抗
素子が配線とつながり、Ｙ方向は、１本以外配線がカッ
トされることになる。
【００２６】つまり、ポジタイプレジストの露光された
部分は光が当たり、現像し、エッチングした時にＸ方向
露光個所１９、Ｙ方向露光個所２０の部分の配線が切断
され、その抵抗はオープンとなる。その結果、それぞれ
のペレットが同じ特性をもつ製品であってもそれとは関
係なく、異なる識別パターンを有することができ、パッ
ド間で抵抗値を測ることで、相対的に、Ｘ，Ｙの座標を
知ることが可能となる。第１の実施例では、並行に並ん
だ抵抗値の値を、並列にした時に、抵抗値の作り込みの
バラツキを考慮し、各ペレットの識別抵抗値がバラツキ
範囲以上の抵抗値の差を持たせるようにする。そのた
め、図４の各抵抗素子の長さが違っている。
部分は光が当たり、現像し、エッチングした時にＸ方向
露光個所１９、Ｙ方向露光個所２０の部分の配線が切断
され、その抵抗はオープンとなる。その結果、それぞれ
のペレットが同じ特性をもつ製品であってもそれとは関
係なく、異なる識別パターンを有することができ、パッ
ド間で抵抗値を測ることで、相対的に、Ｘ，Ｙの座標を
知ることが可能となる。第１の実施例では、並行に並ん
だ抵抗値の値を、並列にした時に、抵抗値の作り込みの
バラツキを考慮し、各ペレットの識別抵抗値がバラツキ
範囲以上の抵抗値の差を持たせるようにする。そのた
め、図４の各抵抗素子の長さが違っている。
【００２７】次に、本発明の他の実施例について詳細に
説明する。
説明する。
【００２８】まず、本発明の第２の実施例について説明
する。上述した第１の実施例では、並行に並んだ抵抗値
の値を、並列にした時に、抵抗値の作り込みのバラツキ
を考慮し、バラツキ以上の抵抗値の差を持たせるように
抵抗素子１３を設定しているが、第２の実施例では、抵
抗素子の長さを同じにして、バラツキを持たせるため
に、異なる層抵抗を有する抵抗素子を採用することをあ
げる。この第２の実施例は、特に、図示しない。
する。上述した第１の実施例では、並行に並んだ抵抗値
の値を、並列にした時に、抵抗値の作り込みのバラツキ
を考慮し、バラツキ以上の抵抗値の差を持たせるように
抵抗素子１３を設定しているが、第２の実施例では、抵
抗素子の長さを同じにして、バラツキを持たせるため
に、異なる層抵抗を有する抵抗素子を採用することをあ
げる。この第２の実施例は、特に、図示しない。
【００２９】
【発明の効果】以上説明したように、本発明によれば、
位置を識別するものをペレットに形成することができ
る。従って、同一ウエーハ内の同一特性をもつペレット
が全て異なる識別特性を持っているので、ウエーハのど
の位置にあったものかを識別することができるようにな
るという効果を奏する。
位置を識別するものをペレットに形成することができ
る。従って、同一ウエーハ内の同一特性をもつペレット
が全て異なる識別特性を持っているので、ウエーハのど
の位置にあったものかを識別することができるようにな
るという効果を奏する。
【００３０】また、その識別するためのパターンをそれ
ぞれの製品に作り込むことにより容易に識別することを
可能にし、作り込みを行う工程に早くフィードバック
し、ロスを少なくするという効果を奏する。
ぞれの製品に作り込むことにより容易に識別することを
可能にし、作り込みを行う工程に早くフィードバック
し、ロスを少なくするという効果を奏する。
【図１】本発明の実施の形態の構成を示す平面図であ
り、ステッパーでの露光のイメージを示す図である。
り、ステッパーでの露光のイメージを示す図である。
【図２】再露光のイメージを示す概略図である。
【図３】ウエーハ内のペレットと識別素子部分配置を示
す概略図である。
す概略図である。
【図４】識別パターンの例を示す概略図である。
【図５】ペレット（１，４）の場合の露光個所を示す概
略図である。
略図である。
【図６】ペレット（４，２）の場合の露光個所を示す概
略図である。
略図である。
【図７】ペレット（最終）の場合の露光個所を示す概略
図である。
図である。
【図８】従来例を示す概略図である。（Ａ）は半導体ウ
エーハを示し、（Ｂ）は（Ａ）の一部分の拡大図であ
る。
エーハを示し、（Ｂ）は（Ａ）の一部分の拡大図であ
る。
【図９】露光時の隣り合ったペレットの露光個所を示す
概略図である。（Ａ），（Ｂ）は、隣り合ったペレット
である。
概略図である。（Ａ），（Ｂ）は、隣り合ったペレット
である。
１ ペレット
１ａ ペレットＡ
１ｂ ペレットＢ
１ｃ ペレットＣ
２ ペレット（１，４）
３ ペレット（４，２）
４ ペレット（最終）
５ ウエーハ
６ ステッピング方向
７ ショット
８ スクライブ幅
９ ショット
１０ 再露光レティクル
１１ 再露光パターン
１２ 識別パターン位置
１３ 抵抗素子
１４ ＡＬ配線
１５ α
１６ ボンディングパッドＡ
１７ ボンディングパッドＢ
１８ ボンディングパッドＣ
１９ Ｘ方向露光個所
２０ Ｙ方向露光個所
６０ 半導体ウエーハの一部分
６１，７１，３１，４１ ＩＣ
６２ ６１の同一箇所
７２ ７１の同一箇所
５０ 半導体ウエーハ
１００，１０１，２００，２０１ トランジスタ
１１０，２１０ コンタクトホール
１２０，１２１，２２０，２２１ ワード線
１３０，１３１，２３０，２３１ ビット線
Claims (4)
- 【請求項１】一枚の半導体ウエーハから同一の電気的特
性を有する半導体装置（ペレット）を複数個製造する半
導体装置の製造方法において、前記一枚の半導体ウエーハに半導体素子を形成した後に
全面に配線材となる金属膜を成長させる工程と、 前記金属膜の表面にフォトレジストを塗布する工程と、 露光することにより配線を任意に形成する工程と、 前記フォトレジストを現像液で現像する前に、一部分の
み紫外線や赤外線などの光線を透過するパターンを有す
る露光用のレティクルを用いて再度露光する工程とを含
み、 前記再度露光する時のレティクルは、識別用パターン作
成用の開口部のみ有し、 前記再度露光する時、Ｘ方向とＹ方向とにステップする
時に、前記ペレットの寸法と異なるステップ幅でＸ，Ｙ
方向に移動し、 前記複数個の半導体装置が、前記半導体ウエーハのどの
部分にあったかを識別可能にする異なる識別情報を付与
する ことを特徴とする半導体装置の製造方法。 - 【請求項２】前記移動する寸法はペレット幅±αの寸法
で、前記αの値は、識別パターンの間隔に対応する寸法
であることを特徴とする、請求項１に記載の半導体装置
の製造方法。 - 【請求項３】前記識別パターンは、前記金属配線で結ば
れた抵抗素子が複数個並んでおり、Ｘ方向には少なくと
もＸ方向のペレットの個数以上の数が、またＹ方向には
Ｙ方向のペレット数以上の数が並んでおり、Ｘ方向，Ｙ
方向でそれぞれの抵抗値を外部のパッドに引き出すこと
によって知ることを可能にしたことを特徴とする、請求
項２に記載の半導体装置の製造方法。 - 【請求項４】前記パッドは識別パターン専用でなく、少
なくとも３つ以上のパッドで構成され、その１つはＸ，
Ｙ共通で使用し、残りの２つについては、同電位の電源
があれば電源のパッドと共用することを特徴とする、請
求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16788399A JP3459794B2 (ja) | 1999-06-15 | 1999-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16788399A JP3459794B2 (ja) | 1999-06-15 | 1999-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000357640A JP2000357640A (ja) | 2000-12-26 |
| JP3459794B2 true JP3459794B2 (ja) | 2003-10-27 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP16788399A Expired - Fee Related JP3459794B2 (ja) | 1999-06-15 | 1999-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3459794B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006294930A (ja) * | 2005-04-12 | 2006-10-26 | Denso Corp | 半導体集積回路装置およびその実装方法 |
-
1999
- 1999-06-15 JP JP16788399A patent/JP3459794B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2000357640A (ja) | 2000-12-26 |
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