JP3458962B2 - 電気回路装置 - Google Patents
電気回路装置Info
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- JP3458962B2 JP3458962B2 JP11181693A JP11181693A JP3458962B2 JP 3458962 B2 JP3458962 B2 JP 3458962B2 JP 11181693 A JP11181693 A JP 11181693A JP 11181693 A JP11181693 A JP 11181693A JP 3458962 B2 JP3458962 B2 JP 3458962B2
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Description
【０００１】
【産業上の利用分野】本発明は、複数のデータ・バスを
有するマザー・ボードに対して複数枚のドーター・ボー
ドを接続して所望の回路を構成する電気回路装置に関
し、特に、複数のデータ・バスから所望のデータ・バス
を選択するためのバス選択装置に関する。
有するマザー・ボードに対して複数枚のドーター・ボー
ドを接続して所望の回路を構成する電気回路装置に関
し、特に、複数のデータ・バスから所望のデータ・バス
を選択するためのバス選択装置に関する。
【０００２】
【従来の技術】従来から、保守や修理作業を容易に行え
るように、或いは、機能の拡張を容易に行えるようにす
るために、共通のマザー・ボードに対してスロットを介
して複数のドーター・ボードを接続して所望の回路を構
成する電気回路装置が知られている。マザー・ボードに
は、各ドーター・ボードとの間でデータを授受するため
のデータ・バスが設けられている。
るように、或いは、機能の拡張を容易に行えるようにす
るために、共通のマザー・ボードに対してスロットを介
して複数のドーター・ボードを接続して所望の回路を構
成する電気回路装置が知られている。マザー・ボードに
は、各ドーター・ボードとの間でデータを授受するため
のデータ・バスが設けられている。
【０００３】マザー・ボードのデータ・バスが１種類で
ある場合には、各ドーター・ボードに対してデータ・バ
スを単純に共通に接続すればよいが、マザー・ボードが
複数のデータ・バスを有しており、ドーター・ボードに
よって接続すべきデータ・バスが異なっている場合に
は、何らかのバス選択装置が必要となる。
ある場合には、各ドーター・ボードに対してデータ・バ
スを単純に共通に接続すればよいが、マザー・ボードが
複数のデータ・バスを有しており、ドーター・ボードに
よって接続すべきデータ・バスが異なっている場合に
は、何らかのバス選択装置が必要となる。
【０００４】上述したような、複数のデータ・バスを有
するマザー・ボードと、このマザー・ボードに挿入され
る複数枚のドーター・ボードとからなる電気回路装置に
おいて、従来の技術では、バス毎にマザー・ボードとド
ーター・ボード間のインターフェース回路を設計する
か、または、予めドーター・ボード内のスイッチ等で使
用するバスを設定する必要があった。
するマザー・ボードと、このマザー・ボードに挿入され
る複数枚のドーター・ボードとからなる電気回路装置に
おいて、従来の技術では、バス毎にマザー・ボードとド
ーター・ボード間のインターフェース回路を設計する
か、または、予めドーター・ボード内のスイッチ等で使
用するバスを設定する必要があった。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来技術のように、バス毎にマザー・ボードとボード間の
インターフェース回路を設計することは、工数が増加す
ると共に、回路構成が複雑になるという問題がある。ま
た、ボード毎に使用するバスをスイッチ等で設定した場
合、ボードの交換等をする度に設定をやり直さなければ
ならず作業が煩雑となり、また、設定ミスをする可能性
が生じる等の不都合が生じる。
来技術のように、バス毎にマザー・ボードとボード間の
インターフェース回路を設計することは、工数が増加す
ると共に、回路構成が複雑になるという問題がある。ま
た、ボード毎に使用するバスをスイッチ等で設定した場
合、ボードの交換等をする度に設定をやり直さなければ
ならず作業が煩雑となり、また、設定ミスをする可能性
が生じる等の不都合が生じる。
【０００６】そこで本発明は、複数のデータ・バスを有
するマザー・ボードに対して、複数のドーター・ボード
を接続する電気回路装置において、各ドーター・ボード
の構成の共通化して開発コストの低減を図ると共に、各
ドーター・ボードの設定が自動的に行われるようにする
ことを目的とする。
するマザー・ボードに対して、複数のドーター・ボード
を接続する電気回路装置において、各ドーター・ボード
の構成の共通化して開発コストの低減を図ると共に、各
ドーター・ボードの設定が自動的に行われるようにする
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明は、前記目的を達
成するため、複数のコネクタを有し各コネクタに対して
共通に複数系統のデータ・バスが接続されたマザー・ボ
ードと、このマザー・ボードの前記コネクタに挿入され
るドーター・ボードとを備えた電気回路装置において、
前記各コネクタの特定の端子に、ドーター・ボードに対
して前記コネクタ毎に設定されているバス選択ビットを
示す手段を設けたマザー・ボードと、前記複数系統のデ
ータ・バスに各々対応する複数のバス・インターフェイ
スと、前記バス選択ビットに応じて前記複数のバス・イ
ンターフェイスから１つのバス・インターフェイスを動
作可能とする選択手段と、前記選択手段により選択され
たバス・インターフエイスから信号の供給を受けること
により、前記複数系統のデータ・バスから選択された１
系統のデータ・バスの信号を受ける内部回路とを設けた
ドーター・ボードとを備えていることを特徴とする。
成するため、複数のコネクタを有し各コネクタに対して
共通に複数系統のデータ・バスが接続されたマザー・ボ
ードと、このマザー・ボードの前記コネクタに挿入され
るドーター・ボードとを備えた電気回路装置において、
前記各コネクタの特定の端子に、ドーター・ボードに対
して前記コネクタ毎に設定されているバス選択ビットを
示す手段を設けたマザー・ボードと、前記複数系統のデ
ータ・バスに各々対応する複数のバス・インターフェイ
スと、前記バス選択ビットに応じて前記複数のバス・イ
ンターフェイスから１つのバス・インターフェイスを動
作可能とする選択手段と、前記選択手段により選択され
たバス・インターフエイスから信号の供給を受けること
により、前記複数系統のデータ・バスから選択された１
系統のデータ・バスの信号を受ける内部回路とを設けた
ドーター・ボードとを備えていることを特徴とする。
【０００８】
【作用】マザー・ボードのコネクタにドーター・ボード
を挿入すると、マザー・ボードの判別手段により、ドー
ター・ボードにおけるバス選択ビットの状態が判別さ
れ、挿入されたドーター・ボードの種類が検出される。
マザー・ボードでは、この検出されたマザー・ボードに
応じたデータが供給されているデータ・バスに対応する
バス・インターフェイスが動作可能となる。したがっ
て、マザー・ボードの任意のコネクタに任意のドーター
・ボードを挿入しても、各ドーター・ボードには、複数
のデータ・バスの中からそのドーター・ボードに適した
データ・バスが選択されて接続される。
を挿入すると、マザー・ボードの判別手段により、ドー
ター・ボードにおけるバス選択ビットの状態が判別さ
れ、挿入されたドーター・ボードの種類が検出される。
マザー・ボードでは、この検出されたマザー・ボードに
応じたデータが供給されているデータ・バスに対応する
バス・インターフェイスが動作可能となる。したがっ
て、マザー・ボードの任意のコネクタに任意のドーター
・ボードを挿入しても、各ドーター・ボードには、複数
のデータ・バスの中からそのドーター・ボードに適した
データ・バスが選択されて接続される。
【０００９】
【実施例】以下、図面を参照しながら実施例に基づいて
本発明の特徴を具体的に説明する。
本発明の特徴を具体的に説明する。
【００１０】図１は、本発明の第１の実施例の全体構成
を示す概略斜視図である。図１は、マザー・ボード１上
のスロット１ａ〜１ｄに４枚の同一構成のドーター・ボ
ード２ａ〜２ｄが挿入された状態を示している。なお、
各スロット１ａ〜１ｄは、カードエッジ型のコネクタか
ら構成されており、図１においては、マザー・ボード１
ドーター・ボード２ａ〜２ｄとの接続関係が明瞭となる
ように破線で図示している。また、各ドーター・ボード
２ａ〜２ｄに対する動作電圧は、図示しない電源回路か
らマザー・ボード１を介して各ドーター・ボード２ａ〜
２ｄに供給する。
を示す概略斜視図である。図１は、マザー・ボード１上
のスロット１ａ〜１ｄに４枚の同一構成のドーター・ボ
ード２ａ〜２ｄが挿入された状態を示している。なお、
各スロット１ａ〜１ｄは、カードエッジ型のコネクタか
ら構成されており、図１においては、マザー・ボード１
ドーター・ボード２ａ〜２ｄとの接続関係が明瞭となる
ように破線で図示している。また、各ドーター・ボード
２ａ〜２ｄに対する動作電圧は、図示しない電源回路か
らマザー・ボード１を介して各ドーター・ボード２ａ〜
２ｄに供給する。
【００１１】マザー・ボード１は、４種類のデータ・バ
ス４ａ〜４ｄと、２ビットのバス選択ビット端子４ｅ，
４ｆを有している。マザー・ボード１の構成を図２に示
す。前記バス選択ビット端子は、表１に示すように各ス
ロット毎に異なる組合せでマザー・ボード１のグランド
層に接続されている。
ス４ａ〜４ｄと、２ビットのバス選択ビット端子４ｅ，
４ｆを有している。マザー・ボード１の構成を図２に示
す。前記バス選択ビット端子は、表１に示すように各ス
ロット毎に異なる組合せでマザー・ボード１のグランド
層に接続されている。
【００１２】
【表１】
次に、ドーター・ボード２ａ〜２ｄについて説明する。
各ドーター・ボード２ａ〜２ｄは同一構成を有している
ので、ドーター・ボード２ａを例に挙げて説明する。ド
ーター・ボード２ａは、マザー・ボード１上のデータ・
バス４ａ〜４ｄに対応したバス・インターフェイス３ａ
〜３ｄを有している。また、マザー・ボード１上のバス
選択ビット端子４ｅ，４ｆとドーター・ボード２ａ内の
バス選択回路５ｃ間を接続している。また、バス選択ビ
ット端子４ｅ，４ｆとバス選択回路５ｃの間の信号線
は、プル・アップ抵抗５ａ，５ｂでプル・アップされて
いる。
各ドーター・ボード２ａ〜２ｄは同一構成を有している
ので、ドーター・ボード２ａを例に挙げて説明する。ド
ーター・ボード２ａは、マザー・ボード１上のデータ・
バス４ａ〜４ｄに対応したバス・インターフェイス３ａ
〜３ｄを有している。また、マザー・ボード１上のバス
選択ビット端子４ｅ，４ｆとドーター・ボード２ａ内の
バス選択回路５ｃ間を接続している。また、バス選択ビ
ット端子４ｅ，４ｆとバス選択回路５ｃの間の信号線
は、プル・アップ抵抗５ａ，５ｂでプル・アップされて
いる。
【００１３】したがって、各スロット１ａ〜１ｄにドー
ター・ボード２ａ〜２ｄを挿入した場合、表２に示すよ
うに重み付された２ビットの選択信号ｓｅｌ０，ｓｅｌ
１がバス選択回路５ｃに入力される。
ター・ボード２ａ〜２ｄを挿入した場合、表２に示すよ
うに重み付された２ビットの選択信号ｓｅｌ０，ｓｅｌ
１がバス選択回路５ｃに入力される。
【００１４】
【表２】
このときドーター・ボード２ａのバス選択回路５ｃは、
表３に示すように選択信号ｓｅｌ０，ｓｅｌ１により、
バス・インターフェイス３ａ〜３ｄの内、バス・インタ
ーフェイス３ａのイネーブル信号ｎＯＥ３ａのみをＬｏ
ｗレベルすなわちイネーブル状態にし、他バス・インタ
ーフェイス２ｂ〜２ｄのイネーブル信号ｎＯＥ３ｂ〜ｎ
ＯＥ３ｄをＨｉレベルすなわちディセーブル状態にする
ことでバスを選択する。
表３に示すように選択信号ｓｅｌ０，ｓｅｌ１により、
バス・インターフェイス３ａ〜３ｄの内、バス・インタ
ーフェイス３ａのイネーブル信号ｎＯＥ３ａのみをＬｏ
ｗレベルすなわちイネーブル状態にし、他バス・インタ
ーフェイス２ｂ〜２ｄのイネーブル信号ｎＯＥ３ｂ〜ｎ
ＯＥ３ｄをＨｉレベルすなわちディセーブル状態にする
ことでバスを選択する。
【００１５】
【表３】
他のドーター・ボード２ｂ〜２ｄもドーター・ボード２
ａと同様に入力された選択信号ｓｅｌ０，ｓｅｌ１に応
じたバス・インターフェイスのみを選択する。
ａと同様に入力された選択信号ｓｅｌ０，ｓｅｌ１に応
じたバス・インターフェイスのみを選択する。
【００１６】上述したように、本実施例においては、挿
入されたドーター・ボードに適したデータ・バスが自動
的に選択されるので、ボード挿入時にスイッチ等で使用
するバス、または、内部回路等を設定する必要がない。
これにより、バスの選択ミス等によるバスの衝突等が防
げる。
入されたドーター・ボードに適したデータ・バスが自動
的に選択されるので、ボード挿入時にスイッチ等で使用
するバス、または、内部回路等を設定する必要がない。
これにより、バスの選択ミス等によるバスの衝突等が防
げる。
【００１７】また、第１の実施例のドーター・ボード２
ａは、それぞれ機能が異なる２種類の内部回路６ａ，６
ｂを有し、表４に示すように選択信号ｓｅｌ０，ｓｅｌ
１により、どちらか一方の内部回路を選択して使用して
いる。
ａは、それぞれ機能が異なる２種類の内部回路６ａ，６
ｂを有し、表４に示すように選択信号ｓｅｌ０，ｓｅｌ
１により、どちらか一方の内部回路を選択して使用して
いる。
【００１８】
【表４】
第１の実施例では、内部回路６ａのイネーブル信号ｎＯ
Ｅ６ａがＬｏｗレベルすなわちイネーブル状態となり、
内部回路６ａのイネーブル信号ｎＯＥ６ａがＨｉレベル
すなわちディセーブル状態となるので、ドーター・ボー
ド２ａでは内部回路６ａが選択される。他のドーター・
ボード２ｂ〜２ｄでは、他方の内部回路６ｂが選択され
る。なお、内部回路６ａ，６ｂは、たとえば、入力信号
に対してそれぞれ異なった処理を行う信号処理回路や、
それぞれ異なった値が書き込まれたルックアップテーブ
ルである。
Ｅ６ａがＬｏｗレベルすなわちイネーブル状態となり、
内部回路６ａのイネーブル信号ｎＯＥ６ａがＨｉレベル
すなわちディセーブル状態となるので、ドーター・ボー
ド２ａでは内部回路６ａが選択される。他のドーター・
ボード２ｂ〜２ｄでは、他方の内部回路６ｂが選択され
る。なお、内部回路６ａ，６ｂは、たとえば、入力信号
に対してそれぞれ異なった処理を行う信号処理回路や、
それぞれ異なった値が書き込まれたルックアップテーブ
ルである。
【００１９】次に、本発明の第２の実施例について説明
する。
する。
【００２０】図３は、本発明の第２の実施例の全体構成
を示す概略斜視図である。第２の実施例においては、第
１の実施例と対応する箇所には同一符号を付している。
を示す概略斜視図である。第２の実施例においては、第
１の実施例と対応する箇所には同一符号を付している。
【００２１】第２の実施例においては、挿入するドータ
ー・ボード７ａ〜７ｄのバス・インターフェイス２ａ〜
２ｄからの信号が供給される内部回路８ａと、この内部
回路８ａを更に他の内部回路８ｂに供給するか、或い
は、他の内部回路８ｂをバイパスして出力するかを切り
替えるセレクタ９が設けられている。このセレクタ９の
セレクタ切替えビットは、表５に示すような条件で、バ
ス選択ビットの値より得られる選択信号ｓｅｌ０，ｓｅ
ｌ１に基づいてバス選択回路５ｃにより制御される。
ー・ボード７ａ〜７ｄのバス・インターフェイス２ａ〜
２ｄからの信号が供給される内部回路８ａと、この内部
回路８ａを更に他の内部回路８ｂに供給するか、或い
は、他の内部回路８ｂをバイパスして出力するかを切り
替えるセレクタ９が設けられている。このセレクタ９の
セレクタ切替えビットは、表５に示すような条件で、バ
ス選択ビットの値より得られる選択信号ｓｅｌ０，ｓｅ
ｌ１に基づいてバス選択回路５ｃにより制御される。
【００２２】
【表５】
なお、ここではセレクタ切替えビットがＬｏｗレベルで
あるとき内部回路８ｂが使用され、Ｈｉレベルであると
き内部回路８ｂはバイパスされるものとする。
あるとき内部回路８ｂが使用され、Ｈｉレベルであると
き内部回路８ｂはバイパスされるものとする。
【００２３】第２の実施例においては、ドーター・ボー
ド７ｂでのみセレクタ９のセレクタ切替えビットをＬｏ
ｗレベルにして内部回路８ｂを使用し、他のドーター・
ボード７ａ，７ｃ，７ｄではＨｉレベルにして内部回路
８ｂをバイパスしている。
ド７ｂでのみセレクタ９のセレクタ切替えビットをＬｏ
ｗレベルにして内部回路８ｂを使用し、他のドーター・
ボード７ａ，７ｃ，７ｄではＨｉレベルにして内部回路
８ｂをバイパスしている。
【００２４】
【発明の効果】以上に述べたように、本発明によれば、
マザー・ボードにドーター・ボードを挿入するだけで、
ドーター・ボードの設定が終了するので、ドーター・ボ
ード交換時の煩雑さ、設定ミスをなくすことができる。
マザー・ボードにドーター・ボードを挿入するだけで、
ドーター・ボードの設定が終了するので、ドーター・ボ
ード交換時の煩雑さ、設定ミスをなくすことができる。
【００２５】また、マザー・ボードのバス選択ビット端
子、および、信号線は、隣り合うコネクタ同士を接続す
る構成をとれば良く、汎用性の高いシステムが組みやす
い。
子、および、信号線は、隣り合うコネクタ同士を接続す
る構成をとれば良く、汎用性の高いシステムが組みやす
い。
【００２６】また、挿入するボードは、同一のものを使
用できるので量産性が高く、また、トラブルには、スロ
ット位置を交換して現象の確認ができる等の効果があ
る。
用できるので量産性が高く、また、トラブルには、スロ
ット位置を交換して現象の確認ができる等の効果があ
る。
【図１】 本発明の第１の実施例の全体構成を示す模式
図である。
図である。
【図２】 マザー・ボードの構成例を示す模式図であ
る。
る。
【図３】 本発明の第２の実施例の全体構成を示す模式
図である。
図である。
１…マザー・ボード、２ａ〜２ｄ…ドーター・ボード、
３ａ〜３ｄ…バス・インターフェース、４ａ〜４ｄ…デ
ータ・バス、４ｅ，４ｆ…バス選択ビット端子、５ａ，
５ｂ…プル・アップ抵抗、５ｃ…バス選択回路、６ａ，
６ｂ…内部回路、７ａ〜７ｄ…マザー・ボード、８ａ，
８ｂ…内部回路、９…セレクタ
３ａ〜３ｄ…バス・インターフェース、４ａ〜４ｄ…デ
ータ・バス、４ｅ，４ｆ…バス選択ビット端子、５ａ，
５ｂ…プル・アップ抵抗、５ｃ…バス選択回路、６ａ，
６ｂ…内部回路、７ａ〜７ｄ…マザー・ボード、８ａ，
８ｂ…内部回路、９…セレクタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/38
G06F 13/14
Claims (3)
- 【請求項１】 複数のコネクタを有し各コネクタに対し
て共通に複数系統のデータ・バスが接続されたマザー・
ボードと、このマザー・ボードの前記コネクタに挿入さ
れるドーター・ボードとを備えた電気回路装置におい
て、 前記各コネクタの特定の端子に、ドーター・ボードに対
して前記コネクタ毎に設定されているバス選択ビットを
示す手段を設けたマザー・ボードと、 前記複数系統のデータ・バスに各々対応する複数のバス
・インターフェイスと、前記バス選択ビットに応じて前
記複数のバス・インターフェイスから１つのバス・イン
ターフェイスを動作可能とする選択手段と、前記選択手
段により選択されたバス・インターフエイスから信号の
供給を受けることにより、前記複数系統のデータ・バス
から選択された１系統のデータ・バスの信号を受ける内
部回路とを設けたドーター・ボードとを備えていること
を特徴とする電気回路装置。 - 【請求項２】 複数のコネクタを有し各コネクタに対し
て共通に複数系統のデータ・バスが接続され、前記各コ
ネクタの特定の端子にドーター・ボードに対して前記コ
ネクタ毎に設定されているバス選択ビットを示す手段を
設けたマザー・ボードのコネクタに挿入されるドーター
・ボードであって、 前記複数系統のデータ・バスに各々対応する複数のバス
・インターフェイスと、前記バス選択ビットに応じて前
記複数のバス・インターフェイスから１つのバス・イン
ターフェイスを動作可能とする選択手段と、前記選択手
段により選択されたバス・インターフェイスから信号の
供給を受けることにより、前記複数系統のデータ・バス
から選択された１系統のデータ・バスの信号を受ける内
部回路とを設けたことを特徴とするドーター・ボード。 - 【請求項３】 前記内部回路は複数の回路を備え、前記
バス選択ビットに応じて前記複数の回路のうちの１つの
回路を選択的に動作させる回路選択手段を設けたことを
特徴とする請求項２記載のドーター・ボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181693A JP3458962B2 (ja) | 1993-05-13 | 1993-05-13 | 電気回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11181693A JP3458962B2 (ja) | 1993-05-13 | 1993-05-13 | 電気回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06324983A JPH06324983A (ja) | 1994-11-25 |
| JP3458962B2 true JP3458962B2 (ja) | 2003-10-20 |
Family
ID=14570882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11181693A Expired - Fee Related JP3458962B2 (ja) | 1993-05-13 | 1993-05-13 | 電気回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3458962B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW307076B (en) * | 1995-05-05 | 1997-06-01 | Advanced Micro Devices Inc | Apparatus and method for distributed arbitration of shared resources |
| DE19722115C2 (de) * | 1997-05-27 | 2003-06-18 | Bosch Gmbh Robert | Adressierungsvorrichtung und -verfahren |
| CN114036094A (zh) * | 2021-10-11 | 2022-02-11 | 北京小米移动软件有限公司 | 子板 |
-
1993
- 1993-05-13 JP JP11181693A patent/JP3458962B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06324983A (ja) | 1994-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20070808 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080808 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090808 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |