JP3458368B2 - Ｄｃ−ｄｃコンバータ - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、一対のＭＯＳ型ＦＥＴ
を用いてトランスの二次巻線に誘起される電圧を整流す
る同期整流方式のＤＣ−ＤＣコンバータに関する。 【０００２】 【従来の技術】一般に、この種のＤＣ−ＤＣコンバータ
は、スイッチング素子によりトランスの一次巻線に直流
入力電圧を断続的に印加し、このトランスの二次巻線か
ら誘起された電圧を整流平滑して、所定の直流出力電圧
を得るようにしているが、二次整流部としてダイオード
を用いた場合、このダイオードの順方向電圧降下によっ
て、ＤＣ−ＤＣコンバータの効率が低下するという問題
点がある。 【０００３】図５は、こうした従来の問題点を解決する
べく、二次整流部にＭＯＳ型ＦＥＴを用いたＤＣ−ＤＣ
コンバータの一例を示したものである。同図において、
１，１Ａは直流入力電圧Ｖｉが印加される入力端子、２
は入力端子１，１Ａ間に設けられるインバータ部であ
り、このインバータ部２は、例えば部分共振型ＤＣ−Ｄ
Ｃコンバータを構成する一対のスイッチング素子３など
を備えている。また、インバータ部２の出力側には、ト
ランスたる第１のトランス４および第２のトランス５が
設けられている。第１のトランス４には、第１の一次巻
線６，第１の二次巻線７および第１の補助巻線８が巻回
されるとともに、第２のトランス５には、第２の一次巻
線９，第２の二次巻線10および第２の補助巻線11が巻回
される。そして、第１の一次巻線６と第２の一次巻線９
が直列接続され、第１の二次巻線７と第２の二次巻線10
が同じく直列接続されている。第１の二次巻線７の一端
である非ドット側端子には、第１のＭＯＳ型ＦＥＴ12の
ドレインが接続されるとともに、第２の二次巻線１０の
他端であるドット側端子には、第２のＭＯＳ型ＦＥＴ13
のドレインが接続される。これらの第１および第２のＦ
ＥＴ12，13により、従来のダイオードに代わる二次整流
部14が構成される。また、第１の二次巻線７の他端であ
るドット側端子と、第２の二次巻線10の他端である非ド
ット側端子との接続点に、一方の出力端子21を接続し、
第１および第２のＦＥＴ11，12の各ソースに、他方の出
力端子21Ａを接続する。この出力端子21，21Ａ間には、
平滑コンデンサ22が接続される。 【０００４】前記第１および第２の補助巻線８，11は、
第１および第２のＦＥＴ12，13のゲートに、インバータ
部２のスイッチングに同期したゲート駆動電圧を供給す
るためのものである。すなわち、第１の補助巻線８の一
端である非ドット側端子を、抵抗24を介して第２のＦＥ
Ｔ13のゲートに接続し、この第１の補助巻線８の他端で
あるドット側端子を、第１の二次巻線７の非ドット側端
子に接続する。また、第２の補助巻線11の一端であるド
ット側端子を、抵抗23を介して第１のＦＥＴ12のゲート
に接続し、この第２の補助巻線11の他端である非ドット
側端子を、第２の二次巻線10のドット側端子に接続して
いる。 【０００５】なお、インバータ部２と第１および第２の
一次巻線６，９からなる直列回路間には、説明の都合上
インバータ部２の出力端子ａ，ｂを設けている。また、
便宜上第１および第２の一次巻線６，９の巻数を共にｎ
Ｐ，第１および第２の二次巻線７，10の巻数を共にｎＳ
とし、さらに、第１の補助巻線８の巻数をｎＡ，第２の
補助巻線11の巻数をｎＢとして、以下説明を行なう。 【０００６】このような構成のＤＣ−ＤＣコンバータで
は、スイッチング素子３のスイッチングにより、直流入
力電圧Ｖｉが、第１のトランス４の第１の一次巻線６
と、第２のトランス５の第２の一次巻線９に断続的に印
加されることから、出力端子ａから出力端子ｂにインバ
ータ部２からの出力電圧ＶABが印加される期間Ｔ１と、
出力端子ｂから出力端子ａにインバータ部２からの出力
電圧ＶBAが印加される期間Ｔ２が交互に存在する。期間
Ｔ１では、第１および第２の一次巻線６，９のドット側
端子に正極性の電圧が加わるため、第１および第２の二
次巻線７，10と、第１および第２の補助巻線８，11の各
ドット側端子に正極性の電圧が誘起される。この場合、
第２の補助巻線11に誘起された電圧が、抵抗23を介して
第１のＦＥＴ12のゲートに印加されるので、第１のＦＥ
Ｔ12がターンオンし、第１の二次巻線７→コンデンサ22
→第１のＦＥＴ12→第１の二次巻線７に至る閉回路が形
成される。したがって、第１の二次巻線７からコンデン
サ22にエネルギーが移動して、出力端子21，21Ａ間に出
力端子21が正極性となる直流出力電圧Ｖｏが発生する。
一方、期間Ｔ２では、逆に第１および第２の一次巻線
６，９の非ドット側端子に正極性の電圧が加わるため、
第１および第２の二次巻線７，10と、第１および第２の
補助巻線８，11の各非ドット側端子に正極性の電圧が誘
起される。このとき、第１の補助巻線８に誘起された電
圧が、抵抗24を介して第２のＦＥＴ13のゲートに印加さ
れるので、第２のＦＥＴ13がターンオンして、第２の二
次巻線10→コンデンサ22→第２のＦＥＴ13→第２の二次
巻線10に至る閉回路が形成され、第２の二次巻線10から
コンデンサ22へのエネルギー移動により、出力端子21，
21Ａ間に出力端子21が正極性となる直流出力電圧Ｖｏが
発生する。このように、スイッチング素子３のスイッチ
ングに同期して、第１および第２のＦＥＴ12，13のゲー
トに対し交互にゲート駆動信号を供給することで、従来
のダイオードと同様の整流作用を行なわせるようにして
いる。 【０００７】 【発明が解決しようとする課題】上記従来技術における
同期整流方式のＤＣ−ＤＣコンバータの場合、第１およ
び第２のトランス４，５に第１および第２の補助巻線
８，11を設けるだけで、スイッチング素子３のスイッチ
ングに同期したゲート駆動電圧を簡単に得ることができ
るという利点を有するが、第１および第２のＦＥＴ12，
13の各ゲートには不必要に高いゲート駆動電圧が発生す
るという欠点がある。これを第１のＦＥＴ12を例にして
説明すると、第１のＦＥＴ12のゲートに加わる電圧は、
第２の二次巻線10の非ドット側端子を基準として、この
第２の二次巻線10の誘起電圧に、第２の補助巻線11の誘
起電圧を加えたものとなる。したがって、仮に、第２の
補助巻線11の巻数ｎＢを極端に少なくしても、第１のＦ
ＥＴ12のゲート駆動電圧は、第２の二次巻線10の巻数ｎ
Ｓにより発生する誘起電圧により、期間Ｔ１と期間Ｔ２
で大きく変動する。これは、第２のＦＥＴ13にも同様の
ことがいえる。 【０００８】以上のような理由から、第１および第２の
ＦＥＴ12，13の各ゲート駆動電圧を低くできないことか
ら、これらの第１および第２のＦＥＴ12，13の駆動損失
が大きくなり、本来ダイオードを用いた整流方式に比べ
て損失が少ないとされる同期整流の利点を生かすことが
できない。また、直流入力電圧Ｖｉが例えば３６Ｖ〜７
２Ｖ程度と広範囲の場合には、第１および第２のＦＥＴ
12，13のゲート駆動電圧も例えば２０Ｖ以下の低い電圧
が要求されるが、単に第１および第２の補助巻線８，11
の巻数ｎＡ，ｎＢを変えるだけでは、こうした所望の低
いゲート駆動電圧を得ることができない。 【０００９】そこで、本発明は上記問題点に鑑み、第１
および第２のＦＥＴの駆動損失を減らし、しかも、従来
よりも広範囲のゲート駆動電圧を第１および第２のＦＥ
Ｔに簡単に供給できるＤＣ−ＤＣコンバータを提供する
ことをその目的とする。 【００１０】 【課題を解決するための手段】本発明におけるＤＣ−Ｄ
Ｃコンバータは、上記目的を達成するために、トランス
の一次巻線に直流入力電圧を断続的に印加し、このトラ
ンスの第１および第２の二次巻線から誘起された電圧
を、前記第１の二次巻線の一端に接続した第１のＭＯＳ
型ＦＥＴと、前記第２の二次巻線の一端に接続した第２
のＭＯＳ形ＦＥＴとからなる二次整流部により整流し
て、所定の直流出力電圧を得るＤＣ−ＤＣコンバータに
おいて、前記トランスに前記第１および第２の二次巻線
とは独立して、第１および第２の補助巻線を巻回し、前
記第１の補助巻線の一端を前記第２のＦＥＴのゲートに
接続するとともに、前記第２の補助巻線の一端を前記第
１のＦＥＴのゲートに接続し、前記第１および第２の補
助巻線の他端を前記第１および第２の二次巻線の他端の
接続点に接続したものである。 【００１１】 【作用】上記構成により、第１および第２の二次巻線と
は独立して巻回した第１および第２の補助巻線の他端
を、第１および第２のＦＥＴが接続されていない第１お
よび第２の二次巻線の他端に接続しているため、直流出
力電圧と等電位の第１および第２の二次巻線の他端を基
準として、第１および第２の補助巻線に誘起される正ま
たは負の電圧だけが、第１および第２のＦＥＴのゲート
駆動電圧として供給される。このため、第１および第２
の補助巻線の巻数を少なくすれば、所望の低いゲート駆
動電圧を得ることが可能となり、第１および第２のＦＥ
Ｔに対する駆動損失を減らすことができる。また、単に
第１および第２の補助巻線の巻数を変えるだけで、従来
よりも広範囲のゲート駆動電圧を第１および第２のＦＥ
Ｔに簡単に供給できる。 【００１２】 【実施例】以下、添付図面である図１乃至図４に基づ
き、本発明の一実施例を詳述する。なお、前記従来例で
示した図５と同一部分には同一符号を付し、その共通す
る部分の詳細な説明は重複するため省略する。 【００１３】先ず、本実施例におけるＤＣ−ＤＣコンバ
ータの回路構成を図１に示す。同図において、第１の補
助巻線８の他端であるドット側端子と、第２の補助巻線
11の他端である非ドット側端子とを、第１の二次巻線７
の他端であるドット側端子と、第２の二次巻線10の他端
である非ドット側端子との接続点に共に接続した点以外
は、前記図５と全く同一の構成である。 【００１４】次に上記構成に関し、その作用を説明す
る。スイッチング素子３は、前記従来例と同様に周期Ｔ
でスイッチング動作を行なっている。出力端子ａから出
力端子ｂにインバータ部２の出力電圧ＶABが印加される
期間Ｔ１では、第１および第２の一次巻線６，９のドッ
ト側端子に正極性の電圧が加わり、第１および第２の二
次巻線７，10と、第１および第２の補助巻線８，11の各
ドット側端子に正極性の電圧が誘起される。この場合、
第２の補助巻線11に誘起された電圧が、抵抗23を介して
第１のＦＥＴ12のゲートに印加されるため、第１のＦＥ
Ｔ12がターンオンし、第１の二次巻線７からコンデンサ
22にエネルギーが移動して、出力端子21，21Ａ間に出力
端子21が正極性となる直流出力電圧Ｖｏが発生する。 【００１５】一方、出力端子ｂから出力端子ａにインバ
ータ部２の出力電圧ＶBAが印加される期間Ｔ２では、第
１および第２の一次巻線６，９の非ドット側端子に正極
性の電圧が加わり、第１および第２の二次巻線７，10
と、第１および第２の補助巻線８，11の各非ドット側端
子に正極性の電圧が誘起される。したがって、第１の補
助巻線８に誘起された電圧が、抵抗24を介して第２のＦ
ＥＴ13のゲートに印加されるため、第２のＦＥＴ13がタ
ーンオンし、第２の二次巻線10からコンデンサ22へのエ
ネルギー移動により、出力端子21，21Ａ間に出力端子21
が正極性となる直流出力電圧Ｖｏが発生する。 【００１６】ここで、本発明において最も重要な、第１
のＦＥＴ12のゲート駆動電圧であるゲート・ソース間電
圧Ｖgs1 と、第２のＦＥＴ13のゲート駆動電圧であるゲ
ート・ソース間電圧Ｖgs2 が、各期間Ｔ１，Ｔ２でどの
ような値になるのかを理論的に考察する。 【００１７】先ず、期間Ｔ１について考えると、この期
間Ｔ１は、前述のように第２の補助巻線11に誘起される
電圧によって、第１のＦＥＴ12がオンしているので、第
１の二次巻線７の両端間電圧は出力電圧Ｖｏと等しくな
る。したがって、第１の一次巻線６の両端間電圧ＶX1
は、出力電圧Ｖｏに第１の二次巻線７の巻数ｎＳと第１
の一次巻線６の巻数ｎＰとの巻数比を掛け合わせたもの
になり、次の数式１のようになる。 【００１８】 【数１】 【００１９】また、第１および第２の一次巻線６，９間
には、インバータ部２からの出力電圧ＶABが印加されて
いるので、第２の一次巻線９の両端間電圧ＶX2は、次の
数式２のようになる。 【００２０】 【数２】 【００２１】図１の回路では、第１および第２の補助巻
線８，11の他端が、いずれも第２の二次巻線７，10の接
続点に接続されており、第１および第２のＦＥＴ12，13
の各ゲート・ソース間電圧Ｖgs1 ，Ｖgs2 は、第２の二
次巻線７，10の接続点の電位を基準として、この第２の
二次巻線７，10の接続点の電位すなわち出力電圧Ｖｏ
に、第１および第２の補助巻線８，11に誘起される電圧
を加えたものとなる。この場合、第２の補助巻線11に
は、前記第２の一次巻線９の両端間電圧ＶX2に、第２の
一次巻線９の巻数ｎＰと第２の補助巻線11の巻数ｎＢと
の巻数比を掛け合わせた電圧が誘起されるため、第１の
ＦＥＴ12のゲート・ソース間電圧Ｖgs1 は、この第２の
補助巻線11の誘起電圧を出力電圧Ｖｏにそのまま加えた
ものとなり、次の数式３のようになる。 【００２２】 【数３】 【００２３】また、第１の補助巻線８には、出力電圧Ｖ
ｏに第１の二次巻線７の巻数ｎＳと第１の補助巻線８の
巻数ｎＡとの巻数比を掛け合わせた電圧が誘起される
が、この電圧は、第２の二次巻線７，10の接続点に対し
逆向きに発生するので、第２のＦＥＴ13のゲート・ソー
ス間電圧Ｖgs2 は、次の数式４のようになる。 【００２４】 【数４】 【００２５】一方、期間Ｔ２では、第１の補助巻線８に
誘起される電圧によって、第２のＦＥＴ13がオンし、第
２の二次巻線10の両端間電圧が出力電圧Ｖｏと等しくな
る。したがって、第１の一次巻線６の両端間電圧ＶX1
と、第２の一次巻線９の両端間電圧ＶX2は、次の数式５
および数式６にて各々示される。 【００２６】 【数５】 【００２７】 【数６】 【００２８】この場合にも、第１および第２のＦＥＴ1
2，13の各ゲート・ソース間電圧Ｖgs1 ，Ｖgs2 は、第
２の二次巻線７，10の接続点の電位である出力電圧Ｖｏ
に、第１および第２の補助巻線８，11に誘起される電圧
を加えたものとなるため、前記数式３および数式４と同
様にして、次の数式７および数式８が導き出せる。 【００２９】 【数７】 【００３０】 【数８】 【００３１】したがって、例えば、第１のＦＥＴ12につ
いて考えた場合、第２の補助巻線11の巻数ｎＢを、第１
および第２の二次巻線７，10の巻線ｎＳと等しくすれば
（ｎＳ＝ｎＢ）、図２に示すように、期間Ｔ２では第１
のＦＥＴ12のゲート・ソース間電圧Ｖgs1 が零となる。
また、本実施例の最も特徴的な点として、第２の補助巻
線11の巻数ｎＢを、第２の二次巻線10の巻線ｎＳよりも
少なくすれば（ｎＳ＞ｎＢ）、図３に示すように、期間
Ｔ２では第１のＦＥＴ12のゲート・ソース間電圧Ｖgs1
がプラスになり、期間Ｔ１と期間Ｔ２における第１のＦ
ＥＴ12のゲート・ソース間電圧Ｖgs1 の差が少なくなっ
て、第１のＦＥＴ12に所望の低いゲート駆動電圧を供給
することができる。逆に、第２の補助巻線11の巻数ｎＢ
を、第２の二次巻線10の巻線ｎＳよりも多くすると（ｎ
Ｓ＜ｎＢ）、今度は期間Ｔ２における第１のＦＥＴ12の
ゲート・ソース間電圧Ｖgs1 がマイナスに転じ、第１の
ＦＥＴ12へのゲート駆動電圧を高くすることができる。
これは、第２のＦＥＴ13に対しても全く同様のことがい
える。 【００３２】この点に関し、図５に示す従来のＤＣ−Ｄ
Ｃコンバータでは、第２の補助巻線８，11の巻数ｎＡ，
ｎＢをどのように設定しても、第１および第２のＦＥＴ
12，13のゲート・ソース間電圧Ｖgs1 ，Ｖgs2 は、前記
図３における波形を得ることができない。これを、第１
のＦＥＴ12を例にして説明すると、期間Ｔ１における第
１のＦＥＴ12のゲート・ソース間電圧Ｖgs1 は、基準と
なる第２の二次巻線７，10の接続点の電位すなわち出力
電圧Ｖｏに、第２の二次巻線10に誘起される電圧と、第
２の補助巻線11に誘起される電圧とを加えたものとな
る。したがって、この第１のＦＥＴ12のゲート・ソース
間電圧Ｖgs1 は、次の数式９のようになる。 【００３３】 【数９】 【００３４】一方、期間Ｔ２になると、第１の補助巻線
８に誘起される電圧によって、第２のＦＥＴ13がオンし
ているので、第２の二次巻線10の両端間電圧は出力電圧
Ｖｏと等しくなり、第２の補助巻線10の非ドット側端子
の電位は零になる。したがって、第２の補助巻線11に
は、出力電圧Ｖｏに第２の二次巻線10の巻数ｎＳと第２
の補助巻線11の巻数ｎＢとの巻数比を掛け合わせた電圧
が誘起され、第１のＦＥＴ12のゲート・ソース間電圧Ｖ
gs1 は、次の数式１０のようになる。 【００３５】 【数１０】 【００３６】この数式１０からも明らかなように、図５
における回路では、第２の補助巻線11の巻数ｎＢをいか
に設定しても、期間Ｔ２における第１のＦＥＴ12のゲー
ト・ソース間電圧Ｖgs1 は常にマイナスとなり、 図３
に示すような波形を得ることはできない。また、期間Ｔ
１では、第２の補助巻線11に誘起される電圧のみなら
ず、第２の二次巻線10に誘起される電圧も、第１のＦＥ
Ｔ12のゲート・ソース間電圧Ｖgs1 に重畳されるので、
期間Ｔ１と期間Ｔ２における第１のＦＥＴ12のゲート・
ソース間電圧Ｖgs1 の差が一層大きくなる。 【００３７】以上のように上記実施例では、第１および
第２の補助巻線８，11を第１および 第２の二次巻線７，
10とは独立して巻回し、第１および第２の補助巻線８，
11の他端を、第１および第２のＦＥＴ12，13が接続され
ていない第１および第２の二次巻線７，10の他端に接続
しているため、直流出力電圧Ｖｏと等電位の第１および
第２の二次巻線７，10の他端を基準として、第１および
第２の補助巻線８，11に誘起される正または負の電圧だ
けが、第１および第２のＦＥＴ12，13のゲート駆動電圧
として供給されるので、第１および第２の補助巻線８，
11の巻数ｎＡ，ｎＢを少なくすれば、所望の低いゲート
駆動電圧を得ることが可能となり、第１および第２のＦ
ＥＴ12，13に対する不必要な駆動損失を減らすことがで
きる。また、図２乃至図４の各波形図からも明らかなよ
うに、単に第１および第２の補助巻線８，11の巻数ｎ
Ａ，ｎＢを変えるだけで、従来よりも広範囲のゲート駆
動電圧を第１および第２のＦＥＴ12，13に簡単に供給す
ることができる。したがって、同期整流方式を採用した
ＤＣ−ＤＣコンバータにおける設計的範囲および汎用性
を、これによって著しく拡大することも可能となる。 【００３８】特に、本実施例では、部分共振型コンバー
タに好適な、第１および第２のトランス４，５を用いた
２トランス方式のＤＣ−ＤＣコンバータに関し説明を行
なったが、単一のトランスを用いた１トランス方式のＤ
Ｃ−ＤＣコンバータについても、同様の作用，効果を奏
する。例えば、図１において、第１のトランス４，５を
単一のトランスで構成し、第１および第２の一次巻線
６，９を単一の一次巻線で構成してもよい。この場合
も、上記数式４および数式７の関係が成立するので、第
１および第２の補助巻線11の巻数ｎＡ，ｎＢを適宜選択
することで、図２乃至図４に示すような広範囲の第１お
よび第２のＦＥＴ12，13のゲート・ソース間電圧Ｖgs1
，Ｖgs2 を得ることができる。 【００３９】本発明は上記実施例に限定されるものでは
なく、本発明の要旨の範囲において種々の変形実施が可
能である。例えば、インバータ部の構成は、部分共振型
に限らず、各種のタイプのものを適用することができ
る。 【００４０】 【発明の効果】本発明のＤＣ−ＤＣコンバータは、トラ
ンスの一次巻線に直流入力電圧を断続的に印加し、この
トランスの第１および第２の二次巻線から誘起された電
圧を、前記第１の二次巻線の一端に接続した第１のＭＯ
Ｓ型ＦＥＴと、前記第２の二次巻線の一端に接続した第
２のＭＯＳ形ＦＥＴとからなる二次整流部により整流し
て、所定の直流出力電圧を得るＤＣ−ＤＣコンバータに
おいて、前記トランスに前記第１および第２の二次巻線
とは独立して、第１および第２の補助巻線を巻回し、前
記第１の補助巻線の一端を前記第２のＦＥＴのゲートに
接続するとともに、前記第２の補助巻線の一端を前記第
１のＦＥＴのゲートに接続し、前記第１および第２の補
助巻線の他端を前記第１および第２の二次巻線の他端の
接続点に接続したものであり、第１および第２のＦＥＴ
の駆動損失を減らし、しかも、従来よりも広範囲のゲー
ト駆動電圧を第１および第２のＦＥＴに簡単に供給する
ことが可能となる。

【図面の簡単な説明】 【図１】本発明の一実施例を示すＤＣ−ＤＣコンバータ
の回路図である。 【図２】同上ｎＳ＝ｎＢの場合における第１のＦＥＴの
ゲート・ソース間電圧を示す波形図である。 【図３】同上ｎＳ＞ｎＢの場合における第１のＦＥＴの
ゲート・ソース間電圧を示す波形図である。 【図４】同上ｎＳ＜ｎＢの場合における第１のＦＥＴの
ゲート・ソース間電圧を示す波形図である。 【図５】従来例を示すＤＣ−ＤＣコンバータの回路図で
ある。 【符号の説明】 ４ 第１のトランス（トランス） ５ 第２のトランス（トランス） ６ 第１の一次巻線（一次巻線） ７ 第１の二次巻線 ８ 第１の補助巻線 ９ 第２の一次巻線（一次巻線） 10 第２の二次巻線 11 第２の補助巻線 12 第１のＭＯＳ型ＦＥＴ 13 第２のＭＯＳ型ＦＥＴ 14 二次整流部

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 トランスの一次巻線に直流入力電圧を断
   続的に印加し、このトランスの第１および第２の二次巻
   線から誘起された電圧を、前記第１の二次巻線の一端に
   接続した第１のＭＯＳ型ＦＥＴと、前記第２の二次巻線
   の一端に接続した第２のＭＯＳ形ＦＥＴとからなる二次
   整流部により整流して、所定の直流出力電圧を得るＤＣ
   −ＤＣコンバータにおいて、前記トランスに前記第１お
   よび第２の二次巻線とは独立して、第１および第２の補
   助巻線を巻回し、前記第１の補助巻線の一端を前記第２
   のＦＥＴのゲートに接続するとともに、前記第２の補助
   巻線の一端を前記第１のＦＥＴのゲートに接続し、前記
   第１および第２の補助巻線の他端を前記第１および第２
   の二次巻線の他端の接続点に接続したことを特徴とする
   ＤＣ−ＤＣコンバータ。