JP3450226B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳細には、素子分離を施されているＳ
ｉウェハ上にゲート絶縁膜を形成後に、ゲート電極を形
成するＭＯＳ−ＦＥＴのゲート電極の特性を改善するＣ
ＭＯＳ型半導体装置の製造方法に関するものである。
方法に関し、より詳細には、素子分離を施されているＳ
ｉウェハ上にゲート絶縁膜を形成後に、ゲート電極を形
成するＭＯＳ−ＦＥＴのゲート電極の特性を改善するＣ
ＭＯＳ型半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来から、ＭＯＳ−ＦＥＴ型半導体装置
において、その特性改善として、短チャネル化によるチ
ャネル抵抗の低減化や、ゲート絶縁膜の薄膜化による駆
動力を向上させてなる等の特性改善策が一般的に図られ
ている。
において、その特性改善として、短チャネル化によるチ
ャネル抵抗の低減化や、ゲート絶縁膜の薄膜化による駆
動力を向上させてなる等の特性改善策が一般的に図られ
ている。
【０００３】しかしながら、従来からこのゲート絶縁膜
が酸化膜換算で、例えば、３ｎｍまで薄膜化すると、ゲ
ート電極の空乏化を起こして、このような特性改善を困
難にさせる傾向にあった。
が酸化膜換算で、例えば、３ｎｍまで薄膜化すると、ゲ
ート電極の空乏化を起こして、このような特性改善を困
難にさせる傾向にあった。
【０００４】そこで、従来からこの空乏化を防止又は抑
制する方法として、ゲート電極膜とゲート絶縁膜との界
面近傍のキャリア濃度を向上することで、この空乏化を
抑制する方法が知られている。これは、例えば、レーザ
光を用いて、ポリＳｉ電極中の不純物の活性化率を向上
させて、上述するキャリア濃度を向上させようとするも
のである。
制する方法として、ゲート電極膜とゲート絶縁膜との界
面近傍のキャリア濃度を向上することで、この空乏化を
抑制する方法が知られている。これは、例えば、レーザ
光を用いて、ポリＳｉ電極中の不純物の活性化率を向上
させて、上述するキャリア濃度を向上させようとするも
のである。
【０００５】すなわち、上述するこの方法とは、非晶質
Ｓｉ膜を成長させた後、例えば、波長３０８ｎｍのＸｅ
Ｃｌレーザ光を照射することで、非晶質Ｓｉ膜を溶融−
アニール下に多結晶Ｓｉ膜化にするものである。この溶
融−結晶化の相転移を利用して、ゲート電極層の不純物
が活性化（又は活性化率向上）されて、ゲートのキャリ
ア濃度を向上することができる。例えば、処理前に比べ
て、ほぼ１０倍程度増大することが知られている。
Ｓｉ膜を成長させた後、例えば、波長３０８ｎｍのＸｅ
Ｃｌレーザ光を照射することで、非晶質Ｓｉ膜を溶融−
アニール下に多結晶Ｓｉ膜化にするものである。この溶
融−結晶化の相転移を利用して、ゲート電極層の不純物
が活性化（又は活性化率向上）されて、ゲートのキャリ
ア濃度を向上することができる。例えば、処理前に比べ
て、ほぼ１０倍程度増大することが知られている。
【０００６】しかしながら、周知の如く、この方法は、
層厚が、例えば、５０ｎｍ以下程度の薄膜を対象にした
場合に、上述するような効果を発揮させることができる
方法である。
層厚が、例えば、５０ｎｍ以下程度の薄膜を対象にした
場合に、上述するような効果を発揮させることができる
方法である。
【０００７】とこらが、通常、１００ｎｍ以上の膜厚を
有するゲート電極等を対象とする場合には、厚さ方向全
体を均一に溶融させることは極めて困難である。従っ
て、不純物を充分に拡散させて、均斉に活性化させるこ
とが困難であるのが実状である。また、全体を溶融させ
るために、レーザ光照射に要する高電力を付加させなけ
ればならないし、また、レーザ光の照射時間が長時間に
及ぶことにより、ゲート絶縁膜を損傷（ダメージを与え
る）させてしまう傾向にあった。
有するゲート電極等を対象とする場合には、厚さ方向全
体を均一に溶融させることは極めて困難である。従っ
て、不純物を充分に拡散させて、均斉に活性化させるこ
とが困難であるのが実状である。また、全体を溶融させ
るために、レーザ光照射に要する高電力を付加させなけ
ればならないし、また、レーザ光の照射時間が長時間に
及ぶことにより、ゲート絶縁膜を損傷（ダメージを与え
る）させてしまう傾向にあった。
【０００８】そこで、厚膜のゲート電極を有するゲート
電極の特性改善を行う半導体装置の製造方法として、例
えば、特開平８−３７２３９号公報には、デュアルゲー
ト構造を有する半導体装置のゲートの空乏化を防止する
ため、Ｐ型及びＮ型両ゲートの上層に高不純物濃度を有
するＮ型ポリシリコン層を設け、両ゲートを連結し、更
にＰ型ゲート側のＮ型ポリシリコン層間とその上に高融
点金属層又は高融点金属のシリサイド層等を設けてなる
半導体装置が記載されている。
電極の特性改善を行う半導体装置の製造方法として、例
えば、特開平８−３７２３９号公報には、デュアルゲー
ト構造を有する半導体装置のゲートの空乏化を防止する
ため、Ｐ型及びＮ型両ゲートの上層に高不純物濃度を有
するＮ型ポリシリコン層を設け、両ゲートを連結し、更
にＰ型ゲート側のＮ型ポリシリコン層間とその上に高融
点金属層又は高融点金属のシリサイド層等を設けてなる
半導体装置が記載されている。
【０００９】また、特開平８−１０２５３５号公報に
は、ポリシリコン膜から高融点シリサイド膜への不純物
拡散を抑制するために、これらからなるゲート電極上に
絶縁膜を設けてなる半導体装置が記載されている。
は、ポリシリコン膜から高融点シリサイド膜への不純物
拡散を抑制するために、これらからなるゲート電極上に
絶縁膜を設けてなる半導体装置が記載されている。
【００１０】
【発明が解決しようとする課題】以上のような状況下に
あって、既に上述するように、ＭＯＳ型半導体のゲート
電極の空乏化を防ぐため、シリコーンゲートにレーザ光
を照射してゲート酸化膜界面にポリシリケート中の不純
物の活性化率を上げる方法が知られている。しかしなが
ら、周知の如くシリコーンの融点が高いことから、この
ように高温下にすることで、ポリシリコーン中の不純物
の拡散を高めて目的とする効果を発揮させる反面、特に
その下地層の絶縁膜であるゲート酸化膜にダメージを与
えてしまう。特に、ゲート電極の特性改善のため、その
層厚を高めて、シート抵抗を低下させるゲート電極構造
である場合においては、特に、上述するようなダメージ
を防止又は抑制することは極めて困難であるのが実状で
ある。
あって、既に上述するように、ＭＯＳ型半導体のゲート
電極の空乏化を防ぐため、シリコーンゲートにレーザ光
を照射してゲート酸化膜界面にポリシリケート中の不純
物の活性化率を上げる方法が知られている。しかしなが
ら、周知の如くシリコーンの融点が高いことから、この
ように高温下にすることで、ポリシリコーン中の不純物
の拡散を高めて目的とする効果を発揮させる反面、特に
その下地層の絶縁膜であるゲート酸化膜にダメージを与
えてしまう。特に、ゲート電極の特性改善のため、その
層厚を高めて、シート抵抗を低下させるゲート電極構造
である場合においては、特に、上述するようなダメージ
を防止又は抑制することは極めて困難であるのが実状で
ある。
【００１１】そこで、上述する公報には、ゲート電極の
特性改善を可能にする半導体装置の製造方法が提案され
ているが、しかしながら、確かに特性改善を達成するこ
とができるにしても、このような方法による対策は同時
に、半導体装置として一層の微細化構造を施すことにも
なる。
特性改善を可能にする半導体装置の製造方法が提案され
ているが、しかしながら、確かに特性改善を達成するこ
とができるにしても、このような方法による対策は同時
に、半導体装置として一層の微細化構造を施すことにも
なる。
【００１２】例えば、上述する前者の公報に記載するＰ
型及びＮ型デュアルゲートを配すＣＭＯＳ提案では、そ
の図９（ｂ）に示すゲート電極構造から明らかなよう
に、例えば、Ｐ型領域のゲート電極に示されるように、
ゲート酸化膜を下地に形成するＰ型ポリシリコン膜３４
上の高不純物濃度のＮ型ポリシリコン層３３が、その下
層に高融点金属３１、その上層に高融点金属シリサイド
層を設けてなるＰ型ゲートである。
型及びＮ型デュアルゲートを配すＣＭＯＳ提案では、そ
の図９（ｂ）に示すゲート電極構造から明らかなよう
に、例えば、Ｐ型領域のゲート電極に示されるように、
ゲート酸化膜を下地に形成するＰ型ポリシリコン膜３４
上の高不純物濃度のＮ型ポリシリコン層３３が、その下
層に高融点金属３１、その上層に高融点金属シリサイド
層を設けてなるＰ型ゲートである。
【００１３】これにより、ゲートが厚膜になって、シー
ト抵抗が低減され、上層に設ける高不純物濃度のＮ型ポ
リシリコン層３２で両ゲートを連結していることから、
ゲートの空乏化を防ぐ半導体装置である。しかしなが
ら、これらを微細化パターンとして形成させるには、著
しく煩雑な工程と微細で複雑な構造形成を要すことか
ら、その量産化、信頼性の点で、未だ充分に満足される
提案でない傾向にある。
ト抵抗が低減され、上層に設ける高不純物濃度のＮ型ポ
リシリコン層３２で両ゲートを連結していることから、
ゲートの空乏化を防ぐ半導体装置である。しかしなが
ら、これらを微細化パターンとして形成させるには、著
しく煩雑な工程と微細で複雑な構造形成を要すことか
ら、その量産化、信頼性の点で、未だ充分に満足される
提案でない傾向にある。
【００１４】そこで、本発明の目的は、厚い非晶質半導
体膜に対して容易に厚さ方向全体を比較的に低温で溶融
させることにより、ゲート電極の空乏化を抑制すること
ができて、しかも、そのゲート電極の構造を比較的に単
純化させることで、その結果、単純構造による特性改善
の信頼性を向上させ、且つその量産化を可能にするＰＭ
ＯＳ、ＮＭＯＳ及びＣＭＯＳ等の半導体装置の製造方法
を提供することである。
体膜に対して容易に厚さ方向全体を比較的に低温で溶融
させることにより、ゲート電極の空乏化を抑制すること
ができて、しかも、そのゲート電極の構造を比較的に単
純化させることで、その結果、単純構造による特性改善
の信頼性を向上させ、且つその量産化を可能にするＰＭ
ＯＳ、ＮＭＯＳ及びＣＭＯＳ等の半導体装置の製造方法
を提供することである。
【００１５】
【課題を解決する手段】本発明者は、上記する課題に鑑
みて、その課題を解決すべく鋭意検討を行った結果、ゲ
ート電極を形成させるため、少なくとも２種の非晶質半
導体膜を用いて厚膜に積層させて、しかも非晶質Ｓｉ膜
に、この膜よりは、低融点である、例えば、非晶質Ｇｅ
膜を多層に積層させた後、レーザ光を照射させて溶融さ
せた結果（図１を参照）、例えば、ゲート電極膜を１０
０ｎｍ程度の厚膜にしても、効果的にゲート電極の空乏
化を抑制されることを見出して、本発明を完成するに至
った。
みて、その課題を解決すべく鋭意検討を行った結果、ゲ
ート電極を形成させるため、少なくとも２種の非晶質半
導体膜を用いて厚膜に積層させて、しかも非晶質Ｓｉ膜
に、この膜よりは、低融点である、例えば、非晶質Ｇｅ
膜を多層に積層させた後、レーザ光を照射させて溶融さ
せた結果（図１を参照）、例えば、ゲート電極膜を１０
０ｎｍ程度の厚膜にしても、効果的にゲート電極の空乏
化を抑制されることを見出して、本発明を完成するに至
った。
【００１６】すなわち、本発明は、ＭＯＳ−ＦＥＴのゲ
ート電極の抵抗を低下させて、特性改善をするため、そ
のゲート電極層を特に多層にして厚膜化を容易にし、こ
の厚膜化によることでゲート電極のシート抵抗を効果的
に低下さ、しかも、多層化ゲート材として非晶質半導体
膜を、レーザ光照射下に容易に溶融するゲート材とする
ことで、注入する不純物の拡散を効果的に、その深さ方
向に対しても均斉に拡散することができ、従来に比べて
著しく厚膜であっても空乏化を効果的に抑制することが
できるＭＯＳ−ＦＥＴ型半導体装置の製造方法である。
ート電極の抵抗を低下させて、特性改善をするため、そ
のゲート電極層を特に多層にして厚膜化を容易にし、こ
の厚膜化によることでゲート電極のシート抵抗を効果的
に低下さ、しかも、多層化ゲート材として非晶質半導体
膜を、レーザ光照射下に容易に溶融するゲート材とする
ことで、注入する不純物の拡散を効果的に、その深さ方
向に対しても均斉に拡散することができ、従来に比べて
著しく厚膜であっても空乏化を効果的に抑制することが
できるＭＯＳ−ＦＥＴ型半導体装置の製造方法である。
【００１７】そのために、本発明によれば、ＭＯＳ−Ｆ
ＥＴのゲート電極の特性改善をする半導体装置の製造方
法において、素子分離を施こしたＳｉ基板上に、ＰＭＯ
Ｓ形成領域及びＮＭＯＳ形成領域にそれぞれＮウエル及
びＰウエルを形成する。次いでこの基板上に順次酸化物
絶縁膜、特に非晶質半導体膜を多層に形成する。次いで
前記ＰＭＯＳ形成領域及びＮＭＯＳ形成領域上の前記多
層非晶質半導体膜にそれぞれアクセプター及びドナーを
ドープし、次いで前記非晶質半導体膜全面をレーザ光照
射により溶融処理を施した後、所定のパターニングに基
づく微細化形成によってゲート電極にすることを特徴と
する半導体装置の製造方法を提供する。
ＥＴのゲート電極の特性改善をする半導体装置の製造方
法において、素子分離を施こしたＳｉ基板上に、ＰＭＯ
Ｓ形成領域及びＮＭＯＳ形成領域にそれぞれＮウエル及
びＰウエルを形成する。次いでこの基板上に順次酸化物
絶縁膜、特に非晶質半導体膜を多層に形成する。次いで
前記ＰＭＯＳ形成領域及びＮＭＯＳ形成領域上の前記多
層非晶質半導体膜にそれぞれアクセプター及びドナーを
ドープし、次いで前記非晶質半導体膜全面をレーザ光照
射により溶融処理を施した後、所定のパターニングに基
づく微細化形成によってゲート電極にすることを特徴と
する半導体装置の製造方法を提供する。
【００１８】また、本発明によれが、上述する製造方法
の他の製造方法として、上述する同様の方法で形成され
る多層非晶質半導体膜にそれぞれ同様にアクセプター及
びドナーをドープしてなる多層非晶質半導体膜上に、所
定のパターニングに基づく微細化形成を介するゲート電
極パターン等を施した後に、前記非晶質半導体膜全面に
レーザ光照射させて、溶融処理を施して同様のゲート電
極を有する半導体装置の製造方法を提供する。
の他の製造方法として、上述する同様の方法で形成され
る多層非晶質半導体膜にそれぞれ同様にアクセプター及
びドナーをドープしてなる多層非晶質半導体膜上に、所
定のパターニングに基づく微細化形成を介するゲート電
極パターン等を施した後に、前記非晶質半導体膜全面に
レーザ光照射させて、溶融処理を施して同様のゲート電
極を有する半導体装置の製造方法を提供する。
【００１９】このような本発明は、ゲート電極になる非
晶質半導体膜を、少なくとも２種の非晶質半導体膜を多
層に積層することで、比較的容易に膜厚を、所定の厚膜
化層にできることを特徴とする。
晶質半導体膜を、少なくとも２種の非晶質半導体膜を多
層に積層することで、比較的容易に膜厚を、所定の厚膜
化層にできることを特徴とする。
【００２０】また、本発明において、このような厚膜化
と同時に、例えば、Ｓｉ膜の融点を低下させる目的でよ
り融点の低い非晶質半導体膜を組合わせ積層することを
特徴とする。
と同時に、例えば、Ｓｉ膜の融点を低下させる目的でよ
り融点の低い非晶質半導体膜を組合わせ積層することを
特徴とする。
【００２１】これにより、これらの厚膜化の非晶質半導
体膜においては、レーザ光を照射して多層非晶質半導体
を溶融−多結晶化の過程で、形成されるゲート電極層
は、厚膜化構造による低抵抗化とこれに係わり低融点化
により、不純物の拡散が効果的に達成されて、厚膜であ
るゲート電極においても確実に空乏化を抑制することが
できるものである。
体膜においては、レーザ光を照射して多層非晶質半導体
を溶融−多結晶化の過程で、形成されるゲート電極層
は、厚膜化構造による低抵抗化とこれに係わり低融点化
により、不純物の拡散が効果的に達成されて、厚膜であ
るゲート電極においても確実に空乏化を抑制することが
できるものである。
【００２２】また、非晶質Ｓｉ膜に対してより低融点の
非晶質半導体膜を組合わせて厚膜化されるゲート電極
は、従来に比べて低いレーザパワーで効果的に溶融化−
不純物拡散化−所定の半導体化の一連の工程を可能にす
る。その結果、従来とは異なり、レーザ照射に伴うゲー
ト絶縁膜に対する絶縁劣化を防止又は抑制できる。
非晶質半導体膜を組合わせて厚膜化されるゲート電極
は、従来に比べて低いレーザパワーで効果的に溶融化−
不純物拡散化−所定の半導体化の一連の工程を可能にす
る。その結果、従来とは異なり、レーザ照射に伴うゲー
ト絶縁膜に対する絶縁劣化を防止又は抑制できる。
【００２３】
【発明の実施の形態】以上から、既に上述する如く、本
発明によれば、特にＣＭＯＳ−ＦＥＴにおけるゲート電
極の特性改善をするために、そのゲート電極をＳｉ基板
上に、ゲート電極層として形成する非晶質半導体膜を、
Ｓｉ半導体膜をベースにより低融点の非晶質半導体膜を
多層に積層成膜したゲート電極用の多層非晶質膜層に対
して、レーザ光照射による溶融化を介してゲート電極を
形成することを特徴としている。
発明によれば、特にＣＭＯＳ−ＦＥＴにおけるゲート電
極の特性改善をするために、そのゲート電極をＳｉ基板
上に、ゲート電極層として形成する非晶質半導体膜を、
Ｓｉ半導体膜をベースにより低融点の非晶質半導体膜を
多層に積層成膜したゲート電極用の多層非晶質膜層に対
して、レーザ光照射による溶融化を介してゲート電極を
形成することを特徴としている。
【００２４】また、ゲート電極のシート抵抗を低下させ
るため、特にＳｉ非晶質半導体にＳｉより低融点の例え
ばＧｅ非晶質半導体とからなる多層非晶質半導体膜を介
して、例えば、１ミクロンｍ程度の膜厚に形成する場合
であっても、電極化のための不純物を、従来法に比べて
拡散・活性化をより効果的に、均斉に施され、しかも、
下地の絶縁層にダメージを起こさないでゲート電極を形
成することを特徴としている。
るため、特にＳｉ非晶質半導体にＳｉより低融点の例え
ばＧｅ非晶質半導体とからなる多層非晶質半導体膜を介
して、例えば、１ミクロンｍ程度の膜厚に形成する場合
であっても、電極化のための不純物を、従来法に比べて
拡散・活性化をより効果的に、均斉に施され、しかも、
下地の絶縁層にダメージを起こさないでゲート電極を形
成することを特徴としている。
【００２５】そこで、図１〜図９を参照して、以下に、
本発明による半導体装置の製造方法の実施形態について
説明する。
本発明による半導体装置の製造方法の実施形態について
説明する。
【００２６】本発明によれば、既に上述する非晶質半導
体膜としては、特に限定されないが、例えば、Ｓｉ、Ｇ
ｅ及びＳｉＧｅ等を挙げることができ、これらの中か
ら、本発明においては、好ましくは、少なくとも２種を
組合わせて、レーザ照射下に多層非晶質膜の融点がより
低下することのできる組合わせを好適に使用することが
できる。従って、Ｓｉ−Ｇｅ又はＳｉ−ＳｉＧｅなる組
合わせを適宜使用することができる。
体膜としては、特に限定されないが、例えば、Ｓｉ、Ｇ
ｅ及びＳｉＧｅ等を挙げることができ、これらの中か
ら、本発明においては、好ましくは、少なくとも２種を
組合わせて、レーザ照射下に多層非晶質膜の融点がより
低下することのできる組合わせを好適に使用することが
できる。従って、Ｓｉ−Ｇｅ又はＳｉ−ＳｉＧｅなる組
合わせを適宜使用することができる。
【００２７】そこで、Ｓｉ−Ｇｅ組合わせとして、図１
に示す如く、素子分離３を施すＳｉ基板４上に、非晶質
Ｇｅ膜２を形成し、次いで非晶質Ｓｉ膜を積層成膜す
る。これに図１に示す如くレーザ光を照射する。なお、
基板上には図示されていないが、下地としてＳｉＯ2 等
の絶縁膜が施されている。
に示す如く、素子分離３を施すＳｉ基板４上に、非晶質
Ｇｅ膜２を形成し、次いで非晶質Ｓｉ膜を積層成膜す
る。これに図１に示す如くレーザ光を照射する。なお、
基板上には図示されていないが、下地としてＳｉＯ2 等
の絶縁膜が施されている。
【００２８】また、図２に示す如く、Ｓｉ−ＳｉＧｅ組
合わせとして、図２に示す如く、同様のＳｉ基板４上
に、非晶質ＳｉＧｅ５を形成し、次いで非晶質Ｓｉ膜１
を積層成膜する。次いで、図２に示す如くレーザ光を照
射する。これらの何れにおいても、下層のＧｅ層及びＳ
ｉＧｅ層が上層のＳｉ層のレーザ光照射下でＳｉ層の融
点を低下させる。
合わせとして、図２に示す如く、同様のＳｉ基板４上
に、非晶質ＳｉＧｅ５を形成し、次いで非晶質Ｓｉ膜１
を積層成膜する。次いで、図２に示す如くレーザ光を照
射する。これらの何れにおいても、下層のＧｅ層及びＳ
ｉＧｅ層が上層のＳｉ層のレーザ光照射下でＳｉ層の融
点を低下させる。
【００２９】更には、本発明において、上述する非晶質
半導体膜に代えて、Ｓｉ1-x Ｇｅxなる系で、Ｇｅの組
成比Ｘが任意に変化しうる非晶質半導体膜を適宜に使用
することができる。
半導体膜に代えて、Ｓｉ1-x Ｇｅxなる系で、Ｇｅの組
成比Ｘが任意に変化しうる非晶質半導体膜を適宜に使用
することができる。
【００３０】この場合においては、図３に示す如く、レ
ーザ光照射下の溶融系において、Ｇｅ組成Ｘがその厚さ
方向（又は深さ方向）Ｚに向かって、すなわち下地の絶
縁膜に向かって増大するような組成としてＳｉ1-x Ｇｅ
x が形成される。その結果、組成が連続的に変化してな
る、連続多層構造を有することになる。
ーザ光照射下の溶融系において、Ｇｅ組成Ｘがその厚さ
方向（又は深さ方向）Ｚに向かって、すなわち下地の絶
縁膜に向かって増大するような組成としてＳｉ1-x Ｇｅ
x が形成される。その結果、組成が連続的に変化してな
る、連続多層構造を有することになる。
【００３１】これにより、既に上述する如く、ゲート電
極膜となる本発明による非晶質半導体膜は、多層に形成
されて構造的に厚膜にすることが容易であり、その結
果、構造的にも、組成的にも、従来のＳｉ膜単層に比べ
て、そのシート抵抗を適宜低下させることができる。
極膜となる本発明による非晶質半導体膜は、多層に形成
されて構造的に厚膜にすることが容易であり、その結
果、構造的にも、組成的にも、従来のＳｉ膜単層に比べ
て、そのシート抵抗を適宜低下させることができる。
【００３２】また、本発明において、ゲート電極の特性
改善に当たり、既に上述する非晶質半導体膜をレーザ光
照射で、溶融処理工程後パターニングする製造方法に代
えて、予めアクセプター及びドナーをドープした上述す
るＳｉ基板上の非晶質半導体膜全面に、所定のパターニ
ングに基づく微細化形成によるゲートパターンを形成さ
せる。次いでパターン化された前記非晶質半導体膜全面
にレーザ光を照射させて、溶融させることにより、ドー
プした不純物が十分に活性化されると共に、パターン部
位にゲート電極を形成するものである。
改善に当たり、既に上述する非晶質半導体膜をレーザ光
照射で、溶融処理工程後パターニングする製造方法に代
えて、予めアクセプター及びドナーをドープした上述す
るＳｉ基板上の非晶質半導体膜全面に、所定のパターニ
ングに基づく微細化形成によるゲートパターンを形成さ
せる。次いでパターン化された前記非晶質半導体膜全面
にレーザ光を照射させて、溶融させることにより、ドー
プした不純物が十分に活性化されると共に、パターン部
位にゲート電極を形成するものである。
【００３３】また、本発明において、既に上述する製造
方法において、例えば、ＰＭＯＳ領域の非晶質半導体膜
上に対するアクセプターとしては、Ｂイオン注入を挙げ
ることができ、又ＮＭＯＳ領域の非晶質半導体膜に対す
るドナーとして、Ａｓイオンの注入を挙げることができ
る。ここで、本発明においては、これらの注入された不
純物のレーザ光照射による活性化は、既に上述する製造
方法によって、非晶質半導体膜の所定のパターニングの
前後であっても、得られるゲート電極の特性改善に影響
するものではない。
方法において、例えば、ＰＭＯＳ領域の非晶質半導体膜
上に対するアクセプターとしては、Ｂイオン注入を挙げ
ることができ、又ＮＭＯＳ領域の非晶質半導体膜に対す
るドナーとして、Ａｓイオンの注入を挙げることができ
る。ここで、本発明においては、これらの注入された不
純物のレーザ光照射による活性化は、既に上述する製造
方法によって、非晶質半導体膜の所定のパターニングの
前後であっても、得られるゲート電極の特性改善に影響
するものではない。
【００３４】そこで、以上の実施の形態を実施例による
製造方法として、以下により詳細に説明するが、本発明
は、これらにいささかも限定されるものではない。
製造方法として、以下により詳細に説明するが、本発明
は、これらにいささかも限定されるものではない。
【００３５】
【実施例１】図４（ａ）〜（ｃ）及び図５（ｄ）〜
（ｆ）を参照すると、Ｓｉ基板１１に素子分離１２を形
成後、図４（ｂ）及び（ｃ）に示す如く、従来から公知
の方法で、ＰＭＯＳ形成領域にはＮウエル１３を、ＮＭ
ＯＳ形成領域には、Ｐウエル１４をそれぞれ形成する。
次いで、基板上にＳｉＯ2 の絶縁膜１５を通常の方法で
形成する。この絶縁膜は、後述するゲート絶縁膜となる
ものである。
（ｆ）を参照すると、Ｓｉ基板１１に素子分離１２を形
成後、図４（ｂ）及び（ｃ）に示す如く、従来から公知
の方法で、ＰＭＯＳ形成領域にはＮウエル１３を、ＮＭ
ＯＳ形成領域には、Ｐウエル１４をそれぞれ形成する。
次いで、基板上にＳｉＯ2 の絶縁膜１５を通常の方法で
形成する。この絶縁膜は、後述するゲート絶縁膜となる
ものである。
【００３６】次いで、後述するゲート電極となる、非晶
質Ｇｅ膜１６及び非晶質Ｓｉ膜１７を積層成膜・成長さ
せる。これらの非晶質膜の成長は、従来から公知のＬＳ
Ｉ製造工程で、通常に使用するＬＰＣＶＤ装置を用いて
行った。
質Ｇｅ膜１６及び非晶質Ｓｉ膜１７を積層成膜・成長さ
せる。これらの非晶質膜の成長は、従来から公知のＬＳ
Ｉ製造工程で、通常に使用するＬＰＣＶＤ装置を用いて
行った。
【００３７】次いで、図４（ｂ）及び（ｃ）に示す如
く、ＰＭＯＳ形成領域及びＮＭＯＳ形成領域上の非晶質
膜１７に対して、それぞれＢイオンを加速１０ｋｅＶ
で、ドース量５Ｅ１５／ｃｍ2 の条件で、又はＡｓイオ
ンを加速６０ｋｅＶで、ドース量５Ｅ１５／ｃｍ2 条件
で注入する。次いで、波長３０８ｎｍのＸＣｌアキシマ
レーザ光を照射して、Ｓｉ−Ｇｅ多層非晶質膜を溶融さ
せて、注入された不純物を電気的に活性化すると同時
に、不純物を深さ方向に拡散させて、図４（ｄ）に示す
如く、Ｓｉ−Ｇｅ多層非晶質膜を多結晶Ｓｉ膜１９から
なる多層ポリ膜とする。
く、ＰＭＯＳ形成領域及びＮＭＯＳ形成領域上の非晶質
膜１７に対して、それぞれＢイオンを加速１０ｋｅＶ
で、ドース量５Ｅ１５／ｃｍ2 の条件で、又はＡｓイオ
ンを加速６０ｋｅＶで、ドース量５Ｅ１５／ｃｍ2 条件
で注入する。次いで、波長３０８ｎｍのＸＣｌアキシマ
レーザ光を照射して、Ｓｉ−Ｇｅ多層非晶質膜を溶融さ
せて、注入された不純物を電気的に活性化すると同時
に、不純物を深さ方向に拡散させて、図４（ｄ）に示す
如く、Ｓｉ−Ｇｅ多層非晶質膜を多結晶Ｓｉ膜１９から
なる多層ポリ膜とする。
【００３８】次いで、この多層膜を通常のリソグラフィ
技術を用いて、所定のパターニングをして図４（ｅ）に
示す多層ゲート電極２１を形成する。次いで、従来か
ら、一般的に用いられている処理工程を介して、図４
（ｆ）に示す如く、エクステンションを持つＳＤ拡散層
２３及びゲートサイドウオール絶縁膜２２を施すことに
より、ＭＯＳ−ＦＥＴの基本要素となる微細構造体を得
る。次いで、通常のＬＳＩ製造プロセスを用いて、ＣＭ
ＯＳ−ＦＥＴを有する半導体装置を製造する。
技術を用いて、所定のパターニングをして図４（ｅ）に
示す多層ゲート電極２１を形成する。次いで、従来か
ら、一般的に用いられている処理工程を介して、図４
（ｆ）に示す如く、エクステンションを持つＳＤ拡散層
２３及びゲートサイドウオール絶縁膜２２を施すことに
より、ＭＯＳ−ＦＥＴの基本要素となる微細構造体を得
る。次いで、通常のＬＳＩ製造プロセスを用いて、ＣＭ
ＯＳ−ＦＥＴを有する半導体装置を製造する。
【００３９】以上のような本発明による製造方法によ
り、Ｓｉ−Ｇｅ系多層非晶質膜を介して得られるゲート
電極は、レーザ照射で溶融される際には、膜の下部迄、
充分に溶融されて、ゲート絶縁膜近傍まで均斉に、不純
物の活性化率を向上することが図られる。
り、Ｓｉ−Ｇｅ系多層非晶質膜を介して得られるゲート
電極は、レーザ照射で溶融される際には、膜の下部迄、
充分に溶融されて、ゲート絶縁膜近傍まで均斉に、不純
物の活性化率を向上することが図られる。
【００４０】そこで、図８を参照すると、以上のような
本発明によるＰＭＯＳーＦＥＴと従来の単層の非晶質Ｓ
ｉ膜を用いて製造されるＰＭＯＳ−ＦＥＴについて、ゲ
ート電極と基板間の電気容量を対比すると、従来例で
は、ゲート絶縁膜直上の電極領域の不純物活性化が十分
でないのか、その容量値が減少しているのに対して、本
発明例では十分高い値を示しているのが特徴である。
本発明によるＰＭＯＳーＦＥＴと従来の単層の非晶質Ｓ
ｉ膜を用いて製造されるＰＭＯＳ−ＦＥＴについて、ゲ
ート電極と基板間の電気容量を対比すると、従来例で
は、ゲート絶縁膜直上の電極領域の不純物活性化が十分
でないのか、その容量値が減少しているのに対して、本
発明例では十分高い値を示しているのが特徴である。
【００４１】例えば、この電気量値から、ゲート電極の
空乏化率を算出すると、従来例では１５％の空乏化率で
あるに対し、本発明例では、空乏化率を５％に低減され
ることが確認された。
空乏化率を算出すると、従来例では１５％の空乏化率で
あるに対し、本発明例では、空乏化率を５％に低減され
ることが確認された。
【００４２】
【実施例２】図６（ａ）〜（ｃ）及び図７（ｄ）〜
（ｆ）を参照すると、上述する、Ｓｉ−Ｇｅ系多層非晶
質膜にレーザ光を照射した後、パターニングしてゲート
電極の特性改善製造方法とは異なり、この非晶質膜をパ
ターニング後、レーザ光を照射してゲート電極の特性改
善をする半導体装置の製造方法である。
（ｆ）を参照すると、上述する、Ｓｉ−Ｇｅ系多層非晶
質膜にレーザ光を照射した後、パターニングしてゲート
電極の特性改善製造方法とは異なり、この非晶質膜をパ
ターニング後、レーザ光を照射してゲート電極の特性改
善をする半導体装置の製造方法である。
【００４３】そこで、実施例１と同様にして、Ｓｉ基板
１１に素子分離、Ｎウエル、Ｐウエルを形成した後、ゲ
ート絶縁膜、Ｓｉ−Ｇｅ系多層非晶質膜を形成する。
１１に素子分離、Ｎウエル、Ｐウエルを形成した後、ゲ
ート絶縁膜、Ｓｉ−Ｇｅ系多層非晶質膜を形成する。
【００４４】なお、ＰＭＯＳの形成について以下に説明
するが、ＮＭＯＳも同様の方法で形成することができ
る。
するが、ＮＭＯＳも同様の方法で形成することができ
る。
【００４５】次いで、ゲート絶縁膜１５及びＳｉ−Ｇｅ
の多層膜をパターニング後［図６（ｃ）参照］、エクス
テンション領域にＢイオンを注入する［図７（ｄ）参
照］。更に、５００℃以下の低温度でゲートサイドウオ
ール膜２４を形成した後、Ｄｅｅｐ−ＳＤ領域にＢイオ
ンを注入する［図７（ｅ）参照］。
の多層膜をパターニング後［図６（ｃ）参照］、エクス
テンション領域にＢイオンを注入する［図７（ｄ）参
照］。更に、５００℃以下の低温度でゲートサイドウオ
ール膜２４を形成した後、Ｄｅｅｐ−ＳＤ領域にＢイオ
ンを注入する［図７（ｅ）参照］。
【００４６】次いで、実施例１と同様の条件でレーザ光
を照射し、多層非晶質層を溶融結晶化させて、多層ゲー
ト電極２１を形成すると同時にＳＤ領域も溶融結晶化さ
せる［図７（ｆ）参照］。ＮＭＯＳについても同様に形
成させて、実施例１と同様にしてＬＳＩを製造する。
を照射し、多層非晶質層を溶融結晶化させて、多層ゲー
ト電極２１を形成すると同時にＳＤ領域も溶融結晶化さ
せる［図７（ｆ）参照］。ＮＭＯＳについても同様に形
成させて、実施例１と同様にしてＬＳＩを製造する。
【００４７】そこで、従来から、通常、高濃度に不純物
をドープされた多結晶Ｓｉは、Ｐ型とＮ型でエッチング
レートを同一にすることが困難であるのが一般的であっ
た。
をドープされた多結晶Ｓｉは、Ｐ型とＮ型でエッチング
レートを同一にすることが困難であるのが一般的であっ
た。
【００４８】本実施例１では、Ｐ型の非晶質膜とＮ型の
非晶質膜のパターニングは、比較的に困難を来す傾向に
あるが、実施例２では、多層非晶質膜に対して先に所定
のパターニングを施してから、レーザ光照射で結晶化す
ることから、実施例１に比べてゲートパタニングを容易
にする特徴を有し、また、デバイスの特性改善は実施例
１に同様である。
非晶質膜のパターニングは、比較的に困難を来す傾向に
あるが、実施例２では、多層非晶質膜に対して先に所定
のパターニングを施してから、レーザ光照射で結晶化す
ることから、実施例１に比べてゲートパタニングを容易
にする特徴を有し、また、デバイスの特性改善は実施例
１に同様である。
【００４９】また、図示されていないが、非晶質半導体
膜として、Ｓｉ−Ｇｅ組合わせ身に代えて、図２で既に
説明したＳｉ−ＳｉＧｅ組合わせの多層非晶質半導体膜
の場合も、実施例１又は実施例２の製造方法において、
同様の効果を発揮する半導体装置を得ることができる。
膜として、Ｓｉ−Ｇｅ組合わせ身に代えて、図２で既に
説明したＳｉ−ＳｉＧｅ組合わせの多層非晶質半導体膜
の場合も、実施例１又は実施例２の製造方法において、
同様の効果を発揮する半導体装置を得ることができる。
【００５０】なを、融点低下の点から、Ｓｉ層をあまり
厚膜に成膜できないが、図８に示す同様の方法で評価を
すると、Ｇｅ組成５０％の場合の空乏化率は、６％であ
る。しかしながら、Ｇｅ組成１０％では空乏化率が１０
％を示す。また、他の効果として、Ｇｅ組成を変化させ
ることで、ＭＯＳ−ＦＥＴのしきい値を制御することが
できる。これは、Ｇｅ組成によって、結晶化後のＧｅ多
結晶膜の仕事関数を制御できるためと奏される。
厚膜に成膜できないが、図８に示す同様の方法で評価を
すると、Ｇｅ組成５０％の場合の空乏化率は、６％であ
る。しかしながら、Ｇｅ組成１０％では空乏化率が１０
％を示す。また、他の効果として、Ｇｅ組成を変化させ
ることで、ＭＯＳ−ＦＥＴのしきい値を制御することが
できる。これは、Ｇｅ組成によって、結晶化後のＧｅ多
結晶膜の仕事関数を制御できるためと奏される。
【００５１】また、図示されていないが、更にまた、図
３で既に説明した如くのＧｅの組成比Ｘを任意に変化し
うるＳｉ1-xＧｅxなる非晶質半導体膜を使用した場合に
も、実施例１又は実施例２の製造方法で、同様の効果を
発揮する半導体装置を製造することができる。
３で既に説明した如くのＧｅの組成比Ｘを任意に変化し
うるＳｉ1-xＧｅxなる非晶質半導体膜を使用した場合に
も、実施例１又は実施例２の製造方法で、同様の効果を
発揮する半導体装置を製造することができる。
【００５２】特に、この非晶質半導体膜の組成的に、深
さ方向に連続した組成変化を持たせるこののできる構造
特性を活かして、その表面のＧｅ組成を０％近傍にし
て、ゲート絶縁膜界面を１００％にすることで、実施例
１と同様に空乏化率を５％に抑制することができる。ま
た、図３で説明したように、Ｇｅ組成を膜厚方向に連続
して組成変化させられる構造であるため、膜中歪みを低
減させる効果がある。
さ方向に連続した組成変化を持たせるこののできる構造
特性を活かして、その表面のＧｅ組成を０％近傍にし
て、ゲート絶縁膜界面を１００％にすることで、実施例
１と同様に空乏化率を５％に抑制することができる。ま
た、図３で説明したように、Ｇｅ組成を膜厚方向に連続
して組成変化させられる構造であるため、膜中歪みを低
減させる効果がある。
【００５３】
【発明の効果】以上から、本発明によるＭＯＳ−ＦＥＴ
型半導体装置の製造方法は、特に厚膜であるゲート電極
層の特性改善を可能にする製造方法であり、ゲート電極
層を、例えば、非晶質Ｓｉ膜をベースにより低融点の非
晶質半導体膜を組合わせて多層成膜することで、レーザ
光照射下における溶融−多結晶化の過程では、厚膜ゲー
ト層に対して、著しく低パワーのレーザ光照射で溶融、
活性化処理を施すことができ、従来法によるＳｉ膜単層
からなる半導体装置では不可能であって、しかも、下地
のゲート絶縁層に対する絶縁劣化等のダメージを起こす
ことなく、ドープする不純物を、特に深さ方向に対して
も、均斉に、活性化率を向上させることができる。
型半導体装置の製造方法は、特に厚膜であるゲート電極
層の特性改善を可能にする製造方法であり、ゲート電極
層を、例えば、非晶質Ｓｉ膜をベースにより低融点の非
晶質半導体膜を組合わせて多層成膜することで、レーザ
光照射下における溶融−多結晶化の過程では、厚膜ゲー
ト層に対して、著しく低パワーのレーザ光照射で溶融、
活性化処理を施すことができ、従来法によるＳｉ膜単層
からなる半導体装置では不可能であって、しかも、下地
のゲート絶縁層に対する絶縁劣化等のダメージを起こす
ことなく、ドープする不純物を、特に深さ方向に対して
も、均斉に、活性化率を向上させることができる。
【００５４】これにより、ゲート電極を容易に所定の厚
膜にすることができ、厚膜化効果による低抵抗化と、こ
れに係わる空乏化を効果的に抑制することができるＰＭ
ＯＳ型、ＮＭＯＳ型及びＣＭＯＳ型半導体装置の製造方
法を提供することができる。
膜にすることができ、厚膜化効果による低抵抗化と、こ
れに係わる空乏化を効果的に抑制することができるＰＭ
ＯＳ型、ＮＭＯＳ型及びＣＭＯＳ型半導体装置の製造方
法を提供することができる。
【図１】本発明のゲート電極を形成させる多層非晶質半
導体膜の概略概念図を示す。
導体膜の概略概念図を示す。
【図２】本発明のゲート電極を形成させる多層非晶質半
導体膜（他の例）の概略概念図を示す。
導体膜（他の例）の概略概念図を示す。
【図３】本発明のゲート電極を形成させる多層非晶質半
導体膜（更に他の例）の概略概念図を示す。
導体膜（更に他の例）の概略概念図を示す。
【図４】本発明による半導体装置の製造実施例の製造工
程図である。
程図である。
【図５】図４につづく製造工程図である。
【図６】本発明による半導体装置の製造実施例の製造工
程図である。
程図である。
【図７】図６につづく製造工程図である。
【図８】本発明製造方法と従来製造方法との効果の一例
を示すプロファイルである。
を示すプロファイルである。
【図９】従来法の製造方法によるＣＭＯＳのゲート電極
例を示す。
例を示す。
１，１７ 非晶質Ｓｉ膜
２，１６ 非晶質Ｇｅ膜
３，１２ 素子分離
４ Ｓｉ基板
５ 非晶質ＳｉＧｅ膜
６ 非晶質ＳｉX-1 ＧｅX
１１ Ｓｉ基板
１３ Ｎウエル
１４ Ｐウエル
１５ 絶縁膜
１８ 多結晶Ｇｅ膜
１９ 多結晶Ｓｉ膜
２０ ゲート絶縁膜
２１ 多層ゲート電極
２２ ゲートサイドウオール絶縁膜
２３ ＳＤ拡散層
２４ 低温ゲートサイドウオール絶縁膜
３０ ゲート酸化膜
３１，３２ 高融点金属又は高融点金属シリサイド層
３３ 高不純物濃度のＮ型ポリシリコン層
３４ Ｐ型ポリシリコン膜
３５ サイドウオール
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｆ
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8238
H01L 21/20
H01L 21/265 602
H01L 21/28 301
H01L 27/092
H01L 29/78
Claims (5)
- 【請求項１】ＭＯＳ−ＦＥＴのゲート電極の特性改善を
する半導体装置の製造方法において、素子分離を施すＳ
ｉ基板に、ＰＭＯＳ形成領域及びＮＭＯＳ形成領域にそ
れぞれＮウエル及びＰウエルを形成後、前記基板上に順
次、絶縁膜と、Ｓｉ、Ｇｅ及びＳｉＧｅの群から選ばれ
る少なくとも２種を組合わせて成膜した多層非晶質半導
体膜とを形成し、次いで前記ＰＭＯＳ形成領域及びＮＭ
ＯＳ形成領域上の前記多層非晶質半導体膜にそれぞれア
クセプター及びドナーをドープし、次いで前記非晶質半
導体膜全面をレーザ光照射により溶融処理を施し、所定
のパターニングに基づく微細化形成を介してゲート電極
にすることを特徴とする半導体装置の製造方法。 - 【請求項２】ＭＯＳ−ＦＥＴのゲート電極の特性改善を
する半導体装置の製造方法において、素子分離を施すＳ
ｉ基板に、ＰＭＯＳ形成領域及びＮＭＯＳ形成領域にそ
れぞれＮウエル及びＰウエルを形成後、前記基板上に順
次、絶縁膜と、Ｓｉ、Ｇｅ及びＳｉＧｅの群から選ばれ
る少なくとも２種を組合わせて成膜した多層非晶質半導
体膜とを形成し、次いで前記ＰＭＯＳ形成領域及びＮＭ
ＯＳ形成領域上の前記多層非晶質半導体膜にそれぞれア
クセプター及びドナーをドープし、所定のパターニング
に基づく微細化形成を介してゲートパターンを形成し、
次いで残留する前記非晶質半導体膜全面にレーザ光照射
による溶融処理を施してゲート電極にすることを特徴と
する半導体装置の製造方法。 - 【請求項３】ＭＯＳ−ＦＥＴのゲート電極の特性改善を
する半導体装置の製造方法において、素子分離を施すＳ
ｉ基板に、ＰＭＯＳ形成領域及びＮＭＯＳ形成領域にそ
れぞれＮウエル及びＰウエルを形成後、前記基板上に順
次、絶縁膜と、Ｓｉ 1-x Ｇｅ x からなり組成Ｘがレーザ
照射面からＳｉ基板に向かって増大する非晶質半導体膜
とを形成し、次いで前記ＰＭＯＳ形成領域及びＮＭＯＳ
形成領域上の前記非晶質半導体膜にそれぞれアクセプタ
ー及びドナーをドープし、次いで前記非晶質半導体膜全
面をレーザ光照射により溶融処理を施し、所定のパター
ニングに基づく 微細化形成を介してゲート電極にするこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】ＭＯＳ−ＦＥＴのゲート電極の特性改善を
する半導体装置の製造方法において、素子分離を施すＳ
ｉ基板に、ＰＭＯＳ形成領域及びＮＭＯＳ形成領域にそ
れぞれＮウエル及びＰウエルを形成後、前記基板上に順
次、絶縁膜と、Ｓｉ 1-x Ｇｅ x からなり組成Ｘがレーザ
照射面からＳｉ基板に向かって増大する非晶質半導体膜
とを形成し、次いで前記ＰＭＯＳ形成領域及びＮＭＯＳ
形成領域上の前記非晶質半導体膜にそれぞれアクセプタ
ー及びドナーをドープし、所定のパターニングに基づく
微細化形成を介してゲートパターンを形成し、次いで残
留する前記非晶質半導体膜全面にレーザ光照射による溶
融処理を施してゲート電極にすることを特徴とする半導
体装置の製造方法。 - 【請求項５】前記アクセプター及びドナーとして、それ
ぞれＢイオン及びＡｓイオンをドープすることを特徴と
する請求項１〜４の何れかに記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16371199A JP3450226B2 (ja) | 1999-06-10 | 1999-06-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16371199A JP3450226B2 (ja) | 1999-06-10 | 1999-06-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000353755A JP2000353755A (ja) | 2000-12-19 |
| JP3450226B2 true JP3450226B2 (ja) | 2003-09-22 |
Family
ID=15779195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16371199A Expired - Fee Related JP3450226B2 (ja) | 1999-06-10 | 1999-06-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3450226B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100402381B1 (ko) * | 2001-02-09 | 2003-10-17 | 삼성전자주식회사 | 게르마늄 함유 폴리실리콘 게이트를 가지는 씨모스형반도체 장치 및 그 형성방법 |
| JP5203348B2 (ja) * | 2009-12-25 | 2013-06-05 | 株式会社日本製鋼所 | 半導体基板の製造方法および半導体基板製造装置 |
-
1999
- 1999-06-10 JP JP16371199A patent/JP3450226B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000353755A (ja) | 2000-12-19 |
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