JP3440920B2 - 半導体装置の検査パターン及び半導体装置の製造工程管理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
製造工程等において、化学的機械研磨法により埋め込み
配線またはプラグを形成する際の工程管理方法に関す
る。

【０００２】

【従来の技術】埋め込み配線またはプラグを化学的機械
研磨法により多層に形成する場合、その研磨工程が正常
に行われているかを製造工程において管理する必要があ
る。具体的には研磨不足および研磨過多を研磨工程終了
後、または拡散終了後の製品において検査しなければな
らない。

【０００３】図１（ａ）及び図２（ａ）は、基板上に形
成した層間絶縁膜１１上に埋め込み配線１２を形成した
配線構造の上面図を示し、図１（ｂ）及び図２（ｂ）
は、その断面図を示したものである。

【０００４】埋め込み配線は層間絶縁膜１１に形成した
配線溝パターンに配線材料となる金属膜を埋め込んだ
後、化学機械研磨（ＣＭＰ）法により埋め込んだ金属膜
全体を研磨して形成する。しかし、ＣＭＰの研磨量が不
足した場合には、図１（ａ）及び（ｂ）に示すように研
磨残り１３が発生する。配線材料からなる研磨残り１３
は、配線またはプラグ間の短絡（ショート）の原因とな
る。

【０００５】逆に、ＣＭＰの研磨が過多であった場合に
は、図２に示すように、配線またはプラグの膜厚が配線
の中央部分で大きく減少するという、研磨過多（いわゆ
るディッシング）１４が起こるため、配線抵抗の増大を
招く原因となる。

【０００６】研磨量不足の管理を行うための従来の方法
としては、例えば走査型電子顕微鏡（ＳＥＭ）による方
法が知られている。研磨残りの発生した配線をＳＥＭに
より観察すると、導電材料と絶縁材料間で像にコントラ
ストが生じるため、図１（ａ）に示すような研磨不足に
よる配線材料の研磨残り１３を表面から観察することが
でき、研磨量不足と判断することができる。

【０００７】一方、研磨過多（ディッシング）の管理を
行うための従来の方法としては、例えば特定のパターン
上を触針式表面段差測定器（プロファイラー）や原子間
力顕微鏡（ＡＦＭ）により表面形状の測定を行い、その
仕上がり形状から研磨量の推定を行うという方法が知ら
れている。ディッシングが発生した配線はプロファイラ
ーやＡＦＭにより観察することができディッシング量が
ある規格値（例えば１００ｎｍ）より大きい時に工程異
常と判断することができる。

【０００８】上述した研磨量不足及びディッシング管理
方法を併用した検査を行うことにより研磨量不足、過多
の両方を判断することができる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来の技術による研磨量不足、過多の判定方法は、判断の
基準値を明確に指標化するのが困難である。その理由は
以下の通りである。

【００１０】（１）研磨量不足を判定するためにＳＥＭ
観察を用いる上記従来方法では、配線材料の研磨残りが
例えば数ｎｍと極めて僅かであった場合には、周辺の絶
縁膜部とのコントラストが十分取れず、研磨残りが検出
できない。

【００１１】（２）ディッシングを判定するために表面
形状の測定を行う上記従来方法では、研磨過多を検出す
る場合はあくまで表面の段差の測定により配線またはプ
ラグ膜厚の減りを判断しているため、配線部だけではな
く周辺の絶縁膜部も全体的に膜厚減りを起こしていた場
合はこれを異常と検出することができない。

【００１２】これらの様子を図３を用いて説明する。同
図はＣＭＰによる研磨過多が層間絶縁膜１１と配線材料
１２との両方に対して起こった場合を示したものであ
る。研磨工程前の絶縁膜表面１６が研磨過多によって絶
縁膜減り１５を発生させ、ディッシングが単に層間絶縁
膜と膜減りした配線の段差を計測する従来の方法では、
上述したように研磨過多の判定を行うことができないと
いう問題があった。

【００１３】本発明は、化学機械研磨法により埋め込み
配線等を形成する際に、研磨不足および研磨過多を精度
良く検出することを目的とする。

【００１４】

【課題を解決するための手段】前記の問題を解決するた
めに、本発明が講じた手段は、研磨不足を検出する検査
パターンには走査型電子顕微鏡を用いた目視検査により
明確に研磨残りを検出できるパターンと、電気的に導電
膜の研磨残りによる配線の短絡（ショート）を検出する
パターンの２つを持ち合わせるようにした。一方、研磨
過多を検出する検査パターンには、研磨過多による配線
膜厚の減少を電気抵抗値の上昇により検出するパターン
を備えるようにした。

【００１５】具体的には、本願発明に係る半導体装置
は、金属配線が絶縁膜中に埋め込まれた埋め込み配線層
が基板上に積層された多層配線構造を有する半導体装置
であって、第１の配線層が形成されている絶縁膜の一部
に、孤立した埋め込み導電膜パターンからなる第１の検
査パターンと、前記第１の配線層の上層の配線層におけ
る前記第１の検査パターンの鉛直上方に位置する領域
に、導電膜パターン及び配線のいずれもが形成されない
ブランク領域からなる第２の検査パターンとを備え、前
記第１の検査パターンは、その一部が膜減りして凹部形
状となっていることを特徴とするものである。

【００１６】第１の半導体装置によると、第１の配線層
（以下、「下層配線層」という。）に設けた孤立パター
ンに生じたディッシングが第２の配線層（以下、「上層
配線層」という。」）が形成される層間絶縁膜上に転写
され、上層の層間絶縁膜に孤立した凹部が形成されるた
め、この凹部に研磨されずに残った上層配線形成用の金
属の有無を調べることで、上層の埋め込み配線層形成時
における研磨不足を検出することができる。

【００１７】また、第１の半導体装置において、前記第
１の検査パターンは、前記第２の配線層が形成されてい
る絶縁膜の一部にも形成されており、前記第２の配線層
の上層の配線層における前記第１の検査パターンの鉛直
上方に位置する領域にも前記第２の検査パターンが形成
されるようにしてもよい。

【００１８】このようにすると、上層に形成した孤立し
た埋め込み導電膜パターンは、更にその上層の層間絶縁
膜上に凹部を転写するので、配線層の数が増大しても研
磨不足の検出を行うことができる。

【００１９】また、前記第２の検査パターンに代えて、
前記第１の検査パターンの凹部の鉛直上方に位置する領
域に孤立した多数の微小な埋め込み導電膜パターンから
なる第３の検査パターンを備えるようにしてもよい。こ
れは、上層に転写された凹部に残る上層配線層形成用の
金属が、ごくわずかであるときは、研磨残りの観察が困
難であるため、視覚上補助的な作用を持つパターンを配
置することにより、更に確実に研磨残りを検出できるよ
うになる。

【００２０】また、前記第２の検査パターンに代えて、
前記第１の検査パターンの凹部の鉛直上方に位置する領
域に導通試験を行うことのできる互いに分離した２つの
埋め込み導電配線パターンからなる第４の検査パターン
が形成されるようにしてもよい。

【００２１】このようにすると、装置研磨不足の検出を
目視検査ではなく電気的な導通試験を利用するために、
より確実に研磨不足の検出を行うことができる。

【００２２】

【００２３】

【００２４】このようにすると、ディッシング量が最も
大きい部分のみの電気抵抗測定パターンを測定すること
で配線膜厚の減少を電気抵抗上昇により極めて正確に検
出することができる。

【００２５】以上のような半導体装置における前記第
１、第４又は第５の検査パターンの大きさは、前記第２
の配線層を形成するために埋め込んだ導電膜をＣＭＰ法
により研磨した時に、前記第２のブランク領域に研磨さ
れずに残留する研磨残りが最も発生しやすい大きさであ
ることが好ましい。

【００２６】ここで、「研磨残りが最も発生しやすい大
きさ」とは、後述するように、ＣＭＰの研磨条件との関
係で決まる値である。具体的には、前記第１、第４及び
第５の検査パターンの大きさは、１０μｍ〜５０μｍ程
度の多角形であることが好ましい。

【００２７】本発明に係る第１の半導体装置の工程管理
方法は、基板上に第１の絶縁膜を堆積する工程と、前記
第１の絶縁膜の一部に孤立した第１の凹部を形成しつつ
前記絶縁膜の他の領域に第１の配線溝を形成する工程
と、前記第１の凹部及び前記第１の配線溝の内部を含む
前記第１の絶縁膜上に第１の金属膜を堆積する工程と、
前記第１の金属膜をＣＭＰ法により研磨して第１の埋め
込み導電膜パターンからなる第１の検査パターンと第１
の埋め込み配線とを形成する第１の研磨工程と、前記第
１の検査パターンと前記第１の埋め込み配線とを覆う第
２の絶縁膜を堆積する工程と、前記第２の絶縁膜の前記
第１の検査パターンの鉛直上方に位置する領域に、ブラ
ンク領域からなる第２の検査パターンのための領域を確
保しつつ第２の配線溝を形成する工程と、前記第１の配
線溝の内部を含む前記第２の絶縁膜上に第２の金属膜を
堆積する工程と、前記第２の金属膜をＣＭＰ法により研
磨して第２の埋め込み配線を形成する第２の研磨工程と
を備え、前記第１の研磨工程の際に前記第１の検査パタ
ーンの一部に第１の凹部形状を形成し、前記第２の検査
パターンのための領域に前記第１の凹部形状に起因する
第２の凹部形状が形成されるようにして前記第２の配線
を形成する前記第２の研磨工程の研磨不足を検出するこ
とを特徴とする。

【００２８】本発明に係る第２の半導体装置の工程管理
方法は、基板上に第１の絶縁膜を堆積する工程と、前記
第１の絶縁膜の一部に孤立した第１の凹部を形成しつつ
前記絶縁膜の他の領域に第１の配線溝を形成する工程
と、前記第１の凹部及び前記第１の配線溝の内部を含む
前記第１の絶縁膜上に第１の金属膜を堆積する工程と、
前記第１の金属膜をＣＭＰ法により研磨して第１の埋め
込み導電膜パターンからなる第１の検査パターンと第１
の埋め込み配線とを形成する第１の研磨工程と、前記第
１の検査パターンと前記第１の埋め込み配線とを覆う第
２の絶縁膜を堆積する工程と、前記第２の絶縁膜の前記
第１の検査パターンの鉛直上方に位置する領域に、孤立
した多数の微小な埋め込み導電膜パターンからなる第３
の検査パターンを形成しつつ、前記第２の絶縁膜の他の
領域に第２の配線溝を形成する工程と、前記第１の配線
溝の内部を含む前記第２の絶縁膜上に第２の金属膜を堆
積する工程と、前記第２の金属膜をＣＭＰ法により研磨
して第２の埋め込み配線を形成する第２の研磨工程とを
備え、前記第１の研磨工程の際に前記第１の検査パター
ンの一部に第１の凹部形状を形成し、前記第２の検査パ
ターンのための領域に前記第１の凹部形状に起因する第
２の凹部形状が形成されるようにして前記第２の配線を
形成する前記第２の研磨工程の研磨不足を検出すること
を特徴とする。

【００２９】本発明に係る第３の半導体装置の工程管理
方法は、基板上に第１の絶縁膜を堆積する工程と、前記
第１の絶縁膜の一部に孤立した第１の凹部を形成しつつ
前記絶縁膜の他の領域に第１の配線溝を形成する工程
と、前記第１の凹部及び前記第１の配線溝の内部を含む
前記第１の絶縁膜上に第１の金属膜を堆積する工程と、
前記第１の金属膜をＣＭＰ法により研磨して第１の埋め
込み導電膜パターンからなる第１の検査パターンと第１
の埋め込み配線とを形成する第１の研磨工程と、前記第
１の検査パターンと前記第１の埋め込み配線とを覆う第
２の絶縁膜を堆積する工程と、前記第２の絶縁膜の前記
第１の検査パターンの鉛直上方に位置する領域に、互い
に分離した２つの埋め込み導電配線パターンからなる第
４の検査パターンを形成しつつ、前記第２の絶縁膜の他
の領域に第２の配線溝を形成する工程と、前記第１の配
線溝の内部を含む前記第２の絶縁膜上に第２の金属膜を
堆積する工程と、前記第２の金属膜をＣＭＰ法により研
磨して第２の埋め込み配線を形成する第２の研磨工程と
を備え、前記第１の研磨工程の際に前記第１の検査パタ
ーンの一部に第１の凹部形状を形成し、前記第２の検査
パターンのための領域に前記第１の凹部形状に起因する
第２の凹部形状が形成されるようにして、かつ、前記第
４の検査パターンを用いて電気的な導通試験を行うこと
により前記第２の配線を形成する前記第２の研磨工程の
研磨不足を検出することを特徴とする。

【００３０】本発明に係る第４の半導体装置の工程管理
方法は、基板上に絶縁膜を堆積する工程と、前記絶縁膜
の一部に孤立した凹部を形成しつつ前記絶縁膜の他の領
域に配線溝を形成する工程と、前記凹部及び前記配線溝
の内部を含む前記絶縁膜上に金属膜を堆積する工程と、
前記第金属膜をＣＭＰ法により研磨して埋め込み導電膜
パターンからなる検査パターンと埋め込み配線とを形成
する研磨工程とを備え、前記検査パターンに外部回路を
接続して、前記埋め込み導電膜パターンの電気抵抗を測
定することにより前記埋め込み配線の研磨過多を検出す
ることを特徴とする。

【００３１】この場合、前記検査パターンは、互いに孤
立した第１、第２及び第３の領域に形成された埋め込み
導電膜パターンからなる検査パターンであって、前記第
２の領域に形成された埋め込み導電膜パターンの面積
は、前記第１及び第３の領域に形成された埋め込み導電
膜パターンの面積よりも小さいパターンであるように構
成しておき、前記第２の領域に形成された埋め込み導電
膜パターンは、前記第１及び第３の領域に形成された埋
め込み導電膜パターンよりも相対的に大きく膜減りする
位置に配置し、前記第２の領域に形成された埋め込み導
電膜パターンに外部回路を接続して、前記埋め込み導電
膜パターンの電気抵抗を測定することにより前記埋め込
み配線の研磨過多を検出するように構成してもよい。

【００３２】本発明に係る半導体装置及びこれを用いた
工程管理方法によれば、これらの検査パターンを半導体
集積回路の一部分に配置し、目視検査又は電気特性評価
を行うことにより化学的機械研磨工程における製造工程
管理を容易に行うことができる。

【００３３】

【発明の実施の形態】（第１の実施形態）以下、本発明
に係る半導体装置の製造工程管理方法についての第１の
実施形態を、図４を参照しながら説明する。まず、図４
（ａ）に示すような、例えば５０μｍ×５０μｍの四角
形の第１の埋め込み導電膜のパターン１１２と、それと
隣り合う同じ大きさのパターンの存在しない第１のブラ
ンク領域（ブランク領域）１１３とを、基板上の第１の
埋め込み配線が形成されている層間絶縁膜内に、第１の
埋め込み配線形成と同時に形成する。このような第１の
埋め込み導電膜パターンについて導電膜の研磨を行うと
仕上がりの形状の断面は図４（ｂ）に示すようになる。
なお、この埋め込み導電膜パターンの深さはディッシン
グによって導電膜の中央部が貫通しない程度であり、例
えば３８０ｎｍ程度である。この第１の埋め込み導電膜
パターン１１２は、例えば導電膜パターンの四角形の形
状に開口した開口部に導電膜を埋め込み、ＣＭＰにより
研磨して形成する。

【００３４】このようにすると、導電膜のパターン領域
は研磨によるディッシングによって皿状に凹部が形成さ
れたような形状となる。なお、第１のブランク領域１１
３は、実際には金属埋め込み等の工程は全く不要であ
り、そのようなブランク領域を確保するだけでよい。以
下、第１の埋め込み導電膜パターンと第１のブランク領
域とを合わせて、下層検査パターン（第１の検査パター
ン）ということにする。

【００３５】この下層検査パターンを形成した第１の埋
め込み配線層のすぐ上層、しかも、図４(ａ)のパターン
が形成されている真上、つまり基板断面図において鉛直
上方に、図４（ａ)の埋め込み導電膜パターンとブラン
ク領域を入れ替えたパターン（以下、上層に形成する検
査パターンを総称して「上層検査パターン（第２の検査
パターン）」という。）を重ねて形成する。

【００３６】具体的には、前述の下層検査パターンを含
む、第２配線層を形成する際に、第１配線層上に確保さ
れている第１のブランク領域の真上に前述の下層検査パ
ターンを形成したと同様の工程により、第２の埋め込み
導電膜パターン（上層の導電膜研磨残り検出用パターン
１１２）を形成する。

【００３７】このような構造を持つ積層配線の上層の研
磨を行うと、上層の配線層の研磨不足を特に精度良く検
査することができる。

【００３８】今、仮に上層の配線の研磨量が不足してい
た場合、図４（ｃ）及び（ｄ）に示すように、下層の埋
め込み導電膜パターンの上部に上層の導電膜の研磨残り
１１５が生じる。この研磨残り１１５の有無を光学顕微
鏡やＳＥＭなどを用いて観察することにより、上層の研
磨不足を検出することができる。例えば、研磨工程の途
中に研磨残り１１５を光学顕微鏡等により測定し、図１
０（ａ）に示す状態にあれば研磨量が不足していると判
断でき、一方同図（ｂ）に示す状態にあれば研磨不足な
しと判断することができる。

【００３９】ここで、上層のブランク領域に金属膜が残
るのは下層の導電膜パターンを研磨した際のディッシン
グによって生じた凹部の形状が上層の絶縁膜のブランク
領域に転写され、この転写された凹部に上層の導電膜が
研磨されずに残るためである（図１０（ａ）のａ−ａ’
断面図参照）。

【００４０】なお、上層の１層分だけの研磨不足を検査
するのであれば、下層の導電膜パターンとその上層のブ
ランクパターンの組合せのみで十分であるが、多層配線
の各層について、連続して研磨不足を検査するために
は、あらかじめ下層の導電膜パターン領域とは別の領域
にブランク領域を設け、両者の真上に位置する領域にブ
ランクパターンと導電膜パターンをそれぞれ設けるよう
にすればよい。こうすれば、上層の導電膜パターンは、
更に１層上層の配線層を形成したときに、その真上にブ
ランク領域を設ければ、そこでの研磨不足を検出するこ
とが可能となる。

【００４１】このように、本発明は、一定の面積を有す
る閉領域に形成された埋め込み導電膜とそれと隣り合い
かつ大きさの同じブランク領域を交互に積み重ねていく
ことにより、研磨工程後の表面の凹凸を利用して研磨不
足を発生しやすくさせて検出精度を向上させる、換言す
れば、下層の研磨過多（ディッシング）を利用して上層
の研磨不足を精度良く検査するものである。従って、こ
の方法により研磨不足を精度良く検出するためには下層
の研磨過多（ディッシング）を効率よく発生させること
が必要となる。本実施形態では、上述した埋め込み導電
膜パターンとブランク領域の大きさを、それぞれ５０μ
ｍ×５０μｍの四角形としたが、これは、本件発明者
が、導電膜の配線幅とディッシングの大きさとの関係を
調べたところ、図５に示すようなデータが得られたこと
による。研磨後のディッシングによる導電膜の凹部の大
きさはその埋め込み導電膜パターンのサイズに依存して
おり、パターンサイズの対数に対してほぼ線形的なディ
ッシング量の増加を示すことが分かる。そこで、様々な
サイズの埋め込み導電膜パターンを研磨しディッシング
を発生させた導電膜上に絶縁膜を堆積し、更に上層配線
を形成した場合の研磨残りを評価した。

【００４２】その結果、パターンサイズは１０μｍ〜５
０μｍ時に、上層の導電膜上に研磨残りが発生しやすい
ことが分かった。これは、１０μｍ以下では上層の絶縁
膜部に転写される凹部の大きさが小さいために研磨残り
が発生しにくく、また、５０μｍ以上では絶縁膜部に転
写された凹部は大きいが、研磨布が弾性変形により十分
追随するため凹部にも十分な研磨圧力がかかり、結果と
して研磨残りが発生しにくいためと考えられる。

【００４３】これらの理由から、研磨布の弾性変形によ
る追随が不十分で、かつ絶縁膜部に転写された凹みが十
分大きい場合に研磨残りが最も発生しやすいと結論づけ
られる。研磨残りが発生しやすいパターンサイズは上記
の通り１０〜５０μｍ程度であるとの知見に基づき、本
実施形態におけるパターンサイズは上述のように５０μ
ｍ×５０μｍとした。なお、パターンの形状は四角形に
限られず、上記サイズの条件を満たす閉領域形状（例え
ば、多角形など）であれば任意の形状とすることができ
る。もっとも、ＣＭＰ研磨残りを検出するということが
目的であるので、上記閉領域形状は正方形などの対称性
のある図形が望ましい。

【００４４】第１の実施形態によると、研磨後の研磨不
足の判定は、上層の研磨残りを走査型電子顕微鏡（ＳＥ
Ｍ）や光学顕微鏡などで検査することができる。研磨残
りがあると、ＳＥＭによれば周辺絶縁膜領域とのコント
ラスト差となって、また、光学顕微鏡によれば、明確な
色の違いとなって観察でき、確実にかつ簡便な工程管理
を行うことができる。

【００４５】（第２の実施形態）次に、本発明に係る半
導体装置の製造工程の工程管理方法についての第２の実
施形態２について図６を参照しながら説明する。第１の
実施形態では研磨残りの判断に際し、まずブランク領域
の観察を行いその領域に下層の導電膜のディッシングの
影響による上層の導電膜の研磨残りがないかどうかの見
極めを行った。

【００４６】その際、観察には光学顕微鏡か、もしくは
走査型電子顕微鏡（ＳＥＭ）を用いることになる。とこ
ろが、研磨残りが極僅かの数ｎｍの場合は光学顕微鏡で
はほとんど観察できず、研磨残りを見逃す可能性が高く
なる。また、走査型電子顕微鏡（ＳＥＭ）により観察す
る場合は導電膜の残りがあると周辺の絶縁膜１１１との
コントラストで判断できるため、光学顕微鏡用より精度
は向上するが、研磨残りが同様に極僅かになると絶縁膜
１１１とのコントラストが十分にとれず研磨残りを明確
に判断することが困難になる。

【００４７】そこで、本実施形態は第１の実施形態の導
電膜パターンの一部を改良し、図６（ａ）に示すように
ブランク領域に、例えば０．２５×０．２５μｍの埋め
込みドットパターン１２１をブランク領域の中心付近に
例えば１×１μｍ程度の領域に配置した。同図（ｂ）は
ドットパターン部の拡大図である。このようにドットパ
ターンを配置することにより、走査型電子顕微鏡（ＳＥ
Ｍ）で研磨残りを観察した場合、配線材料の研磨残り１
２２がドットパターン領域に存在すると、図６（ｃ）に
示す様にドットのエッジで明瞭なコントラストが取れず
隣接するドットと分離されていない像が得られることに
なる。

【００４８】第２の実施形態によると、上層検査パター
ンのブランク領域に走査型電子顕微鏡（ＳＥＭ）で観察
する場合に視覚上補助的な作用を持つパターンを配置す
ることにより、第１の実施形態の場合よりも更に確実に
研磨残りを検出できるようになる。

【００４９】なお、この場合配置するパターンは特にド
ットパターンに限定する必要はなく、ブランク領域に絶
縁膜の減り（エロージョン）による段差を発生させない
程度の小さい、かつユニークなパターンで、上述のよう
な視覚上の補助的機能を果たすものであれば、特に制約
はない。

【００５０】（第３の実施形態）次に、本発明に係る半
導体装置の製造工程の工程管理方法についての第３の実
施形態について図７を参照しながら説明する。第１及び
第２の実施形態においては、主に光学顕微鏡や走査型電
子顕微鏡(ＳＥＭ)による目視検査によって研磨残りを検
出していた。第３の実施形態は、目視検査ではなく電気
的な導通試験を利用するものである。

【００５１】第１の実施形態における上層検査パターン
の、ブランク領域の中心付近に、例えば図７(ａ)に示す
ような、互いに分離した埋め込み配線１３１を配置す
る。これにより、仮にこの配線領域に研磨残りが存在し
た場合は電気特性評価（導通試験）により、ディッシン
グの有無を判断することができる。

【００５２】図７(ｂ)に研磨残りがない場合の、図７
（ｃ）に研磨残りがある場合の埋め込み導電膜パターン
の等価回路をそれぞれ示す。本発明において特徴的であ
る点は第１の実施形態でも示したように、下層でのディ
ッシングによって生じた凹みを上層での研磨残りの判定
に効果的に利用したところにある。

【００５３】第３の実施形態によると、目視検査を基本
とする第１及び第２の実施形態よりも、電気特性評価を
用いているので更に確実に研磨残りを検出できるだけで
はなく、研磨工程後の目視検査においてもブランク領域
に配線パターンが存在するため第２の実施形態と同様の
効果が得られる。

【００５４】なお、本発明の基本的前提となる埋め込み
配線形成時の工程管理とは全く関係がないが、ドライエ
ッチングにより形成する配線、つまり埋め込みではない
通常の配線のエッチング不足を検査するために導通試験
を利用した従来技術として特開平０２−３１０９４２号
公報がある。一方、本発明は、第１の実施形態において
説明したように、ＣＭＰによって起こるディッシングに
よる導電膜の凹部の大きさが、パターンサイズの対数に
比例することや、ＣＭＰ装置の研磨布の弾性変形による
研磨圧力の関係に関する本件発明者の知見を前提とした
上で、さらに、研磨工程後の表面の凹凸を利用して研磨
不足を発生しやすくすることにより検出精度を向上させ
ているという点において、ここに示されるエッチング不
足の検出方法とは、大きく異なるものである。

【００５５】（第４の実施の形態）次に、本発明に係る
半導体装置の製造工程の工程管理方法についての第４の
実施形態について図８を参照しながら説明する。

【００５６】研磨プロセスにおいて研磨過多のプロセス
異常が発生した場合、第１から第３の実施形態では、研
磨過多の検出は、触針式段差測定器等を用いて上層検査
パターンの埋め込み導電膜パターン部を測定することに
より行っていたが、本発明においては埋め込み導電膜パ
ターンの研磨過多は、電気抵抗測定による評価により行
う。

【００５７】図８(ａ)は、第３の実施形態で示した上層
検査パターンのうちの、埋め込み導電膜パターン部に特
徴がある。同図に示すような、埋め込み導電膜パターン
の電気抵抗を測定できる引き出し電極として機能する配
線パターン１４１を形成することにより、電源回路およ
び電流計を接続することにより、埋め込み導電膜パター
ンの研磨過多の検出を数値的に評価できるようにした。
図８(ｂ)に本発明による埋め込み導電膜パターンの等価
回路を示す。

【００５８】第４の実施形態によると、触針式表面段差
測定器（プロファイラー）や原子間力顕微鏡（ＡＦＭ）
により表面形状の測定を行い、その仕上がり形状から研
磨量の推定を行う第１から第３の実施形態よりも、電気
特性評価を用いているので更に確実に研磨残りを検出で
きる。また研磨過多による配線抵抗の上昇を直接検出す
ることができ、検査精度が大幅に向上する。

【００５９】（第５の実施の形態）次に、本発明に係る
半導体装置の製造工程の工程管理方法についての第５の
実施形態について図９を参照しながら説明する。第４の
実施形態では電気抵抗の測定により研磨過多の検出を行
う方法を示したが、本実施形態ではこの測定を更に精度
良く行うために図９(ａ)に示す様な埋め込み導電膜パタ
ーンを持つことを特徴とする。図９(ａ)に示すようにデ
ィッシングが発生しやすい埋め込み導電膜パターン１１
３中に１５１の様な例えば０．３μｍ幅の配線でかつ埋
め込み導電膜パターン１１３からは例えば０．５μｍ程
度ずつ分離された配線パターンを設ける。図９(ｂ)に本
発明による埋め込み導電膜パターンの等価回路を示す。
研磨後にこの配線パターン１５１の電気抵抗を測定する
ことにより、判断の基準値を明確に指標化した研磨過多
を検出することができる。

【００６０】第４の実施形態では広い埋め込み導電膜パ
ターンの電気抵抗を直接測定し研磨過多の検出を行った
が、本実施形態ではディッシング量が最も大きい部分の
みの電気抵抗測定パターンを測定することでより正確に
配線膜厚の減少を（電気抵抗上昇により）正確に検出す
ることができる。

【００６１】なお、電気抵抗測定のための配線パターン
とその配線パターンを周辺の導電膜と分離している絶縁
膜領域１５２は埋め込み導電膜パターンにディッシング
を起こすのに十分なくらい微細である必要がある。

【００６２】

【発明の効果】本発明によれば、半導体装置の製造工
程、特に、埋め込み配線を研磨によって形成する工程の
工程管理において時間の短縮と簡略化が図られ、かつ、
判断の基準値を明確に指標化した確実なプロセス管理が
可能になる。

【図面の簡単な説明】

【図１】従来の技術を説明する表面および断面図

【図２】従来の技術を説明する表面および断面図

【図３】従来の技術を説明する断面図

【図４】本発明の第１の実施の形態に係る半導体装置を
示す断面図

【図５】導電膜の配線幅とディッシングの大きさとの関
係を示す図

【図６】本発明の第２の実施の形態に係る半導体装置を
示す断面図

【図７】本発明の第３の実施の形態に係る半導体装置を
示す断面図及び等価回路図

【図８】本発明の第４の実施の形態に係る半導体装置を
示す断面図及び等価回路図

【図９】本発明の第５の実施の形態に係る半導体装置を
示す断面図及び等価回路図

【図１０】同研磨量の状態を示す図

【符号の説明】

１１ 絶縁膜 １２ 埋め込み配線 １３ 配線材料の研磨残り １４ ディッシング １５ 絶縁膜減り １６ 研磨工程前の絶縁膜表面 １１１ 絶縁膜 １１２ 導電膜研磨残り検出用パターン １１３ 絶縁膜ブランク領域 １１４ 上層の導電膜研磨残り検出用パターン １１５ 配線材料研磨残り １２１ 研磨残り検出用ドットパターン １２２ 配線材料研磨残り １３１ 研磨残り検出用配線パターン １４１ 研磨過多検出用配線パターン １５１ 研磨過多検出用配線パターン １５２ 研磨過多検出用配線パターン分離絶縁膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 21/88 Ｋ

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 金属配線が絶縁膜中に埋め込まれた埋め
   込み配線層を基板上に積層して多層配線構造を形成する
   ときに用いる半導体装置の検査パターンであって、 前記基板上に形成された第１絶縁層と、 前記第１絶縁層に形成された導電膜パターンと第１配線
   と、 前記導電膜パターンと前記第１配線とを有する前記第１
   絶縁層上に形成された第２絶縁層と、 前記第２絶縁層に形成されたブランク領域と第２配線を
   有し、 前記導電膜パターン及び前記ブランク領域の上面は凹部
   形状となっており、 前記ブランク領域は前記導電膜パターンの直上に形成さ
   れていることを特徴とする半導体装置の検査パターン半
   導体装置。
2. 【請求項２】 前記導電膜パターンの凹部上の前記ブラ
   ンク領域にドットパターンが形成されていることを特徴
   とする請求項１記載の半導体装置の検査パターン。
3. 【請求項３】 前記導電膜パターンの凹部上の前記ブラ
   ンク領域の中心付近に導通試験を行うことができる互い
   に分離した２つの埋め込み配線を備えていることを特徴
   とする請求項１記載の半導体装置の検査パターン。
4. 【請求項４】 金属配線が絶縁膜中に埋め込まれた埋め
   込み配線層を基板上に積層して多層配線構造を形成する
   ときに用いる半導体装置の検査パターンであって、 前記基板上に形成された第１絶縁層と、 前記第１絶縁層に形成された第１導電膜パターンと第１
   ブランク領域と第１配線と、 前記第１導電膜パターンと前記第１ブランク領域と前記
   第１配線とを有する前記第１絶縁層上に形成された第２
   絶縁層と、 前記第２絶縁層に形成された第２導電膜パターンと第２
   ブランク領域と第２配線を有し、前記第２導電膜パターンは、電気抵抗を測定するための
   パターンであり、 前記第１導電膜パターン及び第２ブランク領域の上面は
   凹部形状となっており、 前記第２ブランク領域は前記第１導電膜パターンの直上
   に形成されており、 前記第１ブランク領域は前記第２導電膜パターンの直下
   に形成されていることを特徴とする半導体装置の検査パ
   ターン。
5. 【請求項５】 前記第２導電膜パターンに、前記第２導
   電膜パターンの電気抵抗を測定するための引き出し配線
   が形成されていることを特徴とする請求項４記載の半導
   体装置の検査パターン。
6. 【請求項６】 前記第２導電膜パターンから分離された
   電気抵抗測定パターンが前記第２導電膜パターンのディ
   ッシングが最も大きい部分に形成されていることを特徴
   とする請求項４記載の半導体装置の検査パターン。
7. 【請求項７】 前記第１導電膜パターンと前記第２導電
   膜パターンは、対称性を有する多角形であることを特徴
   とする請求項４記載の半導体装置の検査パターン。
8. 【請求項８】 基板上に第１絶縁層を形成する工程
   （ａ）と、 前記第１絶縁層に導電膜パターン溝と第１配線溝を形成
   する工程（ｂ）と、 前記導電膜パターン溝と前記第１配線溝を埋め込むよう
   に前記第１絶縁層上に第１導電膜を形成する工程（ｃ）
   と、 前記第１導電膜をＣＭＰ法により研磨を行い導電膜パタ
   ーンと第１配線を形成する工程（ｄ）と、 前記工程（ｄ）の後に、第２絶縁層を形成する工程
   （ｅ）と、 前記導電膜パターン直上にブランク領域を設けて前記第
   ２絶縁層に第２配線溝を形成する工程（ｆ）と、 前記第２配線溝を埋め込むように前記第２絶縁層上に第
   ２導電膜を形成する工程（ｇ）と、 前記第２導電膜をＣＭＰ法により研磨を行い、第２配線
   を形成する工程（ｈ）とを備え、 前記工程（ｄ）では前記導電膜パターンの一部に凹部形
   状が形成され、 前記工程（ｅ）では前記導電膜パターン直上の前記第２
   絶縁層に前記凹部が転写され、 前記工程（ｆ）では前記第２絶縁層に転写された前記凹
   部をブランク領域とし、 前記工程（ｈ）では前記第２絶縁層上の前記凹部に前記
   第２導電膜の研磨残りが生じないように管理することを
   特徴とする半導体装置の製造工程管理方法。
9. 【請求項９】 基板上に第１絶縁層を形成する工程
   （ａ）と、 前記第１絶縁層に導電膜パターン溝と第１配線溝を形成
   する工程（ｂ）と、 前記導電膜パターン溝と前記第１配線溝を埋め込むよう
   に前記第１絶縁層上に第１導電膜を形成する工程（ｃ）
   と、 前記第１導電膜をＣＭＰ法により研磨を行い導電膜パタ
   ーンと第１配線を形成する工程（ｄ）と、 前記工程（ｄ）の後に、第２絶縁層を形成する工程
   （ｅ）と、 前記導電膜パターン直上にブランク領域を設けて前記第
   ２絶縁層に第２配線溝を形成すると同時に、前記ブラン
   ク領域にドットパターンの溝を形成する工程（ｆ）と、 前記第２配線溝と前記ドットパターンの溝を埋め込むよ
   うに前記第２絶縁層上に第２導電膜を形成する工程
   （ｇ）と、 前記第２導電膜をＣＭＰ法により研磨を行い前記ドット
   パターンと第２配線を形成する工程（ｈ）とを備え、 前記工程（ｄ）では前記導電膜パターンの一部に凹部形
   状が形成され、 前記工程（ｅ）では前記導電膜パターン直上の前記第２
   絶縁層に前記凹部が転写され、 前記工程（ｆ）では前記第２絶縁層に転写された前記凹
   部をブランク領域とし、 前記工程（ｈ）では前記第２絶縁層上の前記凹部に前記
   第２導電膜の研磨残りが生じないように管理することを
   特徴とする半導体装置の製造工程管理方法。
10. 【請求項１０】 基板上に第１絶縁層を形成する工程
    （ａ）と、 前記第１絶縁層に導電膜パターン溝と第１配線溝を形成
    する工程（ｂ）と、 前記導電膜パターン溝と前記第１配線溝を埋め込むよう
    に前記第１絶縁層上に第１導電膜を形成する工程（ｃ）
    と、 前記第１導電膜をＣＭＰ法により研磨を行い導電膜パタ
    ーンと第１配線を形成する工程（ｄ）と、 前記工程（ｄ）の後に、第２絶縁層を形成する工程
    （ｅ）と、 前記導電膜パターン直上にブランク領域を設けて前記第
    ２絶縁層に第２配線溝を形成すると同時に、前記ブラン
    ク領域の中心付近に導通試験を行うための互いに分離し
    た２つの配線パターンの溝を形成する工程（ｆ）と、 前記第２配線溝と前記２つの配線パターンの溝を埋め込
    むように前記第２絶縁層上に第２導電膜を形成する工程
    （ｇ）と、 前記第２導電膜をＣＭＰ法により研磨を行い前記２つの
    配線パターンと導電膜パターンと第２配線を形成する工
    程（ｈ）とを備え、 前記工程（ｄ）では前記導電膜パターンの一部に凹部形
    状が形成され、 前記工程（ｅ）では前記導電膜パターン直上の前記第２
    絶縁層に前記凹部が転写され、 前記工程（ｆ）では前記第２絶縁層に転写された前記凹
    部をブランク領域とし、 前記工程（ｈ）では前記第２絶縁層上の前記凹部に前記
    第２導電膜の研磨残りが生じないように管理することを
    特徴とする半導体装置の製造工程管理方法。