JP3439373B2 - 競合優先制御回路 - Google Patents
競合優先制御回路Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L47/00—Traffic control in data switching networks
- H04L47/50—Queue scheduling
- H04L47/62—Queue scheduling characterised by scheduling criteria
- H04L47/6215—Individual queue per QOS, rate or priority
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04L47/50—Queue scheduling
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、競合優先制御回路
に関し、詳しくは２優先クラス付きリングアービタに関
するものであって、たとえばＡＴＭスイッチの出力セル
セレクト機能に適用される競合優先制御回路に関する。
に関し、詳しくは２優先クラス付きリングアービタに関
するものであって、たとえばＡＴＭスイッチの出力セル
セレクト機能に適用される競合優先制御回路に関する。
【０００２】
【従来の技術】一般的なＡＴＭスイッチのアーキテクチ
ャには出力バッファ型、共有バッファ型、入力バッファ
型およびクロスポイント型等がある。
ャには出力バッファ型、共有バッファ型、入力バッファ
型およびクロスポイント型等がある。
【０００３】たとえば、出力バッファ型のスイッチには
高スループットで制御が単純であるという利点がある。
しかし、この出力バッファ型のスイッチでは、入力した
ＡＴＭセルを多重化してバッファリングするため、この
部分で処理速度上のネックとなり、入出力リンク速度の
高速化が難しい。
高スループットで制御が単純であるという利点がある。
しかし、この出力バッファ型のスイッチでは、入力した
ＡＴＭセルを多重化してバッファリングするため、この
部分で処理速度上のネックとなり、入出力リンク速度の
高速化が難しい。
【０００４】近年、インターネットによる爆発的なトラ
フィックの増加や光ファイバー等によるＡＴＭネットワ
ークの高速化に伴い、スイッチの高速化、大規模化が図
られている。
フィックの増加や光ファイバー等によるＡＴＭネットワ
ークの高速化に伴い、スイッチの高速化、大規模化が図
られている。
【０００５】このため、先の出力バッファ型のスイッチ
では、一例として、コアとなるＡＴＭスイッチを正方格
子状に接続することにより大規模化を実現する方法があ
る。このような接続構成をとる場合、横方向のコアスイ
ッチに対しては入力セルをコピーする機能、縦方向のコ
アスイッチに対しては出力セルをセレクトする機能が必
要となる。リングアビータは、このようなＡＴＭスイッ
チの出力セルセレクト機能に適用される。
では、一例として、コアとなるＡＴＭスイッチを正方格
子状に接続することにより大規模化を実現する方法があ
る。このような接続構成をとる場合、横方向のコアスイ
ッチに対しては入力セルをコピーする機能、縦方向のコ
アスイッチに対しては出力セルをセレクトする機能が必
要となる。リングアビータは、このようなＡＴＭスイッ
チの出力セルセレクト機能に適用される。
【０００６】最近のＡＴＭスイッチでは、ＱＯＳ（Ｑｕ
ａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅ）保証のためにセル
バッファに複数の優先クラスを設けスイッチ内部ではこ
の優先クラスに基づいて処理することと、スイッチの規
模拡大のためスイッチ自体を多段接続することが必須と
なっている。
ａｌｉｔｙ ｏｆ Ｓｅｒｖｉｃｅ）保証のためにセル
バッファに複数の優先クラスを設けスイッチ内部ではこ
の優先クラスに基づいて処理することと、スイッチの規
模拡大のためスイッチ自体を多段接続することが必須と
なっている。
【０００７】ところが、従来のリングアービタは、ポー
ト間に優先クラスの区別のない出力要求に対して唯一個
の出力許可を返すものである。
ト間に優先クラスの区別のない出力要求に対して唯一個
の出力許可を返すものである。
【０００８】
【発明が解決しようとする課題】すなわち、従来は、ス
イッチ自体が多段接続され、且つたとえば２優先クラス
別のセルバッファを持つ場合の出力ポート間のセル出力
の競合を調停するリングアービタは実現されていなかっ
た。
イッチ自体が多段接続され、且つたとえば２優先クラス
別のセルバッファを持つ場合の出力ポート間のセル出力
の競合を調停するリングアービタは実現されていなかっ
た。
【０００９】本発明は上記の点にかんがみてなされたも
ので、スイッチ自体が多段接続され、且つたとえば２優
先クラス別のセルバッファを持つ場合の出力ポート間の
セル出力の競合を調停するリングアービタを提供するこ
とを目的とする。
ので、スイッチ自体が多段接続され、且つたとえば２優
先クラス別のセルバッファを持つ場合の出力ポート間の
セル出力の競合を調停するリングアービタを提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するために、競合優先制御回路において、２種類の優
先クラスのデータがそれぞれに入力される複数の入力ポ
ートごとに設けられ、前記２種類の優先クラスごとにデ
ータの出力要求が入力される複数のアービタと、前記複
数のアービタを順方向に接続する順方向高優先リング
と、前記複数のアービタを前記順方向に接続する順方向
低優先リングと、前記複数のアービタを前記順方向とは
逆の逆方向に接続する逆方向高優先リングとから構成さ
れ、前記順方向高優先リングが高優先出力要求の有無を
個々のアービタに順方向に伝送し、前記順方向低優先リ
ングが低優先出力要求の有無を個々のアービタに順方向
に伝送し、前記逆方向高優先リングが高優先出力要求の
有無を個々のアービタに逆方向に伝送することによっ
て、データの出力要求の競合を調停することを特徴とす
る。
成するために、競合優先制御回路において、２種類の優
先クラスのデータがそれぞれに入力される複数の入力ポ
ートごとに設けられ、前記２種類の優先クラスごとにデ
ータの出力要求が入力される複数のアービタと、前記複
数のアービタを順方向に接続する順方向高優先リング
と、前記複数のアービタを前記順方向に接続する順方向
低優先リングと、前記複数のアービタを前記順方向とは
逆の逆方向に接続する逆方向高優先リングとから構成さ
れ、前記順方向高優先リングが高優先出力要求の有無を
個々のアービタに順方向に伝送し、前記順方向低優先リ
ングが低優先出力要求の有無を個々のアービタに順方向
に伝送し、前記逆方向高優先リングが高優先出力要求の
有無を個々のアービタに逆方向に伝送することによっ
て、データの出力要求の競合を調停することを特徴とす
る。
【００１１】
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１３】図１は、本発明によるリングアービタを備
えた競合優先制御回路が用いられる構成を示すブロック
図である。
えた競合優先制御回路が用いられる構成を示すブロック
図である。
【００１４】１０１〜１０ｎは前段装置からバス上に出
力するデータを受信する入力ポートであり、すなわち本
実施の形態ではｎ個の入力ポートを設けている。
力するデータを受信する入力ポートであり、すなわち本
実施の形態ではｎ個の入力ポートを設けている。
【００１５】入力ポート１０１〜１０ｎに入力される入
力データには、データ自身の優先度を示すフラグが付け
られており、本情報によって、フィルタ１１１〜１１ｎ
は、入力データを高優先クラスバッファ１２１１〜１２
ｎ１へ送信するのか、または低優先クラスバッファ１２
１２〜１２ｎ２へ送信するのかを判断する。
力データには、データ自身の優先度を示すフラグが付け
られており、本情報によって、フィルタ１１１〜１１ｎ
は、入力データを高優先クラスバッファ１２１１〜１２
ｎ１へ送信するのか、または低優先クラスバッファ１２
１２〜１２ｎ２へ送信するのかを判断する。
【００１６】高優先クラスバッファ１２１１〜１２ｎ１
または低優先クラスバッファ１２１２〜１２ｎ２は、競
合優先制御回路（リングアービタ）１４１によるポート
間および優先クラス間の出力調停を行なう間に一時的に
データを蓄積する。この出力調停にかかる期間を、以降
「セル周期」と呼ぶ。
または低優先クラスバッファ１２１２〜１２ｎ２は、競
合優先制御回路（リングアービタ）１４１によるポート
間および優先クラス間の出力調停を行なう間に一時的に
データを蓄積する。この出力調停にかかる期間を、以降
「セル周期」と呼ぶ。
【００１７】高優先クラスバッファ１２１１〜１２ｎ１
は、データが蓄積されると競合優先制御回路１４１に対
して高優先クラス出力要求１３１１〜１３ｎ１を送信す
る。また、高優先クラスバッファ１２１１〜１２ｎ１
は、競合優先制御回路１４１からの高優先クラス出力許
可１３１２〜１３ｎ２を受信するとバス１５上にデータ
を出力する。
は、データが蓄積されると競合優先制御回路１４１に対
して高優先クラス出力要求１３１１〜１３ｎ１を送信す
る。また、高優先クラスバッファ１２１１〜１２ｎ１
は、競合優先制御回路１４１からの高優先クラス出力許
可１３１２〜１３ｎ２を受信するとバス１５上にデータ
を出力する。
【００１８】同様に、低優先クラスバッファ１２１２〜
１２ｎ２は、データが蓄積されると競合優先制御回路１
４１に対して低優先クラス出力要求１３１３〜１３ｎ３
を送信し、競合優先制御回路１４１からの低優先クラス
出力許可１３１４〜１３ｎ４を受信するとバス１５上に
データを出力する。
１２ｎ２は、データが蓄積されると競合優先制御回路１
４１に対して低優先クラス出力要求１３１３〜１３ｎ３
を送信し、競合優先制御回路１４１からの低優先クラス
出力許可１３１４〜１３ｎ４を受信するとバス１５上に
データを出力する。
【００１９】図２は、図１に示した競合優先制御回路
（リングアービタ）１４１の内部構成を示すブロック図
である。
（リングアービタ）１４１の内部構成を示すブロック図
である。
【００２０】アービタ２２１〜２２ｎのｎ個のアービタ
は入力ポートごとに配置され、高優先クラス出力要求２
０１１〜２０１ｎや低優先クラス出力要求２０２１〜２
０２ｎが入力されると、高優先クラス出力要求があれ
ば、回転優先制御によって高優先クラス出力要求から１
ポートを選択する。高優先クラス出力要求がなく低優先
クラス出力要求があれば、回転優先制御によって低優先
クラス出力要求から１ポートを選択する。
は入力ポートごとに配置され、高優先クラス出力要求２
０１１〜２０１ｎや低優先クラス出力要求２０２１〜２
０２ｎが入力されると、高優先クラス出力要求があれ
ば、回転優先制御によって高優先クラス出力要求から１
ポートを選択する。高優先クラス出力要求がなく低優先
クラス出力要求があれば、回転優先制御によって低優先
クラス出力要求から１ポートを選択する。
【００２１】選択された１ポートは、高優先クラス出力
許可２１１１〜２１１ｎまたは低優先クラス出力許可２
１２１〜２１２ｎによって、高優先クラスバッファまた
は低優先クラスバッファへ通知される。
許可２１１１〜２１１ｎまたは低優先クラス出力許可２
１２１〜２１２ｎによって、高優先クラスバッファまた
は低優先クラスバッファへ通知される。
【００２２】アービタ２２１〜２２ｎをカスケード状に
接続する順方向高優先リング２３１は高優先クラスの出
力要求を順方向すなわち２０１１から２０１ｎの方向に
検索する。最初に発見した高優先クラス出力要求から後
の高優先クラス出力要求は以降マスクされる。
接続する順方向高優先リング２３１は高優先クラスの出
力要求を順方向すなわち２０１１から２０１ｎの方向に
検索する。最初に発見した高優先クラス出力要求から後
の高優先クラス出力要求は以降マスクされる。
【００２３】同様に、順方向低優先リング２３２は低優
先クラスの出力要求を順方向すなわち２０２１から２０
２ｎの方向に検索する。最初に発見した低優先クラス出
力要求から後の低優先クラス出力要求は以降マスクされ
る。
先クラスの出力要求を順方向すなわち２０２１から２０
２ｎの方向に検索する。最初に発見した低優先クラス出
力要求から後の低優先クラス出力要求は以降マスクされ
る。
【００２４】また、逆方向高優先リング２３３は高優先
クラスの出力要求を逆方向すなわち２０１ｎから２０１
１の方向に検索する。逆方向高優先リング２３３は高優
先クラスの出力要求が低優先クラスの出力要求より順方
向側にある場合、逆方向側の低優先クラスの出力要求を
マスクするために使用する。
クラスの出力要求を逆方向すなわち２０１ｎから２０１
１の方向に検索する。逆方向高優先リング２３３は高優
先クラスの出力要求が低優先クラスの出力要求より順方
向側にある場合、逆方向側の低優先クラスの出力要求を
マスクするために使用する。
【００２５】図３は、図２に示したアービタの内部構成
を示すブロック図である。
を示すブロック図である。
【００２６】図３において、３０１は高優先クラス出力
要求であり、３０２は低優先クラス出力要求であり、３
１１は順方向高優先リング入力であり、３１２は順方向
高優先リング出力であり、３１３は順方向低優先リング
入力であり、３１４は順方向低優先リング出力であり、
３１５は逆方向高優先リング入力であり、３１６は逆方
向高優先リング出力であり、３２はアービタの選択部で
あり、３３はアービタの制御部であり、３４１は高優先
クラス出力許可であり、３４２は低優先クラス出力許可
であり、３５１は高優先クラス出力許可を決定するため
のアービタ内部の制御信号（以下、「高優先リング状態
値」と呼ぶ。）であり、３５２は低優先クラス出力許可
を決定するためのアービタ内部の制御信号（以下、「低
優先リング状態値」と呼ぶ。）であり、３６は調停の処
理時間を決定するタイミング信号であり、セル周期と同
じ時間間隔である。
要求であり、３０２は低優先クラス出力要求であり、３
１１は順方向高優先リング入力であり、３１２は順方向
高優先リング出力であり、３１３は順方向低優先リング
入力であり、３１４は順方向低優先リング出力であり、
３１５は逆方向高優先リング入力であり、３１６は逆方
向高優先リング出力であり、３２はアービタの選択部で
あり、３３はアービタの制御部であり、３４１は高優先
クラス出力許可であり、３４２は低優先クラス出力許可
であり、３５１は高優先クラス出力許可を決定するため
のアービタ内部の制御信号（以下、「高優先リング状態
値」と呼ぶ。）であり、３５２は低優先クラス出力許可
を決定するためのアービタ内部の制御信号（以下、「低
優先リング状態値」と呼ぶ。）であり、３６は調停の処
理時間を決定するタイミング信号であり、セル周期と同
じ時間間隔である。
【００２７】なお、高優先リング状態値３５１および低
優先リング状態値３５２は、初期条件として、少なくと
も２以上のｎ個のアービタの中で必ず１個のみ論理”
１”にする必要がある。その他のアービタは全て論理”
０”である。その後も高優先リング状態値３５１はｎ個
のアービタの中で高優先クラス出力許可を与えた唯一個
のアービタのみで論理”１”となる。また、低優先リン
グ状態値３５２はｎ個のアービタの中で低優先クラス出
力許可を与えた唯一個のアービタのみで論理”１”とな
る。これらの信号は優先クラス別にポート間の優先順位
を決定するために用いる。
優先リング状態値３５２は、初期条件として、少なくと
も２以上のｎ個のアービタの中で必ず１個のみ論理”
１”にする必要がある。その他のアービタは全て論理”
０”である。その後も高優先リング状態値３５１はｎ個
のアービタの中で高優先クラス出力許可を与えた唯一個
のアービタのみで論理”１”となる。また、低優先リン
グ状態値３５２はｎ個のアービタの中で低優先クラス出
力許可を与えた唯一個のアービタのみで論理”１”とな
る。これらの信号は優先クラス別にポート間の優先順位
を決定するために用いる。
【００２８】今、セル周期で出力許可を与えたアービタ
は、次のセル周期で出力要求の選択時に最低優先順位、
順方向に次のアービタが最高優先順位となり、以下リン
グ順に優先度が低くなる。
は、次のセル周期で出力要求の選択時に最低優先順位、
順方向に次のアービタが最高優先順位となり、以下リン
グ順に優先度が低くなる。
【００２９】図４は、図３に示したアービタの選択部３
２の一例を示す回路図である。
２の一例を示す回路図である。
【００３０】図４において、４０１は高優先クラス出力
要求であり、４０２は低優先クラス出力要求であり、４
０３は順方向高優先リング入力であり、４０４は順方向
低優先リング入力であり、４０５は逆方向高優先リング
入力であり、４０６は順方向高優先リング出力であり、
４０７は順方向低優先リング出力であり、４０８は逆方
向高優先リング出力であり、４０９は高優先リング状態
値であり、４１０は低優先リング状態値である。
要求であり、４０２は低優先クラス出力要求であり、４
０３は順方向高優先リング入力であり、４０４は順方向
低優先リング入力であり、４０５は逆方向高優先リング
入力であり、４０６は順方向高優先リング出力であり、
４０７は順方向低優先リング出力であり、４０８は逆方
向高優先リング出力であり、４０９は高優先リング状態
値であり、４１０は低優先リング状態値である。
【００３１】図５は、図３に示したアービタの制御部３
３の一例を示す回路図である。
３の一例を示す回路図である。
【００３２】図５において、５０１は低優先クラス出力
要求であり、５０２は高優先クラス出力要求であり、５
０３は順方向低優先リング入力であり、５０４は順方向
高優先リング入力であり、５０５は逆方向高優先リング
入力であり、５０６は低優先リング状態値であり、５０
７は高優先リング状態値であり、５０８は低優先クラス
出力許可であり、５０９は高優先クラス出力許可であ
り、５１０は競合優先制御回路から調停結果である高優
先クラス出力許可５０９および低優先クラス出力許可５
０８を出力するためのタイミング信号であって、アービ
タ内部の高優先リング状態値５０７および低優先リング
状態値５０６を１セル周期に一度、レジスタ（ＲＥＧ）
５２１、５２２、５２３および５２４においてラッチす
るための信号である。
要求であり、５０２は高優先クラス出力要求であり、５
０３は順方向低優先リング入力であり、５０４は順方向
高優先リング入力であり、５０５は逆方向高優先リング
入力であり、５０６は低優先リング状態値であり、５０
７は高優先リング状態値であり、５０８は低優先クラス
出力許可であり、５０９は高優先クラス出力許可であ
り、５１０は競合優先制御回路から調停結果である高優
先クラス出力許可５０９および低優先クラス出力許可５
０８を出力するためのタイミング信号であって、アービ
タ内部の高優先リング状態値５０７および低優先リング
状態値５０６を１セル周期に一度、レジスタ（ＲＥＧ）
５２１、５２２、５２３および５２４においてラッチす
るための信号である。
【００３３】以上の回路および制御方法によって、ポー
ト間および２優先クラス間の競合の調停が可能となる。
また従来のリングアービタでポート間および２優先クラ
ス間の競合の調停を想定すると、リング状の制御線で一
周目に高優先側の検索、二周目に低優先側の検索となる
ところを、本実施の形態では、順方向の高優先クラスリ
ング、順方向の低優先クラスリングおよび逆方向の高優
先クラスリングを設けたことによって、検索に要する時
間が最大一周で済む。本発明は、このような並列処理に
より処理時間の短縮を実現できることを特徴としてい
る。
ト間および２優先クラス間の競合の調停が可能となる。
また従来のリングアービタでポート間および２優先クラ
ス間の競合の調停を想定すると、リング状の制御線で一
周目に高優先側の検索、二周目に低優先側の検索となる
ところを、本実施の形態では、順方向の高優先クラスリ
ング、順方向の低優先クラスリングおよび逆方向の高優
先クラスリングを設けたことによって、検索に要する時
間が最大一周で済む。本発明は、このような並列処理に
より処理時間の短縮を実現できることを特徴としてい
る。
【００３４】以上説明した実施の形態では、入力ポート
がｎ個の場合について説明したが、以下では、より具体
的に入力ポートが４個の場合について説明する。
がｎ個の場合について説明したが、以下では、より具体
的に入力ポートが４個の場合について説明する。
【００３５】図６は、本発明による出力バッファ型スイ
ッチの出力セルセレクト機能部において入力ポートが４
個の場合を示すブロック図である。
ッチの出力セルセレクト機能部において入力ポートが４
個の場合を示すブロック図である。
【００３６】すなわち、本例は、４×４の正方格子拡大
を行なった出力バッファ型スイッチの出力セルセレクト
機能を示すものである。
を行なった出力バッファ型スイッチの出力セルセレクト
機能を示すものである。
【００３７】スイッチ内部の前段装置から入力ポート６
０１〜６０４へ入力されるセルデータは、フィルタ６１
１〜６１４によって、ＱＯＳ（Ｑｕａｌｉｔｙ ｏｆ
Ｓｅｒｖｉｃｅ）に応じて設けられた高優先クラスのセ
ルバッファ６２０１〜６２０４か低優先クラスのセルバ
ッファ６２１１〜６２１４のどちらかへ蓄えられる。
０１〜６０４へ入力されるセルデータは、フィルタ６１
１〜６１４によって、ＱＯＳ（Ｑｕａｌｉｔｙ ｏｆ
Ｓｅｒｖｉｃｅ）に応じて設けられた高優先クラスのセ
ルバッファ６２０１〜６２０４か低優先クラスのセルバ
ッファ６２１１〜６２１４のどちらかへ蓄えられる。
【００３８】高優先クラスのセルバッファ６２０１〜６
２０４は、セルデータが蓄積されると、自身のポートに
あるアービタ６５１〜６５４に対し高優先クラス出力要
求６３０１〜６３０４を送信する。
２０４は、セルデータが蓄積されると、自身のポートに
あるアービタ６５１〜６５４に対し高優先クラス出力要
求６３０１〜６３０４を送信する。
【００３９】高優先クラスのセルバッファ６２０１〜６
２０４は、アービタ６５１〜６５４から高優先クラス出
力許可６４０１〜６４０４を受信すると、セレクタ６６
１〜６６４にセルデータを出力する。
２０４は、アービタ６５１〜６５４から高優先クラス出
力許可６４０１〜６４０４を受信すると、セレクタ６６
１〜６６４にセルデータを出力する。
【００４０】低優先クラスのセルバッファ６２１１〜６
２１４は、セルデータが蓄積されると、自身のポートに
あるアービタ６５１〜６５４に対し低優先クラス出力要
求６３１１〜６３１４を送信する。
２１４は、セルデータが蓄積されると、自身のポートに
あるアービタ６５１〜６５４に対し低優先クラス出力要
求６３１１〜６３１４を送信する。
【００４１】低優先クラスのセルバッファ６２１１〜６
２１４は、アービタ６５１〜６５４から低優先クラス出
力許可６４１１〜６４１４を受信すると、セレクタ６６
１〜６６４にセルデータを出力する。
２１４は、アービタ６５１〜６５４から低優先クラス出
力許可６４１１〜６４１４を受信すると、セレクタ６６
１〜６６４にセルデータを出力する。
【００４２】４×４の正方格子状に接続した本スイッチ
からの出力セルは、セレクタ６６１〜６６４からの出力
セルであり、そのセル周期にアービタ６５１〜６５４に
よって選ばれた唯一個のセルデータである。
からの出力セルは、セレクタ６６１〜６６４からの出力
セルであり、そのセル周期にアービタ６５１〜６５４に
よって選ばれた唯一個のセルデータである。
【００４３】以下、本実施例の動作について説明する。
【００４４】図７は、図６に示した例の動作を示すタイ
ミング図である。
ミング図である。
【００４５】まず、図６の出力セルセレクト機能の動作
について、図７のタイミング図を用いて説明する。
について、図７のタイミング図を用いて説明する。
【００４６】初期条件として、個々のアービタ６５１〜
６５４の内部の制御信号である高優先リング状態値およ
び低優先リング状態値は、アービタ６５４のみ初期値”
１”であり、アービタ６５１〜６５３は初期値”０”と
する。すなわち、アービタ６５１が最高優先順位であ
り、以下アービタ６５２、アービタ６５３、アービタ６
５４の順に優先度が低くなる。このようなアービタごと
の優先順位は、たとえば、２種類の優先クラス別にラウ
ンドロビン方式により定められる。
６５４の内部の制御信号である高優先リング状態値およ
び低優先リング状態値は、アービタ６５４のみ初期値”
１”であり、アービタ６５１〜６５３は初期値”０”と
する。すなわち、アービタ６５１が最高優先順位であ
り、以下アービタ６５２、アービタ６５３、アービタ６
５４の順に優先度が低くなる。このようなアービタごと
の優先順位は、たとえば、２種類の優先クラス別にラウ
ンドロビン方式により定められる。
【００４７】図７は、１セル周期目にアービタ６５２に
低優先クラス出力要求６３１２、アービタ６５３に高優
先クラス出力要求６３０３および低優先出力要求６３１
３、アービタ６５４に高優先クラス出力要求６３０４が
あることを示す。これらの出力要求を図６では太線で示
す。
低優先クラス出力要求６３１２、アービタ６５３に高優
先クラス出力要求６３０３および低優先出力要求６３１
３、アービタ６５４に高優先クラス出力要求６３０４が
あることを示す。これらの出力要求を図６では太線で示
す。
【００４８】まず、アービタ６５１〜６５４では以下の
処理を同時に行なう。 処理（１） 順方向の高優先リングによる最も優先度の
高い高優先クラス出力要求の検出および以降の高優先ク
ラス出力許可のマスク。 処理（２） 順方向の低優先リングによる最も優先度の
高い低優先クラス出力要求の検出および以降の低優先ク
ラス出力許可のマスク。 処理（３） 逆方向の高優先リングによる高優先クラス
出力要求の検出。
処理を同時に行なう。 処理（１） 順方向の高優先リングによる最も優先度の
高い高優先クラス出力要求の検出および以降の高優先ク
ラス出力許可のマスク。 処理（２） 順方向の低優先リングによる最も優先度の
高い低優先クラス出力要求の検出および以降の低優先ク
ラス出力許可のマスク。 処理（３） 逆方向の高優先リングによる高優先クラス
出力要求の検出。
【００４９】まず（１）の処理を説明する。
【００５０】アービタ６５３は、高優先クラスの出力要
求の選択に際して、自ポートよりも優先度の高いアービ
タ６５１〜６５２に高優先クラス出力要求がないことを
順方向の高優先リング６７１によって認識する。従っ
て、本アービタ６５３への高優先クラス出力要求６３０
３が高優先クラスの出力要求の中で最も優先度の高い出
力要求とみなされ、本アービタ６５３はこの検出結果を
次段のアービタ６５４へ順方向の高優先リング６７１に
よって伝える。
求の選択に際して、自ポートよりも優先度の高いアービ
タ６５１〜６５２に高優先クラス出力要求がないことを
順方向の高優先リング６７１によって認識する。従っ
て、本アービタ６５３への高優先クラス出力要求６３０
３が高優先クラスの出力要求の中で最も優先度の高い出
力要求とみなされ、本アービタ６５３はこの検出結果を
次段のアービタ６５４へ順方向の高優先リング６７１に
よって伝える。
【００５１】アービタ６５４では、より優先度の高いア
ービタ６５１〜６５３側に高優先クラス出力要求がある
ことを認識して、自ポートの高優先クラス出力許可をマ
スクする。
ービタ６５１〜６５３側に高優先クラス出力要求がある
ことを認識して、自ポートの高優先クラス出力許可をマ
スクする。
【００５２】続いて（２）の処理を説明する。
【００５３】アービタ６５２は、低優先クラスの出力要
求の選択に際して、自ポートよりも優先度の高いアービ
タ６５１に低優先クラス出力要求がないことを順方向の
低優先リング６７２によって認識する。従って、本アー
ビタ６５２への低優先クラス出力要求６３１２が低優先
クラスの出力要求の中で最も優先度の高い出力要求とみ
なされ、本アービタ６５２はこの検出結果を次段以降の
アービタ６５３、６５４へ順方向の低優先リング６７２
によって伝える。
求の選択に際して、自ポートよりも優先度の高いアービ
タ６５１に低優先クラス出力要求がないことを順方向の
低優先リング６７２によって認識する。従って、本アー
ビタ６５２への低優先クラス出力要求６３１２が低優先
クラスの出力要求の中で最も優先度の高い出力要求とみ
なされ、本アービタ６５２はこの検出結果を次段以降の
アービタ６５３、６５４へ順方向の低優先リング６７２
によって伝える。
【００５４】アービタ６５３ではより優先度の高いアー
ビタ６５１〜６５２側に低優先クラス出力要求があるこ
とを認識して、自ポートの低優先クラス出力許可をマス
クする。
ビタ６５１〜６５２側に低優先クラス出力要求があるこ
とを認識して、自ポートの低優先クラス出力許可をマス
クする。
【００５５】続いて（３）の処理を説明する。
【００５６】アービタ６５４は、高優先クラス出力要求
６３０４が検出されたことを、逆方向の高優先クラスリ
ング６７３に書き込むことによって、次段以降のアービ
タ６５３、６５２、６５１に順次伝える。
６３０４が検出されたことを、逆方向の高優先クラスリ
ング６７３に書き込むことによって、次段以降のアービ
タ６５３、６５２、６５１に順次伝える。
【００５７】アービタ６５３においても自ポートに高優
先クラス出力要求６３０３があることを、逆方向の高優
先リング６７３に上書きすることによって、次段以降の
アービタ６５２、６５１に順次伝える。
先クラス出力要求６３０３があることを、逆方向の高優
先リング６７３に上書きすることによって、次段以降の
アービタ６５２、６５１に順次伝える。
【００５８】最後にこれらの出力要求の中から唯一個の
出力許可を決定する処理を説明する。
出力許可を決定する処理を説明する。
【００５９】アービタ６５１では、高優先クラス出力要
求および低優先クラス出力要求が共にないので共に出力
許可は与えない。
求および低優先クラス出力要求が共にないので共に出力
許可は与えない。
【００６０】アービタ６５２では、自ポートに低優先ク
ラス出力要求６３１２があるが、逆方向の高優先リング
６７３によって、アービタ６５３、６５４側に高優先ク
ラスの出力要求があることがわかるため、低優先クラス
出力要求６３１２に出力許可を与えることはない。
ラス出力要求６３１２があるが、逆方向の高優先リング
６７３によって、アービタ６５３、６５４側に高優先ク
ラスの出力要求があることがわかるため、低優先クラス
出力要求６３１２に出力許可を与えることはない。
【００６１】アービタ６５３では、低優先クラスの出力
要求６３１３は前述した処理（２）によって出力許可を
与えられることはない。また、高優先クラスの出力要求
６３０３に対しては、逆方向の高優先リングによってア
ービタ６５４側に高優先クラスの出力要求６３０４があ
るものの、当アービタ６５３のほうがアービタ６５４よ
りも優先度が高いため、高優先クラスの出力要求６３０
３にのみ出力許可６４０３を与える。
要求６３１３は前述した処理（２）によって出力許可を
与えられることはない。また、高優先クラスの出力要求
６３０３に対しては、逆方向の高優先リングによってア
ービタ６５４側に高優先クラスの出力要求６３０４があ
るものの、当アービタ６５３のほうがアービタ６５４よ
りも優先度が高いため、高優先クラスの出力要求６３０
３にのみ出力許可６４０３を与える。
【００６２】アービタ６５４では高優先クラス出力要求
６３０４があるものの、前述した処理（１）により出力
許可を与えられることはない。
６３０４があるものの、前述した処理（１）により出力
許可を与えられることはない。
【００６３】従って、縦方向４個のアービタ６５１〜６
５４は、高優先クラス出力許可６４０３のみを返信す
る。
５４は、高優先クラス出力許可６４０３のみを返信す
る。
【００６４】高優先クラスセルバッファ６２０１〜６２
０４と低優先クラスセルバッファ６２１１〜６２１４
は、高優先クラス出力許可６４０３を受信した高優先ク
ラスセルバッファ６２０３のみがセルデータをセレクタ
６６３へ出力する。
０４と低優先クラスセルバッファ６２１１〜６２１４
は、高優先クラス出力許可６４０３を受信した高優先ク
ラスセルバッファ６２０３のみがセルデータをセレクタ
６６３へ出力する。
【００６５】セレクタ６６１〜６６４は、セレクタ６６
３のみが自身のポートからの入力を選択し、他のセレク
タ６６１、セレクタ６６２およびセレクタ６６４は、上
方向からのセルデータを選択し出力する。
３のみが自身のポートからの入力を選択し、他のセレク
タ６６１、セレクタ６６２およびセレクタ６６４は、上
方向からのセルデータを選択し出力する。
【００６６】最終的な本スイッチからのセルデータの出
力、すなわちセレクタ６６４からの出力６８は高優先ク
ラスバッファ６２０３から出力されるセルデータとな
る。
力、すなわちセレクタ６６４からの出力６８は高優先ク
ラスバッファ６２０３から出力されるセルデータとな
る。
【００６７】最後に、本発明の特徴である高優先クラ
ス、低優先クラス別々に優先順位が（ラウンドロビン方
式によって）回転式に移行する点についてさらに詳しく
説明する。
ス、低優先クラス別々に優先順位が（ラウンドロビン方
式によって）回転式に移行する点についてさらに詳しく
説明する。
【００６８】たとえば、図６の状態で、ポート６０３の
高優先クラスのセルバッファ６２０３からセル出力が行
われると、次のセル周期では、セル出力のあったアービ
タ６５３の高優先リング状態値が論理”１”となり、高
優先クラス側はアービタ６５３が最低優先順位、次のア
ービタ６５４が最高優先順位、以下６５１、６５２の順
に優先度が低くなる。
高優先クラスのセルバッファ６２０３からセル出力が行
われると、次のセル周期では、セル出力のあったアービ
タ６５３の高優先リング状態値が論理”１”となり、高
優先クラス側はアービタ６５３が最低優先順位、次のア
ービタ６５４が最高優先順位、以下６５１、６５２の順
に優先度が低くなる。
【００６９】低優先クラス側では、どのポートからも
（低優先クラスの）セル出力がなかったので、次のセル
周期も前のセル周期と同様で引き続きアービタ６５１が
最高優先順位、以下６５２、６５３、６５４の順に優先
度が低くなる。
（低優先クラスの）セル出力がなかったので、次のセル
周期も前のセル周期と同様で引き続きアービタ６５１が
最高優先順位、以下６５２、６５３、６５４の順に優先
度が低くなる。
【００７０】従って、図６の次の周期（２セル周期目）
に出力されるセルデータは、高優先クラスのセルバッフ
ァ６２０４に蓄積されているセルデータになる。低優先
クラスのセルバッファ６２１１〜６２１４に蓄積されて
いるセルデータは、高優先クラス側のセルデータがすべ
て捌けてしまわないことには出力されない。
に出力されるセルデータは、高優先クラスのセルバッフ
ァ６２０４に蓄積されているセルデータになる。低優先
クラスのセルバッファ６２１１〜６２１４に蓄積されて
いるセルデータは、高優先クラス側のセルデータがすべ
て捌けてしまわないことには出力されない。
【００７１】
【発明の効果】以上説明したように、本発明によれば、
ポート間かつ２優先クラス間の競合の調停が可能とな
る。
ポート間かつ２優先クラス間の競合の調停が可能とな
る。
【００７２】また、一般的なリングアービタであれば、
リング状の制御線で一周目高優先クラス側の検索、二周
目低優先クラス側の検索となるところを、本発明では、
順方向の高優先リング、順方向の低優先リングおよび逆
方向の高優先リングを設け、各リング制御線で並列に検
索を行なうことによって、処理に要する時間が最大一周
となり、処理時間の短縮を実現している。
リング状の制御線で一周目高優先クラス側の検索、二周
目低優先クラス側の検索となるところを、本発明では、
順方向の高優先リング、順方向の低優先リングおよび逆
方向の高優先リングを設け、各リング制御線で並列に検
索を行なうことによって、処理に要する時間が最大一周
となり、処理時間の短縮を実現している。
【図１】本発明によるリングアービタの競合優先制御回
路が用いられる構成を示すブロック図である。
路が用いられる構成を示すブロック図である。
【図２】図１に示した競合優先制御回路の内部構成を示
すブロック図である。
すブロック図である。
【図３】図２に示したアービタの内部構成を示すブロッ
ク図である。
ク図である。
【図４】図３に示したアービタの選択部の一例を示す回
路図である。
路図である。
【図５】図３に示したアービタの制御部の一例を示す回
路図である。
路図である。
【図６】本発明による出力バッファ型スイッチの出力セ
ルセレクト機能部において入力ポートが４個の場合を示
すブロック図である。
ルセレクト機能部において入力ポートが４個の場合を示
すブロック図である。
【図７】図６に示した例の動作を示すタイミング図であ
る。
る。
１０１〜１０ｎ、６０１〜６０４ 入力ポート
１１１〜１１ｎ、６１１〜６１４ フィルタ
１２１１〜１２ｎ１、６２０１〜６２０４ 高優先クラ
スバッファ １２１２〜１２ｎ２、６２１１〜６２１４ 低優先クラ
スバッファ １３１１〜１３ｎ１、２０１１〜２０１ｎ、３０１、４
０１、５０２、６３０１〜６３０４ 高優先クラス出力
要求 １３１２〜１３ｎ２、２１１１〜２１１ｎ、３４１、５
０９、６４０１〜６４０４ 高優先クラス出力許可 １３１３〜１３ｎ３、２０２１〜２０２ｎ、３０２、４
０２、５０１、６３１１〜６３１４ 低優先クラス出力
要求 １３１４〜１３ｎ４、２１２１〜２１２ｎ、３４２、５
０８、６４１１〜６４１４ 低優先クラス出力許可 １４１ 競合優先制御回路 １５ バス ２２１〜２２ｎ、６５１〜６５４ アービタ ２３１、６７１ 順方向高優先リング ２３２、６７２ 順方向低優先リング ２３３、６７３ 逆方向高優先リング ３２ 選択部 ３３ 制御部 ３１１、４０３、５０４ 順方向高優先リング入力 ３１２、４０６ 順方向高優先リング出力 ３１３、４０４、５０３ 順方向低優先リング入力 ３１４、４０７ 順方向低優先リング出力 ３１５、４０５、５０５ 逆方向高優先リング入力 ３１６、４０８ 逆方向高優先リング出力 ３６、５１０ タイミング信号 ３５１、４０９、５０７ 高優先リング状態値 ３５２、４１０、５０６ 低優先リング状態値 ６６１〜６６４ セレクタ ６８ 出力
スバッファ １２１２〜１２ｎ２、６２１１〜６２１４ 低優先クラ
スバッファ １３１１〜１３ｎ１、２０１１〜２０１ｎ、３０１、４
０１、５０２、６３０１〜６３０４ 高優先クラス出力
要求 １３１２〜１３ｎ２、２１１１〜２１１ｎ、３４１、５
０９、６４０１〜６４０４ 高優先クラス出力許可 １３１３〜１３ｎ３、２０２１〜２０２ｎ、３０２、４
０２、５０１、６３１１〜６３１４ 低優先クラス出力
要求 １３１４〜１３ｎ４、２１２１〜２１２ｎ、３４２、５
０８、６４１１〜６４１４ 低優先クラス出力許可 １４１ 競合優先制御回路 １５ バス ２２１〜２２ｎ、６５１〜６５４ アービタ ２３１、６７１ 順方向高優先リング ２３２、６７２ 順方向低優先リング ２３３、６７３ 逆方向高優先リング ３２ 選択部 ３３ 制御部 ３１１、４０３、５０４ 順方向高優先リング入力 ３１２、４０６ 順方向高優先リング出力 ３１３、４０４、５０３ 順方向低優先リング入力 ３１４、４０７ 順方向低優先リング出力 ３１５、４０５、５０５ 逆方向高優先リング入力 ３１６、４０８ 逆方向高優先リング出力 ３６、５１０ タイミング信号 ３５１、４０９、５０７ 高優先リング状態値 ３５２、４１０、５０６ 低優先リング状態値 ６６１〜６６４ セレクタ ６８ 出力
Claims (3)
- 【請求項１】 ２種類の優先クラスのデータがそれぞれ
に入力される複数の入力ポートごとに設けられ、前記２
種類の優先クラスごとにデータの出力要求が入力される
複数のアービタと、前記複数のアービタを順方向に接続
する順方向高優先リングと、前記複数のアービタを前記
順方向に接続する順方向低優先リングと、前記複数のア
ービタを前記順方向とは逆の逆方向に接続する逆方向高
優先リングとから構成され、 前記順方向高優先リングが高優先出力要求の有無を個々
のアービタに順方向に伝送し、前記順方向低優先リング
が低優先出力要求の有無を個々のアービタに順方向に伝
送し、前記逆方向高優先リングが高優先出力要求の有無
を個々のアービタに逆方向に伝送することによって、デ
ータの出力要求の競合を調停することを特徴とする競合
優先制御回路。 - 【請求項２】 前記複数のアービタごとの優先順位が２
種類の優先クラス別にラウンドロビン方式により定めら
れ、該アービタごとの優先順位に基づいて、データの出
力要求の競合を調停することを特徴とする請求項１に記
載の競合優先制御回路。 - 【請求項３】 請求項１または２に記載の競合優先制御
装置を有することを特徴とするＡＴＭ交換機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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| JP3439373B2 true JP3439373B2 (ja) | 2003-08-25 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13097599A Expired - Fee Related JP3439373B2 (ja) | 1999-05-12 | 1999-05-12 | 競合優先制御回路 |
Country Status (2)
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|---|---|
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|---|---|---|---|---|
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| US7042883B2 (en) * | 2001-01-03 | 2006-05-09 | Juniper Networks, Inc. | Pipeline scheduler with fairness and minimum bandwidth guarantee |
| JP4605911B2 (ja) * | 2001-01-24 | 2011-01-05 | 富士通株式会社 | パケット送出装置 |
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| JP5045939B2 (ja) * | 2008-03-28 | 2012-10-10 | サクサ株式会社 | 通信装置および中継装置 |
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| JP5492750B2 (ja) * | 2010-11-24 | 2014-05-14 | 株式会社日立製作所 | パケット転送装置およびパケット転送方法 |
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| JP2924264B2 (ja) | 1991-04-16 | 1999-07-26 | 株式会社日立製作所 | Ａｔｍスイッチ |
| JPH04360340A (ja) | 1991-06-06 | 1992-12-14 | Matsushita Electric Ind Co Ltd | セル転送装置 |
| JPH06338905A (ja) | 1993-05-31 | 1994-12-06 | Toshiba Corp | Ａｔｍ交換網における優先制御装置 |
| JPH08194659A (ja) | 1995-01-17 | 1996-07-30 | Oki Electric Ind Co Ltd | バス権調停回路 |
| US5640519A (en) * | 1995-09-15 | 1997-06-17 | Intel Corporation | Method and apparatus to improve latency experienced by an agent under a round robin arbitration scheme |
| JP3673025B2 (ja) | 1995-09-18 | 2005-07-20 | 株式会社東芝 | パケット転送装置 |
| US5796732A (en) * | 1996-03-28 | 1998-08-18 | Cisco Technology, Inc. | Architecture for an expandable transaction-based switching bus |
| JP3079072B2 (ja) | 1996-09-25 | 2000-08-21 | 日本電信電話株式会社 | 競合制御回路 |
| EP0833480B1 (en) * | 1996-09-25 | 2005-11-16 | Nippon Telegraph And Telephone Corporation | Contention control circuit |
| US6104714A (en) * | 1996-09-26 | 2000-08-15 | International Business Machines Corporation | Method and apparatus for allowing communication in an isochronous traffic of asynchronous transfer mode (ATM) cells in a ring network |
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| JPH10222462A (ja) | 1997-02-10 | 1998-08-21 | Kawasaki Steel Corp | 調停装置 |
| US6046982A (en) * | 1997-03-18 | 2000-04-04 | Cabletron Systems, Inc. | Method and apparatus for reducing data loss in data transfer devices |
| US5931931A (en) * | 1997-04-04 | 1999-08-03 | International Business Machines Corporation | Method for bus arbitration in a multiprocessor system |
| JP2967767B2 (ja) | 1997-08-08 | 1999-10-25 | 日本電気株式会社 | Ａｔｍスイッチにおけるスケジューリング方式 |
| US6088734A (en) * | 1997-11-12 | 2000-07-11 | International Business Machines Corporation | Systems methods and computer program products for controlling earliest deadline first scheduling at ATM nodes |
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| US6205150B1 (en) * | 1998-05-28 | 2001-03-20 | 3Com Corporation | Method of scheduling higher and lower priority data packets |
| US6067301A (en) * | 1998-05-29 | 2000-05-23 | Cabletron Systems, Inc. | Method and apparatus for forwarding packets from a plurality of contending queues to an output |
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| CA2255418C (en) * | 1998-12-07 | 2003-01-21 | Pmc-Sierra Ltd. | Ring interface and ring network bus flow control system |
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1999
- 1999-05-12 JP JP13097599A patent/JP3439373B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-05 US US09/565,445 patent/US6831922B1/en not_active Expired - Fee Related
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| Publication number | Publication date |
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