JP3436543B2 - インターフェースシステム - Google Patents

インターフェースシステム

Info

Publication number
JP3436543B2
JP3436543B2 JP12689791A JP12689791A JP3436543B2 JP 3436543 B2 JP3436543 B2 JP 3436543B2 JP 12689791 A JP12689791 A JP 12689791A JP 12689791 A JP12689791 A JP 12689791A JP 3436543 B2 JP3436543 B2 JP 3436543B2
Authority
JP
Japan
Prior art keywords
data
bsi
frame
register
bit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP12689791A
Other languages
English (en)
Other versions
JPH04229350A (ja
Inventor
エイ． トラボグリオ マーク
ダブリュ． ヤング デスモンド
アール． ハムストラ ジェームズ
シー． ブリーフ デイビッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of JPH04229350A publication Critical patent/JPH04229350A/ja
Application granted granted Critical
Publication of JP3436543B2 publication Critical patent/JP3436543B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9042—Separate storage for different parts of the packet, e.g. header and payload
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42—Loop networks
    • H04L12/427—Loop networks with decentralised control
    • H04L12/433—Loop networks with decentralised control with asynchronous transmission, e.g. token ring, register insertion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L47/00—Traffic control in data switching networks
    • H04L47/50—Queue scheduling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/901—Buffering arrangements using storage descriptor, e.g. read or write pointers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9031—Wraparound memory, e.g. overrun or underrun detection
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9047—Buffering arrangements including multiple buffers, e.g. buffer pools
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9063—Intermediate storage in different physical parts of a node or terminal
    • H04L49/9068—Intermediate storage in different physical parts of a node or terminal in the network interface card
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9063—Intermediate storage in different physical parts of a node or terminal
    • H04L49/9068—Intermediate storage in different physical parts of a node or terminal in the network interface card
    • H04L49/9073—Early interruption upon arrival of a fraction of a packet
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9084—Reactions to storage capacity overflow
    • H04L49/9089—Reactions to storage capacity overflow replacing packets in a storage arrangement, e.g. pushout
    • H04L49/9094—Arrangements for simultaneous transmit and receive, e.g. simultaneous reading/writing from/to the storage element
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42—Loop networks
    • H04L12/437—Ring fault isolation or reconfiguration

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Communication Control (AREA)
  • Small-Scale Networks (AREA)
  • Computer And Data Communications (AREA)

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明はデータ通信システムに関
するものであって、更に詳細には、ローカルエリアネッ
トワーク媒体アクセス制御（ＭＡＣ）機能と該ネットワ
ークに取付けたホストステーションとの間のインターフ
ェースを実施する方法及び装置に関するものである。 【０００２】 【従来の技術】データ送信ネットワークにおけるステー
ション間の通信は、隣接するフレームが明示的又は暗示
的にスタート−ストップパターンによって分離されてい
る一連の、乃至は「フレーム」の情報文字の送信を介し
て行なわれる。独特のスタートパターン（「開始区切り
部」）及び独特のストップパターン（「終了区切り
部」）を使用することにより、受信ステーションが各フ
レームの正確な開始及び正確な終了を識別することが可
能である。 【０００３】次第にポピュラーになりつつあるネットワ
ークのタイプの一つはトークンリングである。基本的な
トークンリングネットワークは、多数のリピータノード
を有しており、各ノードは単一方向送信リンクによって
接続されて閉ループリングを形成している。情報フレー
ムが、一つのリピータから次のリピータへリングに沿っ
てビット毎に直列的に送信され、その場合に、各リピー
タは各ビットを再生し且つ再送する。 【０００４】再送要素として機能することに加えて、リ
ング上の各リピータは、更に、ホストステーションによ
る情報の挿入及び検索のためのホストステーション取付
け点としても作用する。情報フレームがリピータを通過
してリング上を循環すると、そのフレームの宛て先アド
レスフィールドが取付けられているホストのアドレスフ
ィールドと比較される。そのホストが、その宛て先アド
レスを自分のものとして認識すると、それは該フレーム
をコピーする。 【０００５】特定のタイプのトークンリングネットワー
クは、ファイバ分散型データインターフェース（ＦＤＤ
Ｉ）プロトコルによって定義されている。このＦＤＤＩ
プロトコルは、オプチカルファイバ送信媒体を使用する
１００Ｍｂｉｔ／ｓｅｃトークンリングネットワークに
適用される米国国家基準（ＡＮＳ）データ送信フォーマ
ットである。このＦＤＤＩプロトコルは、多数のホスト
コンピュータシステム間及び該コンピュータとそれらと
関連する大量記憶サブシステム及びその他の周辺機器と
の間における高性能の相互接続として意図されているも
のである。 【０００６】Ｗｉｌｌｉａｍ Ｓｔａｌｌｉｎｇｓ著
「コンピュータ−通信基準ハンドブック（Ｈａｎｄｂｏ
ｏｋ ｏｆ Ｃｏｍｐｕｔｅｒ−Ｃｏｍｍｕｎｉｃａｔ
ｉｏｎＳｔａｎｄａｒｄｓ）」、第２巻、ハワード・ダ
ブリュウ・シムズ・アンド・カンパニー出版、１９８７
年、１７７−１７９頁の文献に記載される如く、このＦ
ＤＤＩトークンリング技術は、全てのステーションがア
イドル状態にある場合にリングに沿って循環する小さな
トークンフレームを使用することを基礎としている。送
信することを所望するステーションは、それが通過中の
トークンを検知するまで待機せねばならない。次いで、
使用可能なトークンが識別されると、トークンの送信を
アボート、即ち中断することにより、該トークンを捕獲
する。トークンが捕獲された後に、そのステーション
は、特定された最大時間期間までその送信媒体を制御す
ることが許可され、その期間中に、該ステーションは一
つ又はそれ以上のフレームを該リング上に送信すること
が可能である。 【０００７】ＦＤＤＩリング上においては、情報はフレ
ームの形態で送信され、フレームは、一連の５ビット文
字乃至は「記号（シンボル）」から構成されており、各
記号は４個のデータビット乃至は制御コードを表わす。
情報は、典型的に、記号対即ち「バイト」の形態で送信
される。 【０００８】図１はＦＤＤＩフレーム及びトークンフォ
ーマットにおいて使用されるフィールドを示している。
プリアンブルフィールド（ＰＡ）は、一連のアイドルラ
イン状態記号から構成されており、全ての送信に先行す
る。スタート区切りフィールド（ＳＤ）は、２個の制御
記号スタート区切り対から構成されており、それは記号
境界とは独立的に個別的に認識可能なものである。上述
した如く、スタート区切りバイトは、それに続く情報に
対する境界を確立する。フレーム制御フィールド（Ｆ
Ｃ）は、フレームのタイプ及びその特性を画定し、それ
は同期送信と非同期送信とを区別し、アドレスの長さを
特定し且つフレームのタイプを識別する。フレーム制御
フィールドは、個別的にトークンを区別する。一つのト
ークンの終了区切りフィールド（ＥＤ）は、二つの終了
区切り制御記号から構成されており、且つトークンを終
了させる。宛て先アドレス（ＤＡ）及び発信元アドレス
（ＳＡ）フィールドは、送信されるフレームの宛て先ア
ドレス及び発信元アドレスを有している。宛て先アドレ
スフィールド及び発信元アドレスフィールドは、両方
共、２バイト長か、又は６バイト長の何れかであり、フ
レーム制御フィールドによって決定される。宛て先アド
レスは、個別的なアドレスか又はグループアドレスの何
れかとすることが可能である。フレームチェックシーケ
ンスフィールド（ＦＣＳ）は４バイト長であり、ＡＮＳ
標準多項式を使用する循環冗長チェックを有している。
フレームチェックシーケンスフィールドによってカバー
される全てのフィールドの場合における如く、情報フィ
ールドは、データ記号のみから構成されている。一つの
フレームの終了区切り部は、一つの終了区切り記号
（Ｔ）であり、それに続くフレームステータスフィール
ド（ＦＳ）は、アドレスされたステーションがそのアド
レスを認識したか否か、そのフレームがコピーされたか
否か、又は何れかのステーションがフレーム内にエラー
を検知したか否かを表わす三つの制御インジケータ記号
から構成されている。「Ｔ」と、それに続く三つの制御
インジケータは、非トークンフレームに対してＦＤＤＩ
プロトコルによって要求される最小の終了区切り部を表
わしている。該プロトコルは、終了区切り部内に付加的
な対の制御記号を設けるか、又は付加的な奇数個の制御
記号とそれに続く１個の最後の「Ｔ」記号とを設けるこ
とを可能としている。全ての適合性のある実現例は、こ
れらの拡張された終了区切り部を切捨てを行なうことな
しに処理することが可能なものでなければならない。終
了区切り部「Ｔ」と二つの制御記号「Ｒ」及び「Ｓ」
は、独特にエンコードされており且つ通常のデータ又は
アイドル記号の何れかから区別可能なものである。 【０００９】図２はＦＤＤＩプロトコルに適合するステ
ーションに対して必要な構成要素を示している。必要と
される構成要素は、リングのメンバーとして適切な動作
を確保するためにステーションの全体的な動作を制御す
るためにネットワーク上の各ホストステーション内に存
在するステーション管理機能（ＳＭＴ）を有している。
物理層媒体依存（ＰＭＤ）機能は、リング上の隣接する
ステーション間のオプチカルファイバリンクを与える。
物理層プロトコル機能は、エンコーディング、デコーデ
ィング、（ＰＨＹ）クロッキング及び同期機能を与え
る。媒体アクセス制御機能（ＭＡＣ）は、送信媒体への
アクセス、他のステーションの媒体アクセス制御機能へ
のフレームの送信及びそれからのフレームの受信を制御
する。 【００１０】ＰＨＹ機能は、同時的に、受信すると共に
送信する。ＰＨＹ機能の送信論理は、媒体アクセス制御
機能からの記号を受付け、これらの記号を５ビットコー
ドグループへ変換し且つ、ＰＭＤの能力を使用して、エ
ンコードした直列ストリームを該媒体上へ送信する。Ｐ
ＨＹ機能の受信論理は、ＰＭＤを介して該媒体からエン
コードした直列ストリームを受取り、スタート区切り記
号対の認識に基づいて記号境界を確立し、且つデコード
した記号をそれと関連する媒体アクセス制御機能へ転送
する。 【００１１】ＦＤＤＩプロトコルに関する付加的な情報
は、Ｆｌｏｙｄ Ｅ． Ｒｏｓｓ著「ＦＤＤＩ−外観
（ＦＤＤＩ−ａｎ Ｏｖｅｒｖｉｅｗ）」、ダイジェス
ト・オブ・ペーパーズ、コンピュータサイエンス国際会
議、Ｃｏｍｐｃｏｎ ’８７、４３４−４４４頁に記載
されており、それは、本発明に関する付加的なバックグ
ラウンド情報を与えている。 【００１２】図３は、ＦＤＤＩトークンリングとＭＡＣ
機能との間の統合されたインターフェースを与えるため
に協働する一組の要素を示している。クロック回復装置
１０は、リング上の上流側ステーションによってＦＤＤ
Ｉオプチカルファイバ送信媒体上に供給された入力直列
ビットストリームから１２５ＭＨｚクロックを抽出す
る。１２．５ＭＨｚクリスタル基準から、クロック分配
装置１２が、物理層制御器（Ｐｌａｙｅｒ）１４及び基
本的な媒体アクセス制御器（ＢＭＡＣ）１６によって必
要とされる種々のクロックを合成する。Ｐｌａｙｅｒ１
４は、ＢＭＡＣ１６から検索した１２．５Ｍｂｙｔｅ／
ｓｅｃのストリームを変換し且つ入力する４Ｂ／５Ｂデ
ータを内部コードへデコードする。ＢＭＡＣ１６は、Ｆ
ＤＤＩトークン及びフレームの送信、受信、リピート及
び剥離動作を制御する。 【００１３】図４に示した如く、ＢＭＡＣ１６は、リン
グエンジン１８、制御インターフェース２０、ＰＨＹイ
ンターフェース２２及びＭＡＣインターフェース２４を
有している。リングエンジン１８は、ＢＭＡＣ１６の
「心臓部」であり、ＦＤＤＩリング上でフレームを送信
し、受信し、リピートし且つ剥離するためにＡＮＳ Ｘ
３Ｔ９．５ ＭＡＣプロトコルを実行する。制御インタ
ーフェース２０は、制御バス（図３参照）に対するイン
ターフェースを実行し、それにより、ＢＭＡＣ１６の動
作を初期化させ、モニタし、且つ診断する。ＰＨＹイン
ターフェース２２は、ＰＨＹ要求バスを介してＰｌａｙ
ｅｒ１４に対してバイトストリームを供給し、且つＰＨ
Ｙ表示バスを介してＰｌａｙｅｒ１４からバイトストリ
ームを受信する。ＭＡＣインターフェース２４は、ステ
ーションの外部バッファ動作及び制御論理に対するイン
ターフェースを与えている。バイトストリームが、ＭＡ
Ｃ表示バスを介して適宜の制御信号を有するバッファ機
能及び制御論理へ供給される。バイトストリームは、Ｍ
ＡＣ要求バスを介して適宜のハンドシェーク制御信号を
有するＭＡＣインターフェースへ供給される。 【００１４】図５を参照すると、リングエンジン１８
は、２個の主要ブロック、即ち受信機２６及び送信機２
８を有しており、それらはタイマー／カウンタ論理３０
及びＭＡＣパラメータＲＡＭ３２を共用している。受信
機２６は、ＦＤＤＩリングからの情報を検証し、エラー
及び欠陥を検知し、且つ送信機２８によって使用され且
つＭＡＣインターフェース２４へ供給される適宜の制御
信号及びフラッグを発生する。更に、受信機２６は、ス
タート（開始）及びエンド（終了）区切り部の表示に基
づいて、ＰＨＹ表示バス上で受取られるバイトストリー
ムからフレーム、トークン及びフラグメント（断片）を
画定する。ＭＡＣパラメータＲＡＭ３２は、二重ポート
型ＲＡＭであって、それは、暗示される如く、関連する
ステーションのアドレスなどのようなパラメータを収容
している。受信機２６は、パラメータＲＡＭ３２内に格
納されている値を使用して、受信したアドレスをそのア
ドレスと比較する。送信機２８も、ホストステーション
によって発生される全てのフレームに対して発信元アド
レス（ＳＡ）を発生するためにパラメータＲＡＭ３２を
使用する。 【００１５】送信機２８は、リング上の他のステーショ
ンからのフレームをリピート、即ち繰返し、且つＦＤＤ
Ｉ計時型トークンＭＡＣプロトコルに従ってそれの関連
するホストステーションからリング内にフレームを挿入
する。送信機２８は、受信機２６によって供給される情
報を使用して、フレームをリピートするか、剥離するか
又は発生するか否かをデコードする。送信機２８は、送
信要求がホストステーションによってリングエンジン１
８へ送給されるまで、フレームのリピートを継続して行
なう。送信要求は、要求されたサービスクラス（即ち、
同期型か又は非同期型）及び捕獲すべき及び／又は発行
すべきトークンのタイプを包含している。上述した如
く、ステーションは、該トークンを捕獲することによっ
て送信する権利を獲得する。トークンが獲得されると、
リングエンジン１８は、そのステーションによって送信
されるべきデータの準備がなされるまで、待機する。フ
レームが送信されると、それはリングに沿って通過し、
各逐次的なステーションがそれを一度に１バイトずつ検
査する。そのフレームは全てのステーションにおいてリ
ピートされ、且つ究極的には、最初にそのフレームを送
信したステーションによってストリップ、即ち剥離され
る。 【００１６】図５に示した如く、送信機２８は、送信機
状態マシン（ＴＳＭ）３４、ＦＣＳ発生器３６、ＲＯＭ
３８、リングに対するデータの供給を制御する多重化論
理４０を有している。送信機状態マシン３４は、リング
へ送信されるべきフレームのフィールドを介してのシー
ケンス動作を与える。ＦＣＳ発生器３６は、３２ビット
ＣＲＣを計算し、且つそれをデータストリームからの情
報へ添付する。ＲＯＭ３８は、終了区切り部及びフレー
ムステータスフィールドとしてフレームと共に送信され
る制御記号対を発生するために使用される。出力マルチ
プレクサ４０は、ＰＨＹ要求バス上に置かれるべき情報
の発生源、即ち送信元を選択するために使用される。上
述した如く、この情報は、ＰＨＹ表示バスからリピート
されたものであるか、又は関連するステーションによっ
て独立的に発生されたものの何れかである。情報は、デ
ータストリーム、ＲＯＭ３８、ＦＣＳ発生器３６、又は
パラメータＲＡＭ３２の何れかから発生させることが可
能である。 【００１７】タイマー／カウンタブロック３０は幾つか
のイベントカウンタのみならずＡＮＣ Ｘ３Ｔ９．５
ＭＡＣスタンダードを実行するために必要な全てのタイ
マーを有している。それは、更に、ＦＤＤＩ計時型トー
クンプロトコルの実行のために必要なトークンタイミン
グ論理を有している。 【００１８】図６を参照すると、トークンタイミング論
理４２が送信機２８によって制御されている。トークン
回転タイマー（ＴＲＴ）４４を使用して、到着から到着
までのリング上のトークンの回転を計時する。回転時間
が長ければ長いほど、リング上の負荷の量が大きい。図
６に示したトークンタイミング論理内のタイマーは、８
０ｎｓ毎にインクリメントするアップカウンタとして実
現されている。これらのカウンタは、スレッシュホール
ドの２の補元をローディングすることによってリセット
される。このことは、タイマーの期間経過を示す簡単な
キャリーを可能としている。トークン保持タイマー（Ｔ
ＨＴ）４６を使用して、ステーションによってトークン
が捕獲された後に、非同期送信のためにステーションに
よって使用されるリング帯域幅の量を制限している。各
フレームが送信される前に、ＴＨＴの値を使用して、捕
獲されたトークンがいまだに送信のために使用可能であ
るか否かを決定する。ＴＨＴが選択したスレッシュホー
ルドに到着していない場合には、非同期通信のためにト
ークンを使用することが可能である。 【００１９】四つの非同期型スレッシュホールドがＢＭ
ＡＣ１６によってサポートされており、即ち、それらの
うちの三つはプログラム可能なものであり、且つ残りの
一つは交渉により決定されたターゲットトークン回転時
間（ＴＴＲＴ）に固定されている。優先度スレッシュホ
ールドの一つにおいてフレームを送信する要求は、トー
クン保持タイマー４６が選択したスレッシュホールドに
到着していない場合に、処理される。ＴＲＴがゼロに到
着すると、遅れフラッグがセットされ、そのトークンが
遅れていることを表わす。遅れフラッグがセットされて
いると、非同期型フレームを送信することはできない
が、そのトークンは同期型送信のために使用することが
可能である。 【００２０】速めトークン到着の場合には、即ち、トー
クンが到着し且つ遅れフラッグがセットされていない場
合には、ＴＲＴが交渉により決定されたターゲットトー
クン回転時間ＴＴＲＴでロードされ且つカウントアップ
する。遅れトークン到着の場合、即ちトークンが到着し
且つ遅れフラッグがセットされている場合には、その遅
れフラッグがクリアされ且つＴＲＴがカウントを継続す
る。ＴＲＴが期間満了し遅れフラッグがセットされてい
ない場合には、遅れフラッグがセットされ且つＴＲＴが
ＴＴＲＴでロードされる。蓄積された遅れは、ＡＮＳＩ
Ｘ３Ｔ９．５ＭＡＣスタンダードにおいて定義されて
いる如く精密に実現される。 【００２１】トークンが捕獲されるまでＴＨＴはＴＲＴ
の値に追従する。トークンが捕獲されると、ＴＲＴは、
ＴＴＲＴで再度ロードすることが可能であり、一方ＴＨ
Ｔはその前の値からカウントを継続する（ＴＨＴはラッ
プアラウンドすることはない）。ＴＨＴは、イネーブル
される場合に、インクリメントする。ＴＨＴのインクリ
メント動作は、例えば、同期送信期間中にディスエーブ
ルされる。ＴＨＴは、トークンが非同期要求のために使
用可能であるか否かを決定するために使用される。これ
らの目的のために、トークンは、それが実際に遅れる前
に１バイト遅れとして考えられる（より注意深さの劣る
実現の場合に内部動作性を促進するため）。非同期スレ
ッシュホールド比較は、パイプライン動作され、従って
スレッシュホールド交差は直ぐに検知されない場合があ
る。しかしながら、ありうるエラーは、スレッシュホー
ルド値の精度のほんの一部である。遅れフラッグがセッ
トされている間にＴＲＴが期間満了となると、ＴＲＴは
ＴＭＡＸでロードされ、且つ、回復要求禁止オプション
がセットされていない限り、回復プロセスが喚起され
る。回復要求条件は、ＴＲＴ期間満了後１バイト時間の
後に真状態となり、より注意深さの劣る実施例の場合に
おける内部動作性を促進させている。ＴＲＴが期間満了
し且つリングが動作状態にない場合には、ＴＲＴがＴＭ
ＡＸでロードされる。ＴＲＴは、更に、リセットで、Ｔ
ＭＡＸがロードされる。 【００２２】ＢＭＡＣ１６に関する付加的な情報は、以
下の米国特許出願であって、本願出願人に譲渡されてい
るものに記載されている。 （１）１９８９年１１月１４日に出願した米国特許出願
第４３６，２１２号、発明者Ｈａｍｓｔｒａ、発明の名
称「ＲＡＭをベースとしたイベントカウンタ装置及び方
法（ＲＡＭ−ｂａｓｅｄ Ｅｖｅｎｔｓ Ｃｏｕｎｔｅ
ｒ Ａｂｐａｒａｔｕｓ ａｎｄ Ｍｅｔｈｏｄ）」。 （２）１９８９年４月１２日に出願した米国特許出願第
４４５，９６４号、発明者Ｐｅｒｌｏｆｆ、発明の名称
「並列的に発生される循環冗長エラーチェックコードを
アクセスする装置及び方法（Ａｐｐａｒａｔｕｓ ａｎ
ｄ Ｍｅｔｈｏｄ ｆｏｒ Ａｃｃｅｓｓｉｎｇ ａ
Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｅｒｒｏｒ Ｃ
ｈｅｃｋ Ｃｏｄｅ Ｇｅｎｅｒａｔｅｄ ｉｎ Ｐａ
ｒａｌｌｅｌ）」。 （３）１９８９年１２月１日に出願した米国特許出願第
４４４，６２８号、発明者Ｇｒｏｗ ｅｔ ａｌ．、発
明の名称「非同期型優先度選択論理（Ａｓｙｎｃｈｒｏ
ｎｏｕｓ Ｐｒｉｏｒｉｔｙ Ｓｅｌｅｃｔ Ｌｏｇｉ
ｃ）」。 （４）１９８９年１２月１日に出願した米国特許出願第
４４４，５３７号、発明者Ｇｒｏｗ、発明の名称「リン
グ待ち時間タイマー（Ｒｉｎｇ Ｌａｔｅｎｃｙ Ｔｉ
ｍｅｒ）」。 【００２３】 【課題を解決するための手段】本発明は、ローカルエリ
アネットワークの媒体アクセス制御（ＭＡＣ）機能とＭ
ＡＣを介してネットワーク媒体へ取付けられているホス
トシステムとの間のインターフェースを与えている。本
インターフェースは、ＭＡＣ受信機から受取ったフレー
ム及び媒体へ送信するためにホストによって供給された
フレームの両方に対してホストメモリシステムとＭＡＣ
との間での情報フレームの転送を実行する。 【００２４】本発明に基づくインターフェースは二つの
パイプライン型データ経路を有している。表示（Ｉｎｄ
ｉｃａｔｅ）モジュールは、ＭＡＣ受信機セクションか
ら受取ったフレームを、集積化したバスインターフェー
スユニットを介して、ホストメモリへ転送する。要求
（Ｒｅｑｕｅｓｔ）モジュールは、バスインターフェー
スユニットを介してＭＡＣ送信機セクションへ転送する
ためにホストからのフレームを受取る。ステータス発生
（空間）管理モジュールは、表示モジュールと要求モジ
ュールとによって共用されており、送信のステータスを
モニタすると共に、フレーム転送を実行するために必要
とされるホストシステムメモリ内の格納空間割当てを管
理する。制御バスインターフェースは、本インターフェ
ース内の制御レジスタへのホストアクセスを与えてい
る。 【００２５】従来のインターフェースにおいては、受信
フレームステータスがＭＡＣインターフェースから受信
データ流れに平行な経路においてシステムインターフェ
ースへパスされ、一度にただ一つのエンド・オブ・フレ
ーム（ＥＯＦ）、即ちフレーム終了が、受信ＦＩＦＯ内
において許容されることが可能である。このことは、受
信したフレームを脱落することがある。 【００２６】本発明の１側面によれば、ＥＯＦにおい
て、ＭＡＣインターフェースが、フレームステータスと
して１個の最終的なワードを添付し且つ該ステータスワ
ードをそのデータの後の受信ＦＩＦＯ内に配置させる。
システムインターフェースは、そのステータスを処理す
る前に該データを読出し且つＥＯＦステータス記述子を
書込む。データ／ステータス同期は自動的であり、且つ
ＭＡＣインターフェースとシステムインターフェースと
の間のその他の通信が必要とされることはない。このこ
とは、複雑なデータ／ステータス同期なしで、任意の数
のフレームを受信ＦＩＦＯ内に配置させることを可能と
している。それは、更に、多数の小さなフレームを受信
する場合に完全なＦＩＦＯ利用を行なうことを可能とし
ており、その際に長いバス待ち時間のためにフレームが
脱落する可能性を減少させている。それは、更に、受信
ＦＩＦＯが任意の深さであることを可能とするという設
計上の柔軟性を与えることを可能としている。 【００２７】従来のインターフェースにおいては、全て
の受信したフレームは、単一のリストのプール空間記述
子によって記述されるホストメモリシステム内の単一空
間へコピーされる。 【００２８】本発明の１側面によれば、受信したフレー
ムに対して複数個のチャンネルが設けられており、且つ
入力するフレームに対するチャンネルは、プログラムさ
れたソート（種類分け）モードに従って選択され、フレ
ームＦＣ及びＭＡＣ又は外部アドレスの何れかがハード
ウエアを比較して、宛て先アドレス一致を表わす。各チ
ャンネルは、システムメモリにおいてどこにフレームデ
ータをコピーすべきかを表わすそれ自身のプール空間記
述子キュー、及び完全に独立的なホスト処理のためのス
テータスキューを有している。 【００２９】従来のインターフェースにおいては、全体
的な受信したフレームが一つのホストメモリバッファエ
リアへコピーされる。プロトコルを稼動している場合、
フレームのヘッダ部分に対してのみ迅速なアクセスが必
要とされ、ヘッダは、フレームデータよりも速く処理さ
れねばならない。ヘッダバッファ空間は、より高速でリ
サイクルされねばならない。ヘッダ処理は、データバッ
ファ空間が完全に消費される場合に継続して行なうこと
は不可能であり、ハンドシェーク及び／又は流れ制御を
維持する能力が除去される。 【００３０】本発明の１側面によれば、本インターフェ
ースは、先行するバイトと後続するバイトとの分離を発
生させることが可能なフレーム内の一つ又はそれ以上の
点を決定する。このメカニズムは、カウンタとすること
が可能であり、又は、外部励起に応答するか及び／又は
情報ストリーム内のデータ値に応答する状態マシンを組
込むことが可能である。分離点において、相継ぐ情報バ
イトがシステムメモリ内の別個のメモリエリア内にコピ
ーされる。バッファ管理機構が、各メモリエリアに対し
ての別個の管理を与える。ステータスは、一つの結合し
たメモリエリアへ書込むことが可能であり、従って、そ
れは、より簡単な処理及びホストによる管理のためにグ
ループ化される。 【００３１】このフレーム分割機構は、ヘッダを、デー
タ以外の別個のメモリエリア内に配置させることを可能
とする。それは、更に、ヘッダ及びデータに対する別個
のバッファ管理を可能とする。データバッファ空間が完
全に消費された場合でもヘッダを処理することが可能で
ある。ＦＤＤＩ ＭＡＣフレームは、同一のフレームの
長いバーストで発生する。全てのこの様なフレームがコ
ピーされると、それらは、バッファ空間及び処理用オー
バーヘッドを消費する。更に、ＦＤＤＩフレームがバー
スト状で発生する場合がある。通常、フレーム当り一つ
のインタラプトが与えられる。このことは、各フレーム
において発生するインタラプト当りのオーバーヘッドの
ために非効率的な処理となる。 【００３２】本発明の１側面によれば、ＭＡＣフレーム
はフィルタされ、従って、新たな情報を収容するものの
みがコピーされる。ステータス（インタラプト）は、新
たな情報に対する区切り点においてのみホストへ供給さ
れる。更に、送信及び受信フレームは、バースト状で送
信され、且つステータスサマリ（要約）はバースト境界
においてのみ与えられ、その際に更にホストインタラプ
トの数を最小とさせる。ホストプログラム可能オプショ
ンは、バースト境界を選択するために与えられる。 【００３３】従来のインターフェースは、全てのバスア
クセスに対して固定したバースト寸法乃至はトランザク
ションを使用している。このことは、バーストの寸法が
必要とされるデータアクセスと不一致である場合にはバ
スサイクルが浪費されることとなる。 【００３４】本発明の１側面によれば、システムインタ
ーフェースが、データポインタ及びカウントを使用し
て、所要のデータのフェッチ／格納動作を行なう場合に
実施すべき最も効率的なバストランザクションを計算す
る。より長いバーストはより効率的であるが、それは十
分なバイトが必要とされる場合である。ポインタ及びカ
ウンタを各バストランザクションでアップデートするこ
とにより、最も効率的なトランザクションを動的に計算
することが可能である。従って、本インターフェース
は、所要のデータを転送することが可能な最も数の少な
いバーストサイクルを使用しており、システムインター
フェースのバス帯域幅条件を最小としている。 【００３５】従来のインターフェースにおいては、先取
り型送信要求は喪失され、ホストが要求を再度キューさ
せることが必要であり、且つホストのＣＰＵ時間を浪費
している。 【００３６】本発明の１側面によれば、システムインタ
ーフェースは、先取り可能チャンネル上で送信される各
フレームに対し最初の出力データ単位記述子のアドレス
を保存する。先取りが発生すると、本インターフェース
がチャンネルをスイッチしてより高い優先度の要求を処
理する。より高い優先度の要求が完了すると、本インタ
ーフェースは、スイッチバックし且つ保存した記述子ア
ドレスにおける要求処理を回復する。 【００３７】従来のインターフェースにおいては、関連
するデータのないコマンド、即ち命令を送給することは
不可能である。従って、コマンドは、データがレディ、
即ち準備完了となるまで遅延されねばならない。 【００３８】本発明の１側面によれば、インターフェー
スが、各新たにフェッチしたデータ単位記述子に関しバ
イトカウントフィールドをスキャンする。そのバイトカ
ウントフィールドがゼロである場合には、該記述子は決
して検証されることはなく、データフェッチが要求され
ることはなく、且つ記述子処理動作が継続して行なわれ
る。このチェックがない場合には、処理動作が継続する
前にこの記述されたデータがフェッチされるまでインタ
ーフェースは待機せねばならない。しかしながら、ゼロ
のバイトカウントでフェッチが発生することが不可能で
ある。従って、全てのデータ単位がデータを有するもの
でなければならないという制限が課せられることとな
る。従って、本発明に基づくインターフェースは、記述
子構成においてゼロの長さの記述子を可能とし、且つホ
ストソフトウエアが時間を浪費させることはなく、それ
らを除去し且つ全てのゼロでない長さの記述子を一体的
にパックさせる。 【００３９】本インターフェースは、ゼロのフレームを
記述する要求対象の最初の記述子がトークン捕獲要求で
あることを認識する。同一の対象の爾後の記述子は、フ
レームデータを記述する。更に、該対象の最後の記述子
がゼロのフレームを有している場合には、それはトーク
ン解放要求である。これらの記述子は、フレームデータ
の使用可能性とは独立的にキューさせることが可能であ
る。このメカニズムは、必ずしも何れかのデータをレデ
ィ、即ち準備完了とさせることなしに任意のサービスク
ラスのトークン捕獲をホストが要求することを可能と
し、且つ全てのデータが送信された後に、トークンを発
行させることを可能とし、これら全ては記述子ストリー
ムインターフェースを介して行なわれる。 【００４０】従来のインターフェースにおいては、対象
（即ち、オブジェクト）のエンド、即ち終了を表わす単
一の記述子フラッグが一貫性チェック及び冗長性を与え
るものではなく、従って、欠陥の検知を与えるものでは
ない。全てのシーケンスは合法的なものに見える。従っ
て、エラーがリングへ伝搬することとなる。 【００４１】本発明の１側面によれば、オブジェクト、
即ち対象の区切りを付けるために「最初」フラッグ及び
「最後」フラッグを有している。何れのフラッグもセッ
トされていない記述子は「中間」であり、両方のフラッ
グがセットされている記述子は「のみ」である。「最
初」又は「のみ」は、「最後」又は「のみ」に追従せね
ばならず、且つ「最初」又は「中間」は「最後」に先行
せねばならない。そうでない場合には、一貫性の欠陥が
検知される。このメカニズムは、記述子の一貫性のチェ
ック動作を行なうことを可能とし、従って不良の記述子
によって記述されるフレームがリングへ送信されること
はない。 【００４２】従来のインターフェースにおいては、架橋
用ソフトウエアが、送信インターフェースへの要求を取
扱う前に、受信したデータ記述子を処理し且つ送信デー
タ記述子を発生せねばならない。 【００４３】本発明の１側面によれば、受信インターフ
ェースが、送信インターフェースが受付ける同一の二つ
のワードフォーマット（ＯＤＵＤ）において、バイトカ
ウンタ、データポインタ及びＦ／Ｌフラッグと共に、Ｉ
ＤＵＤ．Ｆに対するフレームＤＡの直前に先行するＦＣ
バイトに対してポイントする（且つ、ＩＤＵＤ．ｎｏＦ
に対しては直接的にデータ単位スタートに対して）ポイ
ントする入力データ単位記述子（ＩＤＵＤ）を発生す
る。この送信及び受信データ記述子フォーマット適合性
は、ホストが、単に、記述子リストにおける送信機をポ
イント、即ち指し示すことによってフレームを再送する
ことが可能であり、その際にデータも記述子も移動させ
たり変更させたりすることはない。このことは、受信し
た情報を再送する場合のホストの処理用オーバーヘッド
を減少させる。 【００４４】ＦＤＤＩスタンダードは、イーサーネット
プロトコルにおけるものとは逆の順番で発信元及び宛て
先アドレスの各バイトにおけるビットの有意性乃至は有
効度を定義している。 【００４５】本発明の１側面によれば、ＭＡＣインター
フェースバイト幅ビット逆転用マルチプレクサが送信及
び受信データ経路の両方に設けられている。制御論理
は、何時アドレスが変換を必要とし且つアドレスバイト
がマルチプレクサを介してパスするかを決定し、且つ制
御信号を駆動して通常経路と逆経路の間で選択を行な
う。このことは、架橋用ソフトウエアをＦＤＤＩアドレ
スとイーサーネットアドレスとの間での変換を行なう時
間のかかる作業から解放することとなる。 【００４６】 【実施例】本発明は、上述した基本的媒体アクセス制御
（ＢＭＡＣ）機能とＦＤＤＩトークンリングに取付けた
ホストシステムとの間のインターフェースを与えてお
り、このインターフェースは、本明細書においては、Ｂ
ＭＡＣシステムインターフェース乃至は単にＢＳＩとし
て言及する。ＢＳＩの説明に当って以下の如き取り決め
に従うものとする。バイト及びビット順番付取り決め （１）ＢＳＩは「ｌｉｔｔｌｅ−ｅｎｄｉａｎ」又は
「ｂｉｇ−ｅｎｄｉａｎ」システムにおいて動作させる
ことが可能である。ＢＳＩによって取扱われる全ての記
述子（ｄｅｓｃｒｉｐｔｏｒ）は、連続的なワード整合
型アドレスにおける２個の３２ビットワードである。こ
のことは、システムの「ｅｎｄｉａｎ−ｎｅｓｓ」に関
係なく、同一の態様で記述子が観察されることを意味し
ている。しかしながら、バイトストリームは異なった態
様で観察される。以下の説明は、ＢＳＩがどの様にして
メモリをアドレスするかを定義している。 【００４７】１ワードは３２ビットである。ビット３１
は最大桁ビットであり、ビット０は最小桁ビットであ
る。１ワードは四つのバイトを有している。これらのバ
イトは、１個のワード内においてバイトアドレス０から
バイトアドレス３へインクリメントする態様でアドレス
される。ｌｉｔｔｌｅ−ｅｎｄｉａｎシステムとｂｉｇ
−ｅｎｄｉａｎシステムとは、以下の表Ｉに示した如
く、どのワードビットがどのバイトアドレスに対応する
かという点で異なっている。 【００４８】ネットワークデータバイト（即ち、記述
子）ではない全ての情報はバイトではなくワードとして
観察される。ネットワークデータは、バイトのストリー
ムであり、リング上のそれらの相対的な時間配置に関し
て順番付がなされる。表Ｉは、ｌｉｔｔｌｅ−ｅｎｄｉ
ａｎ及びｂｉｇ−ｅｎｄｉａｎシステムにおける時間順
番付を示している。これらのバイトは、バイトＡからス
タートしてアルファベット順で、ＦＤＤＩリングへ送給
されるか、又はＦＤＤＩリングから受取られる。 【００４９】 【表１】 （２）全ての制御バス（ＣＢＵ）レジスタは、一度に８
ビットずつアクセスされる。これらのレジスタは、以下
のビット順番規則を使用する。 Bit 7 → MS byte, low byte address → Bit 0 Bit 7 → LS byte, high byte address → Bit 0 緒論 ＢＳＩ外観 本発明に基づくＦＤＤＩ ＢＭＡＣシステムインターフ
ェース（ＢＳＩ）１０は、図７にブロック図の形態で示
してあり、ＢＭＡＣとホストシステムとの間のインター
フェースを実行する。それは、多様なホストに対しての
高性能且つ低コストのインターフェースを効率的に与え
るべく構成されており、特に高性能仮想メモリシステム
に対して適している。ＢＳＩ１０は、メインメモリへの
システムバス上で直接的に動作可能であるか、又は外部
共用メモリに接続されている。以下に詳細に説明する如
く、ＢＳＩ１０は、送信及び受信状態マシン及びデータ
及び記述子を移動させるための複数個のＤＭＡチャンネ
ルを組込んでいる。 【００５０】ＢＳＩ１０は、キャッシュ型／非キャッシ
ュ型、ページ型又は非ページ型メモリ環境の任意の組合
わせにおいて動作可能である。ページ型環境において動
作する場合には、ＢＳＩ１０は４Ｋバイトのページ寸法
を使用する。この能力を与えるために、全てのデータ構
成は、１ページ内に収納され、且つバストランザクショ
ンが一つのページをクロスすることはない。これらのエ
キストラな能力は、非ページ型環境においては必要とは
されない。ＢＳＩ１０は、インターフェースをキャッシ
ュ型環境へ容易化させるために整合されたブロック内に
おいて全てのバストランザクションを実施する。 【００５１】ＢＳＩ１０は二つのバスインターフェー
ス、即ちデータ経路バス及び制御バスを有している。メ
インデータバスは３２ビットの多重化（マルチプレクス
型）アドレス／データメモリインターフェースで、ＡＢ
ｕｓと呼称される。ＢＳＩアーキテクチャは、３０ビッ
トまでの物理的アドレスをサポートするが、本実施例で
は２８ビットの物理的アドレスを与える。ＡＢｕｓは、
ニブルモード／スタティックコラム／ページモードＤＲ
ＡＭ又はスタティックＲＡＭを使用することを可能とす
るためにバーストモード転送をサポートする。ＡＢｕｓ
は、ＢＳＩ１０による仮想又は物理的アドレス発生と協
働することが可能である。仮想アドレス動作で動作する
場合、ＢＳＩ１０は仮想アドレスを発生し、それは変換
され且つ外部ＭＭＵ（又はより簡単なマッピング論理）
によってアドレスバス上に駆動される。何れのアドレッ
シングモードの場合においては、ＢＳＩ１０はマルチマ
スター環境で動作することが可能である。 【００５２】制御バスは８ビットの非多重化バスであり
ＣＢｕｓと呼称される。それは、簡単な非同期ストロー
ブ及びアクノレッジプロトコルを使用する。最大の性能
及びシステム柔軟性を与えるために、ＢＳＩ１０は二つ
の独立したクロック、即ちＭＡＣインターフェースに対
して一つ（即ち、リング）及びシステム／メモリバスに
対して一つ（即ち、ＡＢｕｓ）の二つを使用する。ＢＳ
Ｉ１０は、これらの二つのタイミングドメインの間にお
いて完全に同期されたインターフェースを与え且つ実行
する。 【００５３】図８は、最高の性能のためにホストのシス
テムバスに直接的に接続されているＢＳＩ１０を示して
いる。図９は、局所的バッファ動作のための共用型メモ
リを使用するＢＳＩ１０を示している。ＢＳＩ１０は、
データ構成のため及びほとんどの通信のために外部メモ
リを使用するＭＡＣデータサービスに対するインターフ
ェースを与える。ＢＭＡＣは、Ｐｌａｙｅｒによって与
えられる記号ストリームをデコードし且つフレーム境界
及びイベント条件に関する信号を与える。ＢＳＩ１０
は、ＢＭＡＣデータストリームを外部メモリ内へマップ
させる。ＢＳＩ１０は、関連するホストからの要求を受
付け、複数個のフレーム（ＳＤＵ、以下に定義する）を
システムメモリからネットワークへ送信する。送信中、
それは、３２ビット幅のメモリデータをアンパックし、
且つそれを一度に１バイトずつＢＭＡＣへ送信する。受
信すると、それは、ＢＭＡＣからバイトストリームを受
取り、それを３２ビットワードにパックし且つそれをシ
ステムメモリへ書込む。ホストソフトウエア及びＢＳＩ
１０は、インタラプトによって同期させることが可能な
外部メモリをベースとしたキューを介して通信する。 定義 以下の用語は、本発明の詳細な説明において使用される
ものである。 信号状態 一つの信号は二つの論理状態と三つの物理状態とを有し
ている。これら三つの物理状態は高状態、低状態及びト
ライステート状態である。高状態はより正の電圧レベル
である。低状態はより負の電圧レベルである。トライス
テート状態は、出力が高状態にも低状態にも積極的に駆
動されることがない場合に存在する。二つの論理状態、
即ち真及び偽である。混乱を避けるために、「アサーシ
ョン（肯定）」及び「ニゲーション（否定）」を使用し
て信号の論理状態を表わす。肯定という用語は、信号が
真状態にあることを表わすために使用する。否定という
用語は信号が偽状態にあることを表わすために使用す
る。 【００５４】正及び負の両方の論理が存在するので、一
つの信号は真（アクティブ）高又は真（アクティブ）低
となることが可能である。肯定及び否定という用語は、
その信号がアクティブ高又はアクティブ低であるか否か
ということとは無関係である。アクティブ低信号は、信
号の名称の終りに下線を付けることによって表わし、例
えば、ｌｏｗ_ｓｉｇｎａｌ_の如きである。「リセッ
ト」という用語は、一般的に、外部ＲＳＴ_ｐｉｎを活
性化させる結果として、又はソフトウエアマスターリセ
ットビットを活性化させる結果としてＢＳＩ１０（又
は、その論理部分）の初期化のことを言及するために使
用される。 格納割当て ＢＳＩ１０はバイトアドレス可能メモリに対してインタ
ーフェースするが、情報の転送は常にワードで行なわれ
る。ＢＳＩは、３２個のデータビット＋４個のバイトパ
リティビットのワード幅を使用する。バス効率を最大と
させるために、ＢＳＩは、常に、情報のバーストを転送
する。転送は、常に、バースト寸法境界に整合してい
る。ＢＳＩ１０は、制御情報転送のために１ワードのバ
ースト寸法を使用し、且つデータ転送のための１，４又
は８ワードバーストに対するインターフェースを動的に
継続する。 【００５５】外部メモリ内の隣接する格納割当ての最大
の単位は「ページ」である。ＢＳＩ１０は、制御情報空
間に対して１Ｋ又は４Ｋバイト（２５６又は１Ｋワー
ド、ホスト選択可能）のページ寸法を使用し、且つデー
タ空間に対し４Ｋバイト（１Ｋワード、固定寸法）のペ
ージ寸法を使用する。データ対象（即ち、ＳＤＵ／フレ
ーム）は、複数個のばらばらの又は隣接するページをス
パンすることが可能である。メモリをアドレスするため
に、１ビットページ番号及び１２ビット「オフセット」
を有する「ポインタ」が使用される。これは、２８個の
ビットの仮想物理的アドレス能力を与えている。データ
単位を転送する場合、このポインタは、新たなページが
使用される場合にそれがページ境界に当るまでインクリ
メントされる。制御単位を転送する場合、該ポインタは
ページ境界に対してインクリメントされ、次いで再度ペ
ージのスタートへラップアラウンドする。この特別の構
成は「キュー」として知られている。 情報ヒエラルキ ＢＳＩ１０及びホストシステムは、二つの種類の「対象
（オブジェクト）」を交換することによって相互作用を
行なう。 【００５６】（１）制御対象は、ＢＳＩ１０によって解
釈され且つその挙動を変更させる場合がある。 （２）データ対象はＢＳＩ１０によっては解釈されず、
且つＢＭＡＣへ又はそれからパスされる。制御対象及び
データ対象は、外部メモリ内において別々に維持され
る。各対象は、任意の時間において単一の所有者を有し
ており、ＡＢｕｓインターフェースに亘っての信頼性の
ある同期を容易化させている。一つのオブジェクト、即
ち対象は、外部メモリ内において一つ又はそれ以上の
「部分（パーツ）」を有することが可能である。一つの
対象の各部分は、隣接しており且つメモリページ内に完
全に収納されるものでなければならない。一つの「単一
部分」対象は、（１）１個のみの部分を有しており、マ
ルチパート（複数個の部分）の対象は、（１）１個の第
一部分、（２）０又はそれ以上の中間部分、（３）１個
の最後部分とを有している。対象の部分は、２ビットの
タグフィールドによって識別され、該フィールドは、最
初ビット（ビット［３１］内）及び最後ビット（ビット
［３０］内）を使用する。その結果は以下の表ＩＩに示
してある。 【００５７】 表II 最初 最後 記述子タイプ及び使用 １ ０ 対象内の最初 ０ ０ 対象内の中間 ０ １ 対象内の最後 １ １ のみ、即ち最初で且つ最後 一つの対象（オブジェクト）の各部分（パート）は、
「記述子（Ｄｅｓｃｒｉｐｔｏｒ）」によって記述され
る。本発明の１側面によれば、記述子は、オブジェク
ト、即ち対象の区切りを付けるための「最初」フラッグ
及び「最後」フラッグを有している。何れのフラッグも
セットされていない記述子は「中間（ｍｉｄｄｌｅ）」
であり、両方のフラッグがセットされている記述子は
「のみ（ｏｎｌｙ）」である。「最初」又は「のみ」は
「最後」又は「のみ」に追従せねばならず、且つ「最
初」又は「中間」は「最後」に先行せねばならない。そ
うでない場合には、一貫性欠陥が検知される。このメカ
ニズムは、記述子一貫性チェックを行なうことを可能と
し、従って不良の記述子によって記述されるフレームは
リングへ転送されることはない。 【００５８】「ストリーム」は、１方向において論理的
に関連した情報のフロー、即ち流れである。対象は、ス
トリームの状態でＢＳＩ１０とホストとの間で転送され
る。各種類の対象に対して別々の種類のストリームが存
在している。データ対象又は制御ストリームの一部へポ
イント、即ち指向する記述子は、位置フィールド及び
「寸法」フィールドを有している。該位置は、メモリ内
の該部分の最初のバイトのアドレスである。該寸法は、
メモリ内の該部分の長さである（データ単位部分の場合
にはバイトであり、制御ストリーム部分の場合はワード
である）。 【００５９】「メッセージ」は、一組のコマンド（命
令）又はステータスパラメータを有する制御対象であ
る。メッセージは、位置及び寸法フィールドを有するも
のではない。なぜならば、それは、情報に対してポイン
トするのではなく、情報を有しているからである。 【００６０】フレーム、乃至は「サービスデータ単位
（ＳＤＵ）」は、サービスユーザとサービス供給者との
間のデータ転送の単位である。ＢＳＩ１０は、ＢＭＡＣ
と外部メモリとの間でＭＡＣ ＳＤＵ、即ちＭＡＣフレ
ームを転送する。フレームは外部メモリ内において隣接
するものとすることが可能であり、又は、それは複数個
の別々の部分（パート）を有することが可能である。各
フレームの部分は、「データ単位」と呼ばれる。各デー
タ単位に対して、「データ単位記述子（ＤＵＤ）」が存
在している。ＳＤＵのどの部分を記述するかに従い、最
初、中間、最後及びのみＤＵＤが存在している。入力及
び出力に対しデータ単位及び記述子が存在しており、各
種類の部分は、入力データ単位（ＩＤＵ）、出力データ
単位（ＯＤＵ）、入力データ単位記述子（ＩＤＵＤ）及
び出力データ単位記述子（ＯＤＵＤ）と呼ばれる。 【００６１】例えば、図１０は、各フレームが二つの部
分を有する場合の、二つのフレームの出力（リングへ
の）要求の一例を示している。これは、以下の如き構成
を有している。 【００６２】（１）ＲＥＱ記述子が二つのＯＤＵ記述子
対象へポイントしている（各フレームに対して一つ）、 （２）各ＯＤＵ記述子対象がＯＤＵＤ．Ｆｉｒｓｔ及び
ＯＤＵＤ．Ｌａｓｔを有している、 （３）各ＯＤＵＤがＯＤＵ部分へポイントしている、 （４）四つのＯＤＵ（部分）の各々が１個のフレームの
一部を有している。ＢＳＩ１０によって認識され及び／
又は発生される五つの記述子タイプが存在している。そ
れらを図１１に示してあり且つ以下にリストする。 【００６３】（１）ＤＵＤ：データ単位記述子は、デー
タ単位の位置及び寸法を記述する。ＯＤＵＤが出力チャ
ンネル上でフェッチされ、従ってフレーム部分は送信の
ために組立てることが可能である。ＩＤＵＤは入力チャ
ンネル上で発生されて、ＢＳＩ１０がどこに各フレーム
部分を書込んだかを記述する。 （２）ＲＥＱ：要求記述子は、動作パラメータ及びコマ
ンド（命令）をＢＳＩへ送給する。 （３）ＣＮＦ：確認ステータスメッセージ（記述子）
は、要求動作の結果を記述する。 （４）ＰＳＰ：プール空間記述子は、自由メモリ空間の
領域の位置及び寸法を記述する。本発明の１側面によれ
ば、受信インターフェースは、送信インターフェースが
受付ける同一の２ワードフォーマット（ＯＤＵＤｓ）で
のバイトカウント、データポインタ及びＦ／Ｌフラッグ
を有するＩＤＵＤ．Ｆｓ（及び、ＩＤＵＤ．ｎｏＦｓの
場合にはデータ単位スタートに対して直接的に）に対し
フレームＤＡの直前に先行するＦＣバイトに対してポイ
ントする入力データ単位記述子（ＩＤＵＤ）を発生す
る。この送信及び受信データ記述子フォーマット能力
は、単に送信機を記述子リストに対してポイントさせる
ことによりホストがフレームを再送することを許容し、
データも記述子も移動／変更することはない。このこと
は、受信した情報を再送する場合のホストの処理オーバ
ーヘッドを減少させる。 ＳＡＰ及びチャンネル ＢＳＩ１０は、一つ又はそれ以上のＢＭＡＣユーザに対
してＭＡＣデータサービスに対するインターフェースを
与える。例えば、 （１）ＳＭＴ実体がＭＡＣユーザである（全てのステー
ションにおいて）。 （２）ＬＬＣ実体がＭＡＣユーザである（終端ステーシ
ョンにおいて）。 （３）中継実体がＭＡＣユーザである（ブリッジにおい
て）。 本発明の１側面によれば、各ＭＡＣユーザが、一つ又は
それ以上の「サービスアクセスポイント（ＳＡＰ）」を
介してＭＡＣデータサービスにアクセスする。ＭＡＣユ
ーザは一つ又はそれ以上のＳＡＰを使用することが可能
であるが、ＳＡＰは、一つを超えるＭＡＣユーザによっ
て共用されることはない。ＢＳＩ１０は、５個のＳＡＰ
を供給する。即ち、２個の要求（出力、リングに対し
て）ＲＳＡＰ、及び３個の表示（入力、ホストに対し
て）ＩＳＡＰである。これらのＳＡＰは以下の如くに割
当てることが可能である。 【００６４】（１）同期及び非同期送信に対し出力上の
ＲＳＡＰ_０及びＲＳＡＰ_１。 （２）同期及び非同期送信で、ＭＡＣ−ＳＭＴに対する
入力上のＩＳＡＰ_０、ＩＳＡＰ_１及びＩＳＡＰ_２。 ＢＳＩ１０は、異なった適用に対し適合したサポートを
与えるために、ＳＡＰ割当てに対し四つの異なったオプ
ションを与えている。これら四つのオプションは、基本
的に、Ｓｙｎｃ／Ａｓｙｎｃ、Ｈｉｇｈ／Ｌｏｗ優先度
Ａｓｙｎｃ、内部／外部アドレス（ブリッジング、即ち
架橋適用の場合）、及びヘッダ／残部（高速プロトコル
処理の場合）である。ＢＳＩ１０は、５個の「チャンネ
ル」を与えている。チャンネルは、ＢＳＩ１０と外部メ
モリとの間で関連する対象の転送を制御する。該チャン
ネルは、ＳＡＰを実行するために使用される。各ＳＡＰ
に対して一つのチャンネルが設けられている。複数個の
チャンネルを使用することにより、各ＳＡＰが独立的且
つ同時的に表われることを可能とする（ある程度の制限
が伴う）。 【００６５】各チャンネルは、一つのチャンネル内の関
連する対象の単一のタイプの転送を制御するサブチャン
ネルを介しての直接メモリアクセス（ＤＭＡ）能力を有
している。要求チャンネルは四つのサブチャンネルを有
しており、それらは、出力データストリーム、ＯＤＵ記
述子ストリーム、ＣＮＦメッセージストリーム及びＲＥ
Ｑ記述子ストリームである。表示チャンネルは三つのサ
ブチャンネルを有しており、それらは、入力データスト
リーム、ＩＤＵ記述子ストリーム及びＰＳＰ記述子スト
リームである。 注意／通知 ＢＳＩ１０は、ポール型又はインタラプト駆動型環境に
おいて動作することが可能である。このインタラプト構
成は、ホストに与えられるインタラプトの数を最小とす
べく設計されている。ＢＳＩ１０は、イベントレジスタ
内に適宜のイベントの注意（アテンション）ビットをセ
ットすることにより「アテンション（注意）」と呼ばれ
るインタラプトを発生する。ホストは、対応する「通知
（ｎｏｔｉｆｙ）」ビットをセットすることにより（即
ち、該マスクをディスエーブルさせる）このアテンショ
ンをしてインタラプトを発生させることが可能である。 【００６６】あるアテンションビットは、セットされ且
つリセットされる両方の場合の信号である。ＢＳＩ１０
は、ホストに対してアテンションの信号を送るために該
ビットをセットする。ホストは、該ビットをリセットし
て、ＢＳＩ１０に対して完了／認識の信号を送る。この
ことは、ＢＳＩ１０をしてある処理作用（例えば、メー
ルボックスの読取り）を行なわせることが可能である。 【００６７】詳細な説明 図７を参照すると、ＢＳＩ１０は、一般的に、以下の五
つのモジュールを有している。即ち、表示（受信）モジ
ュール１２、要求（送信）モジュール１４、ステータス
発生（空間管理）モジュール１６、バスインターフェー
ス単位モジュール１８、及び制御バス（ＣＢＵＳ）イン
ターフェースモジュール２０である。表示及び要求モジ
ュール１２及び１４は独立したパイプライン型マシンで
ある。各パイプラインは、ＢＭＡＣインターフェース、
データＦＩＦＯ（１２Ａ，１４Ａ）、バーストＦＩＦＯ
（１２Ｂ，１４Ｂ）及び状態マシン（１２Ｃ，１４Ｃ）
を有している。 【００６８】各データＦＩＦＯ（１２Ａ，１４Ａ）は６
４バイトの深さであり、１６ワードとして配列されてい
る。各ワードは４２ビット幅である。表示データＦＩＦ
Ｏ１２Ａにおいては、１個のワードは３２個のデータビ
ット、４個のパリティビット（バイト毎に一つ）、シス
テムメモリへ転送されるべきワードに関する受信チャン
ネル（ＩＳＡＰ）及びワードの「タイプ」（即ち、未
定、決定、ステータス）を識別する４ビットタグ、及び
２個の未使用のビットを有しており、要求データＦＩＦ
Ｏ１４Ａにおいては、１個のワードは、３２個のデータ
ビット、４個のパリティビット、及び６ビットタグ（後
述する）を有している。データＦＩＦＯ（１２Ａ，１４
Ａ）はバス待ち時間をカバーすべく構成されている。 【００６９】本発明の１側面によれば、ＥＯＦにおい
て、ＭＡＣインターフェースが、フレームステータスと
して一つの最終ワードを添付し且つ該ステータスワード
を該データの後の表示データＦＩＦＯ１２Ａ内に配置さ
せる。システムインターフェースは、該ステータスを処
理する前にそのデータを読出し且つＥＯＦステータス記
述子を書込む。ＥＯＦステータス記述子は、ＥＯＦ条件
を識別し、ＥＯＦインジケータ（例えば、エラー、コピ
ー）を包含し、且つ区切り点（後述する）を確立する。
データ／ステータス同期は自動的であり、且つＭＡＣイ
ンターフェースとシステムインターフェースとの間のそ
の他の通信は必要ではない。このことは、複雑なデータ
／ステータス同期なしで、表示データＦＩＦＯ１２Ａ内
に任意の数のフレームを配置させることを可能とする。
それは、更に、多数の小さなフレームを受取る場合に完
全なＦＩＦＯの利用を可能とし、その際に長いバス待ち
時間に起因してフレームが脱落する可能性を減少させ
る。それは、更に、表示データＦＩＦＯ１２Ａが任意の
深さとすることが可能であるという点において設計上の
柔軟性を可能としている。 【００７０】表示データＦＩＦＯ１２Ａは、その書込み
ポインタを不所望のデータをフラッシュするためにリセ
ットさせることが可能である。各バーストＦＩＦＯ（１
２Ｂ，１４Ｂ）は、完全なバスバーストを保持せねばな
らず、且つ３２ビットの１６ワードとして配列されてい
る。一つのバーストは最大８ワードであるので、バース
トＦＩＦＯ（１２Ｂ，１４Ｂ）は「ピンポン」態様で使
用され、各々が一つのバーストを保持する二つのバンク
（０，１）を与える。後述する如く、ＢＩＵモジュール
１８は、常に、完全なバーストを一つのバンク内に書込
むか又は読取る。表示状態マシン１２Ｃ又は要求状態マ
シン１４Ｃは、該バンクから適宜の数のバイトを読出
す。 【００７１】即ち、本発明の１態様によれば、後に更に
詳細に説明する如く、データポインタ及びカウントを使
用して、所要のデータをフェッチ／格納する場合に実施
すべき最も効率的なバストランザクションを計算する。
より長いバーストはより効率的であるが、バイトの「十
分」なものが必要とされる場合にのみそのことが成り立
つ。ポインタ及びカウンタを各バストランザクションで
アップデートすることにより、最も効率的なトランザク
ションが動的に計算される。従って、可及的に最も少な
いバーストサイクルを使用して所要のデータの転送を行
ない、システムインターフェースのバス帯域幅条件を最
小としている。 【００７２】例えば、メモリ内へのフレームの最後の書
込みの場合、バーストの五つのバイトのみが有効である
場合がある。この場合、表示状態マシン１２Ｃは、五つ
の有効なバイトを該バンク内に書込むのみであるが、Ｂ
ＩＵモジュール１８は完全なバンクを書出す。上述した
如く、全ての受信フレームはバースト寸法境界に整合さ
れており且つ書込まれたＤＵＤはフレーム内の有効バイ
トの実際の数のカウントを有しているので、このことが
許容可能である。 【００７３】バーストＦＩＦＯ（１２Ｂ，１４Ｂ）は、
更に、リングクロックで動作する下位レベル論理とシス
テムバスクロックで動作するＢＩＵ論理との間の非同期
境界として使用される。状態マシン（１２Ｃ，１４Ｃ）
について後により詳細に説明する。ステータス発生（空
間管理）モジュール１６は、要求パイプラインと表示パ
イプラインとの間で共用されている。ＢＩＵ１８は、全
てのＡＢｕｓ通信を取扱い、一方ＣＢｕｓインターフェ
ース２０は、イベント／アテンション制御へのアクセス
を与える。ＢＩＵインターフェース１８は３２ビットメ
モリバスポートであり、それはＢＳＩ１０への及びそれ
からの全てのデータパス情報の転送のために使用され
る。これは、データ、記述子及びステータスを包含して
いる。該バスは、３２ビット多重化アドレス及びデータ
を使用し、且つ最大帯域幅のためのバースト転送能力を
与える。ホストは、ＢＳＩの内部レジスタをアクセスし
且つアテンション／通知論理を管理するためにＣＢｕｓ
２０を使用する。表示モジュール１２のより詳細な説明
は図１２に与えられている。要求モジュール１４のより
詳細な説明は図１３乃至１８に与えられている。ステー
タス発生／空間管理モジュール１６のより詳細な説明は
図１９に与えられている。バスインターフェース単位モ
ジュール１８のより詳細な説明は図２０乃至２３に与え
られている。本明細書の以下の説明においては、適宜こ
れらの種々の図面を参照して説明する。 【００７４】データ構成 ＢＳＩ１０は、ソフトウエアドライバを介して任意のよ
り高いレベルのインターフェースへ容易にマップさせる
ことが可能な簡単なデータ構成を使用している。本発明
の１側面によれば、以下により詳細に説明する如く、デ
ータ単位構成は、基本的に、入力及び出力に関して対称
的である。ＢＳＩ１０は、メモリを固定寸法のページに
分割している。このことは、仮想メモリ環境に対して理
想的なサポートを与えており、且つＤＭＡ管理（ポイン
タ）に対して使用する論理の量を減少させている。 【００７５】データタイプ ＢＳＩ１０は、データ単位（データ単位記述子）（ＤＵ
Ｄ）、要求記述子（ＲＥＱ）、確認メッセージ（ＣＮ
Ｆ）及びプール空間記述子（ＰＳＰ）を処理する。上述
した如く、記述子は、マルチパートオブジェクト（複数
個の部分からなる対象）とすることが可能であり、その
場合、各パート（部分）は最初−最後タグによって識別
される。 【００７６】ＩＤＵ．ＯＤＵ（入力／出力データ単位） ＩＤＵ／ＯＤＵは隣接するバイトのグループであり、そ
れは、サービスデータ単位（ＳＤＵ）の全て又は一部を
形成する。各ＩＤＵ／ＯＤＵはページ全体、又は１ペー
ジの一部のみ、とすることが可能であるが、常に該ペー
ジ内に適合する。入力及び出力に対しデータ単位が存在
しており、即ちＩＤＵ及びＯＤＵである。（要求）ＯＤ
Ｕは、ホストによって画定されるメモリエリア内に格納
されている。ＢＳＩは（表示）ＩＤＵを、プール空間記
述子（ＰＳＰ）によって区切られたメモリエリア内に書
込む。各ＩＳＡＰは、それ自身のＰＳＰキューから要求
される場合にＰＳＰをフェッチする。 【００７７】ＤＵＤ（データ単位記述子） ＤＵＤ（ＩＤＵ／ＯＤＵ記述子）は、ＩＤＵ又はＯＤＵ
を記述する２ワード実体である。それらは、位置及び寸
法フィールドを包含している。位置フィールドは、ペー
ジ番号及び該ページ内のオフセットを包含している。寸
法フィールドは、データ単位内のバイト数を定義する。
１ページは、そのＳＡＰ上に一つ又はそれ以上のデータ
単位（フレーム寸法に依存する）を有することが可能で
ある。ＤＵＤはステータスキューへ書込まれ、それはメ
モリ内の何れかに位置されている１又は４Ｋバイトのキ
ューである（１又は４Ｋバイト境界に整合されてい
る）。入力及び出力ＤＵＤ、即ちＩＤＵＤ及びＯＤＵＤ
が存在しており、それらのフォーマットをそれぞれ図１
１（ｂ）及び（ｃ）に示してある。ＩＤＵＤは、更に、
それらが記述するフレームに対するステータスを有して
いる。マルチパート（複数個の部分）ＩＤＵＤの場合、
ＩＤＵＤ．Ｌａｓｔ記述子は、該フレームに対する有効
最終ステータスを有している。ＩＤＵＤは表示ステータ
スキューへ書込まれる。 【００７８】ＲＥＱ（ＲＥＱ記述子） ＲＥＱ記述子は、ＯＤＵＤオブジェクト（対象）のスト
リームの一部へポイントする２ワード実体である。それ
らは、位置及び寸法フィールドも有している。１フィー
ルドは、ＯＤＵＤストリームの（ワード整合した）スタ
ートアドレスへポイントしている。カウントフィールド
は、ＯＤＵＤストリーム部分（即ち、セットされた最後
ビットを有するＯＤＵＤ記述子）によって表わされるフ
レーム数を定義している。ＲＥＱは、１又は４Ｋバイト
キューからフェッチされる。要求記述子フォーマットを
図１１（ｄ）に示してある。 【００７９】ＣＮＦ（確認ステータスメッセージ） ＣＮＦは、要求ステータスキュー内に格納される２ワー
ド確認ステータス記述子である。表示の場合、ＩＤＵＤ
は結合された記述子及びステータスメッセージである。
確認記述子フォーマットを図１１（ｅ）に示してある。 【００８０】ＰＳＰ（プール空間記述子） ＰＳＰは、表示データを書込むために使用可能な自由空
間のエリアに対する２ワード記述子である。それらは、
位置及び暗示寸法を有している。固定された４Ｋバイト
のデータページ寸法が存在しているので、ＰＳＰは最大
で４Ｋバイトの暗示されたカウントを有している。位置
フィールドは、ページ番号及びオフセットを有してい
る。通常、該オフセットはゼロであり（低次（バース
ト）ビットはゼロでなければならない）、従って空間管
理は全体の整合された４Ｋメモリページのみを処理す
る。ＰＳＰは１又は４Ｋバイトキューからフェッチされ
る。ＰＳＰ記述子フォーマットを図１１（ａ）に示して
ある。 【００８１】要求構造 図１２を参照すると、要求ＳＡＰ（ＲＳＡＰ）は、出力
ＳＤＵを定義するために３レベル構成を使用している。
各ＳＤＵは、ＯＤＵ記述子（ＯＤＵＤ）オブジェクト
（対象）によって記述される。各ＯＤＵＤは、全体が１
個のメモリページ内にあるＯＤＵの区切りを付ける。複
数個のＯＤＵＤ対象（複数ＳＤＵ）は、単一のＲＥＱ記
述子部分によって記述すべく隣接的にグループ化させる
ことが可能である。複数ＲＥＱ記述子（部分）は、ホス
トソフトウエアによって一つの要求記述子対象（オブジ
ェクト）としてグループ化させることが可能である。各
ＲＥＱ部分は、ＲＳＡＰチャンネルのＲｅｑ？_ｒｅｑ_
ｐｔｒサブチャンネルを使用して、ＲＥＱキューからＢ
ＳＩ１０によってフェッチされる。各ＲＳＡＰは、サー
ビスの機会毎に、即ちセットされた最後タグビットを有
するＲＥＱ記述子に至るまで、ＲＳＡＰ当り一つの要求
記述子対象を処理する。 【００８２】要求ステータス（確認）は、要求対象当り
単一確認対象として発生される。各確認対象は、一つ又
はそれ以上のＣＮＦメッセージを有している。各ＲＳＡ
Ｐは、ＣＮＦが書込まれる１又は４Ｋバイト確認ステー
タスキューを有している。 【００８３】表示構成 図２５を参照すると、表示ＳＡＰ（ＩＳＡＰ）が、２レ
ベル構成（ＲＳＡＰ構成と適合性がある）を発生する。
各ＳＤＵは、現在のＩＤＵページ内に格納されている。
それが全体的にそのページ内にフィットする場合には、
ＩＤＵＤ．Ｏｎｌｙ記述子が書込まれてＳＤＵの区切り
を付ける。それが１ページを超えてスパンする場合に
は、マルチパート（複数部分）ＩＤＵ記述子対象が書込
まれる。中間ステータスが各ＩＤＵＤ内に書込まれ、且
つステータスイベントが発生する場合には、最終的なス
テータスが最後のＩＤＵＤ内に書込まれ且つアテンショ
ン（注意）が発生される。ステータスイベントはホスト
によって定義される。三つのＩＳＡＰの各々は、それら
自身のステータス及びデータＰＳＰキューを有してい
る。該キューは、全て、１Ｋか又は４Ｋバイトの何れか
とすることが可能である。各キューは、メモリ内の何れ
かに位置させることが可能である（（１）又は４Ｋバイ
ト境界に整合されている）。各ＩＳＡＰは、それ自身の
ＰＳＰキューから得られたデータをそれ自身のメモリペ
ージ内に書込む。 【００８４】プール空間構成 図２６はＩＳＡＰ ＰＳＰキューの構成を示している。
該キューは、入力するデータをそのＩＳＡＰ上に書込む
ために使用可能な空間のプールを記述している。該キュ
ーは、１Ｋ又は４Ｋバイトの何れかである。ＰＳＰ当り
８バイトの場合には、１個のキューは、１２８個又は５
１２個のＰＳＰの何れかを保持する（ＩＳＡＰ当り自由
空間の０．５乃至２メガバイトの最大値となるまで）。 【００８５】制御メモリ割当て ＢＳＩ１０は、それがキュー寸法境界に整合している限
り、各キューがメモリ内のどこにでも位置することを可
能とする。上述した如く、ホストは、キュー寸法に対す
る二つの選択、即ち１Ｋ又は４Ｋを有している。モード
レジスタビットは、全てのキュー寸法を選択した値にセ
ットする。全部で１０個のキューが存在している。最小
量の制御メモリを占有するために、１Ｋのキュー寸法が
選択され、且つ１Ｋバイトステータス、ＲＥＱ及びＰＳ
Ｐキューはページにグループ化される（１０Ｋを消費す
る）。次いで、その他の空間がＯＤＵＤのために必要と
なる。 【００８６】図２７は、最小のシステムに対する制御メ
モリ条件がどの様にして単に二つの４Ｋページ内にフィ
ットさせることが可能であるかを示している。この場
合、単に二つのＩＳＡＰ、即ちＩＳＡＰ_０及びＩＳＡ
Ｐ_１が使用される。ＢＳＩ１０は、内部／外部ソート
モードとされ且つ外部アドレッシングは使用されない。
このことは、ＩＳＡＰ_０がＭＡＣ−ＳＭＴフレームを
コピーし且つＩＳＡＰ−１がその他の全てをコピーする
ことを意味している。 ＢＭＡＣサポート エラー及び例外 「例外」は、回復可能な異常条件であり、それは、オプ
ションによってステータスを発生するか及び／又は処理
を変更することが可能であり且つ特別のホストの介入を
必要とするものではない。一方、「エラー」は非回復可
能の異常条件であり、その場合、ＢＳＩ１０は、ステー
タスを発生することを保証することはできず、従ってエ
ラーは特別のホスト処理を必要とする。エラーの例はス
テータスを書込む間のＡＢｕｓトランザクションエラー
である。 【００８７】要求（リクエスト） 上述した如く、ＢＳＩ１０は二つの要求ＳＡＰ、即ちＲ
ＳＡＰ_０及びＲＳＡＰ_１、を与え、それらは、それぞ
れ、高及び低優先度である。典型的に、高優先度は、同
期通信のために使用され、且つ低優先度は非同期通信の
ために使用されるが、ＢＳＩ１０内の何者もこの関係を
拘束するものではない。しかしながら、ＲＳＡＰ_０
は、一つのサービス機会内においてＲＳＡＰ_１の後に
サービスされることはない。各ＲＳＡＰは、事実上、同
一のファシリティを有している。各サービス機会におい
て、ＲＳＡＰ当りただ一つの（マルチパート）要求対象
がサービスされる。しかしながら、一つの要求対象は複
数個のサービス機会をスパンすることが可能である。勿
論、このファシリティはスタンダードな利用を充足する
ものでなければならない。例えば、ＴＨＴがディスエー
ブルされると（同期通信）、要求は、一つのサービス機
会をスパンするだけでなければならず、そうでない場合
には同期帯域幅割当てを超えることに起因するエラーで
ある。 【００８８】プレステージング、ステージング及び先取
り 要求状態マシン１４Ｃ（図７）は、プレステージング、
ステージング及び先取りを取扱う。「ステージング」
は、現在のフレームが送信のためにコミットされており
且つその終了バイトがＦＩＦＯ内にある場合に次のフレ
ームに対するデータを要求バーストＦＩＦＯ１４Ｂ内に
フェッチすることをＲＳＡＰが開始する場合である。
「プレステージング」は、トークンが到着する前に次の
フレームがステージされる場合である。直接の要求／解
放クラスを有する要求の場合（即ち、トークンが存在し
ない）プレステージングは適用不可能である。「先取
り」は、より高い優先度のＲＳＡＰが既にＦＩＦＯ内に
あるより低い優先度のＲＳＡＰの（コミットされていな
い）フレームを先取りする場合である（ＢＳＩは、ＲＳ
ＡＰ_０がオプションによりＲＳＡＰを先取りすること
を可能とする）。この影響は、ＢＳＩ−ＭＡＣをしてト
ークンを発生させ、次いでサービス機会の間で再度優先
度を付けることである。 【００８９】本発明の１側面によれば、ＢＳＩ１０は、
先取り可能なチャンネル上で送信される各フレームに対
し最初のＯＤＵＤのアドレスを保存する。先取りが発生
すると、ＢＳＩ１０は要求チャンネルをスイッチして、
より高い優先度の要求をサービス、即ち処理する。より
高い優先度の要求が完了すると、ＢＳＩ１０はスイッチ
バックし且つ保存した記述子アドレスにおける要求処理
動作を回復する。 【００９０】ＢＳＩ１０は常にＳＤＵをステージする。
プレステージングは、ＲＳＡＰ_１に対してはユーザプ
ログラム可能なオプションであり、且つ常にＲＳＡＰ_
０に対してイネーブルされる。先取りはＲＳＡＰ_０の
みに対してプログラム可能である。ＢＳＩ１０は、スタ
ート状態におけるアクティブ要求を優先付けする（通
常、サービス機会の間において）。アクティブＲＳＡＰ
_０要求は、常に最初にサービスされる。通常、ＲＳＡ
Ｐ_０は、サービス機会の期間中最初にサービスされ、
次いでＲＳＡＰ_１がサービスされる。ＲＳＡＰ_１は、
先取りがイネーブルされ且つその要求がプレステージさ
れている場合に、先取りすることが可能である。既に要
求ＦＩＦＯ内にあるコミットされていないＲＳＡＰ_１
ＳＵＤは、パージされ、且つＲＳＡＰ_０をサービスし
た後に再度フェッチされる。一つのフレームは一度送信
のためにコミットされ、ＦＩＦＯスレッシュホールドに
到着するか、又はフレームの終端がＦＩＦＯ内にあり且
つＰＭＡＣは送信する準備がなされる。 【００９１】確認（コンファメーション） コンファメーションのために三つの可能性があり、即ち
なし、送信機確認、又は完全確認である。確認が所望さ
れる場合には、ＢＳＩ１０が、通常、要求対象の終了に
おいてのみ確認ステータスを書込む。要求が複数個のサ
ービス機会に亘ってスパンする場合には、各サービス機
会毎に一部ずつ、マルチパート確認ステータス対象を書
込むことが可能である。送信機確認の場合には、要求状
態マシン１４Ｃが、ＳＤＵが正確に送信されたことを検
証する。完全確認の場合には、要求マシン１４Ｃが、Ｓ
ＤＵが正確に送信され且つ「正しい」確認済みのＳＤＵ
の数が送信したＳＤＵの数と等しいことを検証する。
「正しい」フレームは、整合用ＦＣ、局所的発信元アド
レス（ＳＡトランスペアレンシが選択されない限り）、
整合用予定Ｅ、Ａ及びＣインジケータ、有効データ長、
及び有効ＦＣＳを有するものである。 【００９２】表示 ＢＳＩ１０は三つの表示ＳＡＰ、ＩＳＡＰ_０、ＩＳＡ
Ｐ_１及びＩＳＡＰ_２を与え、それらは全て優先度が等
しい。本発明の１側面によれば、入力データは、幾つか
の表示形態ビットに従って三つのＩＳＡＰ上にソート、
即ち分類される。ソート（分類）論理に関するより詳細
な説明は、後述するサービスインターフェースのところ
において説明する。主要なソートモード、即ちＳｏｒｔ
_Ｍｏｄｅ（１：０）を決定する二つのビットが存在し
ている。以下の表ＩＩＩは、これら二つのビットの効果
を示している。 【００９３】 表III SM1. SM0 ISAP 2 ISAP 1 ISAP 0 00 Async Sync MAC-SMT 01 External Internal MAC-SMT 10 Info Header MAC-SMT 11 LoP-ASYNC Hip-Async MAC-SMT ＩＳＡＰ_０は、常に、ＳＭＴ及びＭＡＣ ＳＤＵを受
取る。他の二つのＳＡＰは、ＢＳＩ１０のソートモード
に従ってＳＤＵを受取る。モード０において、ＩＳＡＰ
_１は、同期フレームを受取り、且つＩＳＡＰ_２は非同
期フレームを受取る。このモードは、同期通信をサポー
トする終端ステーションにおいて使用することを意図し
ている。モード１においては、ＩＳＡＰ_１は、内部ア
ドレスとマッチするフレームを受取り（ＢＭＡＣにおい
て）、一方ＩＳＡＰ_２は外部アドレスにマッチするフ
レームを受取る（ＥＡ入力がアサート、即ち活性化され
る場合）。このモードは、外部アドレスマッチング回路
を具備するＥＣＩＰ／ＥＡ／ＥＭを使用するブリッジ乃
至はリングモニタに対して意図されているものである。 【００９４】本発明の１側面によれば、モード２におい
て、先行するバイトと次続のバイトとの分離を発生させ
ることが可能な一つのフレーム内の一つ又はそれ以上の
点が決定される。このメカニズムは、カウンタとするこ
とが可能であり、又はそれは外部励起及び／又は情報ス
トリーム内のデータ値に応答する状態マシンを組込むこ
とが可能である。分離点において、相継ぐ情報バイトが
システムメモリ内の別々のメモリエリアへコピーされ
る。バッファ管理構成が、各メモリエリアに対して別々
の管理を与える。ステータスを一つの結合したメモリエ
リアへ書込むことが可能であり、従って、それは、より
容易な処理及びホストによる管理のためにグループ化さ
れる。 【００９５】従って、モード２において、ＩＳＡＰ_１
及びＩＳＡＰ_２は、コピーされるべき全ての非ＭＡＣ
／ＳＭＴフレームを受取るが、それらの間において、ヘ
ッダと情報（残部）部分とを分割する。ＩＳＡＰ_１
は、ホストが定義した「ヘッダ長」に到達するまで、初
期的なバイトをコピーする。フレームのバイトの残部は
ＩＳＡＰ_２上にコピーされる。ただ一つのＩＤＵＤス
トリームが発生され（ＩＳＡＰ_１上において）、しか
し、両方のＰＳＰキューを使用して、どこにそのＩＤＵ
が書込まれるかを決定する。このモードは、高性能プロ
トコル処理適用に対して意図されている。 【００９６】モード３は、高優先度非同期フレームをＩ
ＳＡＰ_１上にソートし且つ低優先度非同期フレームを
ＩＳＡＰ_２上にソートする。３ビット優先度フィール
ドの最大桁ビットが高／低優先度を決定する。ＩＳＡＰ
の各々は、表示データを書込んでメモリページを分離し
且つ各々はそれ自身のＰＳＰキューを有している。この
ことは、三つの順番付をしたリングを包含する多様なプ
ール空間管理構成とすることを可能としている。各ＩＳ
ＡＰは、ステータス（ＩＤＵＤ）をそれ自身のステータ
スキュー内に書込む。 外部メモリインターフェース（ＡＢＵＳ） ＢＳＩ１０は、多重化型アドレス及びデータバス（ＡＢ
ＵＳ）を使用する。それは、３２ビット幅のデータ転送
を実施し且つ２８ビットのアドレスを供給する。ＢＳＩ
１０は、二つのＡＢｕｓモード、即ち仮想アドレッシン
グ及び物理アドレッシングのうちの一つで動作する。仮
想アドレッシングの場合、外部メモリ管理ユニット（Ｍ
ＭＵ）がＢＳＩ１０に対するアドレス変換を与える。Ｂ
ＳＩは、上位４アドレスビット上にチャンネル情報を出
力し、従ってより込み入った外部アドレス方法をサポー
トすることが可能である。例えば、制御情報を一つのメ
モリへ指向させ且つデータを別のものへ（例えば、外部
ＦＩＦＯ）へ指向させることが可能である。ＢＳＩ１０
は、更に、バースト期間中に３個の脱多重化したアドレ
スビットを出力する。これらのことは、バースト内のど
のワードがアクセスされているかを表わす。 【００９７】ＡＢｕｓを介してアクセスされる外部メモ
リはスタチック又はダイナミックとすることが可能であ
る。ＤＲＡＭを効果的にサポートするために、ＢＳＩ１
０はバーストモード転送を使用し、一つのバーストに対
し４個又は８個のワードの割合である（１６又は３２バ
イトバーストを発生する）。実際のＤＲＡＭアドレスマ
ルチプレクス動作、リフレッシュなどは、例えばナショ
ナルセミコンダクタコーポレーションから入手可能なＤ
Ｐ８４２０ ＤＲＡＭ制御器などのような外部ＤＲＡＭ
制御器によって取扱わねばならない。 【００９８】ＢＳＩ１０は、アービトレーション（仲
裁）のために簡単なバス要求／バス許可信号対を使用し
ているので、それはマルチマスター環境において動作す
る。該バスは、幾つかのタイプのトランザクションをサ
ポートする。簡単な読取り及び書込みは、単一のアドレ
ス及びデータ転送が関与する。バースト読取り及び書込
みは、単一アドレス転送とそれに続く複数個のデータ転
送とが関与する。ＢＳＩ１０は、バーストトランザクシ
ョン期間中にインクリメントするアドレスビットを与え
る。バーストは、常に、モジュロ１６／３２バイトアド
レス境界に対して整合された１６又は３２バイトであ
る。更に、一つのバースト内のアドレスに対して暗示的
なラップアラウンドをとるシステムにおいて共存するた
めに、ＢＳＩ１０はラップするバーストを発生すること
はない。 【００９９】基本的なアドレス可能な量はバイトであ
り、従って、例えば、要求データは、任意にメモリ内に
整合させることが可能である。しかしながら、全ての情
報は３２ビットワードでアクセスされ、従ってＢＳＩ１
０は読取りの場合に未使用のバイトを無視する。ＢＳＩ
１０は、常に、一つのワードの全てのバイトを書込み且
つ全ての表示データを整合させる。バースト読取り／書
込みデータは、モジュロバースト寸法に整合したもので
なければならない。データの読取り／書込みの場合、最
大の効率のために要求される如く、単一のワード、１６
バイト及び３２バイトバーストトランザクションが使用
される。 【０１００】パリティ ＢＳＩ１０は、パリティに対し二つのオプションを与え
ている。即ち、その一つのオプションは、パリティを使
用するシステムに対するものであり、且つ他方のものは
パリティを使用しないシステムに対するものである。パ
リティが使用される場合には、それはメインデータ経路
上でフロースルーモードで動作する。全てのパリティイ
ンターフェースは、奇数パリティを使用し且つそれら自
身のアテンションを有している。ＢＳＩ１０は、常に、
その三つの出力バス、即ちＡＢｕｓインターフェース、
ＣＢｕｓインターフェース、及びＢＭＡＣインターフェ
ースの各々の上にパリティを発生する。（フロースル
ー）パリティがイネーブルされると、ＢＳＩ１０はＡＢ
ｕｓインターフェースにおけるデータに関しパリティを
チェックしたり発生したりすることはない。それは、Ａ
ＢｕｓとＢＭＡＣインターフェースとの間を流れる。Ｂ
ＳＩ１０内に格納されるとアドレスに関してパリティが
発生されるので、ＢＳＩ１０は発生されたアドレスに関
しパリティを発生する。ＣＢｕｓ及びＢＭＡＣデータバ
スパリティがチェックされ且つ発生される。パリティチ
ェック動作がイネーブルされない場合には、ＢＳＩ１０
はＡＢｕｓ、ＣＢｕｓに関し、又はＭＡＣインターフェ
ースからの情報に関してパリティをチェックすることは
ない。 キュー管理 ＢＳＩは１０個のキューを使用しており、即ち表示上に
おいて６個（ＩＳＡＰ毎に２個）及び要求上において４
個（ＲＳＡ毎に２個）である。各ＩＳＡＰはステータス
及びＰＳＰキューを有している。各ＲＳＡＰはＣＮＦ及
びＲＥＱキューを有している。上述した如く、ホストは
全てのキューを１Ｋ又は４Ｋバイトの何れかにプログラ
ムする。ＢＳＩ１０は、キューの限界を保持するレジス
タと比較するキュー内の次の自由なエントリに対してポ
インタを維持することにより全てのキューを管理する。
キューポインタは各読取り／書込みの後にインクリメン
トされる。ポインタが上側キュー境界（ページエンド）
に到達すると、それは下側境界（ページスタート）へラ
ップバックする。キュー限界レジスタは、１記述子（８
バイト）の単位におけるオフセット値としてキューの限
界を保持している。データ空間流れ制御は一層正確であ
るが、そのデータ又はステータス空間の何れかを制限す
ることにより、ホストはＩＳＡＰに関し流れ制御を与え
ることが可能である。 【０１０１】ステータスキュー ＢＳＩ１０は、ステータスキューに対する２ワード記述
子（メッセージ）を格納する。限界レジスタは、ステー
タスを書込むことが可能なペナルティメイト（最後から
２番目）の位置を画定する。各ワードはキューポインタ
レジスタ内のアドレスへ書込まれ、それはポストインク
リメントされる。ＢＳＩ１０がホストが定義した限界の
直前のキューのエントリへ書込む場合、それは「Ｎｏ_
ｓｔａｔｕｓ_ｓｐａｃｅ」アテンションを発生する。
ＢＳＩ１０はパイプライン動作に起因し最大でもう二つ
の記述子を書くことが可能である。より完全な説明は後
述するサービスインターフェースのところにおいて説明
する。ステータススペースが存在しない場合には、ＲＳ
ＡＰはそれ以上の要求を処理することはなく、且つＩＳ
ＡＰはそれ以上のフレームをコピーすることはない。 【０１０２】データ空間キュー ＢＳＩ１０はＰＳＰキューから２ワードＰＳＰ記述子を
ロードする。限界レジスタは、ホストによって書かれる
最後の有効ＰＳＰを画定する。各ＩＳＡＰは、それ自身
のＰＳＰキューを動作するＤＭＡサブチャンネルを有し
ている。ＰＳＰは、ホストインクリメントされるＰＳＰ
ポインタによって参照される位置からフェッチされる。
そのＰＳＰがキュー限界（限界レジスタによって画定さ
れている）から（予め）フェッチされると、そのＩＳＡ
Ｐに対して「Ｌｏｗ_Ｄａｔａ_Ｓｐａｃｅ」アテンショ
ンが発生される。これは、そのＰＳＰがプレフェッチさ
れる場合にアテンションが発生される場合、キューが１
個のＰＳＰのみを有する場合でない限り、そのキューに
おける最後から２番目のＰＳＰで発生する。ホストは該
キューの尾部へより多くのＰＳＰを付加し、次いで限界
レジスタをアップデートする。ホストが十分なＰＳＰエ
ントリを維持する限り、ＩＳＡＰが継続的にコピーする
のに適切な空間が与えられる。 要求動作 ＢＳＩ１０はＲＥＱキューからＲＥＱ記述子をロードす
る。限界レジスタ（後述する）が、ホストによって書込
まれる最後の有効ＲＥＱを画定する。送信のために、共
通のサービスタイプ、フレーム制御及び予定したステー
タスを有する全てのＳＤＵが一つの要求対象（オブジェ
クト）に一体的に集められる。ホストが、Ｒｅｑ？_ｃ
ｆｇ（要求形態）レジスタをプログラムし、ＲＥＱ記述
子をＲＥＱキューに付加し、次いでそのキューの限界レ
ジスタをアップデートする。 【０１０３】ＢＳＩ１０は、ＲＥＱキューポインタがキ
ューの限界に到達していない限りＲＥＱ記述子を読取
り、ＲＱＳＴＯＰビットがＳｔａｔｅ_ａｔｔｎレジス
タ内においてリセットされ、且つＲＳＡＰのステータス
キュー内に空間が存在する。各ＲＥＱ記述子は、多数の
ＳＤＵに対しフレーム制御及びサービスクラスを定義す
る。それは、位置及び寸法フィールドを有している。Ｂ
ＳＩ１０は、寸法フィールドを内部フレームカウンタ内
にロードし、且つ位置をＯＤＵＤポインタレジスタ内に
ロードする。ＢＳＩは、要求対象全体が処理されるまで
（即ち、Ｏｎｌｙ（のみ）又はＬａｓｔ（最後）記述子
が検知されるまで）、ＲＥＱ記述子の処理を継続する
（必要な場合には、複数個のサービス機会に亘り）。 【０１０４】ＢＳＩ１０は、要求対象を処理し、確認ス
テータスを要求ステータスキューに対して使用中の現在
のページ内に配置させる。Ｒｅｑ？ｓｔｓ_ｐｔｒレジ
スタが、現在のページ番号を保持し且つステータスキュ
ー内にオフセットする。これら二つのＲＳＡＰの各々
は、四つのＤＭＡサブチャンネルを有しており、その各
々は異なったデータタイプ、即ち０＝ＯＤＵ、１＝ＯＵ
ＤＵ、２＝ＣＮＦ、３＝ＲＥＱを転送する。 表示動作 ＩＳＡＰがデータ及びステータス空間を有する場合、そ
れは、入力するフレームを一連のＩＤＵ（各々が一つの
メモリページ内にある）を書込む。ＩＤＵは一つのペー
ジの中に完全に入るように拘束され、従ってマルチパー
ト、即ち複数部分からなるＩＤＵ対象は単一のフレーム
に対して書かれることが必要な場合がある（４Ｋデータ
ページ寸法の場合に、最大長フレームに対し最大で三つ
のＩＤＵの最悪の場合）。各ＩＤＵは、任意のメモリペ
ージ内に格納することが可能である。各ＩＤＵに対し、
ＩＳＡＰはＩＤＵＤを書込み、それは、ステータス、寸
法（バイトカウント）及び位置を有している。ＩＤＵＤ
は表示ステータスキュー内の連続する位置に書込まれ
る。各ＩＳＡＰはそれ自身のステータスキューを有して
いる。 【０１０５】各フレームは、現在画定されたバースト寸
法のメモリブロック（１６又は３２バイト）のスタート
へ整合される。最初のワードは、ＦＣのみを有してお
り、書込まれた最初のワードの全てのバイト内にコピー
され、ＤＡ、ＳＡ及びＩＮＦＯフィールドは次のワード
の最初のバイトと整合されている。 【０１０６】ＢＳＩ１０は、ＰＳＰキューから読取られ
るＰＳＰに従ってメモリページ内にフレームＩＤＵを格
納する。各ＩＳＡＰは、必要に応じ、それ自身のＰＳＰ
キューから１ページをとる。このことは、フレームを任
意の順番で処理することを可能とする。なぜならば、空
間は、ＢＳＩによって使用された順番と異なった順番で
ＰＳＰキューに復帰させることが可能だからである。各
ＰＳＰは、ＩＳＡのＩｎｄ？_ｉｄｕ_ｐｔｒレジスタ内
にロードされる。ページ番号とオフセットの両方がＰＳ
Ｐからロードされる。通常、ホストは、オフセットフィ
ールドをゼロとさせ、その際に４Ｋバイトページの全て
をパスさせる。 【０１０７】各フレームが受取られると、ＢＳＩ１０は
ＩＤＵＤのシーケンスを書込み、その各々はＩＤＵの区
切りを付けており、且つ各ステータス区切り点におい
て、次のＩＤＵＤステータスフィールド内に区切り点ビ
ットをセットする。一つのフレームは潜在的に複数個の
ページの部分を占有する場合があるので、ＢＳＩ１０は
最初、中間及び最後ＩＤＵＤを書込む。フレームがペー
ジ境界を交差する場合、ＢＳＩ１０はＩＤＩＤ．Ｆｉｒ
ｓｔを書込む。別のページがクロスされると、ＩＤＵ
Ｄ．Ｍｉｄｄｌｅが書込まれる。フレームの終端におい
て、ＩＤＵＤ．Ｌａｓｔが書込まれる。ＢＳＩ１０は、
そのステータスキューに対しホストが定義した限界に達
するまでＩＤＵＤを書込む。別のＩＤＵＤ／ステータス
キューが各ＩＳＡＰに対して維持されている。 【０１０８】本発明の１側面によれば、ＢＳＩ１０は、
入力するフレームをグループ化し且つグループ又はバー
スト境界においてアテンションを発生する能力を与えて
いる。このことは、ホストアテンション（インタラプ
ト）の数を著しく減少させ、ホストのオーバーヘッドを
減少させる。入力するフレームをバーストにグループ化
するために、ＢＳＩ１０はステータス区切り点を画定す
る。区切り点は、関連するデータのバーストの終端を識
別する。アテンション条件は、ステータス区切り点に対
しＢＳＩによって発生させることが可能である。ステー
タス区切り点はＳＡ変化、トークン、ＳＡ変化、ＤＡ変
化、ＭＡＣ情報変化、エラー、及びＳＡｃｏｐｉｅｄ_
ｆｒａｍｅ_ｃｏｕｎｔｅｒスレッシュホールドを有し
ている。各ＩＳＡＰは三つのＤＭＡサブチャンネルを有
している。サブチャンネル０はＩＤＵに対して使用さ
れ、サブチャンネル１はＩＤＵＤに対して使用され、且
つサブチャンネル２はＰＳＰに対して使用される。表示
コマンド／形態は、ホストによって表示形態レジスタ
（Ｉｎｄ_ｍｏｄｅ及びＩｎｄ_ｃｆｇ）へ直接的に書込
まれる。 レジスタセット 上述した如く、ＢＳＩ１０は二つのアクセスポート、即
ちＡＢｕｓインターフェース及びＣＢｕｓインターフェ
ースを有している。ＣＢｕｓインターフェースは、任意
の時間においてレジスタのほとんどに対しホストが非同
期アクセスすることを可能としている。ＡＢｕｓインタ
ーフェースは、ＢＳＩ１０によって使用され、キュー及
びメイルボックスを包含するメモリをベースとした制御
構成をアクセスする。ＢＳＩ１０は三つのレジスタセッ
トを有している。第一のセットは、制御及び形態レジス
タを有しており、且つＣＢｕｓインターフェースを介し
ホストによって直接的にアクセスされる。第二のセット
は、ＣＢｕｓインターフェースを介してメモリアドレス
をＢＳＩ１０へパスし且つＢＳＩに対してメモリアドレ
ス（メイルボックス）とポインタ位置との間でデータを
転送することを依頼することにより、アクセスされねば
ならないポインタを有している。第三のセットは、キュ
ー限界レジスタを有している。キュー限界レジスタは、
ＣＢｕｓレジスタ内にアドレス（及び、書込みの場合に
はデータ）を配置させ、次いでＢＳＩ１０に対して基本
動作としてのデータ転送を実施することを依頼すること
によりアクセスされる。 【０１０９】プログラミングインターフェース 概観 以下の説明は、ＢＳＩ１０のプログラマの観点を説明す
る。それは、どんなレジスタがあるのか、それらは何を
するのか、且つそれらに対してどの様にアクセスするの
かについて説明する。それは、全てのレジスタに対して
の機能的な明細である。これらのレジスタを使用して実
際にどの様にＢＳＩ１０を動作するかというより詳細な
情報については、後にサービスインターフェースの章に
おいて説明する。最初に、プログラミングインターフェ
ースの外観について説明し、次いで詳細な明細について
説明する。 【０１１０】基本的構成 ＢＳＩ１０は、プログラマに対して、三つのレジスタセ
ット、一つのメイルボックス、及びアテンション／通知
メカニズムとして見える。前述した如く、第一（及びメ
イン）のレジスタセット（ＣＢｕｓレジスタ）は、ＣＢ
ｕｓインターフェースを介してアクセスされる制御及び
形態レジスタを有しており、第二のレジスタセット（Ｐ
ＴＲレジスタ）は外部メモリをベースとしたメイルボッ
クスを介して間接的にホストによってアクセスされるポ
インタ（ＢＳＩによって操作される）を有しており、且
つ第三のレジスタセット（限界レジスタ）はＣＢｕｓイ
ンターフェースを介してアクセスされるキュー限界を有
している。これら三つの全てのレジスタセットは、ホス
トによって書込み可能及び読取り可能である。その他の
ＢＳＩ内部作業用レジスタがあるが、それらはスキャン
チェーンを介してアクセス可能であるに過ぎない。 【０１１１】初期化において、形態レジスタ、幾つかの
ポインタレジスタ、及びキュー限界はロードされねばな
らない。形態レジスタの初期化は、表示状態マシン１２
Ｃ、要求状態マシン１４Ｃ、及びステータス／空間マシ
ン１６（図１９参照）に対する動作条件を確立する。初
期的ポインタレジスタ値はデータ構成位置を画定する。
初期的キュー限界はそのステータスキューに対する境界
を画定する。 【０１１２】グローバル制御 上述した如く、ホストは、ＣＢｕｓレジスタを介してＢ
ＳＩ１０を制御する。このセットにおける最も重要なレ
ジスタは、Ｍａｓｔｅｒ_ａｔｔｎ及びＭａｓｔｅｒ_ｎ
ｏｔｉｆｙ、Ｓｔａｔｅ_ａｔｔｎ及びＳｔａｔｅ_ｎｏ
ｔｉｆｙ、Ｓｅｒｖｉｃｅ_ａｔｔｎ及びＳｅｒｖｉｃ
ｅ_ｎｏｔｉｆｙ、及びＭｏｄｅである。Ｍａｓｔｅｒ_
ａｔｔｎ及びＭａｓｔｅｒ_ｎｏｔｉｆｙは上位レベル
アテンションレジスタであり、全ての下位レベルアテン
ション及び通知レジスタに関しグループ化した情報を与
える。下位レベルレジスタ内のビットは、ホスト−ＢＳ
Ｉメイルボックス通信、キュー限界アップデート、ポイ
ンタレジスタアップデート及び内部状態マシン報告を同
期させる。 【０１１３】Ｓｔａｔｅ_ａｔｔｎ及びＳｔａｔｅ_ｎｏ
ｔｉｆｙは、各ＢＳＩ状態マシンに対しエラーアテンシ
ョン及びＲＵＮ／ＳＴＯＰビットを有している。Ｓｅｒ
ｖｉｃｅ_ａｔｔｎ及びＳｅｒｖｉｃｅ_ｎｏｔｉｆｙ
は、ポインタを要求するか又はレジスタサービスを制限
するために使用される。Ｍｏｄｅレジスタは、主要な動
作パラメータを確立し、且つ通常、パワーオンの時又は
ソフトウエアマスターリセットの後においてのみプログ
ラムされる。 【０１１４】レジスタアクセス 三つのレジスタセットの各々はそれ自身の方法でアクセ
スされる。ＣＢｕｓレジスタセットは、アクセスのため
にＣＢｕｓインターフェースを使用し、一方他の二つの
セットはホストとＢＳＩ１０との間の転送を同期させる
ためにＳｅｒｖｉｃｅ_ａｔｔｎレジスタを使用する。 【０１１５】ＣＢｕｓ（制御）レジスタ ＣＢｕｓレジスタセットは、ＢＳＩ１０の制御及び形態
（コンフィギュレーション）のために使用される。通常
のＣＢｕｓ読取り又は書込みを実施することにより、ホ
ストは、任意のレジスタへ非同期的にアクセスすること
が可能である。ＢＳＩ ＣＢｕｓアドレス空間は３２個
の位置をカバーしている。しかしながら、その全てが使
用されるわけではない。不定の位置に対するアクセスは
何ら動作を発生させることはない。 【０１１６】ＰＴＲ ＲＡＭ ポインタ（ＰＴＲ）レジスタセットは、２２、２８−ビ
ットメモリポインタを有しており、且つそのセットはＰ
ＴＲ（ポインタ）ＲＡＭ（図２０乃至２３参照）と呼ば
れる。ホストは、Ｓｅｒｖｉｃｅ_ａｔｔｎレジスタ内
のＰＴＯＰ機能を使用して、これらのレジスタに間接的
のみアクセスすることが可能である。ＰＴＯＰサービス
機能は、ＰＴＲ ＲＡＭ位置の読取り及び書込みの両方
を行なうことを可能とする。 【０１１７】ホストはＰＴＲ ＲＡＭデータが書込まれ
るか又は読取られるメイルボックス（メモリ）アドレス
で３２ビット読取り／書込みＰｔｒ_ｍｅｍ_ａｄｒレジ
スタをロードする。この３２ビットＰｔｒ_ｍｅｍ_ａｄ
ｒレジスタは、一つの８ビットＣＢｕｓアドレス内にマ
ップされ、従ってホストは２ビットバイトポインタをロ
ードし、次いで同一のＣＢｕｓアドレスに対して四つの
連続する読取り又は書込みを行なう。８ビットＰｔｒ_
ｉｎｔ_ａｄｒレジスタは、アクセスされるべきＰＴＲ
ＲＡＭ位置（５ビット）、ＰＴＯＰ機能のタイプ（読
取り又は書込み、１ビット）及びアクセスされるべき初
期的Ｐｔｒ_ｍｅｍ_ａｄｒバイトでロードされる。ＢＳ
Ｉは、メイルボックスから／に対しＰＴＲ ＲＡＭをロ
ード／格納する。ＰＴＲ ＲＡＭアドレス空間は３２位
置であるが、２２個の位置のみが画定される。不定の位
置にアクセスすると不定の結果が発生する。 【０１１８】限界ＲＡＭ 第三のセットのレジスタは１０、９ビットキュー限界を
有しており、且つそのセットはＬＩＭＩＴ ＲＡＭ（図
２０乃至２３参照）と呼ばれる。ホストは、Ｓｅｒｖｉ
ｃｅ_ａｔｔｎレジスタ内のＬＭＯＰサービス機能を使
用して、これらに間接的にのみアクセスすることが可能
である。ＬＭＯＰサービス機能は、１０個のＬＩＭＩＴ
ＲＡＭ位置のうちの何れかの読取り及び書込みの両方
を行なうことを可能とする。 【０１１９】ホストは、アクセスされたＬＩＭＩＴ Ｒ
ＡＭ位置に対し新たなデータ値のＬＳ８ビットで８ビッ
トＬｉｍｉｔ_ｄａｔａレジスタをロードする。Ｌｉｍ
ｉｔ_ａｄｒレジスタは、アクセスされるべきＬＩＭＩ
Ｔ ＲＡＭ位置（４ビット）、ＬＭＯＰ機能のタイプ
（読取り又は書込み、１ビット）及びＭＳデータビット
でロードされる。ＢＳＩ１０は、Ｌｉｍｉｔ_ａｄｒレ
ジスタから／に対しＬＩＭＩＴ ＲＡＭ位置をロード／
格納する。ＬＩＭＩＴ ＲＡＭアドレス空間は１６個の
位置であるが、９個の位置のみが画定されている。不定
の位置にアクセスすると不定の結果が発生する。 【０１２０】状態マシン制御 上述した如く、ホストの制御下において三つの状態マシ
ンが存在しており、即ち表示マシン１２Ｃ、要求マシン
１４Ｃ、及びステータス／空間マシン１６である。各マ
シンは、Ｓｔａｔｅ_ａｔｔｎレジスタ内においてＲＵ
Ｎ／ＳＴＯＰビットを有している。ホスト及びＢＳＩ１
０の両方は、Ｓｔａｔｅ_ａｔｔｎレジスタビットを介
してマシンをＳＴＯＰ（ストップ）又はＲＵＮ（ラン）
モードとさせる。表示及び要求マシンはランモードか又
はストップモードの何れかにある。リセット時、又はそ
のストップビットがセットされている間、そのマシンは
ストップモードにある。ストップビットがクリアされる
と、それはランモードにある。ホストは、ストップビッ
トをセットして全ての表示／要求動作を停止させること
が可能であり、又はＢＳＩ１０は致命的なエラーの発生
によりストップビットをセットすることが可能である。 【０１２１】ステータスマシン１６は、リセットにより
初期化され次いでアイドル状態にエンタする。ストップ
ビットがセットされている間この状態から制限した数の
動作を実施することが可能である。ストップビットがク
リアされると、全ての動作を実施することが可能であ
る。ホストは、ストップビットをセットして、マシンを
その制限した機能モードとさせるか、又はＢＳＩ１０
が、致命的なエラーの発生によりストップビットをセッ
トすることが可能である。致命的なエラーの例として
は、書込みステータスの間にＡＢｕｓトランザクション
エラーが発生する場合、又はマシンが無効状態を検知す
る場合である。何らかのストップアテンションがある
と、ホストは適宜のマシンを処理し、次いでサービスを
再開するために再度ストップビットをクリアせねばなら
ない。 【０１２２】ＤＭＡ ＤＭＡはＢＳＩ１０によって自動的に処理される。全て
のデータ構成ポインタはＰＴＲ ＲＡＭ状態に維持さ
れ、従って、メイルボックスを介してアクセス可能であ
るに過ぎない。 【０１２３】チャンネル動作 チャンネル動作に関する詳細な説明及び明細は、後述す
るサービスインターフェースの章において説明する。こ
のセクションでは簡単な外観について説明する。 【０１２４】ＢＳＩ初期化 ＢＳＩは次の順番で初期化される。 【０１２５】（１）制御及び形態レジスタがＣＢｕｓイ
ンターフェースを介してロードされる。 （２）ＰＴＲ ＲＡＭが「ＳＴＯＰ」モードにおけるス
テータス／空間マシンでロードされる。 （３）ＬＩＭＩＴ ＲＡＭが、「ＳＴＯＰ」モードにお
けるスタンダード／空間マシンでロードされる。 （４）初期空間が、ＲＵＮモードでステータス／空間マ
シンを稼動することによりロードされる。 （５）表示マシン１２Ｃがイネーブルされて入力データ
を受取る。 （６）要求マシン１４Ｃがイネーブルされて出力データ
を処理する。 【０１２６】制御及び形態レジスタは、全ての内部状態
マシンが停止している間に、プログラムすることが可能
である。ＰＴＲ ＲＡＭは、ストップビットがセットさ
れている間にステータス／空間マシン１６を稼動するこ
とにより初期化される。このモードにおいては、ステー
タス／空間マシン１６は、ＰＴＯＰ又はＬＭＯＰコマン
ドに対して応答するに過ぎない。ＰＴＲ ＲＡＭが初期
化されると、ＬＩＭＩＴ ＲＡＭが初期化されねばなら
ない。このことは、又、「ＳＴＯＰ」モードにあるステ
ータス／空間マシン１６で実行される。最後に、ステー
タス／空間マシン１６は、ＳＰＳＴＯＰビットをクリア
することにより完全な機能性をもって稼動させることが
可能である。ステータス／空間マシン１６は、全てのキ
ュー上の初期空間に対しホストをプロンプトする（アテ
ンションを介して）。全ての空間が初期化されると、表
示マシン１２Ｃ及び要求マシン１４Ｃが稼動することが
可能である。 【０１２７】表示動作（図１２） 入力を開始させるために、ホストは二つのＩＳＡＰ形態
レジスタをセットアップし、次いでＳｔａｔｅ_ａｔｔ
ｎ状態にあるＩＮＳＴＯＰビットをクリアする。表示マ
シン１２Ｃは、空間を要求し、次いで受信をスタートさ
せる。表示マシン１２Ｃは、その受信をバッチせんとす
る。上述した如く、ステータスが各ＩＤＵＤで書込まれ
るが、ホストに対するアテンションは、ステータス区切
り点においてのみ発生される。これらの区切り点は、関
連するデータのバーストの終端を識別することが意図さ
れている。従って、ホストは、行なうべき十分な作業が
存在する場合にのみ喚起される。 【０１２８】要求動作（図１３） 要求マシン１４Ｃは、ステータスが書込まれた後にアテ
ンションを発生する。通常、このことは、全体的な要求
対象の完了に続くか、又は例外の後である。ホストは、
アテンションと共に又はなしで要求マシン１４Ｃを動作
することが可能である。アテンションが使用されない場
合には、ホストは、単に各新たな要求（即ちＲＥＱ）を
キューさせ且つどのフレームが送給されたかを決定する
ために書込まれたＣＮＦをチェックする。 【０１２９】データ空間サブチャンネル データ空間サブチャンネルは、ＢＳＩ１０内の表示マシ
ン１２Ｃ及びステータス／空間マシン１６によって管理
される。一つのサブチャンネルは、ＰＳＰキューに対し
てメモリを割当て、該キューを十分な有効エントリで初
期化し、ＢＳＩのＰＳＰキューポインタをロードし、キ
ューの限界レジスタをロードし、次いでＳｔａｔｅ_ａ
ｔｔｎ状態にあるＳＰＳＴＯＰ（空間／ステータスＳＴ
ＯＰ）ビットをクリアすることにより初期化される。こ
のこと全ては、何れかのその他のマシンをイネーブルす
る前に行なわれねばならない。 【０１３０】初期化されると、ホスト及びＢＳＩ１０は
独立的にＰＳＰキューをアクセスする。ＢＳＩ１０が限
界位置からＰＳＰをプレフェッチすると、そのＩＳＡＰ
上にＬｏｗ_Ｄａｔａ_Ｓｐａｃｅアテンションを発生す
る。ホストは、ＰＳＰポインタを読むべきであり、且
つ、より多くのＰＳＰが付加される場合には、ＬＩＭＩ
Ｔ ＲＡＭをアップデートし、次いで該アテンションを
クリアする。次いで、ＬＩＭＩＴ ＲＡＭがアップデー
トされると、ＰＳＰのプレフェッチ動作はそのＩＳＡＰ
に関して再開する。 【０１３１】ステータスサブチャンネル ＢＳＩ１０は、要求及び表示に関し２ワード記述子を書
込む。これらは、ステータスキューへ書込まれる。ステ
ータスは、ホストが画定する限界（＋潜在的にはもう一
つ）となるまでキューへ書込まれる。ホストが画定した
限界の前のステータスキューエントリがＢＳＩ１０によ
って書込まれる場合に、Ｎｏ_Ｓｔａｔｕｓ_Ｓｐａｃｅ
アテンションが発生される。ホストは、更にステータス
空間が使用可能である場合に、そのキュー限界をアップ
デートする。ＰＳＰの場合、限界のアップデート動作は
ＳＡＰ動作を再開させる。ステータスキューの場合、限
界レジスタの書込み動作は、ＳＡＰ動作を自動的に再開
させることはない。ＳＡＰを再開させるためには、Ｎｏ
_Ｓｔａｔｕｓ_Ｓｐａｃｅアテンションがクリアされね
ばならない。 レジスタアクセス ＣＢｕｓレジスタ ＣＢｕｓレジスタセットは、ＣＢｕｓインターフェース
を介して非同期的にアクセスされる。単一の読取り及び
書込みが実施される。各ホストのアクセスは内部的に同
期され、転送が行なわれ、次いでＣＢ_ＡＣＫ_ａｓｓｅ
ｒｔｅｄが発生される。アテンションレジスタ（のみ）
は、条件付き書込みレジスタである。条件付き書込みメ
カニズムは、以下のイベントの章において特定する。 【０１３２】ＰＴＲ ＲＡＭ（図２０乃至２３） ＰＴＲ ＲＡＭ動作は、ＰＴＲの内容を外部メモリを基
にしたメイルボックスと交換する。該メイルボックスの
アドレスは、ホストによってＰｔｒ_ｍｅｍ_ａｄｒレジ
スタ内にプログラムされる。通常、ホストは、メイルボ
ックスに対して専用のメモリ位置を使用し、従ってメイ
ルボックスアドレスは一度ロードされることが必要であ
るに過ぎない（初期化において）。従って、ＢＳＩ１０
に対するメイルボックス−アドレス書込みは、各ＰＴＲ
ＲＡＭアクセスに対し必要とはされない。メイルボッ
クスアドレスは、適宜のＣＢｕｓアドレスへ四つの連続
する書込みを実施することによりＰｔｒ_ｍｅｍ_ａｄｒ
レジスタ内にロードされ、メモリアドレスの各バイトを
順番にロードする。該バイトは、Ｐｔｒ_ｉｎｔ_ａｄｒ
内のビット［７：６］をゼロへクリアした後に、ＭＳバ
イトが最初に書込まれる。 【０１３３】ＰＴＲ ＲＡＭからの読取り ＰＴＲ ＲＡＭは以下の如くに読取られる。最初に、Ｐ
ＴＯＰビットがＳｅｒｖｉｃｅ_ａｔｔｎレジスタ内に
セットされているか否かをホストがチェックする。第二
に、ホストが、Ｐｔｒ_ｉｎｔ_ａｄｒレジスタを、読取
られるべきＰＴＲ ＲＡＭ位置（ビット［４：０］）及
び読取りのためにＰＴＲＷビット内に１（ビット
［５］）でロードする。第三に、ホストがＰＴＯＰサー
ビスビットをセットし、そのことは、ＢＳＩ１０をして
ＰＴＲＲＡＭを読取らせ且つデータを外部メイルボック
ス内に書込ませる。この動作が完了すると、ＢＳＩ１０
はＰＴＯＰアテンションビットを再度セットする。ＰＴ
ＯＰアテンションがセットされると、ホストはメイルボ
ックスを読取ることが可能である。 【０１３４】ＰＴＲ ＲＡＭ内への書込み ＰＴＲ ＲＡＭは以下の如くに書込まれる。最初に、ホ
ストが、ＰＴＯＰビットがＳｅｒｖｉｃｅ_ａｔｔｎレ
ジスタにおいてセットされているか否かをチェックす
る。第二に、それは、Ｐｔｒ_ｉｎｔ_ａｄｒレジスタ
を、書込まれるべきＰＴＲ ＲＡＭ位置（ビット［４：
０］）及び書込みのためのＰＴＲＷビット内の０（ビッ
ト［５］）でロードする。第三に、ホストが外部メイル
ボックスを新たなＰＴＲ ＲＡＭデータでロードする。
第四に、ホストがＰＴＯＰサービスビットをセットし、
そのことは、ＢＳＩをして特定したメモリ位置を読取ら
せ、データをＰＴＲ ＲＡＭ内に書込ませ、次いでＰＴ
ＯＰアテンションビットをセットする。 【０１３５】限界ＲＡＭ（図２０乃至２３） ＬＩＭＩＴ（限界）ＲＡＭは、二つのＣＢｕｓレジスタ
を介してアクセスされる。その一つは、アクセスされる
べきＬＩＭＩＴアドレスを保持するために使用され、一
方他方のものはデータをＬＩＭＩＴ ＲＡＭと交換する
ために使用される。 【０１３６】限界ＲＡＭからの読取り ＬＩＭＩＴ（限界）ＲＡＭは以下の如くに読取られる。
最初に、ＬＭＯＰビットがＳｅｒｖｉｃｅ_ａｔｔｎレ
ジスタにおいてセットされているか否かをホストがチェ
ックする。第二に、ホストは、Ｌｉｍｉｔ_レジスタ
を、読取られるべきＬＩＭＩＴ ＲＡＭ位置（ビット
［７：４］）及び読取りのためのＬＭＲＷビット内の１
（ビット［３］）及び残りのビットにおける０でロード
する。第三に、ホストはＬＭＯＰサービスビットをクリ
アし、そのことは、ＢＳＩをして限界ＲＡＭを読取ら
せ、ＬＳ８データビットを限界データレジスタ内に書込
み、ＭＳデータビットをＬｉｍｉｔ_ａｄｒレジスタの
ビット［０］内に書込み、次いでＬＭＯＰアテンション
ビットをセットする。ＬＭＯＰアテンションがセットさ
れると、ホストは、Ｌｉｍｉｔ_ａｄｒ／データレジス
タを読取ることが可能である。 【０１３７】制限ＲＡＭ内への書込み 制限ＲＡＭは以下の如くに書込みが行なわれる。最初
に、ホストが、ＬＭＯＰビットがＳｅｒｖｉｃｅ_ａｔ
ｔｎレジスタないでセットされているか否かをチェック
する。第二に、ホストが、Ｌｉｍｉｔ_ａｄｒレジスタ
を、書込まれるべき制限ＲＡＭ位置（ビット［７：
４］）、書込みのためのＬＭＲＷビット内の０（ビット
［３］）、残りのビット内へのビット［０］及びゼロ内
へのＭＳデータビットでロードする。第三に、ホスト
が、Ｌｉｍｉｔ_ｄａｔａレジスタを、新たな制限デー
タの８個のＬＳビットでロードする。第四に、ホスト
が、ＬＭＯＰサービスビットをクリアし、そのことは、
ＢＳＩをして、新たな９ビットデータ値を制限ＲＡＭ内
に書込ませ、次いでＬＭＯＰアテンションビットをセッ
トする。 イベント ＢＳＩ１０はアテンション／通知構成を使用してサービ
スイベント（インタラプト）を管理する。ＢＳＩは、両
方の方向、即ちホストからＢＳＩ及びその逆へ移動する
アテンション／通知イベントを供給する。ＢＳＩ１０
は、アテンションレジスタ内に適宜のイベントのアテン
ションビットをセットすることによりアテンションを発
生する。ホストは、このアテンションをして対応する通
知ビットをセットすることによりインタラプトを発生さ
せることが可能である。あるアテンションビットは、両
方がセットされ且つクリアされている場合の信号であ
る。ＢＳＩ１０は、該ビットをセットしてホストに対し
てアテンションの信号を送る。ホストは、該ビットをク
リアしてＢＳＩに対し完了／認知の信号を送る。このこ
とは、ＢＳＩ１０をして何らかの処理作用を行なわせる
（例えば、メイルボックスの読取り）。 【０１３８】アテンションは複数個のレジスタに亘って
分布されるので、ＢＳＩ１０はホストに対し２レベルの
構成を与える。このことは図２８に示してある。第一
（下位）レベルにおいては、各アテンションレジスタビ
ットはそれの対応する通知でマスクされている（ＡＮＤ
処理）。全てのマスクされたアテンションは、次いで、
ＯＲ処理されてレジスタレベルのアテンションを発生す
る。ｍａｓｔｅｒ_ａｔｔｎレジスタが読取られてこれ
らのレジスタレベルのビットを観察する。最後に、アク
セスＭａｓｔｅｒ_ａｔｔｎビットがそれの対応するＭ
ａｓｔｅｒ−ｎｏｔｉｆｙ（マスター−通知）でマスク
され、従ってこれら全てがＯＲ処理されてＢＳＩ ＩＮ
Ｔ_ｏｕｔｐｕｔピンを発生する。インタラプトサービ
スルーチンにおいて、ホストは、Ｍａｓｔｅｒ_ａｔｔ
ｎレジスタを読取って、その他のどのアテンションレジ
スタが読取りを必要としているかを決定する。Ｍａｓｔ
ｅｒ_ａｔｔｎレジスタはリードオンリー（読取りの
み）レジスタである。 【０１３９】アテンションレジスタ 下位レベルアテンションレジスタは、ホスト及びＢＳＩ
１０の両方によって読取り／書込みされ、且つリセット
が発生すると初期化される。各アテンションビットは、
ＢＳＩによってセット可能であり、且つホストによって
クリア可能である。全ての下位レベルアテンションレジ
スタは条件付き書込みレジスタである。以下に説明する
イベントの章においては、この条件付き書込みメカニズ
ムの明細を与えている。 【０１４０】通知レジスタ 全ての通知レジスタはホストによって読取り／書込みさ
れる。それらは、全て、リセットが発生する場合にゼロ
にクリアされる。 【０１４１】条件付き書込み ホスト及びＢＳＩ１０は、独立的にアテンションレジス
タに対して書込みを行なうが、潜在的には同時的に行な
う。ホストによってアテンションがミスされることがな
いことを確保するために、アテンションレジスタは条件
付き書込みメカニズムを組込んでいる。ＢＳＩ１０は、
任意の時間にアテンションレジスタへ書込みを行なうこ
とが可能であり、且つこのことは何れかのホストの書込
みをオーバーライドする（このことは、クリアとセット
とが一致する場合にイベントが喪失されることがないこ
とを確保する）。 【０１４２】ホストがアテンションレジスタの読取りを
行なう場合には、読取った値は同時に比較レジスタ内に
格納される。ホストがアテンションレジスタに対して書
込みを行なう場合には、書込まれているレジスタの現在
の値が比較レジスタと比較される。比較が行なわれない
ビットは書込まれることはない。何れかのビットが書込
まれない場合には、Ｓｔａｔｅ_ａｔｔｎ．ＣＷＩ（条
件付き書込み禁止）ビットがセットされる。このビット
は通常のアテンションビットではなく、条件付き書込み
レジスタに対する最後の書込みの結果を反映する。それ
の対応する通知ビットは常にクリアされる。 【０１４３】比較レジスタは、任意の時間にホストによ
り任意の値で書込みを行なうことが可能である。このフ
ァシリティは、アテンションレジスタに関してビットク
リア動作を行なうことを可能とする。アテンションの一
つの使用態様は以下の如くである。ホストがアテンショ
ンレジスタを読取り且つその値を記憶する。アテンショ
ンがサービス、即ち処理されると、ホストは保存した値
を比較レジスタ内に書込み且つアップデートした値をア
テンションレジスタ内に書込む。従って、サービスされ
たアテンションのみがクリアされる。この場合におい
て、ホストはＣＷＩビットを無視する。より簡単な使用
態様はビット−クリア動作を使用することである。ホス
トが任意の時間にアテンションビットを読取り且つ特に
読取った値を記憶する必要はない。ホストがアテンショ
ンをクリアすることを所望する場合には、それは全ての
１を比較レジスタへ書込み、次いでそれがクリアするこ
とを所望するアテンションへ０を書込む（その他の全て
のアテンションビットには１を書込む）。当然に、ＣＷ
Ｉビットをセットすることが可能であるが、それは安全
に無視することが可能である。 レジスタ、メイルボックス及びＤＭＡ 図２９、２３及び３１に示した表は、ページ毎にグルー
プ化されたＢＳＩのレジスタを示している（即ち、制御
及び形態レジスタセット、ＰＴＲ ＲＡＭレジスタセッ
ト及び制限ＲＡＭレジスタセット）。各表における最初
の欄はレジスタアドレス（１６進数）を示している。２
番目の欄はレジスタ名を示している。３番目の欄はその
機能を記述している。４番目の欄はリセットの後の（初
期的な）レジスタ値を示している。最後の欄は、それが
条件付き書込みレジスタであるか否かを示している。Ｂ
ＳＩに対して二つのリセットがあり、即ちハードウエア
リセット（ＲＳＴ入力を介して）及びソフトウエアリセ
ット（モードレジスタ内のＭＲＳＴビットを介して）で
ある。両方共、同一の効果を発生する。その何れかを示
すために単一の用語「リセット」を使用する。 【０１４４】レジスタの詳細 この章は、各レジスタのレイアウト及び各ビットの機能
性について特定する。 ＭＯＤＥ 読取り／書込みモードレジスタが主要なシステム形態オ
プションを確立する。リセットによって変更されること
はない。これらのビットは、ＢＳＩを動作する前に、リ
セットによってプログラムされるだけである。 【０１４５】 【表2】 ＳＭＬＢ 小さなバースト。ＳＭＬＢ＝０の場合には、ＢＳＩは３
２バイト（８ワード）のバーストを使用する。ＳＭＬＢ
＝１の場合には、ＢＳＩはＡＢｕｓ上で１６バイト（４
ワード）バーストを使用するのみである。注意すべきこ
とであるが、ＢＳＩはバースト寸法境界上で表示フレー
ムを整合させるので、ＳＭＬＢ＝０の場合には、８ワー
ドクロックの後半に対しては４ワードの書込みは発生す
ることはない。 ＳＭＬＱ 小さなキュー寸法。ＳＭＬＱ＝０の場合には、キュー寸
法は４Ｋバイトである。 ＶＩＲＴ ＶＩＲＴ＝０の場合には、ＡＢｕｓ上の物理的アドレス
モードであり、ＶＩＲＴ＝１の場合には、仮想アドレス
モードである。 ＢＩＧＥＮＤ ＢＩＧＥＮＤ＝０の場合には、ｌｉｔｔｌｅ−ｅｎｄｉ
ａｎデータフォーマットであり、ＢＩＧＥＮＤ＝１の場
合には、ｂｉｇ−ｅｎｄｉａｎフォーマットである。 ＦＬＯＷ ＦＬＯＷ＝０の場合には、ＣＢｕｓ又はＡＢｕｓ上でパ
リティがチェックされることはない。パリティは、三つ
のインターフェースの各々の上で常に発生される。ＦＬ
ＯＷ＝１の場合には、フロースルーパリティが使用され
る。ＦＬＯＷ＝１の場合には、パリティＡＢｕｓとＢＭ
ＡＣとの間で流れ、入力データはＡＢｕｓインターフェ
ースでチェックされることはなく、その代わりに、それ
がＢＭＡＣへパスされる場合にチェックされる（ＢＭＡ
Ｃによって）。 ＭＲＳＴ マスターリセット。レジスタを表ＶＩＩに示した値へ初
期化させる。このビットは、リセットが完了した後にク
リアされる。 ＦＡＢＣＬＫ 高速ＡＢｕｓクロック。このビットは、ＡＢｕｓクロッ
クとリングクロック（ＬＢＣ）との間で同期させるため
の準安定遅延期間を決定する。リセットにおいて、この
ビットはゼロへクリアされ、それは一つのＡＢｕｓクロ
ック期間全体を遅延として選択する。次いで、このビッ
トは１へセットされ、ＡＢｕｓクロック遅延の半分のみ
が使用される。ＢＳＩは、ＡＢ_ＣＬＫ＝ＬＢＣ（即
ち、１２．５ＭＨｚにおいて且つ同位相で）、又はＡＢ
_ＣＬＫ＝２×ＬＢＣ（即ち、２５ＭＨｚにおいて且つ
同位相において）と共に最適に動作すべく設計されてい
る。これら両方のオプションは、チップセットのＣＤＤ
（クロック分布装置）から得られるクロックを選択する
ことによって容易に実現される。 ＴＥＳＴ テストモード。このビットを１にセットすることによ
り、テスト論理がイネーブルされる。 Ｐｔｒ_ｉｎｔ_ａｄｒ ＰＴＯＰ ＰＴＲ ＲＡＭサービス機能に対するパラメ
ータをプログラムするために読取り／書込みＰｔｒ_ｉ
ｎｔ_ａｄｒレジスタが使用される。要求によって変更
されることはない。 【０１４６】 【表３】 Ｍ［１：０］ これら二つのビットを書込むことにより、Ｐｔｒ_ｍｅ
ｍ_ａｄｒレジスタへアクセスするためにポイントされ
ているバイトをプログラムする。それは、通常、メモリ
アドレスがＰｔｒ_ｍｅｍ_ａｄｒ内にロードされる場合
に、四つの連続する書込み（ＭＳバイトファースト）に
対するバイトポインタを初期化するためにゼロにセット
される。ＢＳＩは、Ｐｔｒ_ｍｅｍ_ａｄｒに対する全て
の書込みの後にこれらのビットを内部的にインクリメン
トさせる。 ＰＴＲＷ このビットは、ＰＴＯＰ機能が読取りであるか又は書込
みであるか否かを決定する。ＰＴＲＷ＝０の場合には、
それは書込みであり、ＰＴＲＷ＝１である場合には、そ
れは読取りである。 Ａ［４：０］ これら５個のビットの書込みは爾後のＰＴＯＰ機能に対
するＰＲＴ ＲＡＭアドレスをセットする。 Ｐｔｒ_ｍｅｍ_ａｄｒ 読取り／書込みＰｔｒ_ｍｅｍ_ａｄｒレジスタは、ＰＴ
ＯＰ ＰＴＲ ＲＡＭサービス機能のデータ転送におい
て使用されるワード整合型（バイト）メモリアドレスを
確立するために使用される。 【０１４７】 【表４】 ビット［１：０］は、０でなければならない（それら
は、内部的に０へ強制される）。このＣＢｕｓアドレス
は、ＰＴＯＰメカニズムを使用するＰＴＲ ＲＡＭと外
部メモリとの間での転送のためのメモリアドレスとして
使用される四つの内部バイトレジスタ内へのウインド
（窓）である。これら四つのバイトレジスタは、最初に
Ｐｔｒ_ｉｎｔ_ａｄｒレジスタ内にＭ［１：０］ビット
をセットした後にこのアドレスに対する相継ぐ書込みに
よってロードされる。該バイトは、Ｍ１＝Ｍ０＝０にセ
ットした後に、最初にＭＳバイトでロードされる。ＢＳ
Ｉは、各書込み又は読取りの後にバイトポインタを内部
的にインクリメントする。このレジスタは、リセットに
おいてシリコンバージョンコードへ初期化される。この
バージョンコードは、ホストがそれの上書きをするまで
残存する。Ｍａｓｔｅｒ_ａｔｔｎ及びＭａｓｔｅｒ_ｎ
ｏｔｉｆｙリードオンリーＭａｓｔｅｒ_ａｔｔｎ及び
読取り／書込みＭａｓｔｅｒ_ｎｏｔｉｆｙレジスタ
は、ＢＳＩアテンションの第一レベル観点を提供する。
各ビットは、第二レベルアテンション／通知レジスタ対
の状態を表わす。その対応するアテンションレジスタが
通知可能なアテンションをアサートする場合に、一つの
ビットがＭａｓｔｅｒ_ａｔｔｎレジスタ内でセットさ
れる。Ｍａｓｔｅｒ_ａｔｔｎレジスタへの書込みはそ
の内容を変化させることはなく、許容される。Ｍａｓｔ
ｅｒ_ａｔｔｎはリセットによって０へクリアされる。 【０１４８】 【表５】 ＳＴＡ Ｓｔａｔｅ_ａｔｔｎレジスタはアテンションビットの
うちの一つをセットさせる。 ＮＳＡ Ｎｏ_ｓｐａｃｅ_ａｔｔｎレジスタはアテンションビッ
トのうちの一つをセットさせる。 ＳＶＡ Ｓｅｒｖｉｃｅ_ａｔｔｎレジスタはアテンションビッ
トのうちの一つをセットさせる。 ＲＱＡ Ｒｅｑ_ａｔｔｎレジスタはアテンションビットのうち
の一つをセットさせる。 ＩＮＡ Ｉｎｄ_ａｔｔｎレジスタはアテンションビットのうち
の一つをセットさせる。 Ｓｔａｔｅ_ａｔｔｎ及びＳｔａｔｅ−ｎｏｔｉｆｙ 読取り／書込みＳｔａｔｅ_ａｔｔｎ／ｎｏｔｉｆｙレ
ジスタは、ＢＳＩ内の主要な状態に対しアテンションを
提供する。これは、状態マシン状態及びパリティエラー
を包含している。リセットによって初期化される。 【０１４９】 【表６】 ＥＲＲ エラー。リセットによってクリアされる。非回復可能な
エラーが発生する場合にＢＳＩによってセットされる。
エラーは、確認ステータスを書込むＡＢｕｓトランザク
ションエラー（読取り／書込みデータのＡＢｕｓエラー
は記述子内において報告される）、内部論理エラー、又
は状態マシンが無効データをエンタする場合である。 ＢＰＥ ＢＭＡＣパリティエラー。リセットによってクリアされ
る。ＢＭＡＣパリティは、フレームの期間中、常にチェ
ックされる。エラーが存在する場合には、このアテンシ
ョンがセットされる。 ＣＰＥ ＣＢｕｓパリティエラー。リセットによってクリアされ
る。ＦＬＯＷパリティが使用される場合、ＣＢｕｓパリ
ティがチェックされる。エラーが存在する場合には、こ
のアテンションがセットされる。ＣＢｕｓパリティエラ
ーがホスト書込み期間中に存在する場合には、書込みが
抑圧される。 ＣＷＩ 条件付き書込み禁止。リセットによりクリアされる。こ
のビットは、何れかの条件付き書込みレジスタ（アテン
ションレジスタ）に対する最後の書込みの結果を反映す
る。それは、決してアテンションを発生することはな
い。なぜならば、それの関連する通知レジスタビットは
常にクリアされるからである。ＣＷＩ＝０は、比較レジ
スタ内の全てのビットが最後の条件付き書込みレジスタ
書込みの時に現在の条件付き書込みレジスタ値とマッチ
していることを意味している。ＣＷＩ＝１は、最後の条
件付き書込みレジスタ書込みの時に一つ又はそれ以上の
ビットがミスマッチ、即ち不一致であることを意味して
いる。 ＣＭＤＥ コマンドエラー。リセットによってクリアされる。ホス
トによって無効動作が実施される場合にＢＳＩによって
セットされる。現在のところ、これは、無効の値がＩｎ
ｄ_ｈｄｒｌｅｎレジスタ内にロードされる場合にのみ
発生する（それは、更にＩＮＳＴＯＰアテンションをセ
ットする）。 ＳＰＳＴＯＰ リセットによりセットされ、又はＳｐａｃｅ／Ｓｔａｔ
ｕｓ状態マシンが回復不可能なエラーのためにｒｅｄｕ
ｃｅｄ_ｆｕｎｃｔｉｏｎｓ_ｓｔａｔｅをエンタする場
合にＢＳＩによってセットされる。該状態マシンは、ｒ
ｅｄｕｃｅｄ_ｆｕｎｃｔｉｏｎｓ_ｓｔａｔｅにある間
にＰＯＰ又はＬＭＯＰ要求のみを実施する。 ＲＱＳＴＯＰ 三つの条件下でセットされる。第一に、リセットがある
場合。第二に、要求状態マシンが内部エラーを検知する
か又は無効データをエンタする場合。第三に、ＣＮＦを
書込んでいる間にＡＢｕｓエラーが発生する場合。 ＩＮＳＴＯＰ 三つの条件下においてセットされる。第一に、リセット
がある場合。第二に、表示状態マシンが内部エラーを検
知するか、又は無効データをエンタする場合。第三に、
ホストが非合法的な値でＩｎｄ_ｈｄｒｌｅｎレジスタ
をロードする場合。 Ｓｅｒｖｉｃｅ_ａｔｔｎ及びＳｅｒｖｉｃｅ_Ｎｏｔｉ
ｆｙ 読取り／書込みサービスａｔｔｎ／ｎｏｔｉｆｙレジス
タは、サービス機能に対するアテンションを提供する。
ホストは、アテンションを発生するために任意のアテン
ションビットをセットすることが可能であるが、このこ
とは何れかの内部ＢＳＩ状態に影響を与えることはな
い。リセットによってＳｅｒｖｉｃｅ_ａｔｔｎがＯｘ
Ｏｆへセットされ、且つＳｅｒｖｉｃｅ ｎｏｔｉｆｙ
（サービス通知）が０へクリアされる。 【０１５０】 【表７】 ＡＢＲ？ アボートＲＳＡＰ_？要求。ＢＳＩがこのＲＳＡで要求
をアボート、即ち中止させることを所望する場合に、ホ
ストによってクリアされる。ＲＱＡＢＯＲＴがこのＲＳ
Ａに関する要求を終了する任意の時間にセットされる。
ホストは、このビットに対し１を書込むことが可能であ
り、且つこのことは要求がアボートされることを防止す
ることが可能であるか又はそうではない。それは、ＢＳ
Ｉに関し何ら悪影響を与えることはない。要求がホスト
によってアボートされる場合、ＵＳＲアテンションがセ
ットされる（Ｒｅｑ_ａｔｔｎ_において、且つ更にその
ＲＳＡＰに関するその後の処理は停止される）。 ＬＯＭＰ ＢＳＩが制限ＲＡＭとＬｉｍｉｔ_ｄａｔａレジスタと
の間でデータ転送することを所望する場合に、ホストに
よってクリアされる。転送の方向（読取り又は書込み）
はＬｉｍｉｔ_ａｄｒ内のＬＭＲＷビットによって決定
される。制限ＲＡＭアドレスはＬｉｍｉｔ_ａｄｒ内に
ある。ＬＭＯＰ＝０の場合には、ホストは、Ｌｉｍｉｔ
_ａｄｒ又はＬｉｍｉｔ_ｄａｔａの何れのレジスタも変
更させてはならない。 ＰＴＯＰ ＢＳＩがＰＴＲ ＲＡＭと画定したメモリ位置との間で
データ転送することを所望する場合にホストによってク
リアされる。転送の方向（読取り又は書込み）は、Ｐｔ
ｒ_ｉｎｔ_ａｄｒ内のＰＴＲＷビットによって決定され
る。このＰＴＲ アドレスはＰｔｒ_ｉｎｔ_ａｄｒ内にある。メモリアド
レスはＰｔｒ_ｍｅｍ_ａｄｒ内にある。ＰＴＯＰ＝０で
ある場合には、ホストは、Ｐｔｒ_ｉｎｔ_ａｄｒ又はＰ
ｔｒ_ｍｅｍ_ａｄｒの何れのレジスタも変更してはなら
ない。 Ｎｏ_ｓｐａｃｅ_ａｔｔｎ及びＮｏ_ｓｐａｃｅ_ｎｏｔ
ｉｆｙ 読取り／書込みＮｏ_ｓｐａｃｅ_ａｔｔｎ／ｎｏｔｉｆ
ｙレジスタは、キューの何れかが空間又は有効エントリ
を欠乏する場合に発生されるアテンションを提供する。
ホストは、テスト目的のためにのみアテンションを発生
させる任意のアテンションビットをセットさせることが
可能である。このことは、通常動作期間中に行なわれる
べきではない。Ｎｏ_Ｄａｔａ_Ｓｐａｃｅアテンション
はＢＳＩによって自動的にセットされ且つクリアされ
る。Ｎｏ_Ｓｔａｔｕｓ_Ｓｐａｃｅアテンションは、Ｂ
ＳＩによってセットされ且つホストによってクリアされ
ねばならない。リセットされると、Ｎｏ_ｓｐａｃｅ_ａ
ｔｔｎがＯｘｆｆへセットされ、且つＮｏ_ｓｐａｃｅ_
ｎｏｔｉｆｙが０へクリアされる。 【０１５１】 【表８】 ＮＲ？Ｓ Ｎｏ ＲＳＡＰ_？Ｓｔａｔｕｓ空間。リセットによっ
て、又はＣＮＦをＲＳＡＰ_？ステータス内へ書込んだ
場合、又はキュー位置１がホストが画定したＬＩＭＩＴ
（限界）を有する場合に、ＢＳＩによってセットされ
る。内部パイプライン動作のために、ＢＳＩは、該キュ
ーに対し最大で二つ以上のＣＮＦを書込むことが可能で
ある。従って、ホストは、そのＬＩＭＩＴを、該キュー
内の使用可能な空間よりも一つ少ないものにセットせね
ばならない。このビットは、ＲＳＡＰ処理を可能とする
ためにホストによってクリアされねばならず、即ちＢＳ
Ｉはステータスを書込むための空間を有するものではな
い限り、要求をサービス、即ち処理することはない。 ＬＩ？Ｄ Ｌｏｗ ＩＳＡＰ_？ Ｄａｔａ空間。リセットによっ
て、又は最後の使用可能なＩＳＡＰ_？ＰＳＰキュー位
置からＰＳＰをプリフェッチする場合に、ＢＳＩによっ
てセットされる。テストの目的のためにホストによって
セット又はクリアすることが可能である。ＰＳＰフェッ
チ動作がＰＳＰエントリがないために停止された場合に
は、適宜のＬＩＭＩＴレジスタがアップデートされる場
合に自動的に再開する。このビットは、ホストに対し
て、ＰＳＰキューが低であることを知らせる。注意すべ
きことであるが、ウオニング、即ち警告の量はフレーム
長に依存する。このアテンションが発生される場合に
は、ＢＳＩに対して使用可能なもう一つのページ（４Ｋ
バイト）が常に存在している。別のＦＤＤＩ最大長フレ
ーム（現在のものの後）は、この空間内にフィットする
ことはない。 ＮＩ？Ｓ Ｎｏ ＩＳＡＰ_？ Ｓｔａｔｕｓ空間。リセットによ
って、又はＩＳＡＰ_？ステータスキュー内の最後の使
用可能なエントリ内にＩＤＵＤ。Ｌａｓｔを書込んだ場
合に、ＢＳＩによってセットされる。このことが発生す
ると、ＢＳＩはそのＩＳＡＰに関してのコピー動作を停
止する。このビットは、ＩＳＡＰコピー動作をイネーブ
ルさせるためにホストによってクリアされねばならず、
即ちＢＳＩはＩＤＵＤを書込むための空間を有するもの
でない限り、ＩＳＡＰに関するコピーを行なうことはな
い。 Ｌｉｍｉｔ_ａｄｒ 読取り／書込みＬｉｍｉｔ_ａｄｒレジスタは、ＬＩＭ
ＩＴ ＲＡＭ位置、ＭＳデータビット及び実行されるべ
きＬＭＯＰサービス機能のタイプでプログラムされる。
リセットによって変更されることはない。 【０１５２】 【表９】 Ａ［３：０］ これら四つのビットの書込みは、爾後のＬＭＯＰサービ
ス機能に対するＬＩＭＩＴ ＲＡＭアドレスをセットす
る。 ＬＭＲＷ このビットは、ＬＭＯＰ機能が読取りであるか又は書込
みであるかを決定する。ＬＭＲＷ＝０の場合には、書込
みであり、ＬＭＲＷ＝１の場合には、読取りである。 Ｄ８ これは、アドレスされたＬＩＭＩＴレジスタと交換する
最大桁データビットである。 Ｌｉｍｉｔ_ｄａｔａ 読取り／書込みＬｉｍｉｔ_ｄａｔａレジスタは、ＬＭ
ＯＰサービス機能において転送されるべき８個の最小桁
ＬＩＭＩＴ ＲＡＭデータビットでロードされる。最大
桁データビットは、Ｌｉｍｉｔ_ａｄｒレジスタのビッ
ト［０］と交換される。 【０１５３】 【表１０】 リセットによって変更されることはない。ＬＩＭＩＴ
ＲＡＭ（ＬＭＲＷ＝０の場合のＬＭＯＰ）に対する書込
みの場合、このレジスタは、選択されたＬＩＭＩＴレジ
スタへ書込まれるべき新たな限界値でロードされる。Ｌ
ＩＭＩＴ ＲＡＭからの読取りの場合（ＬＭＲＷ＝１の
場合のＬＭＯＰ）、このレジスタは、選択されたＬＩＭ
ＩＴレジスタ内の現在の限界値でＢＳＩによってロード
される。注意すべきことであるが、全てのビットはＯＭ
ＩＴレジスタ内で有効でなければならず、即ち、小さな
キューが使用される場合であっても、全てのビットが関
連するポインタと比較される。 Ｒｅｑ_ａｔｔｎ及びＲｅｑ_ｎｏｔｉｆｙ 読取り／書込みＲｅｑ_ａｔｔｎ／ｎｏｔｉｆｙレジス
タは、両方のＲＳＡＰによって発生されるアテンション
を提供する。ホストは、アテンションを発生させるため
に任意のアテンションビットをセットさせることが可能
であり、且つＵＳＲビットを除いて、このことは何れの
内部ＢＳＩ状態に影響を与えるものではない。リセット
によって、Ｒｅｑ_ａｔｔｎ及びＲｅｑ_ｎｏｔｉｆｙは
０へクリアされる。 【０１５４】 【表１１】 ＵＳＲ ＲＳＡＰ_？サービス不能要求。要求を処理することが
できない場合にＢＳＩによってセットされる。三つの原
因が存在しており、即ち、Ｒｑ_ｃｌｓが現在のリング
状態に対して不適切な場合（例えば、リングが動作中で
ある場合に直ぐさま）、ＣＮＦステータス空間が存在し
ない場合、又はホストアボートの結果として（Ｓｅｒｖ
ｉｃｅ_ａｔｔｎを介して）などである。このビットが
セットされている場合には、要求はそのＲＳＡＰ上で処
理されることはない。ホストは、処理を再開するために
はこのビットをクリアせねばならない。 ＲＣＭ_？ ＲＳＡ_？要求完了。このＲＳＡＰに関しての要求対象
の処理を完了した場合に、ＢＳＩによってセットされ
る。 ＥＸＣ_？ ＲＳＡＰ_？例外。ＲＳＡＰ_？例外が発生する場合にＢ
ＳＩによってセットされる。 ＢＲＫ_？ ＲＳＡＰ_？区切り点。ＲＳＡＰ_？区切り点を検知する
場合に、ＢＳＩによってセットされる。 Ｒｅｑ？_ｃｆｇ 読取り／書込みＲｅｑ？_ｃｆｇレジスタは、ＲＳＡＰ
の各々に対する動作パラメータでプログラムされる。注
意すべきことであるが、要求はこのレジスタに影響を与
えることはない。これらのレジスタは、要求の間に変更
させることが可能であり、即ち、特定のＲＳＡＰがロー
ドされた要求を有しない間において行なうことが可能で
ある。従って、ホストは、ＢＳＩがＲＥＱキュー（ＬＩ
ＭＩＴによって画定される如く）内の全ての要求を完全
に処理したことを確保せねばならず、その後に、このレ
ジスタを変化させることが可能である。 【０１５５】 【表１２】 ＴＴ［１：０］ 送信要求前の出力データＦＩＦＯに関するスレッシュホ
ールド。００＝８ワード、０１＝１６ワード、１０＝６
４ワード（Ｒｅｖ Ａに対しては不適用）、１１＝１２
８ワード（Ｒｅｖ Ａに対しては不適用）である。スレ
ッシュホールドに到達するか又はフレーム全体がＦＩＦ
Ｏ内にあるかの何れかの場合に送信が開始する。 ＰＲＥ Ｐｒｅｅｍｐｔ（先取り）／Ｐｒｅｓｔａｇｅ（プレス
テージ）。Ｒｅｑ０_ｃｆｇにおいて、これは先取りオ
プションをプログラムする。Ｒｅｑ１_ｃｆｇにおい
て、これはプレステージオプションをプログラムする
（ＨＬＤビットと共に）。先取り：ＰＲＥ＝０、ＲＳＡ
Ｐ_０上の要求はＲＳＡＰ_１上の要求を先取りすること
はない。ＰＲＥ＝１の場合、ＲＳＡＰ_０はＲＳＡＰ_１
を先取りする。プレステージに関しては、ＰＲＥ＝０の
場合、要求はプレステージされることはない（ＨＬＤビ
ットが１である場合）。ＰＲＥ＝１の場合には、ＲＳＡ
Ｐ_１要求はプレステージする。ＨＬＤビットが０の場
合には、ＲＳＡＰ_１はプレステージする。直接要求の
場合を除いて、ＲＳＡＰ_０は常にプレステージする。 ＨＬＤ Ｈｏｌｄ（ホールド）。ＨＬＤ＝０の場合には、このＲ
ＳＡＰ上にアクティブ、即ち活性な有効要求が存在する
場合には、及びサービスクラスが非直接的であり、且つ
ＦＩＦＯ内にデータが存在せず、且つＢＳＩ内へフェッ
チされる有効ＲＥＱが存在しない場合には、ＢＳＩがこ
のＲＳＡＰに関してのサービス機会を終了し、ＨＬＤ＝
１の場合には、ＢＳＩは要求が完了するまでサービス機
会を終了することはない（ＴＨＴ又はＴＲＴが期間経過
する場合には、ＢＭＡＣがそのサービス機会を終了す
る）。ＲＳＡＰ_１の場合には、プレステージ動作はこ
のビットによって影響される。ＨＬＤ＝０の場合には、
ＰＲＥビットに無関係に、プレステージ動作がイネーブ
ルされる（直接的なサービスクラスの場合は別であ
る）。ＨＬＤ＝１の場合には、プレステージ動作はＰＲ
Ｅビットによって決定される。このオプションは、リン
グ帯域幅を浪費する可能性があり、従って注意して使用
されるべきである。しかしながら、ＲＳＡＰ_０に関し
て先取りを使用する場合には、ＨＬＤは大型のバス又は
インタラプト待ち時間を有するホストシステムにおいて
時期尚早なトークンの発行を停止することが要求される
場合がある。 ＦＣＴ Ｆｒａｍｅ Ｃｏｎｔｒｏｌ Ｔｒａｎｓｐａｒｅｎｃ
ｙ（フレーム制御トランスペアレンシ）。ＦＣは、この
ビットがセットされている場合に、データから供給され
る（ＢＥＱ．Ｆ記述子ではない）。要求バーストの各フ
レームのＦＣフィールドは、送信されたＦＣの内部コピ
ーをアップデートし、且つ完全な確認を行なう場合に受
信したフレームのＦＣに対して比較するために使用され
る。ＦＣＴ＝０の場合には、受信したフレーム内のＦＣ
の全てのビットは、確認したフレームが「良好」である
ためには、ＲＥＱ＜ＦＣ＞と一致せねばならない。ＦＣ
Ｔ＝１の場合には、Ｃ，Ｌ及びｒビットのみが一致せね
ばならない。 ＳＡＴ Ｓｏｕｒｃｅ Ａｄｄｒｅｓｓ Ｔｒａｎｓｐａｒｅｎ
ｃｙ（発信元アドレストレンスペアレンシ）。ＳＡＴピ
ンは、ＲＳＡに関する要求に亘って駆動される。これ
は、適用に従って、ＢＭＡＣ ＳＡＴピン又はＳＡＩＧ
Ｔ又はその両方を駆動することが可能である。（ＳＡ
Ｔ、ＳＴＲＩＰ及びＦＣＳＴは汎用フレーム同期型出力
ピンである）。ＳＡＴ＝１の場合には、完全確認は、Ｅ
Ｍ入力ピンを使用することを必要とする。 ＶＳＴ Ｖｏｉｄ Ｓｔｒｉｐｐｉｎｇ（ボイド剥離）。ＳＴＲ
ＩＰピンは、このＲＳＡＰに関する要求に亘って駆動さ
れる。これは、ＢＭＡＣ ＳＴＲＩＰピン、又は適用に
従って、ＳＡＴピンも駆動することが可能である。ボイ
ド剥離動作は、以下の如くに動作する。現在のサービス
機会の終りにおいて、二つのＭｙ_ Ｖｏｉｄフレーム
がＢＭＡＣによって供給され、それはＭｙ_Ｖｏｉｄフ
レームがリターンし、トークンが受取られ、Ｏｔａｇｒ
_Ｖｏｉｄが受取られ、Ｍｙ_Ｃｌｉｉｍ以外のＭＡＣフ
レームが受取られるか又はＭＡＣリセットが発生するま
で、剥離を継続する。このサービス期間に関する全ての
フレームはこの方法を使用して剥離される。 ＦＣＳ フレームチェックシーケンスディスエーブル。セットさ
れると、ＢＳＩが、このＲＳＡＰに関する要求に亘って
ＦＣＳＴピンをアサートする。これは、ＢＭＡＣ ＦＣ
ＳＴピンを駆動するか、又は適用に応じて、ＳＡＴ又は
ＳＡ１ＧＴピンをも駆動することが可能である。Ｒｒｑ
_ｅｆｓ．ＦＣＳビットは、マッチング用のフレーム確
認基準を充足するためにフレームが有効なＦＣＳを必要
とするか否かを独立的に決定する。このビットは、通
常、その発生したＦＣＳを送信したフレームへ連結させ
ないためにＢＭＡＣをプログラムするために使用され
る。 Ｒｅｑ？_ｅｆｓ 読取り／書込みＲｅｑ？_ｅｆｓレジスタは、各ＲＳＡ
Ｐで確認されるフレームに対する予定されたフレームス
テータスを画定する。マッチングフレームとしてカウン
トされるためにはフレームはプログラムされている基準
を充足せねばならない。このレジスタによって画定され
ているフレームパラメータに加えて、フレームは、有効
な終了区切り部を有さねばならない。このレジスタはリ
セットによって変更されることはない。非マッチングフ
レームが受取られる場合、ＢＳＩは要求を終了させ、Ｒ
ＣＭ、ＥＸＣ及びＢＲＫアテンションを発生する。要求
内に残存する全てのＲＥＱは、ＲＥＱ．Ｌ又はＲＥＱ．
Ｏｎｌｙに遭遇するまで、フェッチされる。次いで、次
のＲＥＱ．Ｆｉｒｓｔ又はＲＥＱ．Ｏｎｌｙに関して処
理が再開される（その他の何れかのタイプのＲＥＱは一
貫性が欠如している）。 【０１５６】 【表１３】 ＶＤＬ 有効データ長。ＶＤＬ＝１の場合には、受信した確認フ
レームは、マッチングする確認基準を充足するために有
効なデータ長を有さねばならない。ＶＤＬ＝０の場合に
は、必要とはされない。 ＶＦＣＳ 有効ＦＣＳ。ＦＣＳ＝１の場兄は、受信した確認用フレ
ームは、マッチングフレーム確認基準を充足するために
有効ＦＣＳを有さねばならない。ＦＣＳ＝１の場合には
そのことは要求されない。 ＥＥ［１：０］ 予定したＥインジケータ選択であり、００＝任意、０１
＝Ｒ、１０＝Ｓ、１１＝Ｒ|Ｓである。 ＥＡ［１：０］ 予定したＡインジケータ選択で、００＝任意、０１＝
Ｒ、１０＝Ｓ、１１＝Ｒ|Ｓである。 ＥＣ［１：０］ 予定したＣインジケータ選択であり、００＝任意、０１
＝Ｒ、１０＝Ｓ、１１＝Ｒ|Ｓである。 Ｉｎｄ_ａｔｔｎ及びＩｎｄ_ｎｏｔｉｆｙ 読取り／書込みＩｎｄ_ａｔｔｎ／ｎｏｔｉｆｙレジス
タは、ＩＳＡＰによって発生されるアテンションを提供
する。ホストは、一つのアテンションを発生するために
任意のアテンションビットをセットすることが可能であ
るが、このことは何れかの内部ＢＳＩ状態に影響を与え
ることはない。リセットによって、両方のレジスタは０
へクリアされる。 【０１５７】 【表１４】 ＥＸＣ_？ ＩＳＡＰ_？例外。リセットによってクリアされる。こ
のＩＳＡＰ上で例外が発生するとＢＳＩによってセット
される。そのＩＳＡＰ上でのコピー動作をシャットオフ
するためにホストによってセットすることが可能である
（Ｉｎｄ_ｈｄｒｌｅｎ／Ｉｎｄ_ｔｈｒｅｓｈｏｌｄレ
ジスタをアップデートする場合に便利である）。セット
されていると、コピー動作はそのＩＳＡＰ上でディスエ
ーブルされる。 ＢＲＫ_？ ＩＳＡＰ_？分岐点。リセットによってクリアされる。
表示区切り部がこのＩＳＡＰ上で検知される場合にセッ
トされる。ホストがこのビットをセットする場合には、
ＢＳＩによって何ら動作が行なわれることはない。 Ｉｎｄ_ｔｈｒｅｓｈｏｌｄ Ｉｎｄ_ｔｈｒｅｓｈｏｌｄ読取り／書込みレジスタ
は、ＩＳＡＰスレッシュホールドカウンタロード値でプ
ログラムされる。リセットによって変更されることはな
い。このレジスタは、ＩＮＳＴＯＰ又はＩＳＡＰのＩｎ
ｄ_ａｔｔｎ．ＥＸＣビットがセットされる場合にロー
ドさせることが可能である。 【０１５８】 【表１５】 ＴＨＲ ＴＨＲ−００−ＦＦ。この値は、ＳＡＰが変化する度に
表示モジュール内にあるカウンタ内にロードされる。Ｓ
ＡＰ上でコピーされた各有効フレームは該カウンタをデ
クリメントする。該カウンタが０に到達すると、ＢＯＴ
ビットがそのＩＳＡＰ上でセットされている場合に、ス
テータス区切り点アテンションが発生され、且つ該カウ
ンタは再ロードされる。 Ｉｎｄ_ｍｏｄｅ 読取り／書込みＩｎｄ_ｍｏｄｅレジスタは、一般的な
ＩＳＡＰ形態オプションを画定する。リセットによって
変更されることはない。このレジスタは、ＩＮＳＴＯＰ
がセットされる場合にのみ変化される。それは、その
（同一）現在の値で任意の時間に書込むことが可能であ
る（ＲＳＡＰ_０上でのワンショットサンプリングをイ
ネーブルさせるために使用される）。 【０１５９】 【表１６】 ＳＭ［１：０］ Ｓｏｒｔ Ｍｏｄｅ（ソートモード）。これらのビット
は、ＢＳＩがどの様にして表示データをＩＳＡＰ上にソ
ート、即ち分類するかを決定する。００＝Ｓｙｎｃ／Ａ
ｓｙｎｃ、０１＝内部／外部、１０＝ヘッダ／情報、１
１＝高優先度／低優先度非同期である。より詳細な説明
についてサービスインターフェースの章を参照された
い。 ＳＫＩＰ ＳＫＩＰイネーブル。ＳＫＩＰ＝０の場合には、ＩＳＡ
Ｐ_０上でのスキップをディスエーブルし、一方ＳＫＩ
Ｐ＝１の場合には、スキップをイネーブルさせる。より
詳細についてはサービスインターフェースの章を参照さ
れたい。このレジスタへの書込みは、ＳＫＩＰ特徴を増
加させるものであることに注意すべきである。 ＢＯＴ スレッシュホールドに関する区切り点。フレームカウン
トスレッシュホールドをイネーブルさせ、ＩＳＡＰ_１
に対してＩＳＡＰ．ＢＯＴ１上に表示区切り点アテンシ
ョンを発生させ、且つＩＳＡＰ_２の場合にはＢＯＴ２
である。 ＢＯＢ バースト終端上の区切り点。バースト終端検知をイネー
ブルさせ、表示区切り点アテンションを発生する。詳細
については表示動作のセクションを参照されたい。 ＢＯＳ サービス機会に関する区切り点。サービス期間の終端を
イネーブルし、表示区切り点アテンションを発生する。 Ｉｎｄ_ｃｆｇ 読取り／書込みＩｎｄ_ｃｆｇレジスタは、ＩＳＡＰの
各々に対しコピー基準を確立する。このことの詳細な説
明については、後に説明するサービスインターフェース
の表示動作（ＩＳＡＰコピー動作及びソート動作）セク
ションの説明を参照されたい。リセットによって変更さ
れることはない。 【０１６０】 【表１７】 ＣＣ［７：６］ ＩＳＡＰ_０上のコピー制御。００＝コピーを行なわ
ず、０１＝アドレスが認識され且つほぼＭＦＬＡＧの場
合にはコピー、１０＝アドレスが認識されたか又はＭＦ
ＬＡＧの場合にはコピー、１１＝無差別にコピー。 ＣＣ［４：３］ ＩＳＡＰ_１上のコピー制御。ＩＳＡＰ_０の場合に同
じ。 ＣＣ［１：０］ ＩＳＡＰ_２上のコピー制御。ＩＳＡＰ_０と同じ。 Ｉｎｄ_ｈｄｒｌｅｎ この読取り／書込みレジスタは、ヘッダ／情報ソートモ
ードを使用する場合のフレームヘッダの長さを画定す
る。８ビットレジスタが、ヘッダ内の３２ビットワード
の数でロードされる。フレームＦＣが別のワード内に書
込まれるので、それは１としてカウントする。例えば、
フレーム内のヘッダデータの４バイトの後に長いアドレ
スで分割するために、このレジスタを０５でプログラム
する（１ワードのＦＣ、１．５ＤＡ、Ｉ．５ＳＡ、１Ｈ
ＤＲ_ＤＡＴＡ）。該レジスタは、４未満の値でロード
してはならない。その場合には、ＢＳＩがＣＭＤＥ及び
ＩＮＳＴＯＰアテンションをセットする。ＩＮＳＴＯＰ
をセットすると、全ての表示処理動作が停止される。こ
のレジスタは、ソートモードをヘッダ／情報に対してセ
ットする前に初期化されねばならない。注意すべきこと
であるが、ヘッダは、常に、全体的なバーストとして書
込まれる。リセットによって変更されることはない。こ
のレジスタは、ＩＮＳＴＯＰ又はＩｎｄ_ａｔｔｎ．Ｅ
ＸＣがセットされている間に変化させることが可能であ
る。 【０１６１】 【表１８】 Ｃｏｍｐａｒｅ 読取り／書込み比較レジスタは、条件付き書込みメカニ
ズムの一部として使用される。リセットによって０とさ
れる。 【０１６２】 【表１９】 比較レジスタ内の値は、条件付き書込みレジスタの書込
みアクセスとの比較において使用される。比較レジスタ
は、条件付きイベントレジスタの何れかの読取りでロー
ドされるか又は直接的にそれに書込むことによってロー
ドされる。条件付き書込みが発生すると、比較レジスタ
内の対応するビットと同一の現在の値を有するビットの
みが新たな値でアップデートされる。 【０１６３】ＤＭＡ 五つのＤＭＡ「チャンネル」が設けられており、それら
のうちの二つは送信ＳＡＰのためであり且つ三つは受信
ＳＡＰのためにである。ソフトウエアは、ＢＳＩレジス
タの幾つかを初期的にロードせねばならず（基本的に
は、キューポインタ）、しかし一度稼動すると、ＢＳＩ
はほとんどのレジスタをそれ自身でロードする。以下の
表ＩＶは、各ＤＭＡチャンネルが使用する作業レジスタ
を要約したものである。 【０１６４】 表IV Ｃｈ Ｒｅｑ名 転送使用 ０ Req1_odu_ptr 出力要求ＯＤＵフェッチ ０ Req1_dud_ptr 出力要求ＯＤＵＤフェッチ ０ Req1_sts_ptr 確認ステータス格納 ０ Req1_req_ptr 出力要求フェッチ １ Req0_odu_ptr 出力要求ＯＤＵフェッチ １ Req0_dud_ptr 出力要求ＯＤＵＤフェッチ １ Req0_sts_ptr 確認ステータス格納 １ Req0_req_ptr 出力要求フェッチ ２ Ind2_idu_ptr 表示ＩＤＵ格納 ２ Ind2_sts_ptr 表示ＩＤＵＤ格納 ２ Ind2_psp_ptr ＰＳＰフェッチ ３ Ind1_idu_ptr 表示ＩＤＵ格納 ３ Ind1_sts_ptr 表示ＤＵＤ格納 ３ Ind1_psp_ptr ＰＳＰフェッチ ４ Ind0_idu_ptr 表示ＩＤＵ格納 ４ Ind0_sts_ptr 表示ＤＵＤ格納 ４ Ind0_psp_ptr ＰＳＰ表３−４フェッチＤＭＡ ＡＢｕｓ用の全てのＤＭＡ動作は優先付けがされてい
る。バス要求の優先度は、通常、以下の如く、高い方か
ら低い方に付けられている。 【０１６５】１． データ読取り要求 ２． データ書込み表示 ３． ステータス書込み表示 ４． ステータス書込み要求 ５． ＰＳＰキュー読取り ６． メイルボックスアクセス ７． ＰＴＲ ＲＡＭ動作 しかしながら、性能を最適化するために、ＢＳＩは優先
度を動的に変化させる。 【０１６６】サービスインターフェース 以下の説明は、ＢＳＩ１０によって与えられるＭＡＣユ
ーザデータサービスに関する説明である。最初のセクシ
ョンは、要求サービスを画定する、即ちホストプログラ
ム型レジスタ及びＲＳＡＰの記述子によって画定される
オプションの範囲についてである。２番目のセクション
は、どの様にしてホストがＲＳＡＰをコンフィギャ（形
態付き）し且つ動作するかを説明する。３番目及び４番
目のセクションは、ＩＳＡＰに対する同様の処置に関す
るものであり、即ちオプション及びコンフィギュレーシ
ョン（形態）／動作を画定する。最後のセクションは、
ステータス発生／空間管理モジュール１６のコンフィギ
ュレーション（形態）及び動作を画定する。 【０１６７】上述した如く、ＢＳＩ１０は五つの簡単な
ＳＡＰを与える。二つのＲＳＡＰ（要求）と三つのＩＳ
ＡＰ（表示）とが存在している。各ＳＡＰは、あるレジ
スタ、例えばコンフィギュレーション（形態）のそれ自
身のコピーを有している。以下の説明においては、ＳＡ
Ｐレジスタに対して参照がなされる場合には、一般的な
名称が使用される。例えば、各ＲＳＡＰはコンフィギュ
レーション（形態）レジスタを有している。二つのレジ
スタは、Ｒｅｑ０_ｃｆｇ（ＲＳＡＰ_０）及びＲｅｑ１
_ｃｆｇ（ＲＳＡＰ_１）と呼ばれる。簡単化のために、
以下の説明においては、該レジスタをその一般的な名
称、即ちＲｅｑ？_ｃｆｇで参照することとする。適宜
のＳＡＰを識別するためには、その名称の中に０又は１
を代入する。要求サービスは、要求マシン１４Ｃ（図１
３参照）によって与えられ、多数の協働する状態マシン
（図１４乃至１８参照）として実現される。同様に、表
示サービスは、表示マシン１２Ｃによって与えられ、こ
の場合も、図１２に示した如く、多数の協働する状態マ
シンとして実現される。 要求サービス 二つの要求ＳＡＰが存在しており、即ちＲＳＡＰ_０及
びＲＳＡＰ_１であり、それらは、それぞれ高及び低優
先度を有している。ＲＳＡＰは多数の態様でマップする
ことが可能である。一つの例は、ＢＳＩ１０はＲＳＡＰ
の何れをもこれらの使用にのみ制限するものではない
が、同期通信をＲＳＡＰ_０へマッピングし且つ非同期
通信をＲＳＡＰ_１へマッピングする。両方のＲＳＡＰ
はほぼ同一のファシリティ（設備）を有しており、従っ
て、以下の説明は何れにも適用される。主要な差異は、
それらの相対的な優先度に起因するＲＳＡＰ間の相互作
用である。 【０１６８】上述した如く、ホストは、四つのレジスタ
を介してＲＳＡＰの動作特性をプログラムする。二つの
コンフィギュレーション（形態）レジスタが存在してお
り、即ち（一次）Ｒｅｑ？_ｃｆｇレジスタ及び（二
次）Ｒｅｑ？_ｄｅｓｃレジスタであり、且つアテンシ
ョン／通知レジスタ対、即ちＲｅｑ_ａｔｔｎレジスタ
及びＲｅｑ_ｎｏｔｉｆｙレジスタである。キューを使
用して、ＲＥＱ記述子を送給し、それらは内部Ｒｅｑ？
_ｄｅｓｃレジスタ内にロードされる。 【０１６９】ホストは、ＣＢｕｓインターフェースを介
してＲｅｑ？_ｃｆｇレジスタをプログラムすることに
より主要な動作パラメータに対するＲＳＡＰを形態付け
る。図１３を参照すると、出力要求を喚起するために、
ＲＥＱ記述子のストリームが、ＲＥＱキューを介して要
求状態マシン１４Ｃへ送給される。該キューが記述子を
収納する限り、要求状態マシン１４Ｃはそれらをフェッ
チし且つ処理する動作を接続する。各ＲＥＱ記述子は、
出力要求パラメータ（内部Ｒｅｑ？_ｄｅｓｃレジスタ
内にロードされる）を具備するコマンドフィールドと、
ポインタレジスタ内にロードされる位置フィールドと、
カウンタ内にロードされるフレームカウントフィールド
とを有している。確認ステータス対象（オブジェクト）
は、オプションによって、各要求対象（オブジェクト）
に対して発生させることが可能である。アテンション及
び通知レジスタは、要求イベントの動作を画定する。 【０１７０】出力要求の意味は以下の如くである。 Ｏｕｔｐｕｔ Ｒｅｑｕｅｓｔ｛ ８：Ｒｅｑ_ｃｆｇ； ／＊ｌｏａｄｅｄ ｉｎｔｏ ＢＳ Ｉ Ｒｅｑ？_ｃｆｇ ｒｅｇｉｓ ｔｅｒ＊／ ８：Ｒｅｑ_ｅｆｓ； ／＊Ｅｘｉｔｅｄ ｆｒａｍｅ ｓ ｔａｔｕｓ ｏｎ Ｒｅｑ：／ ３：Ｒｅｑ_ａｔｔｎ； ／＊Ａｔｔｅｎｔｉｏｎｓ：／ ３：Ｒｅｑ_ｎｏｔｉｆｙ； ／＊Ａｔｔｅｎｔｉｏｎｓ ｗｈｉ ｃｈ ｗｉｌｌ ｎｏｔｉｆｙ＊／ ＲＥＱ ｄｅｓｃｒｉｐｔｏｒ．Ｆ；／ＲＥＱ−Ｆｉｒｓｔ＊／ ＲＥＱ ｄｅｓｃｒｉｐｔｏｒ．Ｍ；／ＲＥＱ−Ｍｉｄｄｌｅ＊／ 〜 〜 ＲＥＱ ｄｅｓｃｒｉｐｔｏｒ．Ｌ：／ＲＥＱ−Ｌａｓｔ；＊／ ｝ ｗｈｅｒｅ： Ｒｅｑ_ｃｆｇ、ｅｆｓ、ａｔｔｎ、ｎｏｔｉｆｙ｛ ８：ｒｑｏｐｔ； ＊／ｒｅｑｕｅｓｔ ｃｏｎｆｉｇ ｕｒａｔｉｏｎ ｏｐｔｉｏｎｓ、 ｐｅｒ ＲＳＡＰ＊／ ８：Ｒｅｑ_ｅｆｓ； ／＊Ｅｘｐｅｃｔｅｄ ｆｒａｍｅ ｓｔａｔｕｓ ｏｎ Ｒｅｑ、ｐｅ ｒ ＲＳＡＰ＊／ ４：Ｒｅｑ_ａｔｔｎ； ／＊Ａｔｔｅｎｔｉｏｎｓ ｏｎ ｔｈｉｓ ＲＳＡＰ、ｓｈａｒｅｄ ａｔｔｎ ｒｅｇｉｓｔｅｒ＊／ ４：Ｒｅｑ_ｎｏｔｉｆｙ； ／＊Ａｔｔｅｎｔｉｏｎｓ ｗｈｉ ｃｈ ｗｉｌｌ ｎｏｔｉｆｙ＊／ ＲＥＱ｛ ６：ＵＩＤ； ／＊Ｕｓｅｒ ＩＤ（ｃｏｐｉｅｄ ｔｏ ＣＮＦ）＊／ ８：ｓｉｚｅ； ／＊ｎｕｍｂｅｒ ｏｆ ｆｒａｍ ｅｓ ｉｎ ＲＥＱ ｐａｒｔ＊／ ４：Ｃｎｆ_ｃｌｓ； ／＊Ｃｏｎｆｒｒｍ ｃｌａｓｓ＊ ／ ４：Ｒｑ_ｃｌｓ； ／＊Ｒｅｑｕｅｓｔ ｃｌａｓｓ＊ ／ ８：ｆｃ； ／＊Ｆｒａｍｅ Ｃｏｎｔｒｏｌ＊ ／ ３２：ｌｏｃ； ／＊ｌｏｃａｔｉｏｎ ｏｆ ＯＤ ＵＤ ｓｔｒｅａｍ（ａｎｄ Ｆ／ ｌ ｆｌａｇ）＊／ ａｎｄ： ＯＤＵＤ｛ １６：ｓｉｚｅ； ／＊ｎｕｍｂｅｒ ｏｆ ＯＤＵ ｂｙｔｅｓ ａｔ ｌｏｃ（１３ ｂｉｔｓ ｕｓｅｄ）＊／ ３２：ｌｏｃ； ／＊ｌｏｃａｔｉｏｎ ｏｆ ＯＤ Ｕ ａｎｄ Ｆ／Ｌ ｆｌａｇ＊／ Ｒｅｑ？_ｃｆｇ 【表２０】Ｒｅｑ？_ｅｆｇ 【表２１】 Ｒｅｑ_ａｔｔｎ及びＲｅｑ_ｎｏｔｉｆｙ 【表２２】 Ｒｅｑ 【表２３】 Ｒｓｖｄ ビット［３１：３０］はリザーブされており、ゼロにプ
ログラムされねばならない。 ＵＩＤ［５：０］ ホスト（ユーザ）が画定したＩＤフィールド。書込まれ
る各ＣＮＦは、現在のＲＥＱ．ＦからＣＮＦ．ＵＩＤフ
ィールド内にＵＩＤフィールドをコピーする。 ｓｉｚｅ［０：０］ ｌｏｃによってポイントされたＯＤＵＤストリームによ
り表われるフレーム数のカウント。 Ｃｎｆ_ｃｌｓ［３：０］ Ｃｏｎｆｉｒｍ_ｃｌａｓｓ［ＲＦＩＥ］。確認サービ
スクラス値は以下に示してある。このフィールドは、Ｒ
ＥＱ．Ｆｉｒｓｔ又はＲＥＱ．Ｏｎｌｙ上でのみサンプ
ルされる。このクラスは四つのビットを有しており、即
ちリピート、Ｒ＝０では、ＲＥＱの全てのフレームをフ
ェッチし、Ｒ＝１では、ＲＥＱの最初のフレームの送信
をリピートする。Ｆｕｌｌ／Ｔｘｒの場合、Ｆ＝０で
は、送信機確認であり、Ｆ＝１では完全な確認である。
中間における場合には、Ｉ＝０では、中間ＣＮＦがディ
スエーブルされ、且つＩ＝１では、中間ＣＮＦがイネー
ブルされる。終端においては、Ｅ＝０では、終了ＣＮＦ
がディスエーブルされ、且つＥ＝１では終了ＣＮＦがイ
ネーブルされる。 【０１７１】 表Ｖ 確認クラス Ｃｎｆ_ｃｌｓ 要求された確認クラス ｘ０００ Ｉｎｖａｌｉｄ（ｃｏｎｓｉｓｔｅｎｃｙ ｆａｉｌｕｒｅ） ｘｘ１０ Ｉｎｖａｌｉｄ（ｃｏｎｓｉｓｔｅｎｃｙ ｆａｉｌｕｒｅ） ０ｘ００ Ｎｏｎｅ（ｎｏ ｃｏｎｆｉｒｍ、ｅｘｃｅｐｔ ｏｎ ｅｘ ｃ） ０００１ Ｔｅｎｄ（ｔｘ ｃｏｎｆｉｒｍ、ＣＮＦ ｏｎ ｅｘｃ|ｃ ｏｍｐｌｅｔｅ|） ００１１ Ｔｉｎｔ（ｔｘ ｃｏｎｆｉｒｍ、ＣＮＦ ｏｎ ｅｘｃ|ｃ ｏｍｐｌｅｔｅ|ｉｎｔｅｒｍｅｄｉａｔｅ） ０１０１ Ｆｅｎｄ（ｆｕｌｌ ｃｏｎｆｉｒｍ、 ＣＮＦ ｏｎ ｅｘ ｃ|ｃｏｍｐｌｅｔｅ） ０１１１ Ｔｉｎｔ（ｆｕｌｌ ｃｏｎｆｉｒｍ、 ＣＮＦ ｏｎ ｅｘ ｃ|ｃｏｍｐｌｅｔｅ|ｉｎｔｅｒｍｅｄｉａｔｅ） １１００ ＮｏｎｅＲ（ｎｏ ｃｏｎｆｉｒｍ、ｅｘｃｅｐｔ ｏｎ ｅ ｘｃ、ｒｅｐｅａｔ ｆｒａｍｅ） １００１ ＴｅｎｄＲ（ｔｘ ｃｏｎｆｉｒｍ、ＣＮＦ ｏｎ ｅｘｃ |ｃｏｍｐｌｅｔｅ、ｒｅｐｅａｔ ｆｒａｍｅ） １０１１ ＴｉｎｔＲ（ｔｘ ｃｏｎｆｉｒｍ、ＣＮＦ ｏｎ ｅｘｃ |ｃｏｍｐｌｅｔｅ|ｉｎｔ、ｒｅｐｅａｔ ｆｒａｍｅ） １１０１ ＦｅｎｄＲ（ｆｕｌｌ ｃｏｎｆｉｒｍ、ＣＮＦ ｏｎ ｅｘ ｃ|ｃｏｍｐｌｅｔｅ、ｒｅｐｅａｔ ｆｒａｍｅ） １１１１ ＴｉｎｔＲ（ｆｕｌｌ ｃｏｎｆｉｒｍ、ＣＮＦ ｏｎ ｅｘ ｃ|ｃｏｍｐｌｅｔｅ|ｉｎｔ、ｒｅｐｅａｔ ｆｒａｍｅ） Ｒｑ_ｃｌｓ［３：０］ Ｒｅｑｕｅｓｔ／Ｒｅｌｅａｓｅ_ｃｌａｓｓ（要求／
解放_クラス）。要求／解放クラス値は以下に示してあ
る。このフィールドは、ＲＥＱ_Ｆｉｒｓｔ又はＲＥ
Ｑ．Ｏｎｌｙ上でのみサンプルされる。確認クラス動作
に関する詳細については確認に関する説明を参照された
い。 【０１７２】 表VI 要求／解放クラス Ｒｑ_ｃｌｓ Ｒｑ_ｃｌｓ クラスタイプ ＴＨＴ トークン トークン 値 名称 Ｅ／Ｄ 捕獲 発行 ００００ Ｎｏｎｅ Ｎｏｎｅ ｎｏｎｅ ｎｏｎｅ ０００１ Ａｐｒ１ Ａｓｙｎｃ Ｅ ｎｏｎ−ｒ ｎｏｎ−ｒ ｐｒｉ１ ００１０ Ａｐｒ２ Ａｓｙｎｃ Ｅ ｎｏｎ−ｒ ｎｏｎ−ｒ ｐｒｉ２ ００１１ Ａｐｒ３ Ａｓｙｎｃ Ｅ ｎｏｎ−ｒ ｎｏｎ−ｒ ｐｒｉ３ ０１００ Ｓｙｎ Ｓｙｎｃ Ｄ ａｎｙ ｃａｐｔ ０１０１ Ｉｍｍ Ｉｍｍｅｄ Ｄ ｎｏｎｅ ｎｏｎｅ ０１１０ ＩｍｒｎＮ Ｉｍｍｅｄ Ｄ ｎｏｎｅ ｎｏｎ−ｒ ０１１１ ＩｍｍＲ Ｉｍｍｅｄ Ｄ ｎｏｎｅ ｒｅｓｔｒ １０００ Ａｓｙｎ Ａｓｙｎｃ Ｅ ｎｏｎ−ｒ ｎｏｎ−ｒ １００１ Ｒｂｅｇ Ｒｅｓｔｒｉ Ｅ ｎｏｎ−ｒ ｒｅｓｔｒ ｃｔｅｄ １０１０ Ｒｅｎｄ Ｒｅｓｔｒｉ Ｅ ｒｅｓｔｒ ｎｏｎ−ｒ ｃｔｅｄ １０１１ Ｒｃｎｔ Ｒｅｓｔｒｉ Ｅ ｒｅｓｔｒ ｒｅｓｔｒ ｃｔｅｄ １１００ ＡＩｙｎＤ Ａｓｙｎｃ Ｄ ｎｏｎ−ｒ ｎｏｎ−ｒ Ｉ １０１ ＲｂｅｇＤ Ｒｅｓｔｒｉ Ｄ ｎｏｎ−ｒ ｒｅｓｔｒ ｃｔｅｄ １１１０ ＲｅｎｄＤ Ｒｅｓｔｒｉ Ｄ ｒｅｓｔｒ ｎｏｎ−ｒ ｃｔｅｄ １１１１ ＲｃｎｔＤ Ｒｅｓｔｒｉ Ｄ ｒｅｓｔｒ ｒｅｓｔｒ ｃｔｅｄ 尚、Ｅ＝イネーブル、Ｄ＝ディスエーブル、ｎｏｎ−ｒ
＝非制限、ｒｅｓｔｒ＝制限、ｃａｐｔ＝捕獲を意味し
ている。 ｆｃ［７：０］ ＦＣトランスペアレンシがイネーブルされない限り、使
用すべきフレーム制御フィールド。注意すべきである
が、このフィールドは、Ｒ０ＣＬＭ又はＲＱＢＣＮをア
サートするか否かを決定するためにデコードされる。こ
のデコードは、常にアクティブであり、即ちフレーム制
御トランスペアレンシとは無関係である。このフィール
ドは、更に、確認の場合に受信したフレームを比較する
ために使用される（ＦＣトレンスペアレンシなし）。 ｌｏｃ Ｌｏｃａｔｉｏｎ（位置）。ビット［３１］＝最初のタ
グ、ビット［３０］＝最後のタグである。ビット［２
９：２８］＝リザーブ済み。ビット［２７：２］＝ＯＤ
ＵＤストリームのメモリワードアレイ。ビット［１：
０］＝００が予定され、チェックされていない。 ＯＤＵＤ 【表２４】 ｒｓｖｄ リザーブされているがチェックされていない。 ｓｉｚｅ［１２：０］ ＯＤＵ内のバイト数のカウント（ｐａｇｅ_ｓｉｚｅ
内）。注意すべきであるが、このｓｉｚｅは０とするこ
とが可能である。 ｌｏｃ ｌｏｃａｔｉｏｎ＝Ｂｉｔｓ［３１：３０］＝Ｆ−Ｌフ
ラッグ。ビット［２９：２８］＝リザーブ済み。ビット
［２７：０］＝ＯＤＵのメモリバイトアドレス。 ＣＮＦ 【表２５】 ｓｒ［３：０］ ステータス要求，［４：Ｃｏｄｅ］ 中間 ［００００］−Ｎｏｎｅ ［０００１］−Ｐｒｅｅｍｐｔｅｄ ［００１０］−Ｐａｒｔ_ｄｏｎｅ 区切り点 ［００１１］−Ｓｅｒｖｉｃｅ_ｌｏｓｓ（ｂｒｋｐ
ｔ） ［０１００］−Ｒｅｓｅｒｖｅｄ 完了 ［０１０１］−Ｃｏｍｐｌｅｔｅｄ_ＢＣ ［０１１０］−Ｃｏｍｐｌｅｔｅｄ_ｏｋ 完了例外 ［０１１１］−Ｂａｄ_ｃｏｎｆ ［１０００］−Ｕｎｄｅｒｒｕｎ ［１００１］−Ｈｏｓｔ_ａｂｏｒｔ ［１０１０］−Ｂａｄ_Ｒｉｎｇｏｐ ［１０１１］−ＭＡＣ_ａｂｏｒｔ ［１１００］−Ｔｉｍｅｏｕｔ ［１１０１］−ＭＡＣ_ｒｅｓｅｔ ［１１１０］−Ｃｏｎ_ｆａｉｌ エラー ［１１１１］−内部的又は致命的なＡＢｕｓエラー ｆｒａ［３：０］ Ｆｒａｍｅ Ａｔｔｒｉｂｕｔｅｓ（フレーム属性）＝
［ＭＦＬＡＧ ＡＦＬＡＧ ＴＣ］。ＢＭＡＣからＭＦ
ＬＡＧ（０＝〜ｍｉｎｅ、１＝ｍｉｎｅ）；ＢＭＡＣか
らＡＦＬＡＧ（０＝〜ＤＡマッチ、１＝ＤＡマッチ）；
ＴＣ＝終端条件（１１＝フレーム剥離、１０＝フォーマ
ットエラー、０１＝ＥＤ、００＝その他（例えば、ＭＡ
Ｃリセット又はトークン）。このフィールドは完全な確
認の場合にのみ有効である。 ｆｒｓ［７：０］ Ｆｒａｍｅ Ｓｔａｔｕｓ（フレームステータス）＝
［ＶＤＬ ＶＦＣＳ ＥＡ Ｃ］。ＶＤＬ＝有効データ
長、ＶＦＣＳ＝有効ＦＣＳ、Ｅ，Ａ，Ｃ＝制御インジケ
ータ、００＝ｎｏｎｅ、０１＝Ｒ、１０＝Ｓ、１１＝
Ｔ。これは、完全な確認の場合にのみ有効であり、且つ
フレームがＥＤで終了する場合である。 ｔｆｃ［７：０］ 送信済みフレームカウント。ＢＳＩ及びＢＭＡＣによっ
て成功裡に送信されたフレーム数を有している。このフ
ィールドは、全ての確認クラスに対して有効である。 ｃｆｃ［７：０］ 確認済みフレームカウント。このフィールドは、完全な
確認が要求された場合にのみ有効である。 ｆ−１ ２番目のワードのビット［３１：３０］内の最初及び最
後のタグ。 ＵＩＤ［５：０］ ビット［２９：２４］は、現在のＲＥＱ．Ｆ／ＯのＵＩ
Ｄフィールドからコピーされる。 ｆｃ［７：０］ 確認したバーストの最後のフレームのフレーム制御フィ
ールド。完全な確認の場合にのみ有効である。 ｃｓ［５：０］ 確認ステータス［Ｔ Ｒ Ｅ Ｐ Ｕ Ｆ Ｆｔ］。
［１：ＴｘＣｌａｓｓ １：Ｂａｄ_Ｒｉｎｇｏｐ
１：Ｅｘｃｅｐｔｉｏｎ １：Ｐａｒｉｔｙ_Ｅｒｒｏ
ｒ １：Ｕｎｉｘｐｅｃｔｅｄ Ｆｒａｍｅ Ｓｔａｔ
ｕｓ １：Ｆｕｌｌ_Ｃｏｎｆｉｒｍ ２：Ｆｒａｍｅ_
Ｔｙｐｅ］。ＢＭＡＣによってリターンされる如く、制
限されている場合にはＴｘＣｌａｓｓは０であり、非制
限の場合には１である。Ｂａｄ_Ｒｉｎｇｏｐビット
は、全ての帰還するフレームが確認される前であって、
送信の後にリングが不良の動作状態となる場合にセット
される。例外が発生すると、Ｅｘｃｅｐｔｉｏｎ（例
外）ビットがその結果発生するＣＮＦ．ｃｓ［］内にセ
ットされる（注意すべきことであるが、ＥＸＣアテンシ
ョンもセットされる）。良好なフレームの場合にはパリ
ティエラー＝０であり、パリティエラーを伴って受信さ
れるフレームの場合には１である。パリティは、Ｍｏｄ
ｅ（モード）の場合には、ＦＣからＥＤまでチェックさ
れる。ＦＬＯＷ（フロー）がセットされる。フレームス
テータスがプログラムされている予定のフレームステー
タスとマッチしない場合には、Ｕｎｅｘｐｅｃｔｅｄ
Ｆｒａｍｅ Ｓｔａｔｕｓ（予定外のフレームステータ
ス）ビットがセットされる（Ｒｅｑ？_ｅｆｓ参照）。
完全な確認の場合にのみ適用される。Ｆｕｌｌ_Ｃｏｎ
ｆｉｒｍビットは、要求が完全確認に対する場合である
場合にセットされる。Ｆｒａｍｅ_Ｔｙｐｅビットは、
完全確認で終了したフレームのタイプを反映する。即
ち、１１＝Ｍｙ_Ｖｏｉｄ、１０＝Ｏｔａｔｒ_Ｖｏｉ
ｄ、０１＝Ｔｏｋｅｎ（トークン）、００＝その他であ
る。 要求動作 コンフィギュレーション（形態） 要求マシン１４Ｃが動作する前に、その空間サブチャン
ネルが初期化されねばならない。要求マシン１４Ｃは、
次いで、Ｓｔａｔｅ_ａｔｔｎレジスタ内のＲＱＳＴＯ
Ｐビットをリセットし且つＳｐａｃｅ_ａｔｔｎレジス
タ内のＮｏ_Ｓｔａｔｕｓ_Ｓｐａｃｅビットをリセット
することによってイネーブルさせることが可能である。
次いで、ＲＥＱキューＬＩＭＩＴ（限界）がアップデー
トされると、要求マシン１４ＣはＲＳＡＰを処理する。 【０１７３】ＲＳＡＰは、そのＲｅｑ？_ｃｆｇレジス
タをローディングすることによってコンフィギャ、即ち
形態が決定される。このレジスタは、このＲＳＡＰに関
する全てのその後の要求に影響を与える。各ＲＥＱ．Ｆ
記述子は、Ｒｅｑ？_ｄｅｓｃレジスタをおお急ぎでロ
ードし、従って現在の要求対象のみに影響を与える。以
下の動作は要求サービスを初期化させる。 【０１７４】１． ＣＮＦ及びＲＥＱキューのためのメ
モリ空間の割当て ２． ＣＢｕｓを介してのコンフィギュレーションレジ
スタのプログラム ３． 初期のＲＥＱのＲＥＱキュー内への書込み ４． Ｓｔａｔｅ_ａｔｔｎ内のＲＱＳＴＯＰビットの
リセット ５． Ｓｐａｃｅ_ａｔｔｎ内のＮＲ？Ｓビットのリセ
ット ６． ＲＥＱキューＬＩＭＩＴレジスタの書込み 次いで、ＢＳＩ１０は、ＲＥＱキュー限界に到達する
か、又はステータス空間がなくなるまで、ＲＥＱ記述子
をフェッチし且つ処理する。各要求対象が完了すると、
ＲＣＭ_？アテンションが発生され且つＣＮＦ対象が書
込まれる（プログラムされている場合）。 【０１７５】動作 アクティブ、有効要求 要求マシン１４Ｃは、アクティブ、有効要求を処理す
る。要求は以下の場合にアクティブである。 【０１７６】１． ＲＥＱキューポインタがＬＩＭＩＴ
をパスしていない。 ２． ＣＮＦキューポインタがＬＩＭＩＴに到達してい
ない。 ３． ＲＳＡＰ用のＲｅｑ_ａｔｔｎ．ＵＳＲビットが
０である。 以下の場合には要求が有効である。 【０１７７】１． ＲＥＱパラメータが許容可能であ
る。 ２． Ｒｑ_ｃｌｓは現在のリング状態と適合可能であ
る。 【０１７８】各ＲＥＱがフェッチされると、Ｒｅｑ？_
ｒｅｑ_ｐｔｒが次のＲＥＱへアップデートされる。同
時に、現在の（アップデートされていない）値がＲｅｑ
？_ｒｅｑ_ｌｉｍｉｔと比較される。それらが等しい場
合には、最後にキューされたＲＥＱがちょうどフェッチ
された場合である。従って、その後のＲＥＱプレフェッ
チングは、ホストがＲｅｑ？_ｒｅｑ_ｌｉｍｉｔへ書込
みをするまで禁止される。 【０１７９】例外が発生すると、要求マシン１４ＣはＣ
ＮＦを発生し且つ該要求を終了する。ステータスを書込
むためにＣＮＦキュー内に空間が存在せねばならず、そ
うでないと、要求マシンは要求を完了することが不可能
である。この問題を回避するために、キュー内に少なく
とも二つのＣＮＦを書込むための空間が存在しない限り
ＲＥＱが処理されることはない。ＵＳＲアテンション
は、一つがサービス不可能となると、爾後の要求をブロ
ックするためにセットされる。 【０１８０】（ｉ）要求対象の最初のＲＥＱがロードさ
れると、ＵＩＤ、Ｃｎｆ_ｃｌｓ、Ｒｑ_ｃｌｓ、ＦＣが
内部Ｒｅｑ？_ｄｅｓｃ保持用レジスタ内にロードさ
れ、従って要求対象の全てに対してこれらのパラメータ
を確立する。全てのＲＥＱ（部分）の２番目のワード
が、Ｒｅｑ？_ｄｕｄ_ｐｔｒレジスタ内にロードされ
る。これらのパラメータの何れかが許容不可能である場
合には、該要求がアボート、即ち中断される。 【０１８１】（ｉｉ）該要求がＲｑ_ｃｌｓが現在のリ
ング状態に対してチェックされ、且つクラス及びリング
状態が両立しがたい場合にはその要求はアボートされ
る。例えば、Ｉｍｍｅｄｉａｔｅ（直接的）Ｒｑ_ｃｌ
ｓは、リングが非動作状態にある場合に提供されねばな
らず、一方Ｎｏｎ−ｉｍｍｅｄｉａｔｅ Ｒｑ_ｃｌｓ
の場合には、リングは動作状態でなければならない。 【０１８２】要求処理動作 要求マシン１４Ｃは、要求対象を読取り且つオプション
によって確認対象を発生する。性能を最大とするため
に、ＲＥＱ（及びそれらの関連するＯＤＵＤ）は、要求
マシン１４Ｃにプレフェッチされ、そうでなければアイ
ドルのバスサイクルを充填する。 【０１８３】要求の最初のＲＥＱがロードされると、要
求マシン１４Ｃは、所望のＲＱＲＣＬＳをＢＭＡＣへ提
供し、それは、適宜のトークンを捕獲することを命令す
る。一方、最初のＯＤＵＤがプレフェッチされ且つＲｅ
ｑ？_ｏｄｕ_ｐｔｒ（ＰＴＲＲＡＭ）及びＲｅｑ？_ｆ
ｒｍ_ｃｎｔ内部レジスタ内にロードされる。プレステ
ージングがイネーブルされると、又はサービス機会がこ
のＲＳＡＰに到着すると、最初のＯＤＵからのデータが
要求バーストＦＩＦＯ内にフェッチされ、且つ要求マシ
ン１４ＣがＢＭＡＣから送信を要求する。送信が開始さ
れると（フレームがコミットされる）、ＯＤＵＤはｉｎ
ｖａｌｉｄ／ｕｓｅｄ（無効／使用済み）のマークが付
けられ、且つ次のＯＤＵＤがフェッチされる。このこと
は、その要求対象に関する全てのフレームが送信される
か、又は例外が発生（そのことは、永久的に要求を終了
させる）の何れかが発生するまで継続して行なわれる。
Ｃｎｆ_ｃｌｓ内にプログラムされているか、又は例外
が発生すると、ＣＮＦ対象は書込まれる。ＴＨＴが期間
経過するか否かに依存して、要求は、一つ又はそれ以上
のサービス機会に亘ってサービス、即ち処理することが
可能である。要求マシンは、両方のＲＳＡＰに関する要
求を同時的に処理する。それらの相互作用は、ＨＬＤ及
びＰＲＥコンフィギュレーション（形態）ビットによっ
て決定される。 【０１８４】Ｎｕｌｌ Ｏｂｊｅｃｔｓ（零対象） 本発明の１側面によれば、ゼロサイズフィールドを有す
る幾つかのオブジェクト（対象）は、要求マシン１４Ｃ
によってサポートされている。要求は、フレームカウン
ト内にゼロを有する場合がある。これは、典型的に、デ
ータを送給する必要性なしに要求を終了させるために使
用される。例えば、制限されたダイアログを終了させる
ために、０のフレームカウントを有するＲＥＱ．Ｌをキ
ューさせることが可能である。このことは、要求マシン
１４Ｃをして、ＢＭＡＣが特定したクラスのトークンを
捕獲し且つ解放することを命令させる。このことは以下
の如くに要約される。 【０１８５】１． ｓｉｚｅ＝０を有するＲＥＱ．Ｆｉ
ｒｓｔの場合、ＢＳＩ１０がＲＥＱ記述子フィールドを
ラッチし、次いで次のＲＥＱをフェッチする。ＲＱＲＣ
ＬＳがＢＭＡＣへドライブされるが、ＲＱＲＤＹは否定
された状態に止どまる。 ２． ｓｉｚｅ＝０を有するＲＥＱ．Ｍｉｄｄｌｅの場
合ＢＳＩ１０が次のＲＥＱをフェッチする。 ３． ｓｉｚｅ＝０を有するＲＥＱ．Ｏｎｌｙの場合、
ＢＳＩ１０は適宜のトークンの捕獲を要求し、それが捕
獲されると、ＲＱＦＩＮＡＬをアサートし且つ該要求を
終了させる。 ４． ｓｉｚｅ＝０を有するＲＥＱ．Ｌａｓｔの場合、
ＢＳＩ１０はトークンを捕獲し、ＲＱＦＩＮＡＬをアサ
ートし、次いで要求の完了のマークを付ける。（要求対
象は、ゼロのフレームを有することが可能である。）Ｏ
ＤＵＤは、更に、ゼロバイトのカウントを有することが
可能である。このことは、固定したプロトコルのスタッ
クに対し有用である。一つの層をコールすることが可能
であり、且つそれが該フレームに付加すべきデータを有
するものではない場合には、それは、ゼロバイトカウン
トを有するＯＤＵＤをそのリストに付加することが可能
である。要求の場合と異なり、ＯＤＵＤ対象は、少なく
とも四つのバイトを有せねばならない（短いアドレスの
場合）。 【０１８６】例外要求 例外は要求を終了させる。例外は、要求対象におけるホ
ストエラーから（一貫性の欠陥）、ステータス空間の欠
乏から、又は不良のリング状態から（動作／非動作）、
外部エラー（ＢＭＡＣ，リング，ＡＢｕｓ）の結果とし
て発生することが可能である。ホストエラーの一つのタ
イプは、要求対象内の一貫性の欠如である。要求マシン
１４Ｃは、ＲＥＱ及びＯＤＵＤストリームの両方の中に
おいて何らかの一貫性の欠如に対してチェックを行な
う。以下のイベントは一貫性結果として検知される。 【０１８７】１． 無効のＣｎｆ_ｃｌｓを有するＲＥ
Ｑ．Ｆ（確認クラス表内に示されている） ２． Ｒｑ_ｃｌｓ＝０を有するＲＥＱ．Ｆ ３． 前のＲＥＱが（ＲＥＱ．Ｌ|ＲＥＱ．０）でなか
った場合のＲＥＱ．Ｆ ４． 前のＲＥＱが（ＲＥＱ．Ｌ|ＲＥＱ．０）であっ
た場合に、ＲＥＱ．ＦでないＲＥＱ。 ５． 前のＯＤＵＤが（ＯＤＵＤ．Ｌ|ＯＤＵＤ．０）
でなかった場合のＯＤＵＤ．Ｆ。 ６． 前のＯＤＵＤが（ＯＤＵＤ．Ｌ|ＬＤＵＤ．０）
でなかった場合のＯＤＵＤ．ＦでないＯＤＵＤ。 ７． ゼロバイトカウントを有しており且つその最後の
フラッグがセットされているＯＤＵＤ。 【０１８８】一貫性欠陥が発生すると、その要求は適宜
のステータスで終了される。一貫性欠陥に続いて、要求
マシン１４Ｃは現在の対象（ＲＥＱ又はＯＤＵＤ）の終
端を捜す。現在の記述子が終端でない場合（最後のビッ
トがセットされていない）、要求マシン１４Ｃはそれが
終端を検知するまで爾後の記述子をフェッチする。次い
で、次の記述子は、対象の最初のものでなければならな
い（即ち、上述した如き一貫性の規則に従う）。 【０１８９】Ｃｏｎｆｉｒｍａｔｉｏｎ（確認） ホストは、要求対象に関し確認を要求することが可能で
ある。要求マシン１４Ｃは、二つの態様で確認ステータ
スを報告し、即ちアテンションを介してか及びＣＮＦ記
述子を介して行なう。該アテンションは、常に、要求マ
シン１４Ｃによって使用され、従ってホストは、所望に
よりＮｏｔｉｆｙ（通知）レジスタを使用する。ＣＮＦ
記述子は、例外が発生する場合（Ｃｎｆ_ｃｌｓとは独
立的）、要求が完了する場合（ｅｎｄ又はｉｎｔ Ｃｎ
ｆ_ｃｌｓの場合）、又は区切り点が発生する場合（ｉ
ｎｔ Ｃｎｆ_ｃｌｓのみ）の場合に下書込まれる。Ｃ
ＮＦ書込みは、ＲＥＱ．Ｃｎｆ_ｃｌｓのビット［１：
０］を介して制御される。ビット０（終了）は、例外／
完了によりＣＮＦの書込みをイネーブルさせ、且つビッ
ト１は区切り点（Ｉｎｔ）においてＣＮＦの書込みをイ
ネーブルさせる。 【０１９０】実施された確認のタイプはＲＥＱ．Ｃｎｆ
_ｃｌｓのビット２を介して選択される。０にセットさ
れた場合には、送信機確認が実施され、一方、該ビット
が１にセットされる場合には完全な確認が実施される。
送信機確認は、単に、成功裡に送信されたフレームの数
をカウントするに過ぎない。完全な確認は、正確に送信
されたフレームの数をカウントすると共に正確に確認さ
れたフレームの数をカウントする。正確に確認されたフ
レームは、以下のマッチング基準に適うものである。 match=〜void & ED & FC_Match & Our_SA & EFS_of & V
DL & parity _ok ｖｏｉｄ＝無効フレーム（ＢＳＩによって無視される） ＥＤ＝該フレームが終了区切り部を有している ＦＣ_ｍａｔｃｈ＝送信された及び受信されたフレーム
のＦＣが等しい場合の選択されたビット Ｏｕｒ_ＳＡ＝ＭＦＬＡＧ|ＳＡＴ＆ＥＭ ＥＦ５_ｏｋ＝ＦＣＳ_ｏｋ＆ＥＥ_ｏｋ＆ＥＣ_ｏｋ＆Ｅ
Ａ_ｏｋ ＦＣＳ_ｏｋ＝Ｐｅｑ_ＥＦＳ．ＦＣＳ|（〜Ｒｅｑ_ＥＦ
Ｓ．ＦＣＳ＆フレームが有効ＦＣＳを有している） ＶＤＬ＝フレームが有効データ長を有している ｐａｒｉｔｙ_ｏｋ＝ＦＣからＥＤへの全てのバイトが
良好のパリティを有している（Ｍｏｄｅ．ＦＬＯＷの場
合） 確認されたフレームカウントは、最初の要求バーストフ
レームがＢＭＡＣによってコミットされた後で且つＯｕ
ｒ_ＳＡを有するフレームが受取られた場合にスタート
する。それは、次の場合に終了する。即ち、全てのフレ
ームが送信され且つ送信され且つ確認されたフレームの
カウントが等しい場合、又はＭＡＣＲＥＳＥＴが存在す
る場合、又はリングが動作状態から非動作状態となった
場合、又は非マッチングフレームが受取られた場合（上
述した基準を充足しない）、又はトークンが受取られた
場合。注意すべきであるが、Ｖｏｉｄ及びＭｙ_ｖｏｉ
ｄフレームが無視される。 【０１９１】Ｒｅｑ？_ｃｆｇ．ＳＡＴが選択され且つ
完全確認が要求される場合には、確認はＭＦＬＡＧ_Ｅ
Ｍが活性されてフレーム終端が検知された場合に開始す
る。ＥＭは外部アドレスマッチング回路からのＳＡ_ｍ
ａｔｃｈ入力である。ＢａｄＦｒａｍｅ（不良フレー
ム）はストリップされた、即ち剥離されたフレームであ
るか、又はフォーマットエラーを有するフレームである
が、又はパリティエラーを有するフレーム（Ｍｏｄｅ．
ＦＬＯＷがセットされている場合）である。ＢＭＡＣか
らの情報に関するパリティチェックは、ＦＣからＥＤへ
のフレームをカバーする。ＲＥＱ．Ｃｎｆ_ｃｌｓのＭ
Ｓビットは、ＲＥＱの最初のフレームの再フェッチ動作
をイネーブルさせる。このことは、通常の動作の場合に
はクリアされる。再フェッチ動作がイネーブルされる
と、ＢＳＩは、要求がアボートされるまで、最初のフレ
ームを継続的にフェッチし且つ送信する。 【０１９２】要求ステータスコード ＣＮＦ内にリターンされるｒｓ［］フィールドは４ビッ
トステータスコードである。それは、プライアリティを
エンコードしたステータス値を表わしている。これらの
値は次のことを意味している。 Ｎｏｎｅ ステータスなし。ＢＳＩ１０はこのステータスを書込む
ことはない。このエンコーディングは、ＮＵＬＬ又は無
効ＣＮＦを識別するためにソフトウエアによって使用す
ることが可能である。 Ｐｒｅｅｍｐｔｅｄ ＲＳＡＰ_１がサービス中であったが、ＲＳＡＰ_０上で
より高い優先度の要求がアクティブとなった。ＲＳＡＰ
_１はＲ５Ａ０に続いてサービス、即ち処理される。中
間ＣＮＦの書込みが命令される場合にのみ発生する（Ｒ
ＥＱ．Ｃｎｆ_ｃｌｓ［１］がセットされる）。 Ｐａｒｔ_ｄｏｎｅ ＢＳＩ１０が要求をサービスしているが、それがトーク
ンを保持することができず（ＨＬＤオプション参照）、
且つＲｅｑｕｅｓｔ．ｐａｒｔ（要求．部分）の最後の
フレームが送信されている場合に、ＢＳＩ１０はＰａｒ
ｔ_ｄｏｎｅステータスを有するＣＮＦを書込む（ＣＮ
Ｆ発生がイネーブルされる場合）。 Ｓｅｒｖｉｃｅ_ｌｏｓｓ ＴＨＴがイネーブルされた要求の期間中にＴＨＴが期間
経過。中間ＣＮＦの書込みが命令された場合にのみ発生
する（ＲＥＱ．ｃｍｄ［１］がセット）。区切り点が発
生される。 Ｃｏｍｐｌｅｔｅｄ_ｂｃ ビーコン状態から送信する場合に、このステータスは、
ＢＭＡＣがＭｙ_Ｂｅａｃｏｎを受取る場合にリターン
される。クレーム状態から送信する場合、このステータ
スは、ＢＭＡＣがクレーム処理に勝つ場合にリターンさ
れる。Ｃｏｍｐｌｅｔｅｄ_ｏｋ 良好なステータスでの通常の完了。 Ｂａｄ_ｃｏｎｆ 送信したフレームの確認期間中にエラーが存在してい
た。このことは、要求をしてこのステータス、又はより
高い優先度のもの（即ち、それ以下のもの）で完了させ
ている。このタイプの確認エラーは、ＭＡＣＲＳＴ、即
ちリング動作変化であり、不良フレームを受取るＯｔｈ
ｅｒ_Ｖｏｉｄ／Ｍｙ_Ｖｏｉｄ／ｔｏｋｅｎを受取る
か、又はプログラムした予定されるフレームステータス
とマッチしなかったフレームを受取る。 Ｕｎｄｅｒｒｕｎ ＢＭＡＣに対して提供されることが要求された場合に、
要求データ内にデータが存在しなかった。 Ｈｏｓｔ_ａｂｏｒｔ Ｓｅｒｖｉｃｅ_ａｔｔｎレジスタ内のＡＢＲ？ビット
をクリアすることにより直接的に、又はＣＮＦキュー内
に不十分なエントリを有することにより間接的に、ホス
トが、このＲＳＡＰに関する要求をアボート、即ち中断
する。 Ｂａｄ_Ｒｉｎｇｏｐ 現在のリング動作状態に対して不適切なＲｑ_ｃｌｓで
要求がロードされた。 ｍａｃ_ａｂｏｒｔ ＢＭＡＣが該要求をアボートし且つＴＸＡＢＯＲＴをア
サートした。このことは、インターフェースパリティエ
ラーからの場合か、又は送信したフレームがＦＣチェッ
クを失敗したか、又はそれがＢＥＡＣＯＮ（ビーコン）
状態で送信中にＭＡＣフレームを受信した場合である。
原因の正確な説明は、ＢＭＡＣ機能明細から得なければ
ならない。このステータスは、更に、ＢＳＩがビーコン
状態で送信している間にＢＭＡＣがＯｔａｇｒ_Ｂｅａ
ｃｏｎを受信する場合、又はＢＳＩがクレーム状態にお
いて送信中にクレームプロセスが喪失された場合にリタ
ーンされる。 Ｔｉｍｅｏｕｔ ディスエーブルしたＴＨＴを有する要求期間中にＴＬＴ
が期間経過した。該要求はアボートされる。 ＭＡＣ_ｒｅｓｅｔ ＢＭＡＣがＭＡＣＲＳＴをアサートした。 Ｃｏｎ_ｆａｉｌ 一貫性欠陥。ＲＥＱ又はＯＤＵＤストリング内に一貫性
欠陥が存在していた。 Ｅｒｒｏｒ 内部論理エラー又は致命的なＡＢｕｓエラーが存在して
いた（即ち、ＣＮＦの書込みの間）。 【０１９３】ＲＳＡＰ相互作用 プレステージング及び先取りコンフィギュレーションオ
プションによって決定される、ＲＳＡＰ間の相互作用が
ある。要求マシン１４Ｃは、スタート状態において何れ
かのＲＳＡＰに関するＲＥＱを捜す。有効なＲＥＱがロ
ードされると、それは、ＢＭＡＣに対してトークン捕獲
要求を発行する。プレステージングがイネーブルされる
と、該マシンは、直ぐにステージング状態となる。この
ことは、最初のＯＤＵを要求バーストＦＩＦＯ内に持っ
てくる。プレステージングがイネーブルされない場合に
は、要求マシン１４Ｃは、最初のフレームをバーストＦ
ＩＦＯ内にステージさせる前に適宜のトークンが捕獲さ
れるまで、待機する。トークンが捕獲されると、要求マ
シン１４ＣはそのＲＳＡＰに関しフレームの送信を開始
する。 【０１９４】一つの別の態様においては、要求マシン１
４Ｃが、ＲＳＡＰ_１フレームをプレステージさせ且つ
該トークンが確保される前にＲＳＡＰ_０ ＲＥＱを識
別することが可能である。この場合には、要求マシン１
４Ｃは、そのＦＩＦＯ内のステージされたデータを無視
し且つＲＳＡＰ_０ ＲＥＱをステージする。ＲＳＡＰ_
０ ＲＥＱが完了すると、要求マシン１４Ｃはそれを出
たところでＲＳＡＰ_１要求の処理を再開し、即ちデー
タが喪失されることはない。 【０１９５】別の実施態様においては、要求マシン１４
Ｃは、ＲＳＡＰ_０ ＲＥＱがアクティブとなる場合に
ＲＳＡＰ_１ ＲＥＱを現在サービスすることが可能で
ある。先取りがイネーブルされない場合には、要求マシ
ン１４Ｃはインタラプトされずに継続して動作する。し
かしながら、ＲＳＡＰ_０で先取りがイネーブルされる
と、要求マシン１４Ｃは、ＲＳＡＰ_１上の現在のフレ
ームの送信を終了し、次いでトークンを解放し、スター
ト状態に戻る。このことは、ＲＳＡＰを再度優先付けす
る効果を有しており、従って次のサービス機会において
ＲＳＡＰ_０が最初に出ることを確保する。ＲＳＡＰ_０
がサービスされると、ＲＳＡＰ_１は、それが出たとこ
ろでピックアップし、この場合も、何らデータを失うこ
とはない。 【０１９６】プレステージングは、直接的な要求／解放
クラスがない要求にのみ適用される。プレステージング
は、常に、ＲＳＡＰ_０に対してイネーブルされ、且つ
ＲＳＡＰ_１に関してプログラム可能なオプションであ
る。先取りは、ＲＳＡＰ_１に対して適用可能ではな
く、且つＲＳＡＰ_０に関してプログラム可能なオプシ
ョンである。ＢＳＩは、常に、現在のものがコミットさ
れると、ＦＩＦＯ内への現在のＲＳＡＰに関する次の使
用可能なフレームをステージする。 【０１９７】エラー及び例外 要求イベント論理の使用は、Ｒｅｑ_ｃｆｇオプション
によって複雑化されている。以下の式及び説明は、各機
能を独立的に説明しようとするものである（しかし、明
らかに相互作用が存在している）。 【０１９８】要求マシン１４Ｃから五つの「出力」があ
り、それらは、Ｓｔａｔｅ_ａｔｔｎ．ＥＲＲ、Ｒｅｑ_
ａｔｔｎ．ＲＣＭ、Ｒｅｑ_ａｔｔｎ．ＢＲＫ、Ｒｅｑ_
ａｔｔｎ．ＥＸＣ、及びＣＮＦである。 【０１９９】エラー Ｓｔａｔｅ_ａｔｔｎ。ＥＲＲは、ＣＮＦへの書込みを
試みている間にＢＳＩがＡＢｕｓエラーを有する場合
に、セットされる。エラーは、更に、ｒｅｑｕｅｓｔ_
ｃｏｍｐｌｅｔｅ条件を発生させ、その結果得られる動
作については以下に説明する。ＲＱＲＳＴＯＰビットも
セットされ、且つ要求マシンが停止する。 【０２００】例外 例外は、常に、Ｒｅｑ_ａｔｔｎ．ＥＸＣを発生させ且
つ確認ステータスを書込む。例外は、更に、Ｅビットを
ＣＮＦ．ｃｓ［］内にセットさせる。例外は、ｒｅｑｕ
ｅｓｔ_ｃｏｍｐｌｅｔｅ条件を発生させ、その結果発
生する動作については次に説明する。 【０２０１】完了 完了が発生するのは次の場合である。即ち、要求対象が
通常に完了する場合、又はエラーが発生する場合、又は
完了例外が発生する場合。完了は、Ｒｅｑ_ａｔｔｎ．
ＲＣＭを発生させる。それらは、更に、ＢＳＩ内でＲＥ
Ｑ対象が完全に完了したことのマークを付ける。 【０２０２】区切り点 区切り点は、ＣＮＦが書込まれる場合に発生される。 【０２０３】ＣＮＦ ＣＮＦは、マルチパート、即ち複数個の部分からなるこ
とが可能であり、例えばＣＮＦ．Ｍｉｄｄｌｅは、Ｓｅ
ｒｖｉｃｅ_ｌｏｓｓ ＣＮＦが書込まれる場合に書込
むことが可能である。パイプライン動作のために、ＢＳ
Ｉは、それが最後から２番目のＣＮＦエントリに対する
書込みを検知した後に、最大で二つのＣＮＦを書込むこ
とが可能である。このために、ホストは、常に、ＣＮＦ
キューＬＩＭＩＴを使用可能な空間よりも一つ記述子が
少ないものとして画定せねばならない。 【０２０４】上述した全てのことは、以下の方程式に要
約される。 【０２０５】ＥＲＲ＝ｉｎｔｅｒｎａｌ_ｅｒｒｏｒ|Ａ
Ｂｕｓ_ｅｒｒｏｒ ＥＸＣ＝ｅｘｃｅｐｔｉｏｎ（例外） ＲＣＭ＝ｎｏｒｍａｌ_ｃｏｍｐｌｅｔｅ|ｅｘｃ_ｅｒ
ｒ ＢＲＫ＝ＣＮＦｗｒｉｔｔｅｎ ＣＮＦ＝ＣＮＦ_ｅｎａｂｌｅｄ＆ｎｏｒｎａｌ−ｃｏ
ｍｐｌｅｔｅ|ＥＸＣ要求マシン１４Ｃに対する詳細な
状態図を図３２に示してある。 表示サービス 三つの表示ＩＳＡＴが存在しており、即ちＩＳＡＰ_
０、ＩＳＡＰ_１、ＩＳＡＰ_２であり、それらの全ては
優先度が等しい。ＲＳＡＰと異なり、各ＩＳＡＰは、多
少異なった機能性を有している。ＩＳＡＰは、コピー基
準のためにコンフィギュレーション（形態）レジスタを
共用しており、更に全てのＩＳＡＰに対する区切り点を
決定するモードレジスタを共用している。 【０２０６】ユーザは、ＩＳＡＰを形態付けるために二
つの共用されているＩＳＡＰモード／コンフィギュレー
ション（形態）レジスタをプログラムする。Ｉｎｄ_ｍ
ｏｄｅは、ＩＳＡＰに対する共通の動作モードを各す
る。Ｉｎｄ_ｃｆｇレジスタは、各ＩＳＡＰに対するコ
ピー動作基準を確立する。Ｉｎｄ_ｔｈｒｅｓｈｏｌｄ
は、アテンションが発生される前にＩＳＡＰ_１又はＩ
ＳＡＰ_２上で受取ることの可能なフレームの最大数を
セットする。Ｉｎｄ_ａｔｔｎ及びＩｎｄ_ｎｏｔｉｆｙ
は、表示イベント論理の動作を画定する。ヘッダ／情報
ソートモードが選択される場合、Ｉｎｄ_ｈｄｒｌｅｎ
レジスタが、ワードでヘッダの長さを画定する（ＦＣを
１ワードとしてカウントする）。 【０２０７】ＩＳＡＰ動作の意味は以下の如くである。 Ｉｎｄｉｃａｔｅ｛ ７：Ｉｎｄ_ｍｏｄｅ； ／＊Ｉｎｄｉｃａｔｅ ｃｏｎｆｉｇｕｒａ ｔｉｏｎ ｏｐｔｉｏｎｓ＊／ ６：Ｉｎｄ_ｃｆｇ； ／＊ＩＳＡＰ ｃｏｐｙ ｃｏｎｔｒｏｌｓ ＊／ ８：Ｉｎｄ_ｔｈｒｅｓｈｏｌｄ；／＊Ｂｒｅａｋｐｏｉｎｔ ｃｏｕｎｔｅｒ ｔｈｒｅｓｈｏｌｄ＊／ ８：Ｉｎｄ_ｈｄｒｌｅｎ； ／＊Ｌｅｎｇｔｈ ｏｆ ｈｅａｄｅｒ ｐ ｏｒｔｉｏｎ＊／ ６：Ｉｎｄ_ａｔｔｎ； ／＊Ａｔｔｅｎｔｉｏｎｓ＊／ ６：Ｉｎｄ_ｎｏｔｉｆｙ； ／＊Ａｔｔｅｎｔｉｏｎｓ ｗｈｉｃｈ ｗ ｉｌｌ ｎｏｔｉｇｙ＊／ ｝ ＢＳＩ１０は以下の如くにＩＤＵＤ（ステータス付き）を発生する。 ＩＤＵＤＩ ４：ｉｓ； ／＊Ｉｎｄｉｃａｔｅ Ｓｔａｔｕｓ＊／ ４：ｆｒａ； ／＊Ｆｒａｍｅ Ａｔｔｒｉｂｕｔｅｓ＊／ ８：ｆｒｓ； ／＊Ｆｒａｍｅ Ｓｔａｔｕｓ＊／ １：ｖｃｏｐｙ； ／＊ＶＣＯＰＹ ｓｅｎｔ ｔｏ ＢＭＡＳ＊／ ２：Ｒｓｖｄ； ／＊Ｒｅｓｅｒｖｅｄ−ｓｅｔ ｔｏ ｚｅｒｏ＊／ １３：ｓｉｚｅ； ／＊ｃｏｕｎｔ ｏｆ ＩＤＵ ｂｙｔｅｓ ｐｏｉｎｔｅ ｄ ｔｏ ｂｙ ｌｏｃ＊／ ３２：ｌｏｃ； ／＊Ｆ−Ｌ ｆｌａｇ ａｎｄ ｌｏｃａｔｉｏｎ ｏｆ ＩＤＵ＊／ Ｉｎｄ_ｍｏｄｅ 【表２６】 Ｉｎｄ_ｃｆｇ 【表２７】 Ｉｎｄ_ｔｈｒｅｓｈｏｌｄ 【表２８】 Ｉｎｄ_ｈｄｒｌｅｎ 【表２９】 Ｉｎｄ_ａｔｔｎ＆Ｉｎｄ_ｎｏｔｉｆｙ 【表３０】 ＩＤＵＤ 【表３１】 ｉｓ［３：０］ 表示ステータス，［１：バースト境界３：コード］ Ｎｏｎ−ｅｎｄ Ｆｒａｍｅ Ｓｔａｔｕｓ（非終端フ
レームステータス） ［００００］−ｐａｇｅ−ｃｒｏｓｓを有するキューの
最後のＩＤＵＤ ［０００１］−Ｐａｇｅ−ｃｒｏｓｓ ［００１０］−Ｈｅａｄｅｒ−ｅｎｄ ［００１１］−ヘッダエンドを有するＰａｇｅ−ｃｒｏ
ｓｓ Ｎｏｒｍａｌ−ｅｎｄ Ｆｒａｍｅ Ｓｔａｔｕｓ（通
常終端フレームステータス） ［０１００］−中間（区切り点なし） ［０１０１］−バースト境界 ［０１１０」−スレッシュホールド ［０１１１］−サービス機会 空間なしに起因するコピーアボート ［１０００］−データ空間なし（ヘッダ／情報モードで
はない） ［１００１］−ヘッダ空間なし ［１０１０］−良好なヘッダ、情報コピーされず ［１０１１］−十分な情報空間なし Ｅｒｒｏｒ ［１１００］−ＩＦＦオーバーラン ［１１０１］−不良フレーム（ＶＤＬなし又はＶＦＣＳ
なし） ［１１１０］−パリティエラー ［１１１１］−内部エラー ｆｒａ［３：０］ Ｆｒａｍｅ Ａｔｔｒｉｂｕｔｅｓ（フレーム属性）＝
［ＭＦＬＡＧ ＡＦＬＡＧ ＴＣ］。ＭＦＬＡＧ＝Ｍｙ
Ａｄｄｒｅｓｓ（０＝別のステーションによって送給
されたフレーム、１＝このステーションによって送給さ
れたフレーム）。ＡＦＬＡＧ＝ＤＡマッチ（０＝内部，
１＝内部）。ＴＣ＝終端条件（１１＝フレーム剥離、１
０＝フォーマットエラー、０１＝ＥＤ、００＝その他
（例えば、ＭＡＣ Ｒｅｓｃｔ／トークン））。ＭＦＬ
ＡＧ及びＡＦＬＡＧはＩＮＦＯＲＣＶＤにおいてＢＳＩ
によってサンプルされる。 ｆｒｓ［７：０］ Ｆｒａｍｅ Ｓｔａｔｕｓ（フレームステータス）＝
［ＶＤＬ ＶＦＣ５ ＥＡ Ｃ］。ＶＤＬ＝有効データ
長、ＶＦＣＳ＝有効ＦＣＳ、Ｅ，Ａ，Ｃ＝制御インジケ
ータ（００＝なし、０１＝Ｒ、１０＝Ｓ、１１＝Ｔ）。
このフィールドは、フレームがＥＤｄ終了した場合にの
み有効である。 ｖｃ ｖｃｏｐｙ．このフレームに対しＢＭＡＣへ送給された
ＶＣＯＰビットの状態を反映している。０＝ＶＣＯＰＹ
は否定されており、１＝ＶＣＯＰＹはアサートされてい
る。 ｃｎｔ［Ｉ２：０］ ＯＤＵ内のバイト数のカウント（ｐａｇｅ_ｓｉｚｅ
内）。 ｌｏｃ ビット［３１：３０］＝Ｆ−Ｌタグ。ビット［２７：
０］＝ＯＤＵのスタートの２８ビットメモリアドレス。
フレームの最初のＯＤＵの場合、該アドレスはバースト
整合型フレームの４番目のＦＣバイトである（即ち、ビ
ット［１：０］＝１１）。爾後のＯＤＵに対しては、そ
れは、ＯＤＵの最初のバイトである（即ち、ビット
［１：０］＝００）。 表示動作 コンフィギュレーション（形態） 表示ＳＡＰは、Ｉｎｄ_ｍｏｄｅ、Ｉｎｄ_ｃｆｇ、Ｉｎ
ｄ_ｔｈｒｅｓｈｏｌｄ、Ｉｎｄ_ｈｄｒｌｅｎレジスタ
をローディングすることによって形態付けがなされる。 【０２０８】入力を開始させるのに必要なステップは以
下のものである。 【０２０９】１． ＩＳＡＰのステータスキュー空間を
セットアップする。 ２． ＣＢｕｓを介してＩＳＡＰのコンフィギュレーシ
ョン／モードレジスタをセットアップする。 ３． Ｓｔａｔｅ_ａｔｔｎ内にＩＮＳＴＯＰビットを
リセットする。 ４． ＩＤＵＤキューＬＩＭＩＴレジスタをプログラム
する。 【０２１０】ＩＳＡＰソート動作及びコピー動作 表示データ処理動作は、２段階のプロセス、即ちソート
動作、次いでコピー動作で表示マシン１２Ｃによって実
行されるものと考えることが可能である。最初に、フレ
ームが、三つのＩＳＡＰのうちの一つにソートされる。
第二に、メモリに対するフレームをコピーするか否かに
ついての決定がなされる。フレームは、フレームのＦ
Ｃ、ＡＦＬＡＧ、及びホストが画定したソーティングモ
ードに従ってＩＳＡＰにソートする。ソートモードは、
Ｉｎｄ_ｍｏｄｅレジスタ内のビット［ＳＭＩ．ＳＭ
Ｏ］によって決定される。以下の表ＶＩＩは、どのＩＳ
ＡＰフレームがソートされるかを示している。 【０２１１】 表VII ＩＳＡＰマッピングに対するフレーム ソートモード フレームタイプ ＩＳＡＰ Ｉｎｄ_Ｃｆｇ ＳＭ［１：０］ ＦＣ ｅｔｃ． （ＣＣ） ｘｘ ＭＡＣ_ＳＭＴ ０ ［７：６］ ００ Ｓｙｎｃ １ ［４：３］ ００ Ａｓｙｎｃ ２ ［１：０］ ０１ Ｉｎｔｅｒｎａｌ １ ［４：３］ ０１ Ｅｘｔｅｒｎａｌ ２ ［１：０］ １０ Ｈｅａｄｅｒ １ ［４：３］ １０ Ｉｎｆｏ ２ ［１：０］ １１ Ｈｉ−Ｐ Ａｓｙｎｃ １ ［４：３］ １１ Ｌｏ−Ｐ Ａｓｙｎｃ ２ ［１：０］ ＢＳＩ１０は以下の如くにアドレス中のそれ自身のス
テーションを認識する。 【０２１２】Ａｄｄｒ_ｒｅｃｏｇｎｉｚｅｄ＝ＡＦＬ
ＡＧ|（／ＥＣＩＰ＆ＥＡ） 以下の表ＶＩＩＩは、各ＩＳＡＰがコピー制御ビットを
有することを示している。表示マシン１２Ｃは、選択し
たコピー制御ビット及び種々のフラッグを使用してコピ
ー決定を行なう。コピー制御ビットによってプログラム
されている基本的な決定タイプは全てのＩＳＡＰ上で同
一である。 【０２１３】 表VIII ＩＳＡＰコピー決定 コピー制御 コピー決定 ００ コピーせず ０１ Ａｄｄｒ_ｒｅｃｏｇｎｉｚｅｄ＆〜ＭＦＬＡＧの場合にコピー １０ Ａｄｄｒ_ｒｅｃｏｇｎｉｚｅｄ|ＭＦＬＡＧの場合にコピー １１ 無差別にコピー コピー制御ビットは、Ｉｎｄ_ｃｆｇレジスタ内にプログラムされる。 【０２１４】１５Ａ ０でのスキップ ＩＳＡＰ_０の場合、一つのエキストラな特徴がある。
本発明の１側面によれば、コピー制御が０１又は１０で
あり且つＩｎｄ_ｍｏｄｅ内のＳＫＩＰビットがアサー
トされると、新規／異なったＭＡＣフレームのみがコピ
ーされる。このことは、ＭＳＫＩＰ状態ビットを介して
実施される。ＭＳＫＩＰは、任意のレジスタがＩＳＡＰ
_０上でコピーされる場合にセットされる。ＭＳＫＩＰ
がセットされる限り、その他のＭＡＣフレームはコピー
されない。ＭＳＫＩＰは、三つの条件下でクリアされ
る。即ち、ＳＡＭＥＩＮＦＯを有することのないＭＡＣ
フレームが受信される場合、又は異なったＦＣを有する
フレームが受信される場合、又はＩｎｄ_ｍｏｄｅレジ
スタへのＣＢｕｓ書込みが実施される場合である。これ
らのうちの最後のものは、そうでなければＭＣフレーム
の「同一の」ストリームをサンプルするために使用する
ことが可能である（ワンショット）。 【０２１５】Ｓｙｎｃ／Ａｓｙｎｃソートモード このモードは、終端ステーションに対して意図されたも
のであるか、又は同期送信を使用する適用のためのもの
である。ＭＡＣ−ＳＭＴフレームは、ＩＳＡＰ_０上へ
ソートされ、同期フレームはＩＳＡＰ_１上にソートさ
れ、且つ非同期フレームはＩＳＡＰ_２上にソートされ
る。 【０２１６】内部／外部ソートモード このモードは、アプリケーション（適用）をブリッジす
るか又はモニタするために意図されているものである。
内部（ＢＭＡＣ）アドレスにマッチするＭＡＣ−ＳＭＴ
フレームは、ＩＳＡＰ_０上にソートされる。その他の
全てのＢＭＡＣの内部アドレスにマッチするフレーム
（短いもの又は長いもの）はＩＳＡＰ_１上にソートさ
れる。外部アドレスにマッチする全てのフレーム（ブリ
ッジング、即ち架橋を必要とするフレーム）はＩＳＡＰ
_２上にソートされる（ＭＡＣ−ＳＭＴであっても）。
注意すべきことであるが、内部的なマッチは、外部的な
マッチよりも優先性を有している。このソートモード、
ＥＭ／ＥＡ／ＥＣＩＰピンを使用する。それらの使用は
以下の如くである。 【０２１７】１． 外部アドレス回路は、ＩＮＦＯＲＣ
ＶＤのアサートの前に、ＦＣＲＤＶＤのアサートからク
ロックまでのどこかでＡＣＩＰをアサートせねばなら
ず、そうでなければ、ＢＳＩは、外部アドレス比較が行
なわれていないものと仮定する。 ２． ＥＣＩＰは、ＥＤＲＣＶＤの前に否定されねばな
らない。そうでないと、そのフレームはコピーされるこ
とはない。 ３． ＥＡ及びＥＭは、ＥＣＩＰが否定された後に、ク
ロック上にサンプルされる。 ４． ＥＣＩＰは、ＦＣＲＣＶＤが再度アサートされる
まで、それが否定された後に無視される。 この構成は、ＥＣＩＰが正又は負のパルスとなることを
可能とする。このモードで送信されたフレームを確認す
るために（典型的に、ＳＡＴを使用して）、ＥＭは、Ｅ
Ａと同一の時間枠内でアサートされねばならない。 【０２１８】ヘッダ／情報ソートモード このモードは、高性能プロトコル処理のために意図され
ているものである。ＭＡＣ−ＳＭＴフレームは、ＩＳＡ
Ｐ_０上にソートされる。その他の全てのフレームは、
ＩＳＡＰ_１及びＩＳＡＰ_２上にソートされる。ＦＣか
らプログラムされたヘッダ長までのフレームバイトはＩ
ＳＡＰ_１上にコピーされる。残りのバイト（ｉｎｆ
ｏ、即ち情報）はＩＳＡＰ_２上にコピーされる。ＩＤ
ＵＤのうちの一つのストリームのみが発生され（ＩＳＡ
Ｐ_１上で）、しかし両方のＩＳＡＰのＰＳＰキューが
空間のために使用される（即ち、ヘッダ空間に対しては
ＩＳＡＰ_１からのＰＳＰ、情報空間に対してはＩＳＡ
Ｐ_２からのＰＳＰ）。フレームは、ヘッダのみを有す
るか、又はヘッダとｉｎｆｏ（情報）とを有することが
可能である。ｉｎｆｏを有するフレームの場合、マルチ
パート、即ち複数の部分からなるＩＤＵＤ対象が発生さ
れる。（ＩＤＵＤ．Ｏｎｌｙは、フレーム長が≦ヘッダ
長である場合に発生することが可能である。）注意すべ
きことであるが、フレームがコピーされるか否かを決定
するためにＩＳＡＰ_１コピー制御ビットのみが使用さ
れる。このモードにおいては、二つのアドレス空間（Ｉ
ＳＡＰ_１データ及びＩＳＡＰ_２データ）は、一つのス
テータスストリーム（ＩＳＡＰ_）内にＩＤＵＤを有し
ている。これは、他のソートモードに対する異なったｓ
ｐａｃｅ−ｒｅｃｌａｍａｔｉｏｎ（空間−強制）ソフ
トウエアとなる。 【０２１９】高／低優先度非同期ソートモード このモードは、非同期通信の二つの優先度レベルを使用
する終端ステーションに対してのものである。ＭＡＣ−
ＳＭＴフレームは、ＩＳＡＰ_０上にソートされ、高優
先度非同期フレームはＩＳＡＰ_１上にソートされ、且
つ低優先度非同期フレームはＩＳＡＰ_２上にソートさ
れる。優先度は、ＦＣ．ｒのＭＳのｒビット＝０ｘｘ＝
低優先度、Ｒ＝１ｘｘ＝高優先度によって決定される。 【０２２０】チャンネルカットオフ 表示マシン１２Ｃは、データ及びステータス空間が存在
する限り、ＩＳＡＰ上にコピーする。何れかの空間の欠
乏が特定のＩＳＡＰ上で検知されると、表示マシン１２
Ｃが、リングからそのＩＳＡＰに対して新たなフレーム
をコピーすることを停止する。このことは、チャンネル
カットオフとして言及される。表示データＦＩＦＯ１２
Ａ内においてそのＩＳＡＰに対するデータがいまだに存
在するかもしれないが、空間が不足するために、それは
メモリへ書込まれる（ことが不可能である）。 【０２２１】ＩＳＡＰに対する最後のＰＳＰがプレフェ
ッチされると、内部のｎｏ_ｄａｔａ_ｓｐａｃｅフリッ
プフロップがセットされ、且つそのＩＳＡＰ上の爾後の
全てのフレームはコピーされない（現在コピー中のもの
があればそれは継続する）。Ｌｏｗ_ｄａｔａ_ｓｐａｃ
ｅアテンションも発生される。ホストがＰＳＰキューＬ
ＩＭＩＴをアップデートすると、フリップフロップがク
リアされ且つコピー動作が継続する。ＩＳＡＰキューに
対する最後から２番目のＩＤＵＤが書込まれると、さら
なるフレームのコピー動作は停止され、且つ最後のＩＤ
ＵＤが特別のステータスで書込まれる。ホストがＩＤＵ
Ｄキューをアップデートすると、ＬＩＭＩＴコピー動作
が継続する。 【０２２２】表示ステータスコード ＩＤＵＤにおいてリターンされるｉｓ［］フィールド
は、４ビットステータスコードである。該値は優先度で
エンコードされており、最高の優先度は最高の番号を有
している。該コードの幾つかは、相互に排他的である
（従って、それらの相対的な優先度は適用可能ではな
い）。以下に記載する最初の四つの値は、フレームの通
常の終端の前にステータスを書込む場合に書込まれる。
次の四つの値は、フレームが通常に終了する場合（エラ
ーなし）に書込まれる。３番目の四つの値は、データ及
び／又はステータス空間の不足のためにフレームコピー
がアボートされる場合に書込まれる。最後の四つの値
は、例外又はエラーが存在する場合に書込まれる。これ
らの値は以下のことを意味する。 ［００００］ページクロス（ｐａｇｅ−ｃｒｏｓｓ）を
有するキューの最後のＩＤＵＤ．ＩＳＡＰのＩＤＵＤキ
ューの最後の使用可能な位置に書込みが行なわれた。我
々は、更に、ページクロスを必要とし、それは書込むべ
きデータが更に存在することを意味している。もはやＩ
ＤＵＤ空間は存在しないので、残りのデータは書込まれ
なかった。このコードは、ＩＤＵＤ．Ｍｉｄｄｌｅ内に
書込まれることはなく、従って０のＦ−Ｌタグを有する
０のｉｓ［］を零記述子としてソフトウエアによって使
用することが可能である。 ［０００１］ページクロス。最初又は中間のＩＤＵＤで
なければならない。これは、フレームの一部であり、現
在のページの残部を充填したものであって、従ってデー
タの残部に対して新たなページにクロスしている。 ［００１０］ヘッダエンド。これは、フレームのヘッダ
部分の最後のＩＤＵのことを言及している（明らかに、
ヘッダ／情報ソートモードのみに適用可能）。 ［００１１］ページクロス及びヘッダエンド。上述した
条件の両方が発生する場合である。 ［０１００］中間。フレームが通常通りに終了し、区切
り点が存在しなかった。 ［０１０１］バースト境界。フレームは通常通り終了
し、バースト境界が検知されたので区切り点が存在して
いた。 ［０１１０］スレッシュホールド。このフレームがコピ
ーされ且つ通常に終了した場合、コピーしたフレームス
レッシュホールドカウンタに到達していた。 ［０１１１］サービス機会。この（通常終了）フレーム
はトークン、又はＭＡＣＲＳＴによって先行されてお
り、又はＭＡＣフレームが受信され、又はリングの変化
が存在していた。これらのイベントのうちの何れかがバ
ースト境界のマークを付ける。 ［１０００］データ空間なし。このコードは、ヘッダ／
情報ソートモードにない場合に書込むことが可能であ
る。データ空間が不十分であったので、全てのフレーム
がコピーされたわけではない。 ［１００１］不十分なヘッダ空間。ヘッダ空間が不足し
たのでフレームコピーをアボートした（ヘッダ／情報ソ
ートモードにおいて）。 ［１０１０］ヘッダコピーが成功し、フレーム情報はコ
ピーされなかった。ヘッダをコピーするのに十分な空間
を有していた。情報をコピーしようとした場合に、デー
タ空間、ＩＤＵＤ空間（ＩＳＡＰ_２上）又は両方共が
不十分であった。ｉｎｆｏ（情報）はコピーされなかっ
た。 ［１０１１］ｉｎｆｏ（情報）空間なし。ヘッダをコピ
ーし、且つｉｎｆｏ（情報）をコピー中に、データ及び
／又はＩＤＵＤ空間が不足した。 ［１１００］ＦＩＦＯオーバーラン。表示ＦＩＦＯは、
このフレームをコピー中にオーバーランが発生した。 ［１１０１］不良フレーム。このフレームは、有効デー
タ長を有していなかったか、又は無効なＦＣＳを有して
いたか、又はそれらの両方であった。 ［１１１０］パリティエラー。このフレームの期間中に
パリティエラーが発生した。 ［１１１１］内部エラー。このフレームの期間中に内部
論理エラーが発生した。 【０２２３】表示区切り点 表示マシン１２Ｃは、全てのＩＤＵＤで表示ステータス
を発生する。表示マシン１２Ｃは、更に、関連するデー
タのバーストを識別する。バースト境界は区切り点アテ
ンションを発生する。ホストは、Ｉｎｄ_ｍｏｄｅ、Ｉ
ｎｄ_ａｔｔｎ、及びＩｎｄ_ｎｏｔｉｆｙレジスタをプ
ログラムして、全てのＩＳＡＰに共通な表示区切り点を
確立する。 【０２２４】時折、バーストデータの終端を検知するこ
とが不可能である。ホストはアテンションに対して余り
長く待機するので、コピーされたフレームカウンタが与
えられる。ＩＳＡＰ上にフレームがコピーされる毎に、
このカウンタはデクリメントされる。それが０に到達す
ると、区切り点を発生させることが可能である。該カウ
ンタは、ＩＳＡＰが変化する毎にＩｎｄ_ｔｈｒｅｓｈ
ｏｌｄレジスタから再ロードされる。０でＩｎｄ_ｔｈ
ｒｅｓｈｏｌｄレジスタをロードすると、２５６個の連
続するフレームが１個のＩＳＡＰ上で受信された後に、
区切り点を発生する。区切り点発生は、Ｉｎｄ_ｃｆｇ
内のＢＯＴビットを介して、ＩＳＡＰ_１及びＩＳＡＰ_
２に対して個別的にイネーブルさせることが可能であ
る。 【０２２５】以下のリストは、各ステータス区切り点条
件を記述するものである。 ＢＯＢ バースト上の区切り点。Ｉｎｄ_ｃｆｇ．ＢＯＢがセッ
トされていると、バーストの終端は、Ｉｎｄ_ａｔｔ
ｎ．ＢＲＫを発生させる。バーストの終端は、ＩＳＡＰ
変化、又はＤＡ変化又はＳＡ変化である。ＩＳＡＰ変化
は、有効なコピーされたフレームのＦＣから検知され
る。ＤＡ変化は、フレームのＤＡが我々のアドレスから
その他のものに変化する場合に検知される。ＳＡ変化
は、フレームのＳＡが前のものと同一でない場合に検知
される。 ＢＯＴ スレッシュホールド上の区切り点。ＢＳＩ１０は、区切
り点が発生すると、Ｉｎｄ_ｔｈｒｅｓｈｏｌｄレジス
タからコピーしたフレームのカウンタをロードする。こ
のカウンタは、現在のＩＳＡＰ上の各有効なコピーした
フレームに対してデクリメントされる。それは０に到達
し且つＩＳＡＰのＩｎｄ_ｃｆｇ．ＢＯＴがセットされ
ていると、Ｉｎｄ_ａｔｔｎ．ＢＲＫが発生する。ＢＯ
Ｔ１はＩＳＡＰ_１に対するものであり、ＢＯＴ２はＩ
ＳＡＰ_２に対するものである。 ＢＯＳ サービス機会に関する区切り点。Ｉｎｄ_ｃｆｇ．ＢＯ
Ｓがセットされると、何らかのコピーしたフレームに続
くサービス機会（トークン／ＭＡＣフレーム／リング動
作変化）がＩｎｄ_ａｔｔｎ．ＢＲＫを発生する。 ＭＡＣｌｎｆｏ ＭＡＣｌｎｆｏ区切り点は、常に、Ｉｎｄ_ａｔｔｎ．
ＢＲＫを発生する（即ち、この区切り点は常にイネーブ
ルされる）。ＭＡＣフレームが前のフレームと同一の最
初の四つの情報のバイトを有するものではない場合に、
ＭＡＣＩｎｆｏ区切り点が発生する。ＳＡＭＥＩＮＦＯ
検知は、更に、ＳＡＭＥＩＮＦＯがアサートされている
場合に更にＭＡＣフレームをコピーすることを抑圧する
ために使用される。 【０２２６】エラー及び例外 エラー／例外の取扱いに関連して二つのアテンションが
存在しており、即ちＳｔａｔｅ_ａｔｔｎ．ＥＲＲ及び
Ｉｎｄ_ａｔｔｎ．ＥＸＣである。表示に関するエラー
は、Ｓｐａｔｅ_ａｔｔｎ．ＥＲＲアテンションを発生
する。そのＩＳＡＰに関し処理を再スタートさせるため
にホストはＩＮＳＴＯＰアテンションをリセットせねば
ならない。例外が発生すると、現在のフレームが完了で
あるとマークが付けられ、ステータスがＩＤＵＤ．Ｌ内
に書込まれ、且つＩｎｄ_ａｔｔｎ．ＥＸＣが発生され
る。 【０２２７】表示ＳＤＵフォーマット 以下の表ＩＸ及びＸは、表示ＳＤＵフォーマットを示し
ている。注意すべきであるが、ＢＳＩ１０は、１６又は
３２バイトのｂｕｒｓｔ−ｓｉｚｅ（バースト−寸法）
境界上に各ＳＤＵを割当てる。しかしながら、要求があ
ると、整合制限は存在せず、即ち各ＯＤＵは任意の数の
バイトとすることが可能であり（ＯＤＵはゼロの寸法を
有することが可能である）、メモリ内の任意のバイトア
ドレスで開始することが可能である。 【０２２８】 【表３２】 【表３３】 キュー管理 全てのキューに対するキューエントリ／自由空間の管理
は、ステータス／空間マシン１６（図１９）によって取
扱われる。このセクションは、どの様にしてステータス
／空間マシン１６が形態付けされ且つ動作されるかにつ
いて説明する。 【０２２９】コンフィギュレーション（形態） ステータスキュー及びＰＳＰキューの両方は、Ｓｔａｔ
ｅ_ａｔｔｎ内のＳＰＳＴＯＰビットをリセットする前
に初期化されねばならない。初期化は、ＰＲＰ及びＬＩ
ＭＩＴ ＲＡＭをセットアップし、ＰＳＰキューをセッ
トアップし、且つステータスキューをセットアップする
ことを包含する。 【０２３０】ホスト及びＢＳＩ１０は、ＲＡＭアクセス
用のメモリをベースとしたメイルボックスを介して通信
する。メイルボックスアドレスは、通常、パワーアップ
の時にＰｔｒ_ｍｅｍ_ａｄｒ内にロードされる。これが
行なわれると、ＰＴＲ ＲＡＭをセットアップするため
に、ホストは以下のことを行なわねばならない。 【０２３１】１． ＰＴＯＰビットがセットされている
ことをチェックする（そうでない場合は待機する） ２． ＰＴＲ ＲＡＭ（０）のスタート位置でＰｔｒ_
ｉｎｔ_ａｄｒをロードする。 ３． ＰＴＯＰビットをクリアする ４． ロードされるべきＰＴＲの全ての位置に対してこ
れらのステップを繰返す。 ＬＩＭＩＴ ＲＡＭをセットするために、ホストは以下
のことを行なわねばならない。 【０２３２】１． ＬＭＯＰビットがセットされている
ことをチェックする（そうでない場合は待機する）。 １． ロードされるべきＬＩＭＩＴ ＲＡＭ位置でＬｉ
ｍｉｔ_ａｄｒをロードする（及びＭＳデータビッ
ト）。 ２． 限界値でＬｉｍｉｔ_ｄａｔａをロードする（Ｌ
Ｓ８ビット）。 ３． ＬＭＯＰビットをクリアする。 ４． ＬＩＭＩＴの全ての位置に対してこれらのステッ
プを繰返す。ＰＳＰキューに対しＢＳＩ１０を初期化す
るために、ホストは次のことを行なわねばならない。 【０２３３】１． ＰＳＰキューに対しメモリを割当て
る。 ２． キューに対し有効なＰＳＰを書込む。 ３． キューのスタートアドレスでＩｎｄ？_ｐｓｐ_ｐ
ｔｒレジスタをロードする。 ４． Ｓｔａｔｅ_ａｔｔｎレジスタ内のＳＰＳＴＯＰ
ビットをリセットする。 ５． キューの限界でＬＩＭＩＴレジスタをロードす
る。 【０２３４】ステータスキューを初期化するために、ホ
ストは以下のことを行なわねばならない。 【０２３５】１． ステータス空間を割当てる。 ２． キューポインタをＩｎｄ？_ｓｔｓ_ｐｔｒレジス
タ内にロードする。 ３． 限界をＬＩＭＩＴ ＲＡＭ内にロードする。 【０２３６】ＲＥＱキューを初期化するために、ホスト
は以下のことを行なわねばならない。 【０２３７】１． ＲＥＱキューに対しメモリを割当て
る。 ２． キュースタートアドレスでＲｅｑ？_ｒｅｑ_ｐｔ
ｒをロードする。 ３． Ｓｔａｔｅ_ａｔｔｎレジスタ内のＲＱＳＴＯＰ
ビットをリセットする。 ４． 一つ又はそれ以上のＲＥＱをキューに書込む。 ５． ＲＥＱキューＬＩＭＩＴレジスタをロードする。 【０２３８】動作 ＰＳＰキュー 各ＩＳＡＰはそのＰＳＰキューを動作するＤＭＡサブチ
ャンネルを有している。各サブチャンネルは、キューを
管理するために二つのレジスタを使用する。 【０２３９】１． Ｉｎｄ？_ｐｓｐ_ｐｔｒは次の使用
可能なＰＳＰを参照する。 ２． Ｉｎｄ？_ｎｅｘｔ_ｐｓｐレジスタは次の（プレ
フェッチした）ＰＳＰをホールド、即ち保持する。 【０２４０】ステータス／空間マシン１６は、Ｉｎｄ？
_ｐｓｐ_ｐｔｒによって参照される位置から次のＰＳＰ
をプレフェッチし、且つそれを一時的にＩｎｄ？_ｎｅ
ｘｔ_ｐｓｐ保持用レジスタ内に格納し、従ってそれ
は、直ぐに表示マシン１２Ｃへパスさせることが可能で
ある。表示マシン１２Ｃが空間を要求すると、ステータ
ス／空間マシン１６が保持用レジスタから適宜のＩＳＡ
Ｐ ＰＳＰポインタレジスタへ記述子を移動させ、次い
でそのリストから次のＰＳＰをプレフェッチし、それを
保持用レジスタ内に入れる。このプロセスは、ＰＳＰが
キューの限界位置からプレフェッチされるまで繰返され
る。このことは、そのＩＳＡＰ上にｌｏｗ_Ｄａｔａ空
間アテンションを発生し、且つそれ以上のデータ空間が
存在しない場合にそれ以後のコピー動作を停止させる。
ホストは、キュー内に更にＰＳＰを配置させ、アテンシ
ョンをリセットし、次いでキューのＬＩＭＩＴレジスタ
をアップデートする。コピー動作が停止されると、ＰＳ
ＰキューＬＩＭＩＴがアップデートされる場合にそのＩ
ＳＡＰ上で再開される。（この限界レジスタへの書込み
が行なわれると、ホストはその限界を更に移動するもの
と仮定する。）ホストは、（充填されていない）ＰＳＰ
キューのテール内に新たなＰＳＰ記述子をビルドアップ
する（リクレームした空間から）。４Ｋバイトキュー及
び各記述子が８バイトであると、該キューは５１２個の
記述子を有しており、ＩＳＡＰ当りプール空間メモリの
２Ｍバイトをアドレスする。全体の管理した空間区域が
この量よりも大きい場合には、ホストが必要に応じＩｎ
ｄ？_ｐｓｐ_ｐｔｒを読取ることにより外部的により大
きなキューを容易に維持することが可能である。新たな
ＰＳＰが該キューのテール（尾部）へ書込まれ、そのキ
ューのＬＩＭＩＴが使用される。 【０２４１】ステータスキュー ＢＳＩ１０は、２ワード記述子乃至はメッセージをステ
ータスキューへ書込む。各ワードは、キューポインタレ
ジスタ内のアドレスへ書込まれ、それは次いでインクリ
メントされる。記述子又はメッセージが書込まれると、
書込みアドレスが（ポストインクリメントされた）キュ
ーの限界レジスタと比較される。二つのアドレスが等し
い場合には、該記述子乃至はメッセージの書込みは最後
から２番目のキューエントリに対して行なわれる。この
動作の結果は、表示及び要求ステータスキューの両方に
非常に類似している。 【０２４２】両方のキューに対し、この動作はＮｏ_ｓ
ｔａｔｕｓ_ｓｔａｃｅアテンションとなる。ＩＳＡＰ
の場合、ＢＳＩ１０はそのＩＳＡＰに関して更にＳＤＵ
をコピーすることを停止し、且つ書込まれたＩＤＵＤは
ＩＤＵＤ．Ｌａｓｔ内に変化され、それは、ステータス
空間が存在しなかったことを表わすステータスを有する
場合がある。このフレームの捕獲を完了するために別の
ＩＤＵＤが必要とされた場合には、ｉｓ［］は［０００
０］である。このＩＤＵＤのみがＳＤＵをコピーするこ
とを完了するために必要であった場合には、ｉｓ［］は
何らかの通常の編集ステータスを有しており、従ってＮ
ｏ_Ｓｔａｔｕｓ_Ｓｐａｃｅアテンションのみがホスト
に対してキュー内にステータス空間が不足していること
を警告する。Ｎｏ_ｓｐａｃｅ_ａｔｔｅｎｔｉｏｎがク
リアされ且つホストが限界レジスタをアップデートする
ことによりさらなるステータス空間がキューに付加され
るまで、さらなるＳＤＵがホストメモリに対してコピー
されることはない。ＢＳＩは、他のＩＳＡＰに関するＳ
ＤＵのコピー動作を継続する（それに対しては空間が存
在している）。 【０２４３】ＲＳＡＰの場合、最後から２番目への書込
みは、更に、Ｒｅｑ_ａｔｎｎ．ＵＳＲをセットする。
ＵＳＲアテンションがセットされている間は、その他の
要求がサービスされることはない。サービスは、Ｎｏ_
ｓｔａｔｕｓ_ｓｐａｃｅ及びＵＳＲアテンションをク
リアすることによって継続させることが可能である。Ｐ
ＳＰキューと異なり、ステータスキューＬＩＭＩＴのア
ップデート動作はサービスを再開することはなく、アテ
ンションのクリア動作のみが行なわれる。 【０２４４】ＲＥＱキュー ＢＳＩ１０は、各ＲＥＱキューから２ワード記述子をフ
ェッチする。アクセスを制御するために、各ＲＳＡＰは
内部Ｒｅｑｕｅｓｔ_Ｑｕｅｕｅ_Ｅｍｐｔｙ（ＲＱＥ）
ビットを維持する。ＲＱＥ？ビットがクリアされている
限り、ＲＥＱ処理が継続して行なわれる。ＢＳＩ１０は
キューのＬＩＭＩＴ位置からＲＥＱをフェッチすると、
それはＲＱＥビットをセットする。ホストがキューのＬ
ＩＭＩＴレジスタへ書込みを行なう毎に、該ビットはリ
セットされる。ホストは、ＬＩＭＩＴレジスタへ各新た
な限界を書込み、且つＢＳＩのＲＥＱポインタとＬＩＭ
ＩＴレジスタとの間に差異が存在する限りＢＳＩ１０は
ＲＥＱをフェッチし且つ処理する。 【０２４５】表示スロットリング ホストは、そのデータ又はステータス空間の何れかを制
限することによりＩＳＡＰに関する流れ制御を与えるこ
とが可能である。しかしながら、データ空間流れ制御の
ほうが一層正確である。各ＩＳＡＰはそれ自身のＰＳＰ
キューを有しているので、相対的なＩＳＡＰ優先度はホ
ストが画定するものである。 【０２４６】ＡＢＵＳインターフェース このセクションは、ＢＳＩ−メモリバス（ＡＢｕｓ）イ
ンターフェースについて説明する。ＡＢｕｓインターフ
ェースは、バスインターフェースユニット（ＢＩＵ）１
８（図２０乃至２３）によって取扱われる。ＡＢｕｓイ
ンターフェースは、ＢＳＩを３２ビット外部メモリとリ
ンクさせる。ＡＢｕｓインターフェースは、マルチマス
ターバスに対してインターフェースし、仮想又は物理的
アドレッシングシステムをサポートし、非常に高い帯域
幅を送給し、ｂｉｇ−ｅｎｄｉａｎ又はｌｉｔｔｌｅ−
ｅｎｄｉａｎシステムをサポートし、容易に他のスタン
ダードバスへ適合させ、且つリングとバスタイミングド
メインとの間で同期を与えるべく構成されている。バス
要求／バス許可メカニズムは、マルチマスターバスをサ
ポートする。ＢＳＩ１０は、バスマスターでない場合
に、全てのバス出力をトライステート状態とする。この
メカニズムは、更に、バスマスターを先取りすることを
サポートしている。 【０２４７】ＢＩＵ１８の通常の動作モードは、物理的
アドレスを出力することである。仮想メモリシステムを
援助するために、ＢＳＩ１０はバストランザクション内
にＭＭＵ変換状態を挿入することが可能である。最大の
帯域幅を送給するために、ＢＩＵ１８ＡＢｕｓは整合し
たバーストモード転送を使用する。このことは、ＤＲＡ
Ｍ又はＳＲＡＭ外部メモリを使用することを可能とす
る。１６バイト又は３２バイトのバーストが支持され
る。ｂｉｇ／ｌｉｔｔｌｅ−ｅｎｄｉａｎに対するプロ
グラム可能なオプションが何れのシステムもサポートす
る。簡単なプロトコルは、他のバスプロトコルへ妥当な
程度容易に適合することを可能とする。 概観 ＢＩＵ１８（図２０乃至２３）は３２ビット同期多重化
型アドレス／データ、マルチマスターバスであり、バー
スト動作能力を有している。全てのバス信号は、マスタ
ーバスクロックに同期される。最大バースト速度はクロ
ック当り３２ビットワードであるが、待機状態を挿入す
ることによりより遅い速度とすることが可能である。 【０２４８】マルチプルマスター ＢＩＵ１８はマルチマスターバスである。簡単なバス要
求／バス許可プロトコルは、任意のアービトレーション
方法（例えば、回転型又は固定型優先度）を使用して、
外部アービタが任意の数のバスマスターをサポートする
ことを可能としている。それは、更にバスマスター先取
りもサポートしている。主要な適用環境は二つあり、即
ちホストメモリに対して直接的に接続されているＢＳＩ
１０（図８）及びホスト−ＢＳＩ共用型メモリ（図９）
である。正確なコンフィギュレーション、即ち形態はＢ
ＳＩ１０に対してトランスペアレント、即ち透明であ
り、且つ両方の場合においてバスはマルチマスターとす
ることが可能である。通常、ホストのシステムバスへ直
接的に接続されている場合、ＢＳＩは多数のバスマスタ
ーのうちの一つであり、共用型メモリ環境においては、
ＢＳＩ１０はデフォルトのバスマスターである（待ち時
間／帯域幅の理由のため）。該バスは、実効的に、ＢＳ
Ｉ内部ＤＭＡチャンネルと任意の外部マスターとの間で
共用されている。ＢＳＩ内において、チャンネルは優先
度の順番でサービス、即ち処理される。 【０２４９】アドレッシングモード ＡＢｕｓインターフェースはプログラム可能バスモード
を有しており、仮想又は物理的アドレッシングを選択す
る。物理的アドレッシングの場合、ＢＩＵ１８はメモリ
アドレスを出力し且つ直ぐにデータ転送を開始する。仮
想アドレッシングの場合、ＢＩＵ１８は仮想アドレスの
出力とデータ転送の開始との間に二つのクロックを挿入
する。このことは、外部ＭＭＵによるアドレス変換を行
なうことを可能とする。 【０２５０】帯域幅 本発明の１側面によれば、ＢＩＵ１８は単一の読取り及
び書込み及びバースト読取り及び書込みをサポートして
いる。連続する単一読取り／書込みは、物理的アドレッ
シングの場合、四つのクロックサイクル毎に行なうこと
が可能である。バーストトランザクションは、１２クロ
ックサイクル毎に８個の３２ビットワードを転送するこ
とが可能である。３６ＭＨｚクロックの場合、９６Ｍｂ
ｙｔｅｓ／ｓｅｃのピークの帯域幅を発生する。バスが
高周波数で動作することを可能とするために、プロトコ
ルは、バスマスター及びスレーブによってアサート（活
性化）され且つ脱アサート（脱活性化）される全ての信
号を画定する。バス装置によって積極的に信号を脱アサ
ートさせることは、不活性のトランザクションが高速で
あることを保証する。このことが画定されていない場合
には、外部プルアップ抵抗が十分に高速で信号を脱アサ
ートすることは不可能である。プロトコルは、更に、二
つのバス装置が同時的に一つのラインを駆動する場合を
回避することにより競合を減少している。 【０２５１】ＢＳＩ１０はＡＢｕｓクロックで同期的に
動作する。一般的に、ほとんどの適用はリングに対して
非同期的なシステムバスクロックを有しているので、動
作はリングに対して非同期的である。ＢＳＩ１０は、ホ
ストのメインシステムバス上又はローカルメモリ内に直
接的に動作すべく構成されている。ホストのバスに関し
て直接的に動作する場合、二つの重要なパラメータが存
在しており、即ち待ち時間（ｌａｔｅｎｃｙ）及び帯域
幅（ｂａｎｄｗｉｄｔｈ）である。上述した如く、ＢＳ
Ｉ１０は、送信及び受信経路の各々において二つのＦＩ
ＦＯを使用している。一方のＦＩＦＯは６４バイトの深
さであり、且つ他方のＦＩＦＯは各々３２バイトの二つ
のバンクを有しており、バースト動作能力を与えてい
る。メインデータＦＩＦＯ（＋バーストバンクの一つ）
によってカバーされる待ち時間の量は、外部メモリの平
均及び最大バス待ち時間を充足するものでなければなら
ない。リングからの８０ｎｓ毎の新たなバイトの場合、
６４バイトＦＩＦＯは６×８０＝５．１２マイクロ秒の
最大待ち時間を与える。勿論、該バスは、ＢＳＩがリン
グからバーストを組立てるのにかかる時間より小さな平
均バス待ち時間を与えるものでなければならない。３２
バイトバーストの場合、これは２５６０ｎｓである。 【０２５２】待ち時間問題をたすけるために、ＢＳＩ１
０は一つのバス保有期間においてＦＩＦＯを完全に空に
するか又は充填することが可能である。このことを達成
するために、ＢＳＩ１０は、ＦＩＦＯが満杯／空でない
場合には、バス要求を複数個のトランザクションに対し
てアサートされた状態を維持する。バスアービタがＢＳ
Ｉ１０に対するバスを複数個のトランザクションに対し
てそれをどれか他のものに解放することなしに許可する
場合、最大の待ち時間を認めることが可能である。ＢＳ
Ｉ１０は、バス許可を除去することにより任意の時間に
先取りさせることが可能である。バス許可が否定される
場合には、ＢＳＩは現在のトランザクションを完了し次
いで該バスを解放する。先取りからバス解放までの間最
大で１１個のクロックが存在する（＋何らかのメモリ待
機状態）。 【０２５３】バイト順番付 ＡＢｕｓは、何らかの性能最適化を有するバイトアドレ
ス可能なバスである。記述子は、常に、３２ビットアド
レス境界へ整合されている。入力ＩＤＵは、常に、ｂｕ
ｒｓｔ_ｓｉｚｅ境界に整合されている（デフォルトｂ
ｕｒｓｔ_ｓｉｚｅはモードレジスタをセットすること
によって決定される）。出力ＯＤＵは、任意の数のバイ
トとすることが可能であり（それがフレームの最後のＯ
ＤＵでなければゼロバイトとすることさえも可能）、任
意のバイトアドレス境界へ整合させることが可能である
が、ｂｕｒｓｔ_ｓｉｚｅ境界にも整合されている場合
に最も効率的に動作する。バーストは、常に、３２ビッ
トワード、１６又は３２バイト（バースト−寸法）アド
レス境界へ整合されている。バーストは、バースト−寸
法境界をクロス、即ち交差することはない。大きなバー
ストが許可される場合には、ＢＳＩは１６バイト及び３
２バイトバーストの両方のうちで最も効率的なもの（全
ての必要とされるデータのロード／格納に対する最小数
のクロック）を実施する。 【０２５４】全ての記述子のフェッチは、３２ビット整
合型境界へ又はそれからの二つの単一ワードアクセスと
して発生する。ＢＳＩ１０は動的バス寸法構成を実施す
ることはなく、アクセスされたメモリは３２ビットでな
ければならない。バスインターフェースは、ｂｉｇ−ｅ
ｎｄｉａｎ又はｌｉｔｔｌｅ−ｅｎｄｉａｎの何れかの
モードで動作することが可能である。両方のモードに対
するビット／バイト整合を以下の表ＸＩ及びＸＩＩに示
してある。バイト０はリングから受取った、又はリング
へ送信した最初のバイトである。 【０２５５】 【表３４】 【表３５】注意すべきことであるが、記述子はワード量であり、従
って何れかのモードにおいて同じに整列し、データスト
リームの順番のみが変化する。 バス状態 ＢＩＵ１８は単一及びバースト読取り及び書込みサイク
ルを使用する。仮想アドレスモードでプログラムされて
いる場合には、ＢＳＩは「ＤＭＡマスター」であり且つ
仮想アドレスを供給し、物理的アドレスはホストＣＰＵ
／ＭＭＵによって発生される。ＢＳＩ１０は、ＭＭＵが
アドレスを変換し且つそれをバス上にドライブすること
を可能とするために、物理的アドレスを出力した後に二
つのエキストラなサイクルを挿入する。物理的アドレス
モードにおいては、ＢＳＩは物理的アドレスのみを出力
し何らエキストラなサイクルを挿入することはない。Ｂ
ＩＵマスター状態図を図３３に示してある。 【０２５６】マスター状態 何らバスの活動が必要とされない場合にはＴｉ状態が存
在する。ＢＩＵ１８は、それがこの状態にある場合には
（全てが解放状態）何らのバス信号を駆動することはな
い。しかしながら、ＢＩＵ１８がバスサービスを必要と
する場合には、それはそのバス要求をアサートすること
が可能である。トランザクションがラン（稼動）される
場合、ＢＩＵ１８はＴｂｒ状態をエンタし且つバス要求
をアサートし、次いでバス許可に対して待機する。Ｔｂ
ｒに続く状態は、Ｔｖａ又はＴｐａの何れかである。仮
想アドレスモードにおいては、ＢＩＵ１８がＴｖａをエ
ンタし且つ仮想アドレス及び寸法ラインを該バス上にド
ライブする。物理的アドレスモードにおいては、Ｔｐａ
が次に発生する。Ｔｖａ状態の次はＴｍｍｕ状態であ
る。このサイクル期間中、外部ＭＭＵは、Ｔｖａ期間中
に出力されたＢＩＵ仮想アドレスの変換を実施してい
る。 【０２５７】Ｔｍｍｕ状態（仮想アドレッシング）又は
Ｔｂｒ状態（物理的アドレッシング）に続いて、Ｔｐａ
状態が発生する。バスマスター（仮想アドレスホストＣ
ＰＵ／ＭＭＵ、物理的アドレスＢＳＩ）が、物理的アド
レスをドライブし、且つＢＳＩ１０がアドレス、読取り
／書込みストローブ及び寸法（ｓｉｚｅ）信号をドライ
ブする。Ｔｐａ状態に続いて、ＢＩＵ１８はＴｄ状態を
エンタしデータワードを転送させる。各データ転送は、
Ｔｗ状態を挿入することにより無限に拡張させることが
可能であり、スレーブはそのアクノレッジをアサートし
且つＴｄｅ（サイクル）においてデータを転送すること
によってアクノレッジする。スレーブがクロック当り１
ワードの割合でデータを駆動することが可能である場合
（バースト状において）、それはそのアクノレッジをア
サートした状態に維持する。最終的なＴｄ／Ｔｗ状態に
続いて、ＢＩＵ１８はＴｒ状態をエンタしてバストラン
シーバをターンオフさせるか又はターンアラウンドする
時間を許容する。バス再試行要求は任意のＴｄ／Ｔｗ状
態において認識される。ＢＩＵ１８はＴｒ状態へ移行
し、次いでそれが新たなバス許可を獲得する場合に該ト
ランザクションを再度ランする。トランザクションの全
体が再試行され、即ちバーストの全てのワードについて
行なわれる。更に、インタラプトされたものが再試行さ
れる前にその他のトランザクションが試みられる。ＢＩ
Ｕ１８は、何れかのトランザクションが成功裡に完了す
るか又はバスエラーの信号が発生するまで、無限に再試
行を行なう。バスエラーはＴｄ／Ｔｗ状態において認識
される。 バスアービトレーション（仲裁） ＢＩＵ１８は、アービトレーション、即ち仲裁のための
バス要求／バス許可対を使用する。外部論理は、アービ
タ機能を与えねばならない。プロトコルが、保有期間当
り複数個のトランザクションを与えバスマスター先取り
を与える。ＢＩＵ１８は、バス要求をアサートし且つバ
ス許可がアサートされる場合にマスターとしての地位を
とる。ＢＩＵ１８が処理中の別のトランザクションを有
している場合には、バス要求をアサートした状態に維持
するか又は現在のトランザクションの完了前に再度それ
をアサートする。バス許可が現在のトランザクションの
終了前に（再度）アサートされると、ＢＩＵ１８はマス
ターとしての地位を保持し且つ次のトランザクションを
ラン、即ち稼動する。このプロセスは無限に繰返し行な
うことが可能である。 【０２５８】アービタがＢＩＵを先取りすることを所望
する場合には、それはバス許可を脱アサートする。ＢＩ
Ｕは現在のバストランザクションを完了させ、次いでバ
スを解放する。先取りからバス解放までの間は最大のバ
スクロック（１１＋８×ｍｅｍｏｒｙ_ｗａｉｔ_ｓｔａ
ｔｅｓ）である。例えば、１待機状態システムにおいて
は、ＢＳＩは最大で１９個のバスクロック以内にバスを
解放する。 信号（図２０乃至２３） アドレス及びデータ 上述した如く、ＡＢｕｓは３２ビットの多重化型アドレ
ス／データバスを使用する。バースト転送能力について
ユーザを助けるために、バースト期間中にサイクル動作
されるアドレスの三つのビットが脱多重化した状態で出
力される。該バスは、現在の状態に依存して異なった情
報を担持する。 ＡＢ_ＡＤ［３１：０］ ３２ビットの多重化型アドレスデータバス。３状態入力
／出力。Ｔｖａ期間中、ＡＢ_ＡＤ［２７：０］はアク
セスされるべきメモリ位置の仮想アドレスを担持し（２
８ビット）、且つＡＢ_ＡＤ［３１：２８］はサイクル
識別子／機能コードを担持する（４ビット）。仮想アド
レスモードにおいては、ホストマスターはＴｐａ期間中
に変換されたアドレスを供給するが、物理的アドレスモ
ードにおいては、ＢＳＩは、Ｔｐａ期間中、物理的アド
レス及び機能コードをドライブする。Ｔｄ及びＴｗ状態
期間中、ＡＢ_ＡＤバスは該データを担持する。該デー
タの整合は、ｂｉｇ−ｉｎｄｉａｎ又はｌｉｔｔｌｅ−
ｉｎｄｉａｎとすべくプログラムすることが可能であ
る。以下の表はバスアクセス用の機能コードエンコーデ
ィングを示している。 ＡＢ_ＢＰ［３：０］ これらはＡＢ_ＡＤ用のバイトパリティラインである。
ＡＢ_ＢＰ［３］はＡＢ_ＡＤ［３２：２４］に対するバ
イトパリティであり、ＡＢ_ＢＰ［２］はＡＢ_ＡＤ［２
３：１６］に対するものであり、ＡＢ_ＢＰ［１］はＡ
Ｂ_ＡＤ［１５：８］に対するものであり、且つＡＢ_Ｂ
Ｐ［０］はＡＢ_ＡＤ［７：０］に対するものである。
ＢＳＩはＡＢｕｓに対しアドレス出力に関するパリティ
を発生する。速度を最大とさせるために、該パリティは
予め計算される（該アドレスが格納されている間に計算
される）。 【０２５９】 表XIII トランザクション機能コード ＡＤ［３１：２８］ トランザクションタイプ ０ ＲＳＡＰ_１ ＯＤＵ ｌｏａｄ １ ＲＳＡＰ_１ ＯＤＵＤ ｌｏａｄ／ＣＮＦ ｓｔｏｒｅ ２ ＲＳＡＰ_１ ＲＥＱ ｌｏａｄ ３ ＲＳＡＰ_０ ＯＤＵ ｌｏａｄ ４ ＲＳＡＰ_０ ＯＤＵＤ ｌｏａｄ／ＣＮＦ ｓｔｏｒｅ ５ ＲＳＡＰ_０ ＲＥＱ ｌｏａｄ ６ ＩＳＡＰ_２ ＩＤＵ ｓｔｏｒｅ ７ ＩＳＡＰ_２ ＩＤＵＤ ｓｔｏｒｅ ８ ＩＳＡＰ_２ ＰＳＰ ｌｏａｄ ９ ＩＳＡＰ_１ ＩＤＵ ｓｔｏｒｅ Ａ ＩＳＡＰ_１ ＩＤＵＤ ｓｔｏｒｅ Ｂ ＩＳＡＰ_１ ＰＳＰ ｌｏａｄ Ｃ ＩＳＡＰ_０ ＩＤＵ ｓｔｏｒｅ Ｄ ＩＳＡＰ_０ ＩＤＵＤ ｓｔｏｒｅ Ｅ ＩＳＡＰ_０ ＰＳＰ ｌｏａｄ Ｆ ＰＲＴ ＲＡＭ ｌｏａｄ／ｓｔｏｒｅ ＡＢ_Ａ［４：２］ バースト期間中にサイクル動作される脱多重化されたア
ドレスの３ビット。３状態出力のみ。それらは、Ｔｐａ
から最後のＴｄ状態へドライブされ、次のＴｒ状態にお
いて否定され、次いで解放される。注意すべきことであ
るが、提供されたアドレスは、最適なメモリタイミング
に対する外部パイプライン動作を可能とする（詳細に関
してはタイミング線図を参照）。 【０２６０】コマンド（命令） ＡＢ_ＡＳ_ アドレスストローブ信号は三信号出力であり、Ｔｐａか
ら最大で最後のＴｄ状態へＢＳＩによってアサートさ
れ、そこで否定され、次いでＴｒ状態において解放され
る。それは、二つの目的のために使用することが意図さ
れている。それがアサートされるサイクルにおいて、ア
ドレスはＡＢ_ＡＤ上でドライブされ、従ってＡＢ_ＡＳ
_はアドレスストローブである。ＡＢ_ＡＳ_が不活性状
態であり且つＡＢ_ＡＣＫ_が活性状態である場合には、
次のサイクルはＴｒ状態であり、且つ外部アービタは全
てのそのバス要求をサンプルし、且つ次のサイクルにお
いてバス許可を出力することが可能である。 ＡＢ_ＲＷ_ Ｒｅａｄ_Ｗｒｉｔｅ_信号は３状態出力であり、Ｔｐａ
から最後のＴｄ状態へアサートされ、次のＴｒ状態にお
いて否定され、次いで解放される。それは、読取りのた
めには高状態へドライブされ、且つ書込みの場合には低
状態へドライブされる。 ＡＢ_ＤＥＮ_ Ｄａｔａ_Ｅｎａｂｌｅ信号は３状態出力であり、最初
のＴｄ状態から最後のＴｄ状態へアサートされ、次のＴ
ｒ状態において否定され、次いで解放される。 ＡＢ_ＣＹＺ［２：０］ Ｓｉｚｅ（寸法）信号は３状態出力であり、Ｔｐａから
最後のＴｄ状態までアサートされ、次のＴｒ状態におい
て否定され、次いで解放される。それらは、トランザク
ションの転送寸法を表わす。エンコーディングに関して
は以下の表に示してある。（注意すべきであるが、ＡＢ
_ＣＹＺ［２］はバーストインジケータである。） 【０２６１】 表XIV 寸法エンコーディング ＡＢ_ＳＩＺ２ ＡＢ_ＳＩＺ１ ＡＢ_ＳＩＺ０ 転送寸法 Ｎ Ｎ Ｎ ４Ｂｙｔｅｓ Ｎ Ｎ Ａ １Ｂｙｔｅ Ｎ Ａ Ｎ ２Ｂｙｔｅｓ Ｎ Ａ Ａ Ｒｅｓｅｒｖｅｄ Ａ Ｎ Ｎ １６Ｂｙｔｅｓ Ａ Ｎ Ａ ３２Ｂｙｔｅｓ Ａ Ａ Ｎ Ｒｅｓｅｒｖｅｄ Ａ Ａ Ａ Ｒｅｓｅｒｖｅｄ ＡＢ_ＡＣＫ_ 転送アクノレッジ入力は、バスマスターに対するスレー
ブの応答を表わすために使用される。スレーブは四つの
チョイスを有しており、即ち、待機状態の挿入、トラン
ザクションに対する再試行、エラーでの終了、及び通常
の終了である。ＢＳＩは３２ビットの転送のみを実施す
る。以下の表を参照するとよい。 ＡＢ_ＥＲＲ_ バスエラー入力はスレーブによってアサートされ、トラ
ンザクション再試行又はトランザクションアボート（中
断）を発生させる。ステータスエンコーディングは以下
の表に示してある。 【０２６２】 表ＸＶ スレーブトランザクション応答 ＡＢ_ＡＣＫ_ ＡＢ_ＥＲＲ_ 定義 Ｎ Ｎ 挿入待機状態 Ｎ Ａ バスエラー Ａ Ａ トランザクション再試行 Ａ Ｎ アクノレッジ ＢＩＵ１８は、内部ＤＭＡチャンネル間の仲裁を行ない
且つ何れかのチャンネルがサービスを要求する場合にバ
ス要求を出力する。 ＡＢ_ＰＲ_ バス要求出力は、ＢＩＵによってアサートされ、ＡＢｕ
ｓへのアクセスを獲得する。 ＡＢ_ＢＧ_ バス許可入力は外部論理によってアサートされて、ＢＳ
Ｉへのバスを許可する。ＡＢ_ＢＧ_がトランザクション
の開始時にアサートされる場合（Ｔｐａ）、ＢＳＩはト
ランザクションをラン（稼動）する。．ＬＥ．ＵＨ〃Ｍ
ｉｓｃｅｌｌａｎｅｏｕｓ−〃．ＶＬ１５０ ＡＢ_ＣＬＫ 全てのＡＢｕｓ動作は、ＡＢ_ＣＬＫの上昇エッジに対
して同期される。 物理的アドレッシングバストランザクション このセクションは、物理的アドレッシングモードにおけ
る全てのバストランザクションの詳細について説明する
（図３４−３２）。次のセクションは仮想アドレッシン
グについて詳細に説明する。 【０２６３】単一読取り Ｔｂｒ． ＢＳＩがＡＢ_ＢＲ_をアサートして、それが転送を実施
することを所望していることを表わす。ホストがＡＢ_
ＢＧ_をアサートし、ＢＳＩがＡＢ_Ａをドライブし、且
つＡＢ_ＢＧがアサートされている場合に、ＡＢ_ＡＤを
ドライブする。次のクロックでＴｐａへ移動する。 Ｔｂａ． ＢＳＩが該アドレスでＡＢ_Ａ及びＡＢ_ＡＤをドライブ
し、ＡＢ_ＡＳをアサートし、ＡＢ_ＲＷ及びＡＢ_ＳＩ
Ｚ［２：０］をドライブし、別のトランザクションが必
要とされない場合には、ＡＢ_ＢＲ_を否定する。 Ｔｄ． ＢＳＩがＡＢ_ＡＳ_を否定し、ＡＢ_ＤＥＮ_をアサート
し、ＡＢ_ＡＣＫ_及びＡＢ_ＥＲＲ_をサンプルする。ス
レーブがＡＢ_ＡＣＫ_をアサートし、ＡＢ_ＥＲＲ_をド
ライブし、レディである場合ＡＢ_ＡＤ（データを有す
る）をドライブする。ＢＳＩが有効なＡＢ_ＡＣＫ_をサ
ンプルし、読取りデータを獲得する。Ｔｗ状態は、Ｔｄ
の後に発生することが可能である。 Ｔｒ． ＢＳＩがＡＢ_ＲＷ_，ＡＢ_ＤＥＮ_，ＡＢ_ＳＩＺ
［２：０］を否定し、ＡＢ_Ａ，ＡＢ_ＡＳ_を解放す
る。スレーブがＡＢ_ＡＣＫ_及びＡＢ_ＥＲＲ_を脱アサ
ートし、ＡＢ_ＡＤを解放する。 【０２６４】単一書込み Ｔｂｒ． ＢＳＩがＡＢ_ＢＲ_をアサートし、それが転送を実施す
ることを所望することを表わす。ホストがＡＢ_ＢＧ_を
アサートし、ＢＳＩがＡＢ_Ａをドライブし、且つＡＢ_
ＢＧがアサートされている場合に、ＡＢ_ＡＤをドライ
ブする。次のクロックでＴｐａへ移動する。 Ｔｐａ． ＢＳＩが該アドレスを有するＡＢ_Ａ及びＡＢ_ＡＤをド
ライブし、ＡＢ_ＡＳをアサートし、ＡＢ_ＲＷ及びＡＢ
_ＳＩＺ［２：０］をドライブし、別のトランザクショ
ンが必要とされない場合にＡＢ_ＢＲ_を否定する。 Ｔｄ． ＢＳＩがＡＢ_ＡＳ_を否定し、ＡＢ_ＤＥＮ_をアサート
し、書込みデータと共にＡＢ_ＡＤをドライブし、且つ
ＡＢ_ＡＣＫ_及びＡＢ_ＥＲＲ_のサンプリングをスター
トする。スレーブはＡＢ_ＡＤデータを捕獲し、ＡＢ_Ａ
ＣＫ_をアサートし、ＡＢ_ＥＲＲ_をドライブする。Ｂ
ＳＩが有効なＡＢ_ＡＣＫ_をサンプルする。Ｔｗ状態
は、Ｔｄの後に発生することが可能である。 Ｔｒ． ＢＳＩがＡＢ_ＲＷ，ＡＢ_ＤＥＮ_，ＡＢ_ＳＩＺ［２：
０］を否定し、ＡＢ_Ａ，ＡＢ_ＡＤ，ＡＢ_ＡＳ_を解放
する。スレーブがＡＢ_ＡＣＫ_及びＡＢ_ＥＲＲ_を脱ア
サートし、データと共にＡＢ_ＡＤのドライブを停止す
る。 【０２６５】バースト読取り Ｔｂｒ． ＢＳＩがＡＢ_ＢＲ_をアサートし、それが転送を実施す
ることを所望することを表わす。ホストがＡＢ_ＢＧ_を
アサートし、ＢＳＩがＡＢ_Ａをドライブし、且つＡＢ_
ＢＧ_がアサートされる場合に、ＡＢ_ＡＤをドライブす
る。次のクロックでＴｐａへ移動する。 Ｔｐａ． ＢＳＩがアドレスと共にＡＢ_Ａ及びＡＢ_ＡＤをドライ
ブし、ＡＢ_ＡＳ_をアサートし、ＡＢ_ＲＷ_及びＡＢ_
ＳＩＺ［２：０］をドライブし、別のトランザクション
が要求されない場合にはＡＢ_ＢＲ_を否定する。 Ｔｄ． ＢＳＩがＡＢ_ＤＥＮ_をアサートし、ＡＢ_ＡＣＫ_及び
ＡＢ_ＥＲＲ_をサンプルし、ＡＢ_Ａ上のアドレスをイ
ンクリメントする。スレーブはＡＢ_ＡＣＫ_をアサート
し、ＡＢ_ＥＲＲ_をドライブしレディである場合にＡＢ
_ＡＤ（データと共に）をドライブする。ＢＳＩが有効
なＡＢ_ＡＣＫ_をサンプルし、読取りデータを捕獲す
る。Ｔｗ状態は、Ｔｄの後に発生することが可能であ
る。この状態は、４回又は８回繰返される（バースト寸
法に応じて）。最後のＴｄ状態で、ＢＳＩはＡＢ_ＡＳ_
を否定する。 Ｔｒ． ＢＳＩはＡＢ_ＲＷ_，ＡＢ_ＤＥＮ_，ＡＢ_ＳＩＺ
［２：０］を否定し、ＡＢ_Ａ，ＡＢ_ＡＳ_を解放す
る。スレーブはＡＢ_ＡＣＫ_及びＡＢ_ＥＲＲ_を脱アサ
ートし、ＡＢ_ＡＤを解放する。 【０２６６】バースト書込み Ｔｂｒ． ＢＳＩがＡＢ_ＢＲ_をアサートして、それが転送を実施
することを所望することを表わす。ホストがＡＢ_ＢＥ_
をアサートし、ＢＳＩがＡＢ_Ａをドライブし、且つＡ
Ｂ_ＢＧ_がアサートされる場合にＡＢ_ＡＤをドライブ
する。次のクロックでＴｐａへ移動する。 Ｔｐａ． ＢＳＩがアドレスを有するＡＢ_Ａ及びＡＢ_ＡＤをドラ
イブし、ＡＢ_ＡＳ_をアサートし、ＡＢ_ＲＷ_及びＡＢ
_ＳＩＺ［２：０］をドライブし、別のトランザクショ
ンが要求されない場合にＡＢ_ＢＲ_を否定する。 Ｔｄ． ＢＳＩがＡＢ_ＤＥＮ_をアサートし、書込みデータを有
するＡＢ_ＡＤをドライブし、ＡＢ_ＡＣＫ_及びＡＢ_Ｅ
ＲＲ_をサンプルし、ＡＢ_Ａ上のアドレスをインクリメ
ントする。スレーブがＡＢ_ＡＤデータを捕獲し、ＡＢ_
ＡＣＫ_をアサートし、ＡＢ_ＥＲＲ_をドライブする。
ＢＳＩが有効なＡＢ_ＡＣＫをサンプルする。Ｔｗ状態
は、Ｔｄの後に発生することが可能である。この状態
は、完全なバーストに対して要求される如く繰返し行な
われる。最後のＴｄ状態で、ＢＳＩはＡＢ_ＡＳ_を否定
する。 Ｔｒ． ＢＳＩはＡＢ_ＲＷ_，ＡＢ_ＤＥＮ_，ＡＢ_ＳＩＺ
［２：０］を否定し、ＡＢ_Ａ，ＡＢ_ＡＤ，ＡＢ_ＡＳ_
を解放する。スレーブがＡＢ_ＡＣＫ_及びＡＢ_ＥＲＲ
を脱アサートし、データを有するＡＢ_ＡＤのドライブ
を停止する。 仮想アドレッシングバストランザクション このセクションは、仮想アドレッシングモードにおける
全てのバストランザクションを詳細に説明する。 単一読取り Ｔｂｒ． ＢＳＩがＡＢ_ＢＲ_をアサートし、それが転送を実施す
ることを所望していることを表わす。ホストがＡＢ_Ｂ
Ｇ_をアサートし、ＢＳＩがＡＢ_Ａをドライブし、且つ
ＡＢ_ＢＧ_がアサートされている場合に、ＡＢ_ＡＤを
ドライブする。次のクロックでＴｖａへ移動する。 Ｔｖａ． ＢＳＩが１クロックに対し仮想アドレスを有するＡＢ_
Ａ及びＡＢ_ＡＤをドライブし、ＡＢ_ＡＳ_を否定し、
ＡＢ_ＲＤ_をアサートし、ＡＢ_ＳＩＺ［２：０］をド
ライブし、別のトランザクションが必要とされない場合
にＡＢ_ＢＲ_を否定する。 Ｔｍｍｕ． ホストＭＭＵがこのクロック期間中にアドレス変換を実
施する。 Ｔｐａ． ホストＭＭＵが変換された（物理的）アドレスを有する
ＡＢ_ＡＤをドライブし、ＢＳＩがＡＢ_Ａをドライブ
し、ＡＢ_ＡＳ_をアサートする。 Ｔｄ． ＢＳＩがＡＢ_ＡＳ_を否定し、ＡＢ_ＤＥＮ_をアサート
し、ＡＢ_ＡＣＫ及びＡＢ_ＥＲＲ_をサンプルする。ス
レーブがＡＢ_ＡＣＫ_をアサートし、ＡＢ_ＥＲＲ_をド
ライブし、レディである場合にＡＢ_ＡＤ（データを有
する）をドライブする。ＢＳＩが有効なＡＢ_ＡＣＫ_を
サンプルし、読取りデータを確保する。Ｔｗ状態は、Ｔ
ｄの後に発生することが可能である。 Ｔｒ． ＢＳＩがＡＢ_ＲＷ_，ＡＢ_ＤＥＮ_，ＡＢ_ＳＩＺ
［２：０］を否定し、ＡＢ_Ａ，ＡＢ_ＡＳ_を解放す
る。スレーブがＡＢ_ＡＣＫ_及びＡＢ_ＥＲＲ_を脱アサ
ートし、ＡＢ_ＡＤを解放する。 単一書込み Ｔｂｒ． ＢＳＩがＡＢ_ＢＲ_をアサートして、それが転送を実施
することを所望することを表わす。ホストがＡＢ_ＢＧ_
をアサートし、ＢＳＩがＡＢ_Ａをドライブし、且つＡ
Ｂ_ＢＧ_がアサートされている場合に、ＡＢ_ＡＤをド
ライブする。次のクロックでＴｖａへ移動する。 Ｔｖａ． ＢＳＩが１クロックに対し仮想アドレスを有するＡＢ_
Ａ及びＡＢ_ＡＤをドライブし、ＡＢ_ＡＳ_を否定し、
ＡＢ_ＲＷ_を否定し、ＡＢ_ＳＩＺ［２：０］をドライ
ブする。 Ｔｍｍｕ． ホストＭＭＵがこのクロック期間中にアドレス変換を実
施する。 Ｔｐａ． ホストＭＭＵが該アドレスを有するＡＢ_ＡＤをドライ
ブし、ＢＳＩがＡＢ_Ａをドライブし、ＡＢ_ＡＳ_をア
サートし、且つ別のトランザクションが必要とされない
場合にＡＢ_ＢＲ_を否定する。 Ｔｄ． ＢＳＩがＡＢ_ＡＳ_を否定し、ＡＢ_ＤＥＮ_をアサート
し、書込みデータを有するＡＢ_ＡＤをドライブし、且
つＡＢ_ＡＣＫ_及びＡＢ_ＥＲＲ_のサンプルをスタート
する。スレーブがＡＢ_ＡＤデータを獲得し、ＡＢ_ＡＣ
Ｋ_をアサートし、ＡＢ_ＥＲＲ_をドライブする。ＢＳ
Ｉが有効なＡＢ_ＡＣＫ_をサンプルする。Ｔｗ状態は、
Ｔｄの後に発生することが可能である。 Ｔｒ． ＢＳＩがＡＢ_ＲＷ_，ＡＢ_ＤＥＮ_，ＡＢ_ＳＩＺ
［２：０］を否定し、ＡＢ_Ａ，ＡＢ_ＡＤ，ＡＢ_ＡＳ_
を解放する。スレーブがＡＢ_ＡＣＫ_及びＡＢ_ＥＲＲ_
を脱アサートし、データを有するＡＢ_ＡＤのドライブ
を停止する。 バースト読取り Ｔｂｒ． ＢＳＩがＡＢ_ＢＲ_をアサートして、それが転送を実施
することを所望することを表わす。ホストがＡＢ_ＢＧ_
をアサートし、ＢＳＩがＡＢ_Ａをドライブし、且つＡ
Ｂ_ＢＧ_がアサートされている場合にＡＢ_ＡＤをドラ
イブする。次のクロックでＴｖａへ移動する。 Ｔｖａ． ＢＳＩが１クロックに対し該仮想アドレスを有するＡＢ
_Ａ及びＡＢ_ＡＤをドライブし、ＡＢ_ＡＳ_を否定し、
ＡＢ_ＲＣ_を否定し、ＡＢ_ＳＩＺ［２：０］をドライ
ブし、別のトランザクションが必要とされない場合にＡ
Ｂ_ＢＲ_を否定する。 Ｔｍｍｕ． ホストＭＭＵは、このクロック期間中にアドレス変換を
実施する。 Ｔｐａ． ホストＭＭＵが変換された（物理的）アドレスを有する
ＡＢ_ＡＤをドライブし、ＢＳＩがＡＢ_Ａをドライブ
し、ＡＢ_ＡＳ_をアサートする。 Ｔｄ． ＢＳＩがＡＢ_ＤＥＮ_をアサートし、ＡＢ_ＡＣＫ_及び
ＡＢ_ＥＲＲ_をサンプルする。スレーブがＡＢ_ＡＣＫ_
をアサートし、ＡＢ_ＥＲＲ_をドライブし、レディであ
る場合にＡＢ_ＡＤ（データを有する）をドライブす
る。ＢＳＩが有効なＡＢ_ＡＣＫ_をサンプルし、読取り
データを捕獲する。Ｔｗ状態は、Ｔｄの後に発生するこ
とが可能である。この状態は、４回又は８回繰返される
（バースト寸法に応じて）。最後のＴｄ状態で、ＢＳＩ
がＡＢ_ＡＳ_を否定する。 Ｔｒ． ＢＳＩがＡＢ_ＲＷ_，ＡＢ_ＤＥＮ_，ＡＢ_ＳＩＺ
［２：０］を否定し、ＡＢ_Ａ，ＡＢ_ＡＤ，ＡＢ_ＡＳ_
を解放する。スレーブがＡＢ_ＡＣＫ_及びＡＢ_ＥＲＲ_
を脱アサートし、データを有するＡＢ_ＡＤのドライブ
を停止する。 バースト書込み Ｔｂｒ． ＢＳＩがＡＢ_ＢＲ_をアサートして、それが転送を実施
することを所望することを表わす。ホストがＡＢ_ＢＧ_
をアサートし、ＢＳＩがＡＢ_Ａをドライブし、且つＡ
Ｂ_ＢＧ_がアサートされる場合に、ＡＢ_ＡＤをドライ
ブする。次のクロックでＴｖａへ移動する。 Ｔｖａ． ＢＳＩが１クロックに対する仮想アドレスを有するＡＢ
_Ａ及びＡＢ_ＡＤをドライブし、ＡＢ_ＡＳ_を否定し、
ＡＢ_ＲＷ_を否定し、ＡＢ_ＳＩＺ［２：０］をドライ
ブする。 Ｔｍｍｕ． ホストＭＭＵが、このクロック期間中にアドレス変換を
実施する。 Ｔｐａ． ホストＭＭＵが該アドレスを有するＡＢ_ＡＤをドライ
ブし、ＢＳＩがＡＢ_Ａをドライブし、ＡＢ_ＡＳ_をア
サートし、且つ別のトランザクションが必要とされない
場合にＡＢ_ＢＲ_を否定する。 Ｔｄ． ＢＳＩがＡＢ_ＤＥｎ_をアサートし、書込みデータを有
するＡＢ_ＡＤをドライブし、且つＡＢ_ＡＣＫ_及びＡ
Ｂ_ＥＲＲ_のサンプリングをスタートする。スレーブが
ＡＢ_ＡＤデータを捕獲し、ＡＢ_ＡＣＫ_をアサート
し、ＡＢ_ＥＲＲ_をドライブする。ＢＳＩが有効なＡＢ
_ＡＣＫをサンプルする。Ｔｗ状態は、Ｔｄの後に発生
することが可能である。この状態は、完全なバーストに
対して必要とされる場合に繰返される。最後のＴｄ状態
で、ＢＳＩがＡＢ_ＡＳ_を否定する。 Ｔｒ． ＢＳＩがＡＢ_ＲＷ_，ＡＢ_ＤＥＮ_，ＡＢ_ＳＩＺ
［２：０］を否定し、ＡＢ_Ａ，ＡＢ_ＡＤ，ＡＢ_ＡＳ_
を解放する。スレーブがＡＢ_ＡＣＫ_及びＡＢ_ＥＲＲ_
を脱アサートし、データを有するＡＢ_ＡＤのドライブ
を停止する。 【０２６７】ＢＭＡＣインターフェース このセクションは、ＢＭＡＣとＢＳＩとの間のインター
フェースについて説明する。図３８乃至４０に示した如
く、このインターフェースは二つの部分、即ちＭＡＣ表
示インターフェース及びＭＡＣ要求インターフェースか
ら構成されている。 要求インターフェース データ ＭＲＤ［７：０］ これはＢＳＩからの８ビット出力データである。 ＭＲＤ これはＭＲＤ上のパリティである。 【０２６８】要求されたサービス ＰＱＲＣＬＳ［３：０］ 要求／解放クラスのタイプを選択する。 ＲＱＢＣＮ ビーコン状態から送給されるべきフレームを要求する。 ＲＱＣＬＭ クレーム状態から送給されるべきフレームを要求する。 【０２６９】オプション ＳＴＲＩＰ 無効剥離オプション ＳＡＴ ＭＡＣパラメータＲＡＭではなくデータストリームから
ＳＡを選択する。（これは、通常、ＢＭＡＣ上のＳＡＴ
及びＳＡＩＧＴの両方へ接続されている。） ＦＣＳＴ ＢＭＡＣにより発生されたＦＣＳをディスエーブルし、
その代わりにデータストリームを使用する。 【０２７０】送信ハンドシェーク ＲＱＲＤＹ 捕獲された場合に要求されたクラスのトークンが使用さ
れることを表わす。 ＴＸＲＤＹ 使用可能なトークンが捕獲されたことを表わす。 ＲＱＳＥＮＤ 送信されるべきデータの準備がなされていることを表わ
す。 ＭＲＤＳ ＭＲＤ送信データをストローブする。ＢＭＡＣ上のＴＸ
ＡＣＫへ接続する。 ＲＱＥＯＦ データの最後のバイトが送信インターフェースにあるこ
とを表わす。 ＲＱＦＩＮＡＬ 要求の最終フレームを表わす。 ＲＱＡＢＯＲＴ 現在のフレームをアボートするためにＢＳＩによってア
サートされる。 ＴＸＥＤ ＥＤが送信中であることを表わす。 ＴＸＰＡＳＳ サービス機会の不存在を表わす。 ＴＸＡＢＯＲＴ ＭＡＣが送信したＤＩＤがこのフレームをアボートする
ことを表わす。 【０２７１】送信ステータス ＴＸＲＩＮＧＯＰ ローカルＭＡＣ送信機リング動作フラッグの状態を表わ
す。 ＴＸＣＬＡＳＳ 現在のトークンのクラスを表わす。 表示インターフェース データ ＭＩＤ［７：０］ これは、ＢＳＩへの８ビット入力データである。 ＭＩＰ これはＭＩＤ上のパリティである。 【０２７２】フレームシーケンス動作及びハンドシェー
ク ＦＣＲＣＶＤ フレーム制御を受信したことを表わす。 ＩＮＦＯＲＣＶＤ ＩＮＦＯフィールドの最初の４バイトが受信されたこと
を表わす。 ＩＤＲＣＶＤ フレームシーケンスの終端（ＥＤＦＳ）が受信されてい
ることを表わす。 ＭＩＤＳ ＭＡＣ 有効データに対しアサートされているデータストローブ
を表わす。 【０２７３】フレーム情報 ＡＦＬＡＧ ＤＡフィールド上で発生した内部アドレスマッチを表わ
す。 ＭＦＬＡＧ 受信したＳＡがＭＬＡ又はＭＳＡ（ＤＭＡＣ）レジスタ
とマッチすることを表わす。 ＳＡＭＥＳＡ 現在のフレームのＳＡが前のフレームと同一であり且つ
これらのフレームはＭＡＣフレームではなく、且つそれ
ら二つの寸法が同一であることを表わす。 ＳＡＭＥＩＮＦＯ 現在のフレームのＩＮＦＯフィールドの最初の４バイト
が最後のフレームの最初の四つのＩＮＦＯバイトと同一
であり、且つそれらがＭＡＣフレームであり、且つそれ
らのアドレス長が同一であることを表わす。 【０２７４】フレームステータス ＶＤＬ 受信したフレームに対する有効データ長を表わす。 ＶＦＣＳ 受信したフレームに対する有効ＦＣＳを表わす。 ＴＫＲＣＶＤ 完全なトークンが受信されたことを表わす。 ＦＲＳＴＲＴ フレームが剥離されたことを表わす。 ＦＯＥＲＲＯＲ スタンダードで定義されたフォーマットエラーを表わ
す。 ＭＡＣＲＳＴ 内部エラー、ＭＡＣフレーム、ＭＡＣリセット、又はソ
フトウエア乃至はハードウエアリセットを表わす。 【０２７５】ステータスインジケータ ＶＣＯＰＹ ＣＯＰＹインジケータをセットするために使用される。 ＥＡ 外部Ａ_フラッグ。外部ＤＡマッチが検知された場合に
アサートされる。ＥＣＩＰがアサートされた状態から否
定された状態へ移行される場合にサンプルされる。サン
プルウインドはＪＫ−＞ＥＤである。 ＥＣＩＰ 進行中の外部比較。ＥＡ入力をストローブするために使
用される。 ＥＭ 外部Ｍ_Ｆｌａｔ。外部ＳＡマッチが検知された場合に
アサートされる。フレームの最後のバイト（通常、ＥＤ
ＲＣＶＤがアサートされる場合）又は〜ＥＣＩＰ上のＢ
ＳＩによってサンプルされる。 【０２７６】その他 ＬＢＣ［５：３：１］ ＣＤＤからのローカルバイトクロックの種々の相。 ＳＳＥＲ リングクロックスキャンチェーン用のスキャンパスイネ
ーブル。 ＳＳＥＢ バスクロックスキャンチェーン用スキャンパスイネーブ
ル。 ＳＩＲ［１：０］ リングクロックスキャンチェーン用スキャンチェーン入
力。 ＳＩＢ［１：０］ バスクロックスキャンチェーン用スキャンチェーン入
力。 【０２７７】ＣＢＵＳインターフェース ＢＳＩ１０は、内部レジスタ及び論理に対する８ビット
非同期インターフェースを与えている。内部レジスタへ
のアクセスが可能である。このインターフェースは、他
のＮＳＣ ＦＤＤＩチップセット部品上の同様のインタ
ーフェースと適合性があり、且つＣＢｕｓと呼ばれる。
アテンション／通知フラッグへのアクセスは、ＣＢｕｓ
を介して行なわれねばならない。動作上のコマンド（命
令）は、ＣＢｕｓを介してＢＳＩ内にロードされる。Ｃ
Ｂｕｓに対するプロトコルをこのセクションにおいて説
明する。コマンドレジスタの使用及び内部レジスタマッ
プは、上述したプログラミングインターフェースのセク
ションにおいて説明してある。 ＣＢＵＳ信号 ＣＢ［４：０］ 制御バスアドレス入力がアクセスされるべきＢＳＩ位置
を選択する。 ＣＢＤ［７：０］ 双方向制御バスデータ信号が８ビットデータをＢＳＩへ
及びそこから送給する。 ＣＢＰ これは、ＣＢＤバス用の奇数パリティである。 ＣＥ_ チップイネーブル。 ＣＢ_ＲＷ_ Ｒｅａｄ／Ｗｒｉｔｅ_ｉｎｐｕｔは、データ転送方向
を選択する。 ＣＢ_ＡＣＫ_ アクノレッジオープンドレイン出力。 ＩＮＴ ＢＳＩからのインタラプトオープンドレイン出力。 ＲＳＴ_ ＢＳＩに対するハードリセット入力。 ＣＢＵＳプロトコル このプロトコルは簡単な非同期ハンドシェークである。
ホストが、ＣＢＡ及びＣＢＤ上にアドレス及びデータ
（書込みのため）をセットアップし、ＣＢ_ＲＷ_をドラ
イブし、次いでＣＥ_をアサートする。転送が完了する
と、ＢＳＩがＣＢ_ＡＣＫ_をアサートする。ＣＥ_は、
ＣＢ_ＡＣＫ_がアサートされると脱アサートされること
が可能であり、且つ新たなトランザクションは、ＣＢ_
ＡＣＫ_が脱アサートされるとスタートさせることが可
能である。注意すべきであるが、ＣＢ_ＡＣＫ_はオープ
ンドレイン出力であり、従って高状態へドライブさせる
ことはない。 【０２７８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】 【図１】 ＦＤＤＩフレーム及びトークンフォーマット
を示した概略図。 【図２】 ＦＤＤＩプロトコルに適合したステーション
に対して必要とされる構成要素を示したブロック図。 【図３】 ホストステーションとＦＤＤＩトークンリン
グとの間の集積化したインターフェースを与えるために
協働する構成要素を示したブロック図。 【図４】 ＦＤＤＩ基本的媒体アクセス制御（ＭＡＣ）
機能の一実施例の構成要素を示したブロック図。 【図５】 ＢＭＡＣリングエンジンの一実施例を示した
ブロック図。 【図６】 ＢＭＡＣ非同期優先度選択論理の一実施例を
示したブロック図。 【図７】 本発明に基づくＢＭＡＣシステムインターフ
ェース（ＢＳＩ）の一実施例を示したブロック図。 【図８】 ホストのシステムバスへ直接的に接続された
ＢＳＩを示したブロック図。 【図９】 共用型メモリを使用するＢＳＩを示したブロ
ック図。 【図１０】 二つのフレームの出力要求を示した概略
図。 【図１１】 ＢＳＩによって認識され及び／又は発生さ
れる五つの記述子タイプを示した概略図。 【図１２】 表示モジュールのアーキテクチャを示した
ブロック図。 【図１３】 要求モジュールの一般的なアーキテクチャ
を示したブロック図。 【図１４】 要求モジュールの種々の構成要素のアーキ
テクチャを示したブロック図。 【図１５】 要求モジュールの種々の構成要素のアーキ
テクチャを示したブロック図。 【図１６】 要求モジュールの種々の構成要素のアーキ
テクチャを示したブロック図。 【図１７】 要求モジュールの種々の構成要素のアーキ
テクチャを示したブロック図。 【図１８】 要求モジュールの種々の構成要素のアーキ
テクチャを示したブロック図。 【図１９】 ステータス発生／空間管理モジュールのア
ーキテクチャを示したブロック図。 【図２０】 バスインターフェースユニットモジュール
のアーキテクチャを示したブロック図。 【図２１】 バスインターフェースユニットモジュール
のアーキテクチャを示したブロック図。 【図２２】 バスインターフェースユニットモジュール
のアーキテクチャを示したブロック図。 【図２３】 バスインターフェースユニットモジュール
のアーキテクチャを示したブロック図。 【図２４】 要求データ構成を示した概略図。 【図２５】 表示データ構成を示した概略図。 【図２６】 空間データ構成を示した概略図。 【図２７】 最小メモリレイアウトを示した概略図。 【図２８】 ２レベルアテンション構成を示した論理概
略図。 【図２９】 制御及びコンフィギュレーションレジスタ
セットのリストを与える表。 【図３０】 ＰＴＲ ＲＡＭレジスタセットのリストを
与える表。 【図３１】 ＬＩＭＩＴ ＲＡＭレジスタセットのリス
トを与える表。 【図３２】 要求マシンに対する状態線図。 【図３３】 ＢＴＵ状態マシンに対する状態図。 【図３４】 ＤＢｕｓ単一読取りに対する波形を示した
タイミング線図。 【図３５】 ＡＤｕｓバースト読取りに対する波形を示
したタイミング線図。 【図３６】 ＡＢｕｓ単一書込みに対する波形を示した
タイミング線図。 【図３７】 ＡＢｕｓバースト書込みに対する波形を示
したタイミング線図。 【図３８】 本発明に基づくインターフェースシステム
のピンアウト配列を示した説明図。 【図３９】 本発明に基づくインターフェースシステム
のピンアウト配列を示した説明図。 【図４０】 本発明に基づくインターフェースシステム
のピンアウト配列を示した説明図。 【符号の説明】 １０ ＦＤＤＩ ＢＭＡＣシステムインターフェース
（ＢＳＩ） １２ 表示（受信）モジュール １４ 要求（送信）モジュール １６ ステータス発生／空間管理モジュール １８ バスインターフェースユニットモジュール ２０ 制御バス（ＣＢＵＳ）インターフェースモジュー
ル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デスモンド ダブリュ． ヤング アメリカ合衆国， カリフォルニア 95008， キャンベル， ノース サン トーマス アキノ 231 (72)発明者 ジェームズ アール． ハムストラ アメリカ合衆国， ミネソタ 55531, ショアウッド， イエローストーン トレイル 23930 (72)発明者 デイビッド シー． ブリーフ アメリカ合衆国， マサチューセッツ 02146， ブルックライン， ウィンス ロー ロード 35 (56)参考文献 特開 昭61−271556（ＪＰ，Ａ) 特開 昭63−287136（ＪＰ，Ａ) 特開 昭59−201556（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 29/10 G06F 13/00

Claims (1)

  1. (57)【特許請求の範囲】 【請求項１】 ローカルエリアネットワーク通信媒体と
    ネットワークステーションとの間に接続されており、前
    記通信媒体と前記ネットワークステーションに関連する
    メモリシステムとの間において情報を転送するインター
    フェースシステムにおいて、 前記インターフェースシステムと前記メモリシステムと
    の間において情報を転送するために前記ネットワークス
    テーションへ接続可能なバスインターフェースユニッ
    ト、 前記バスインターフェースユニットへ接続されており、
    前記通信媒体から前記インターフェースシステムによっ
    て受け取られた情報を前記バスインターフェースユニッ
    トを介して前記メモリシステムへ転送する表示手段、 前記バスインターフェースユニットへ接続されており、
    前記メモリシステムから前記インターフェースシステム
    によって受け取られた情報を前記バスインターフェース
    ユニットを介して前記通信媒体へ転送する要求手段、 前記表示手段へ接続されており、前記通信媒体と前記イ
    ンターフェースシステムとの間で転送される情報に対し
    て前記メモリシステム内の格納空間の割当てを管理する
    管理手段、 前記バスインターフェースユニットと前記メモリシステ
    ムとの間の接続用の複数個の受信チャンネル、 を有しており、 各受信チャンネルに対して、前記受信チャンネルを介し
    て前記通信媒体から前記メモリシステムへ転送されたフ
    レームデータ情報が前記メモリシステム内のどこに格納
    されるかを表す宛先情報を格納するために関連するプー
    ル空間記述子キューが前記受信チャンネルに接続されて
    おり、且つ各受信チャンネルに対して、前記受信チャン
    ネルを介して前記通信媒体から前記メモリシステムへ転
    送された情報に関するステータス情報を格納するために
    関連するステータスキューが前記受信チャンネルに接続
    されている、 ことを特徴とするインターフェースシステム。
JP12689791A 1990-04-27 1991-04-30 インターフェースシステム Expired - Lifetime JP3436543B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US51624590A 1990-04-27 1990-04-27
US516245 1990-04-27

Publications (2)

Publication Number Publication Date
JPH04229350A JPH04229350A (ja) 1992-08-18
JP3436543B2 true JP3436543B2 (ja) 2003-08-11

Family

ID=24054742

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12689791A Expired - Lifetime JP3436543B2 (ja) 1990-04-27 1991-04-30 インターフェースシステム

Country Status (4)

Country Link
US (7) US5487152A (ja)
EP (1) EP0453863A2 (ja)
JP (1) JP3436543B2 (ja)
KR (1) KR100240726B1 (ja)

Families Citing this family (105)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412782A (en) 1992-07-02 1995-05-02 3Com Corporation Programmed I/O ethernet adapter with early interrupts for accelerating data transfer
US5434872A (en) * 1992-07-28 1995-07-18 3Com Corporation Apparatus for automatic initiation of data transmission
JP3314438B2 (ja) 1993-02-22 2002-08-12 株式会社日立製作所 データ通信装置
US5555244A (en) * 1994-05-19 1996-09-10 Integrated Network Corporation Scalable multimedia network
US5687316A (en) * 1994-07-29 1997-11-11 International Business Machines Corporation Communication apparatus and methods having P-MAC, I-MAC engines and buffer bypass for simultaneously transmitting multimedia and packet data
US5726778A (en) * 1994-09-16 1998-03-10 Canon Kabushiki Kaisha Image processing apparatus with color-space conversion
JP3563127B2 (ja) * 1994-11-09 2004-09-08 富士通株式会社 トラヒック制御方式
US6525971B2 (en) * 1995-06-30 2003-02-25 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5526320A (en) 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
US6083270A (en) 1995-03-24 2000-07-04 The Board Of Trustees Of The Leland Stanford Junior University Devices and methods for interfacing human users with electronic devices
US5961614A (en) * 1995-05-08 1999-10-05 Apple Computer, Inc. System for data transfer through an I/O device using a memory access controller which receives and stores indication of a data status signal
KR0150072B1 (ko) * 1995-11-30 1998-10-15 양승택 병렬처리 컴퓨터 시스템에서의 메모리 데이타 경로 제어장치
US5826014A (en) * 1996-02-06 1998-10-20 Network Engineering Software Firewall system for protecting network elements connected to a public network
US5898830A (en) * 1996-10-17 1999-04-27 Network Engineering Software Firewall providing enhanced network security and user transparency
US6981126B1 (en) * 1996-07-03 2005-12-27 Micron Technology, Inc. Continuous interleave burst access
US6108726A (en) * 1996-09-13 2000-08-22 Advanced Micro Devices. Inc. Reducing the pin count within a switching element through the use of a multiplexer
US5892926A (en) * 1996-12-30 1999-04-06 Compaq Computer Corporation Direct media independent interface connection system for network devices
US6233246B1 (en) 1996-12-30 2001-05-15 Compaq Computer Corporation Network switch with statistics read accesses
US6085248A (en) * 1997-02-11 2000-07-04 Xaqtu Corporation Media access control transmitter and parallel network management system
US6219692B1 (en) 1997-03-21 2001-04-17 Stiles Invention, L.L.C. Method and system for efficiently disbursing requests among a tiered hierarchy of service providers
US6049842A (en) * 1997-05-01 2000-04-11 International Business Machines Corporation Efficient data transfer mechanism for input/output devices
US6253255B1 (en) * 1997-05-08 2001-06-26 Microsoft Corporation System and method for batching data between transport and link layers in a protocol stack
JPH1117717A (ja) * 1997-06-27 1999-01-22 Yazaki Corp 通信方法、及び通信システム
US5961659A (en) * 1997-06-30 1999-10-05 International Business Machines Corporation Independent simultaneous queueing of message descriptors
US5951706A (en) * 1997-06-30 1999-09-14 International Business Machines Corporation Method of independent simultaneous queueing of message descriptors
JPH1145227A (ja) * 1997-07-29 1999-02-16 Nec Ic Microcomput Syst Ltd データ転送方式およびデータ転送装置
US6199102B1 (en) 1997-08-26 2001-03-06 Christopher Alan Cobb Method and system for filtering electronic messages
US6195593B1 (en) 1997-09-03 2001-02-27 Seiko Epson Corporation Reusable modules for complex integrated circuit devices
US6185637B1 (en) * 1998-04-15 2001-02-06 Advanced Micro Devices, Inc. System for implementing an adaptive burst length for burst mode transactions of a memory by monitoring response times for different memory regions
US6023737A (en) * 1998-04-24 2000-02-08 International Business Machines Corporation Multi-stage pipelined data coalescing for improved frequency operation
US6112227A (en) 1998-08-06 2000-08-29 Heiner; Jeffrey Nelson Filter-in method for reducing junk e-mail
US6327615B1 (en) * 1998-09-30 2001-12-04 Stmicroelectronics, Inc. Method and system of controlling transfer of data by updating descriptors in descriptor rings
US6345345B1 (en) * 1999-01-26 2002-02-05 Advanced Micro Devices, Inc. Data communications device and associated method for arbitrating access using dynamically programmable arbitration scheme and limits on data transfers
US8346971B2 (en) 1999-05-04 2013-01-01 At&T Intellectual Property I, Lp Data transfer, synchronising applications, and low latency networks
US6772158B1 (en) * 1999-12-14 2004-08-03 International Business Machines Corporation Apparatus for data depoting and method therefor
US6795881B1 (en) 1999-12-23 2004-09-21 Intel Corporation Physical layer and data link interface with ethernet pre-negotiation
US6782001B1 (en) 1999-12-23 2004-08-24 Intel Corporation Physical layer and data link interface with reset/sync sharing
US7257079B1 (en) * 1999-12-23 2007-08-14 Intel Corporation Physical layer and data link interface with adaptive speed
US6718417B1 (en) 1999-12-23 2004-04-06 Intel Corporation Physical layer and data link interface with flexible bus width
US6499077B1 (en) 1999-12-30 2002-12-24 Intel Corporation Bus interface unit for reflecting state information for a transfer request to a requesting device
US6907044B1 (en) 2000-08-04 2005-06-14 Intellon Corporation Method and protocol to support contention-free intervals and QoS in a CSMA network
US6987770B1 (en) 2000-08-04 2006-01-17 Intellon Corporation Frame forwarding in an adaptive network
US6909723B1 (en) 2000-08-04 2005-06-21 Intellon Corporation Segment bursting with priority pre-emption and reduced latency
US7298691B1 (en) 2000-08-04 2007-11-20 Intellon Corporation Method and protocol to adapt each unique connection in a multi-node network to a maximum data rate
US7469297B1 (en) * 2000-08-04 2008-12-23 Intellon Corporation Mechanism for using a quasi-addressed response to bind to a message requesting the response
US7352770B1 (en) * 2000-08-04 2008-04-01 Intellon Corporation Media access control protocol with priority and contention-free intervals
US6904505B1 (en) 2000-10-12 2005-06-07 Emulex Design & Manufacturing Corporation Method for determining valid bytes for multiple-byte burst memories
GB2370133B (en) * 2000-12-14 2002-11-20 3Com Corp Fifo storage including pointer misalignment detection
DE60038821D1 (de) * 2000-12-26 2008-06-19 St Microelectronics Sa Einrichtung und verfahren zum filtern von nachrichps
KR100403620B1 (ko) * 2001-02-28 2003-10-30 삼성전자주식회사 채널 활용율을 높이는 통신 시스템 및 그 방법
US20020178283A1 (en) * 2001-03-29 2002-11-28 Pelco, A Partnership Real-time networking protocol
US6981069B2 (en) * 2001-06-25 2005-12-27 International Business Machines Corp. Compressed data transmission over a plurality of transmission paths
US7447197B2 (en) * 2001-10-18 2008-11-04 Qlogic, Corporation System and method of providing network node services
US7200144B2 (en) * 2001-10-18 2007-04-03 Qlogic, Corp. Router and methods using network addresses for virtualization
US6701487B1 (en) * 2001-11-19 2004-03-02 Cypress Semiconductor Corporation User defined names for registers in memory banks derived from configurations
US7516182B2 (en) * 2002-06-18 2009-04-07 Aol Llc Practical techniques for reducing unsolicited electronic messages by identifying sender's addresses
US8149703B2 (en) * 2002-06-26 2012-04-03 Qualcomm Atheros, Inc. Powerline network bridging congestion control
US7826466B2 (en) * 2002-06-26 2010-11-02 Atheros Communications, Inc. Communication buffer scheme optimized for VoIP, QoS and data networking over a power line
US7120847B2 (en) * 2002-06-26 2006-10-10 Intellon Corporation Powerline network flood control restriction
US7220908B2 (en) * 2002-09-12 2007-05-22 Yamaha Corporation Waveform processing apparatus with versatile data bus
EP1554848A4 (en) 2002-10-21 2010-03-03 Intellon Corp CONSTRUCTIVE ACCESS INTERVALS IN A CSMA NETWORK
US6941435B2 (en) * 2003-01-21 2005-09-06 International Business Machines Corporation Integrated circuit having register configuration sets
US7620691B1 (en) 2003-02-10 2009-11-17 Aol Llc Filtering electronic messages while permitting delivery of solicited electronics messages
US20040184455A1 (en) * 2003-03-19 2004-09-23 Institute For Information Industry System and method used by a gateway for processing fragmented IP packets from a private network
US6981111B1 (en) * 2003-03-31 2005-12-27 Emc Corporation Data storage system
US7290033B1 (en) 2003-04-18 2007-10-30 America Online, Inc. Sorting electronic messages using attributes of the sender address
US7590695B2 (en) * 2003-05-09 2009-09-15 Aol Llc Managing electronic messages
US7627635B1 (en) 2003-07-28 2009-12-01 Aol Llc Managing self-addressed electronic messages
EP1511082B1 (en) * 2003-08-29 2006-10-18 STMicroelectronics S.r.l. CAM (Content addressable memory) with floating gate and corresponding manufacturing process
US7289528B2 (en) * 2003-08-29 2007-10-30 Motorola, Inc. Component interconnect with self-clocking data
US6963946B1 (en) 2003-10-01 2005-11-08 Advanced Micro Devices, Inc. Descriptor management systems and methods for transferring data between a host and a peripheral
US7689738B1 (en) 2003-10-01 2010-03-30 Advanced Micro Devices, Inc. Peripheral devices and methods for transferring incoming data status entries from a peripheral to a host
US7826614B1 (en) 2003-11-05 2010-11-02 Globalfoundries Inc. Methods and apparatus for passing initialization vector information from software to hardware to perform IPsec encryption operation
US7281187B2 (en) 2003-11-20 2007-10-09 Intellon Corporation Using error checking bits to communicated an address or other bits
US8090857B2 (en) 2003-11-24 2012-01-03 Qualcomm Atheros, Inc. Medium access control layer that encapsulates data from a plurality of received data units into a plurality of independently transmittable blocks
US20050125667A1 (en) * 2003-12-09 2005-06-09 Tim Sullivan Systems and methods for authorizing delivery of incoming messages
US7237182B1 (en) 2003-12-12 2007-06-26 Cisco Technology, Inc. System and method for selectively recovering frames in a communications environment
US7882360B2 (en) 2003-12-19 2011-02-01 Aol Inc. Community messaging lists for authorization to deliver electronic messages
US20050193130A1 (en) * 2004-01-22 2005-09-01 Mblx Llc Methods and systems for confirmation of availability of messaging account to user
US7660327B2 (en) * 2004-02-03 2010-02-09 Atheros Communications, Inc. Temporary priority promotion for network communications in which access to a shared medium depends on a priority level
US7533154B1 (en) 2004-02-04 2009-05-12 Advanced Micro Devices, Inc. Descriptor management systems and methods for transferring data of multiple priorities between a host and a network
US7469292B2 (en) * 2004-02-11 2008-12-23 Aol Llc Managing electronic messages using contact information
US7715425B2 (en) * 2004-02-26 2010-05-11 Atheros Communications, Inc. Channel adaptation synchronized to periodically varying channel
US7729388B2 (en) * 2004-03-12 2010-06-01 Agere Systems Inc. Processor having split transmit and receive media access controller with reduced complexity interface
US7379453B1 (en) * 2004-03-29 2008-05-27 Sun Microsystems, Inc. Method and apparatus for transferring multiple packets from hardware
US7340667B2 (en) * 2004-05-10 2008-03-04 Via Telecom Co., Ltd. Method and/or apparatus implemented in hardware to discard bad logical transmission units (LTUs)
US7617256B2 (en) * 2004-07-19 2009-11-10 Microsoft Corporation Remote file updates through remote protocol
US7636370B2 (en) * 2005-03-03 2009-12-22 Intellon Corporation Reserving time periods for communication on power line networks
US7650383B2 (en) * 2005-03-15 2010-01-19 Aol Llc Electronic message system with federation of trusted senders
US7647381B2 (en) * 2005-04-04 2010-01-12 Aol Llc Federated challenge credit system
US7822059B2 (en) 2005-07-27 2010-10-26 Atheros Communications, Inc. Managing contention-free time allocations in a network
US8175190B2 (en) 2005-07-27 2012-05-08 Qualcomm Atheros, Inc. Managing spectra of modulated signals in a communication network
DE102005037376B3 (de) * 2005-08-08 2006-10-19 Siemens Ag Verfahren zur Stempelung beliebiger Ethernet-Frames in Verbindung mit Standard-Ethernet
US20070088793A1 (en) * 2005-10-17 2007-04-19 Landsman Richard A Filter for instant messaging
US8542802B2 (en) 2007-02-15 2013-09-24 Global Tel*Link Corporation System and method for three-way call detection
TW200839561A (en) * 2007-03-22 2008-10-01 Wistron Corp Method of irregular password configuration and verification
EP2159966A1 (en) 2007-05-10 2010-03-03 Intellon Corporation Managing distributed access to a shared medium
CN101625625B (zh) * 2008-07-11 2011-11-30 鸿富锦精密工业（深圳）有限公司 信号中继装置及利用该装置访问外部存储器的方法
EP2559201B1 (en) 2010-04-12 2020-06-24 Qualcomm Incorporated Delayed acknowledgements for low-overhead communication in a network
US8891605B2 (en) 2013-03-13 2014-11-18 Qualcomm Incorporated Variable line cycle adaptation for powerline communications
US9288163B2 (en) * 2013-03-15 2016-03-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Low-latency packet receive method for networking devices
US9733847B2 (en) * 2014-06-02 2017-08-15 Micron Technology, Inc. Systems and methods for transmitting packets in a scalable memory system protocol
GB2532043B (en) * 2014-11-06 2021-04-14 Honeywell Technologies Sarl Methods and devices for communicating over a building management system network
KR102046326B1 (ko) * 2015-09-02 2019-11-19 엘에스산전 주식회사 데이터 처리 장치
CN107678992B (zh) * 2017-11-08 2019-10-11 四川虹美智能科技有限公司 一种通信装置及一种通信系统

Family Cites Families (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3699530A (en) * 1970-12-30 1972-10-17 Ibm Input/output system with dedicated channel buffering
US4123717A (en) * 1977-07-14 1978-10-31 Hy-Gain De Puerto Rico, Inc. Scanning receiver having priority channel indication in memory
US4344132A (en) * 1979-12-14 1982-08-10 International Business Machines Corporation Serial storage interface apparatus for coupling a serial storage mechanism to a data processor input/output bus
US4527236A (en) * 1980-04-04 1985-07-02 Digital Equipment Corporation Communications device for data processing system
US4319323A (en) * 1980-04-04 1982-03-09 Digital Equipment Corporation Communications device for data processing system
US4418382A (en) * 1980-05-06 1983-11-29 Allied Corporation Information exchange processor
US4528624A (en) * 1981-03-25 1985-07-09 International Business Machines Corporation Method and apparatus for allocating memory space based upon free space in diverse memory devices
US4493021A (en) * 1981-04-03 1985-01-08 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Multicomputer communication system
US4441162A (en) * 1981-04-22 1984-04-03 Pitney Bowes Inc. Local network interface with control processor & DMA controller for coupling data processing stations to common serial communications medium
US4499535A (en) * 1981-05-22 1985-02-12 Data General Corporation Digital computer system having descriptors for variable length addressing for a plurality of instruction dialects
US4404557A (en) * 1982-03-05 1983-09-13 Burroughs Corporation Timed token ring with multiple priorities
US4538147A (en) * 1982-03-05 1985-08-27 Burroughs Corp. Bandwidth allocation in a token controlled loop communications network
US4454508A (en) * 1982-03-05 1984-06-12 Burroughs Corporation Timed token ring
US4459588A (en) * 1982-03-05 1984-07-10 Burroughs Corporation Timed token protocol for local area networks
US4530088A (en) * 1983-02-15 1985-07-16 Sperry Corporation Group coding system for serial data transmission
US4569041A (en) * 1983-03-17 1986-02-04 Nec Corporation Integrated circuit/packet switching system
US4520477A (en) * 1983-06-27 1985-05-28 At&T Bell Laboratories Control information communication arrangement for a time division switching system
US4710868A (en) * 1984-06-29 1987-12-01 International Business Machines Corporation Interconnect scheme for shared memory local networks
US4583219A (en) * 1984-07-16 1986-04-15 At&T Bell Laboratories Trunk for packet switching
US4707828A (en) * 1984-09-11 1987-11-17 Ricoh Company, Ltd. Multiaccess communication system
US5115502A (en) * 1984-11-02 1992-05-19 Tektronix, Inc. Method and apparatus for determining internal status of a processor using simulation guided by acquired data
US5434568A (en) * 1985-01-10 1995-07-18 Moll; Edward W. Data compression by removing repetition and unnecessary information
DE3689290T2 (de) * 1985-04-22 1994-04-28 Ncr Co Verfahren zur Auswahl eines optimalen Übertragungskanals in einem Kommunikationssystem mit mehreren Stationen.
US4974149A (en) * 1985-08-02 1990-11-27 Wang Laboratories, Inc. Data distribution apparatus and method having a data description including information for specifying a time that a data distribution is to occur
US4710916A (en) * 1985-08-02 1987-12-01 Gte Laboratories Incorporated Switching apparatus for burst-switching communications system
US4720780A (en) * 1985-09-17 1988-01-19 The Johns Hopkins University Memory-linked wavefront array processor
US4716407A (en) * 1985-10-07 1987-12-29 Motorola, Inc. Trunked communication system true priority channel scan
US4949301A (en) * 1986-03-06 1990-08-14 Advanced Micro Devices, Inc. Improved pointer FIFO controller for converting a standard RAM into a simulated dual FIFO by controlling the RAM's address inputs
US4942515A (en) * 1986-03-31 1990-07-17 Wang Laboratories, Inc. Serial communications controller with FIFO register for storing supplemental data and counter for counting number of words within each transferred frame
JPH0648811B2 (ja) * 1986-04-04 1994-06-22 株式会社日立製作所 複合ネツトワ−クのデ−タ通信方式
US5062035A (en) * 1986-06-24 1991-10-29 Kabushiki Kaisha Toshiba Time slot allocation for loop networks
US4672570A (en) * 1986-09-05 1987-06-09 The United States Of America As Represented By The Secretary Of The Air Force Network interface module and method
FR2606239A1 (fr) * 1986-10-30 1988-05-06 Bull Sa Procede et dispositif de transmission de donnees numeriques
US4933933A (en) * 1986-12-19 1990-06-12 The California Institute Of Technology Torus routing chip
JP2559394B2 (ja) * 1987-02-16 1996-12-04 株式会社日立製作所 通信制御装置
US4817080A (en) * 1987-02-24 1989-03-28 Digital Equipment Corporation Distributed local-area-network monitoring system
US4901234A (en) * 1987-03-27 1990-02-13 International Business Machines Corporation Computer system having programmable DMA control
US4868891A (en) * 1987-03-27 1989-09-19 Teletec Corporation Interrupted audio fill-in system for noise reduction and intelligibility enhancement in multi-channel scanning receiver applications
US5241661A (en) * 1987-03-27 1993-08-31 International Business Machines Corporation DMA access arbitration device in which CPU can arbitrate on behalf of attachment having no arbiter
US5225904A (en) * 1987-10-05 1993-07-06 Intel Corporation Adaptive digital video compression system
NL8702394A (nl) * 1987-10-08 1989-05-01 Philips Nv Interface voor een verbindingsnetwerk tussen afzonderlijke stations enerzijds en een voor het berichtenverkeer tussen deze stations gebruikt fysiek medium anderzijds.
US4887076A (en) * 1987-10-16 1989-12-12 Digital Equipment Corporation Computer interconnect coupler for clusters of data processing devices
US4959836A (en) * 1987-12-09 1990-09-25 Siemens Transmission Systems, Inc. Register robustness improvement circuit and method
US5086426A (en) * 1987-12-23 1992-02-04 Hitachi, Ltd. Communication network system having a plurality of different protocal LAN's
US5053946A (en) * 1988-05-26 1991-10-01 Digital Equipment Corporation Token ring network having token request mechanism
US5179553A (en) * 1988-06-16 1993-01-12 Kabushiki Kaisha Toshiba Strip frame recognition apparatus
US4866609A (en) * 1988-06-22 1989-09-12 International Business Machines Corporation Byte count handling in serial channel extender with buffering for data pre-fetch
US5109485A (en) * 1988-08-30 1992-04-28 Ncr Corporation Method for transferring data between memories
US5043938A (en) * 1988-12-29 1991-08-27 Intel Corporation Node controller for a local area network
US5041963A (en) * 1988-12-29 1991-08-20 Intel Corporation Local area network with an active star topology comprising ring controllers having ring monitor logic function
US4970714A (en) * 1989-01-05 1990-11-13 International Business Machines Corp. Adaptive data link protocol
US5109486A (en) * 1989-01-06 1992-04-28 Motorola, Inc. Distributed computer system with network and resource status monitoring
JP2712131B2 (ja) * 1989-01-23 1998-02-10 株式会社日立製作所 通信制御装置
US4954965A (en) * 1989-02-09 1990-09-04 International Business Machines Corporation Enhanced frame utilization for CSMA/CD communication protocol
FR2645380B1 (fr) * 1989-03-30 1991-05-24 Cit Alcatel Dispositif de traitement de messages de signalisation dans un reseau de telecommunication en technique temporelle asynchrone
US5117486A (en) * 1989-04-21 1992-05-26 International Business Machines Corp. Buffer for packetizing block of data with different sizes and rates received from first processor before transferring to second processor
US4962498A (en) * 1989-06-23 1990-10-09 At & T Bell Laboratories Multi-length packet format including check sequence(s)
US5247660A (en) * 1989-07-13 1993-09-21 Filetek, Inc. Method of virtual memory storage allocation with dynamic adjustment
US4964113A (en) * 1989-10-20 1990-10-16 International Business Machines Corporation Multi-frame transmission control for token ring networks
AU624274B2 (en) * 1989-11-20 1992-06-04 Digital Equipment Corporation Data format for packets of information
US5170464A (en) * 1990-01-26 1992-12-08 International Business Machines Corporation Method for rolling back an expert system
US5315708A (en) * 1990-02-28 1994-05-24 Micro Technology, Inc. Method and apparatus for transferring data through a staging memory
US5218680A (en) * 1990-03-15 1993-06-08 International Business Machines Corporation Data link controller with autonomous in tandem pipeline circuit elements relative to network channels for transferring multitasking data in cyclically recurrent time slots
US5151977A (en) * 1990-08-31 1992-09-29 International Business Machines Corp. Managing a serial link in an input/output system which indicates link status by continuous sequences of characters between data frames
US5291491A (en) * 1991-01-22 1994-03-01 Digital Equipment Corporation Avoidance of false re-initialization of a computer network
US5287346A (en) * 1991-10-16 1994-02-15 Carnegie Mellon University Packet switch
US5388219A (en) * 1992-03-02 1995-02-07 International Business Machines Corporation Efficient channel and control unit for host computer
US5264960A (en) * 1992-05-08 1993-11-23 At&T Bell Laboratories Optical wavelength shifter
US5307345A (en) * 1992-06-25 1994-04-26 Digital Equipment Corporation Method and apparatus for cut-through data packet transfer in a bridge device

Also Published As

Publication number Publication date
EP0453863A2 (en) 1991-10-30
JPH04229350A (ja) 1992-08-18
KR100240726B1 (ko) 2000-01-15
KR910019369A (ko) 1991-11-30
US5600799A (en) 1997-02-04
US5513320A (en) 1996-04-30
US5619651A (en) 1997-04-08
US5487152A (en) 1996-01-23
US5608869A (en) 1997-03-04
US5511166A (en) 1996-04-23
US5619652A (en) 1997-04-08
EP0453863A3 (ja) 1994-04-06

Similar Documents

Publication Publication Date Title
JP3436543B2 (ja) インターフェースシステム
JP2584957B2 (ja) ホスト指示結合式の装置
US5634015A (en) Generic high bandwidth adapter providing data communications between diverse communication networks and computer system
US6145016A (en) System for transferring frame data by transferring the descriptor index data to identify a specified amount of data to be transferred stored in the host computer
US5276684A (en) High performance I/O processor
KR100611268B1 (ko) 가상 채널 설정을 위한 강화된 일반 입출력 아키텍처 및관련 방법
US5136582A (en) Memory management system and method for network controller
JP3340738B2 (ja) 並行パケットバスに関する方法及び装置
EP0459758A2 (en) Network adapter having memories configured as logical FIFOs to transmit and receive packet data
US20040022263A1 (en) Cross point switch with out-of-band parameter fine tuning
JPH0319745B2 (ja)
US7249207B2 (en) Internal data bus interconnection mechanism utilizing central interconnection module converting data in different alignment domains
JPH0865334A (ja) マルチメディア通信装置及び方法
JPS63296540A (ja) 単一集積回路マイクロ制御器におけるマルチプロトコル通信制御器
JPH11504496A (ja) 低い待ち時間、高いクロック周波数、プレジオ非同期 パケット・ベースクロスバー・スイッチング・チップ・システム及び方法
US5185863A (en) Byte-wide elasticity buffer
US5119374A (en) Method of and system for implementing multiple levels of asynchronous priority in FDDI networks
US20060174050A1 (en) Internal data bus interconnection mechanism utilizing shared buffers supporting communication among multiple functional components of an integrated circuit chip
RU175049U1 (ru) УСТРОЙСТВО КОММУНИКАЦИОННЫХ ИНТЕРФЕЙСОВ SpaceWire
KR100240727B1 (ko) 매체 액세스 제어/호스트 시스템 인터페이스를 구현 하기 위한 방법 및 장치
EP0459756A2 (en) Fiber distributed data interface network
ES2242880T3 (es) Procedimiento para el procesamiento de conjuntos de datos consistentes.
US7447205B2 (en) Systems and methods to insert broadcast transactions into a fast data stream of transactions
JPS63287143A (ja) 送信バッファ制御方式
JPH064437A (ja) エラー表示機能付きファーストインファーストアウトバッファ及びそれを使用した読出し装置の制御方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080606

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090606

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090606

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100606

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100606

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110606

Year of fee payment: 8

EXPY Cancellation because of completion of term