JPH11504496A - 低い待ち時間、高いクロック周波数、プレジオ非同期 パケット・ベースクロスバー・スイッチング・チップ・システム及び方法 - Google Patents

Abstract

(57)【要約】 プレジオ非同期及び非同期ルータ回路は近隣のルータ回路及びノードと通信する。各ルータ回路は、データのフレームを受けるための複数の入力ポートとデータのフレームを送るための複数の出力ポートを含む。各ルータ回路はさらに入力ポートにて受信されたデータのフレームを格納するための複数の入力バッファと、出力ポートの特定の１つに関係した数個の入力バッファの１つを選択するためのアービタ・システムを含む。アービタ・システムは複数の出力ポートの中の対応する１つに関係したアービタ・サブシステムを含む。プレジオ非同期及び非同期ルータ回路は、さらに出力ポートの特定の１つと選択された入力バッファをアービタに接続するクロスバー・スイッチを含む。

Description

【発明の詳細な説明】 低い待ち時間、高いクロック周波数、プレジオ非同期 パケット・ベースクロス バー・スイッチング・チップ・システム及び方法発明者 Ｔｈｏｍａｓ Ｍ．Ｗｉｃｋｉ，Ｊｅｆｆｒｅｙ Ｄ．Ｌａｒｓｏｎ，Ａｌｂｅ ｒｔ ＭｕおよびＲａｇｈｕ Ｓａｓｔｒｙ関連出願の相互参照 本願発明の主題は、下記に掲げる出願の主題と関連している。 出願番号 、弁護士用ドケット番号２２６８、“非同期パケット交換 ”の名称で、Ｔｈｏｍａｓ Ｍ．Ｗｉｃｋｉ，Ｐａｔｒｉｃｋ Ｊ．Ｈｅｌｌａ ｎｄ，Ｔａｋｅｓｈｉ Ｓｈｉｍｉｚｕ，Ｗｏｌｆ−Ｄｉｅｔｒｉｃｈ Ｗｅｂ ｅｒおよびＷｉｎｆｒｉｅｄ Ｗ．Ｗｉｌｃｋｅによって１９９６年２月２２日 に出願、 出願番号 、弁護士用ドケット番号２２６９、“ダイナミックなネッ トワーク・トポロジー探査のシステムおよび方法”の名称で、Ｔｈｏｍａｓ Ｍ ．Ｗｉｃｋｉ，Ｐａｔｒｉｃｋ Ｊ．Ｈｅｌｌａｎｄ，Ｗｏｌｆ−Ｄｉｅｔｒｉ ｃｈ ＷｅｂｅｒおよびＷｉｎｆｒｉｅｄ Ｗ．Ｗｉｌｃｋｅによって１９９６ 年２月２２日に出願、 出願番号 、弁護士用ドケット番号２２７１、“パケットスイッチン グネットワーク内の経路選択素子出力アクセス用調整方法および装置”の名称で 、Ｊｅｆｆｒｅｙ Ｄ．Ｌａｒｓｏｎ，Ａｌｂｅｒｔ ＭｕおよびＴｈｏｍａｓ Ｍ．Ｗｉｃｋｉによって１９９６年２月２２日に出願、 出願番号 、弁護士用ドケット番号２２７２、“電圧の 揺れを少なくし、かつ、内部のブロック化データパスを生じさせないクロスバー 交換機およびその方法”の名称で、Ａｌｂｅｒｔ ＭｕおよびＪｅｆｆｒｅｙ Ｄ．Ｌａｒｓｏｎによって１９９６年２月２２日に出願、 出願番号 、弁護士用ドケット番号２２７４、“フロー制御プロトコ ル・システムおよび方法”の名称で、Ｔｈｏｍａｓ Ｍ．Ｗｉｃｋｉ，Ｐａｔｒ ｉｃｋ Ｊ．Ｈｅｌｌａｎｄ，Ｊｅｆｆｒｅｙ Ｄ．Ｌａｒｓｏｎ，Ａｌｂｅｒ ｔ Ｍｕ，Ｒａｇｈｕ ＳａｓｔｒｙおよびＲｉｃｈａｒｄ Ｌ．Ｓｃｈｏｂｅ ｒ，Ｊｒ．によって１９９６年２月２２日に出願、 出願番号 、弁護士用ドケット番号２２７５、“相互接続の障害検出 およびその位置特定方法および装置”の名称で、Ｒａｇｈｕ Ｓａｓｔｒｙ，Ｊ ｅｆｆｒｅｙ Ｄ．Ｌａｒｓｏｎ，Ａｌｂｅｒｔ Ｍｕ，Ｊｏｈｎ Ｒ．Ｓｌｉ ｃｅ，Ｒｉｃｈａｒｄ Ｌ．Ｓｃｈｏｂｅｒ，Ｊｒ．およびＴｈｏｍａｓ Ｍ． Ｗｉｃｋｉによって１９９６年２月２２日に出願、 出願番号 、弁護士用ドケット番号２２７７、“多重ワード通信にお けるエラー検出方法および装置”の名称で、Ｔｈｏｍａｓ Ｍ．Ｗｉｃｋｉ，Ｐ ａｔｒｉｃｋ Ｊ．ＨｅｌｌａｎｄおよびＴａｋｅｓｈｉ Ｓｈｉｍｉｚｕよっ て１９９６年２月２２日に出願、 出願番号 、弁護士用ドケット番号２２７８、“正のソース帰還をそ なえたクロック動作されるセンス増幅器”の名称で、Ａｌｂｅｒｔ Ｍｕよって １９９６年２月２２日に出願、 参考として、上記の出願の全てを本願発明の全体に亘って取り入れている。 発明の技術分野 この発明は、非同期及びプレジオ・クロナス(plesiochronous)パケット・ベー ス，クロスバー・スイッチング・システム及び方法に関する。 背景 コンピュータ・メシュにおいてノードに接続する特定な従来のルータ・システ ムは、パケットの第１の部分の出力送信の開始前に、全体のパケットの存在を考 慮するための各ルータ・エレメントへの要求により、待ち時間で制限される。多 くのこのようなルータ・システムは、選択された入力バッファから特定の出力ポ ートへのアクセスのアービトレーションの複雑性に起因して、ルータ出力ポート における輻輳により、さらに厄介なものとなる。さらに、多くのルータ・システ ムは、データ、パケット、フレームの伝送処理能力を減ずる同期システムを生じ る複雑な待ち時間を含む。 ヘッダ情報を含むデータのパケットを伝送する半導体ルータ・チップにおいて 、待ち時間、ルータ・チップのネットワークを持つシステムにおける単一チップ を経てデータの伝送に要求される時間、を最小にすることは望ましいことである 。 さらに、単一の半導体チップ上に存在するルータ・システムを設けることは望 ましいことである。 発明の要約 本発明によれば、ルータ・システムは、クロスバー・スイッチを経て所定の出 力ポートとともにアービトレーションにより選択された入力バッファの相互接続 を確立する。本発明の実施形態によれば、各出力ポートは、その出力ポートに接 続するための最も高いプラ イオリティの入力バッファを選択するために専用アービタを有する。本発明の方 法によれば、フレーム・ワードは、クロスバー・スイッチを経て選択された入力 バッファ及び出力ポートを経て独立に流れる。本発明によるストリームは、フレ ーム・ヘッダの解析により確立されたパスの限定とともに開始する。並列フレー ム・エンベロープ信号は、特定フレームへの所定の出力ポートのデディケーショ ンを終える。 本発明によるフレーム伝送は、プレジオ・クロナス、即ち、同期に近いもの、 である。本発明の一つの実施形態によれば、フレーム伝送は非同期である。簡単 にいえば、本発明のルータ・システムは同期ではない。フレームは１つのクロッ クとともに到達し、他のクロックとともにクロックアウトされる。従って、伝送 は、「プレジオ非同期」、即ち、同期又は非同期に近いもの、と考えることがで きる。 本発明によれば、フレーム伝送はルータ内の分配同期アーキテクチャとともに 完成され、ルータでは、入力バッファはリード及びライトポインタの読出し及び 不一致のためにチェックされ、出力ポートの識別及びプライオリティ・レベルの 情報は多段レジスタに格納され、そしてバッファ・ステイタス・メッセージはＯ Ｒアキュミュレートされる。 本発明によれば、半導体ルータ・チップ・システムは、データの伝送において 高いクロック周波数と低い待ち時間を持つストリームラインのアーキテクチャを 含む。本発明によれば、低い待ち時間は、誤り訂正により伴われなかった選択さ れたエラーチェックを除去することを含んで、各パケット上で行われる動作を減 少させることにより達成される。本発明は、待ち時間を最小にする同期方法を含 む。本発明によれば、内部チップのデータ処理は、ルータ・チップ 間の外部通信として２倍幅のデータパス上で完成される。本発明のデータパスは 、内部ブロッキング無しで完全に接続されたクロスバー・スイッチを含み、入力 バッファの各バッファ・エレメントに対するクロスバーへの専用の接続を設ける 。これは互いから出力ポートに対してアービトレーション・ユニットを減結合す る。他の特徴は、クリティカル・パスの外で扱われるフロー・コントロールプロ トコルを使用し、本発明によるバーチャル・カットスルー・ルーチンをサポート する。さらに、本発明によれば、データパスは、データパケットの開始と終端を マークするために帯域外シグナリングを含み、それにより、データストリームの デコードを顕著に減少する。加えて、本発明によれば、各パイプライン・ステー ジにおけるパスの長さは、実行した動作を減少することにより最小化され、それ により高周波数におけるチップ動作を可能にする。 本発明の一つの実施形態によるルータ・システムは単一の半導体チップ上に存 在する。 図面の簡単な説明 図１は、本発明によるルータ・チップのブロック図である。 図２は、１サイクル・アービトレーションを含む本発明による多段ステージ・ パイプライン方法の図である。 図３Ａは、本発明による入力バッファ・エレメントの同期アーキテクチャの図 である。 図３Ｂは、本発明による制御同期及びフレーム・ヘッダ・デコーダ・アーキテ クチャの図である。 図３Ｃは、本発明によるバッファ・ステータス及びアキュミュレーション回路 の同期アーキテクチャの図である。 図３Ｄは、本発明によるルータ・システムの動作フローチャート である。 図４Ａは、スイッチング・バスさらにメタル及びクロスポイント・スイッチを 含む、本発明によるクロスバー・スイッチの回路図である。 図４Ｂは、本発明によるデータパスのブロック図である。 図５Ａは、本発明によるフロー・コントロールパスの第１部分のブロック図で ある。 図５Ｂは、本発明によるフロー・コントロールパスの第２部分のブロック図で ある。 図５Ｃは、本発明によるフロー・コントロールパスの第１部分の流れ図である 。 図５Ｄは、本発明によるフロー・コントロールパスの第２部分の流れ図である 。 図６は、本発明によるルータ・チップ・システムのブロック図である。 図７Ａは、本発明による伝送フレームのブロック図である。 図７Ｂは、本発明による方法のフローチャートである。 図７Ｃは、本発明によるアービタ機能のフローチャートである。 図７Ｄは、本発明によるフレーム・エンベロープ信号のタイミング図である。 図７Ｅは、本発明によるパケット・バーチャル・カットスルーのタイミング図 であり、ヘッダ及びデータ情報の送信は情報の独立のワードでずらされる。 発明の詳細な説明 図１は、本発明の一実施形態による単一の半導体チップ上に存在するルータ・ システム３のブロック図である。ルータ・システム３ は、その１つを図１に示す複数の入力ポート１０４を含むバーチャル・カットス ルー・パケットスイッチを含む。 本発明の一実施形態によれば、各入力ポート１０４は３４ビット幅である。デ ータは、立上がり及び立下がり入力クロック・エッジ上で入力ポートにて受信さ れる。各ポート１０４は対称的である。各ポート１０４は、レジスタ１０７と第 １及び第２並列レジスタ１０８ａ，１０８ｂを含むデマルチプレクサ４００を経 て、多段エントリ・入力バッファ・ユニット１３５に接続される。レジスタ１０ ７は１クロックサイクルの第１部分にて半ワードを受け、１クロックサイクルの 次の部分の間でレジスタ１０７の内容が第１の並列レジスタ１０８ａにエンター され、残りの半ワードはポート１０４から第２並列レジスタ１０８ｂに直接エン ターされる。並列レジスタ１０８ａ，１０８ｂの内容は、適切なバッファ・エレ メント１３５に挿入するためにデマルチプレクサ１３０’にエンターされる。ル ータ・システム３は、キュー・アービタ・ユニット１４６及び第１及び第２フロ ー・コントロールシステム１４７ａ，１４７ｂを含むフロー・コントロールユニ ット１４７を含む。ルータ・システム３は、フレーム・エンベロープ（Ｆ＿ＥＮ Ｖ）入力ライン１０２及びデータ・ノット・ステータス（Ｄ／ＮＳ）入力ライン １０３に接続された入力レジスタ１０５をさらに含む。入力レジスタ１０５は、 同期及びフレーム・ヘッダ・デコーダ回路１２８を制御するためにフレーム・エ ンベロープ及びＤ／ＮＳ信号を提供する入力制御回路１０６に接続され、また、 バッファステータス及びアキュミュレータ回路１２９に接続され、さらに入力バ ッファ制御回路１３０に接続される。フロー・コントロールレシーバ回路１４７ は、以下に詳しく説明するように、バッファステータス及びアキュミュレータ回 路１４７からのバッファステータス信号及び情報を受けるためにバ ッファステータス及びアキュミュレータ回路１４７ａに接続される。フロー・コ ントロールレシーバ回路１４７ａは、そのステータスに関してアービタ１４６か ら情報を受け、フレーム・ヘッダ・モディファイア回路１５０及びアービタ１４ ６に情報を提供する。入力制御回路１０６は、入力バッファ・エレメント１３５ に関して書込み動作を制御する書込み制御回路１３１に信号を提供する。アービ タ１４６はクロスバー・スイッチ１４４’を制御し、入力バッファ・エレメント １３５のフレーム部分の読出しをレジスタ１３８に許可するように読出し制御回 路１３６を制御する。レジスタ１４９はクロスバー・スイッチ１４４’からフレ ーム部分を受け、それらをフレームヘッダ・モディファイア１５０に提供する。 レジスタ１３８は、ルータ・チップ及びノードのメッシュの隣接ルータ又はノー ドにフレーム・エンベロープ（Ｆ＿ＥＮＶ）及び（Ｄ／ＮＳ）信号を生じる出力 制御回路１４８に情報を追加提供する。マルチプレクサ１５１は、フレームヘッ ダ・モディファイア１５０から及びフロー制御トランスミッタ回路１４７ｂから モディファイドヘッダとともにフレームを受信する。マルチプレクサ１５１は、 各クロックサイクルごとにワード幅フレーム部分を受け、立上がり及び立下がり クロックエッジにて半ワード幅フレーム部分を生じる。ルータ・システム３は、 さらに入力ポート当たりのメッシュ・リンククロック範囲１１０及びローカルク ロック範囲１０９を含む。メッシュ・リンククロック範囲１１０は入力クロック １０３’に従ってクロックされる。ローカルクロック範囲１０９はローカルクロ ック２０３に従ってクロックされる。 本発明の一実施形態によれば、ルータ・システム３はクロック周波数２００Ｍ Ｈｚで動作することができ、マルチプロセッサを越えて相互接続する。待ち時間 許容差のリンクレベルフロー制御及びフ レキシブル・マルチプル・クロック範囲のプレジオクロナス通信と共に、ルータ ・システム３は、数メータのオーダの距離で分離された処理ノードの相互接続を サポートする。複数のルータ・チップ３は計測可能に相互接続することができる 。 図２は、１サイクルのアービトレーションを含む本発明による多段ステージ・ パイプライン方法の図である。図２に示すように、本発明の方法はメッシュ・リ ンククロック範囲１１０からローカルクロック範囲１０９への情報の同期を含む 。加えて、本発明の方法は、アドレス伝搬を処理しデコードすることを含む。入 力ポートにて受けたルート情報はキュー・アービタユニット１０６に一斉送信さ れる。本発明の方法はさらにアービトレーションを含む。本発明の方法はさらに クロスバー・スイッチ１４４’を経たデータ伝搬を含む。本発明の方法はさらに フレームヘッダ・モディフィケーションを含む。 本発明によれば、データ、クロック及び帯域外制御信号は、ｎ個の入力ポート の１つに到達する。データは、リンク帯域幅を最適化するために到達クロックの 両方のエッジにラッチされる。データはスイッチ・ユニットの内部でデータパス 幅にデマルチプレックスされる。拡張されたデータパス幅はクロックレートの半 分で内部論理動作を許容する。データは、ｍ個の入力バッファ・エレメントの中 の選択された１つを経たストリームにてヘッダ及びデータ部分を含むフレームに て通信される。送り側は、送信に先立って受けるフロー制御情報に基づいて、ｍ 入力バッファ・エレメントのなかの特定の１つを選択する。各バッファ・エレメ ントはクロスバー・マトリクスにて専用パスに接続され、それにより特定の出力 ポートに向けられた１つの入力ポートから、これらの出力ポートがアイドルであ る場合に、フレームのブロックを除去する。各バッファ・エレメン トは、競合が生じた場合に最大サイズのフレームを格納するために充分に大きい 。スイッチング・ユニットはバーチャル・カットスルー・ルーチンをサポートす る。入力バッファは、入力クロック信号に従って入力データを受けることにより 及び出力クロック信号でデータを生じることにより、入来からローカルクロック 範囲へのデータに同期する。各フレームヘッダにおけるルーチン情報はフレーム ヘッダ・デコーダ１２８に提供される。ルーチン情報の評価の後、入力バッファ ・エレメントのアドレスは、ｎ出力ポートのなかの選択された１つに対応するア ービトレーション・ユニット１４６に格納される。各バッファ・エレメントは、 クロスバー・マトリクスへの専用パスを持ち、選択された出力ポートへスイッチ されるフレームを許可する。フレーム・ヘッダ・モディフィケーションは、現在 のルーチン・ステップを除去し、次の下流近隣に対する新規な入力バッファ・エ レメントのアドレスを挿入することにより完成される。入手可能な適切な入力バ ッファ・エレメント１３５は次の下流近隣から到達するフロー制御情報から抽出 される。データは、２倍幅の内部パスから外部パス幅にマルチプレックスされる 。クロック及び外帯域制御信号は加えられ、並列にデータとともに送信される。 本発明によるフロー制御方法は、ここで相互参照した特許出願において詳しく 述べられているように、ルータ・システム３のクレジット基準のフロー制御動作 に基づく。ルータ・チップ３は、空のバッファが情報フレームの受容のために受 け入れ可能なときのみフレームを送信する。従って受信ルータ・チップ又はノー ドは、バッファ・ステータスメッセージを送信することにより、いくつのバッフ ァが受入れ可能かを送信ルータ・チップに通知する。これらのメッセージはレギ ュラー・データフレームでインターリーブされ、アイドルリンク上のデフォルト ・トラフィックとなる。フロー制御は、 過渡的なエラーに対して強く、自己治癒力のあるプロトコル保証に追従する。本 発明によるルータ・システム３は、伝送エラーに起因する永続的損失から入力バ ッファを回復するためにタイムアウト機構を含む。バッファ・ステータス・メッ セージの停止を防止するために、バッファ・ステータス・メッセージの送信は、 参照した特許出願にて詳細にしたように、もし同期はずれの条件が存在するなら ば、データフレーム上でプライオリティを受ける。 図３Ａは、本発明による、フレームを保持する入力バッファ・エレメント回路 １３５の同期アーキテクチャの図である。特に、入力バッファ・エレメント回路 １３５は、ローカルクロック範囲で動作するグレイ(Gray)・リード・ポインタ１ ３５ａと、入来クロック範囲で動作するグレイ・ライト・ポインタ１３５ｂと、 フレーム又はフレーム部分を保持する特定のＦＩＦＯバッファ・エレメントが空 きか否かを決定するためにチェックする比較エレメントと、を含む。同期は、安 定したデータが既に読み出されライト・ポインタが進んでいるときに満たされる 条件である。ポインタに対してポインタ１３５ａ，１３５ｂのグレイ・コードを 使用することにより、圧縮エラーが回避される。バッファ・エレメントは、グレ イ・リード・ポインタ及びグレイ・ライト・ポインタの両方が等しい時、本発明 によれば空きと考慮され、特定のバッファに関してリード及びライト動作が完了 したことを示し、結果的にリード動作が停止される。リード及びライト動作の完 了は一連のデータ同期を示す。 図３Ｂは、制御同期の同期アーキテクチャ及びフレーム・ヘッダ・デコーダ回 路１２８の図である。特に、制御同期及びフレーム・ヘッダ・デコーダ回路１２ ８は、単一のＦＩＦＯを構成する第１及び第２出力ポート情報及びプライオリテ ィレベル情報ＦＩＦＯ１２８ａ，１２８ｂを含む。もしこれらのレジスタの１つ が全ての条件 であれば、ライトポインタ１２８ｃ及びリードポインタ１２８ｄは、リード又は ライト動作を完了するために一方又は他方のレジスタをポイントすることができ る。同期は、バッファが安定したリード及びライト動作の獲得に固執するので発 生する。即ち、アキュミュレータは、読み出され書き込まれるバッファ・ステー タス・メッセージに対して連続的に開放している。 図３Ｃは、バッファ・ステータス及びアキュミュレーション回路１２９のアー キテクチャの図である。特に、ステータス及びアキュミュレーション回路１２９ はアキュミュレーティングＯＲバッファを含み、アキュミュレーティングＯＲバ ッファは、ビット位置にて拡張され、ＯＲ機能の同期にてメッセージをアキュミ ュレートすることにより選択ビット位置におけるメッセージ又はメッセージ指示 を受けることができる。 図３Ｄは、本発明によるルータ・システム３の動作フローチャートである。特 に、本発明による各ルータ・システム３は、データフレームとともに到達するク ロック信号により駆動される６つの独立入来クロック範囲とインタフェースする 。データ、クロック及び制御信号はｎ入力ポートにおいて受信される（３００） 。各ルータ・システム３は、グローバル・ロジック及び複数の出力ポートの間で 共用されるローカルクロック範囲を持つ。ＦＩＦＯ同期はフレームデータに対し て各ルータ・チップにてインプリメントされる。相互接続されたルータ・チップ は各々独立のクロック源をもつ。従って、本発明による相互接続されたルータは 受信及び送信クロックの間の僅かな周波数ダイバシティに適合する。データはデ マルチプレックスされ（３０１）、各々がクロスバー・マトリクスに対して専用 のパスをもつｍ入力バッファ・エレメントの選択された１つに与えられる。入力 及びローカルクロック範囲の間の同期は、フレームデ ータの同期を実行し出力ポートの競合のためのメモリを提供する入力バッファ・ エレメントにて完了する。入力バッファ・エレメント・フラグの同期は、準安定 で固定したラッチにより非同期にサンプルされたグレイ・コード・ポインタと比 較することにより達成される。加えて、本発明によれば、ヘッダは出力先ポート を示す情報を含む。特に、フレーム・ヘッダ・カレント・ルーティン情報は、入 力バッファ・エレメント・アドレスを決めるためにフレーム・ヘッダ・デコーダ に提供され（３０２）、特定の入力バッファ・エレメント及び含まれる情報を選 択するために、ｎ出力ポートの中の所望の１つに対応する適切なアービタを可能 とする。ヘッダはさらにプライオリティを示す情報を提供する。本発明によれば 、ヘッダは２入力ＦＩＦＯに同期される。ヘッダは連続的なサイクルでバック・ ツー・バックに到達することができず、ＦＩＦＯのオーバーフローは、データが 確実に読まれる前に起こすことはできない。さらに、バッファ・ステータス・メ ッセージのみが、ＦＩＦＯがオーバーフローするような充分なレートで到達する ことができるので、本発明によれば、バッファ・ステータス・メッセージは、Ｆ ＩＦＯの使用を避けるローカルクロック範囲でサンプリングするためにアキュミ ュレートされる。本発明によれば、ルータ・システム３はクロスバー構成を含み 、格納された各パケットは入力ポートをアクセスするために専用化される。クロ スバーに対して入力での競合はない。本発明の結果として、内部ブロッキングは 除去され、アービトレーションは１つのクロックサイクルで完了される。特に、 アービタは入力バッファの内容のプライオリティに基づいて許可信号を発行する （３０３）。３つのキュークラス、即ち、プライオリティに対する３つのＦＩＦ Ｏとともに出力ポート当たりの１つのアービタ１４６は、所定のプライオリティ 内でのスタベーション(starvation)を避 けるために使用される。本発明によるＦＩＦＯの順番は、比較的満たされたバッ ファからのフレームに好都合であるようにインプリメントされる。 本発明によるルータ・システム３は、多段プライオリティレベルにてフレーム ・トラフィックに適合し、送信又は受信ノードにて無限のバッファ資源無しでプ ロトコール・デッドロックを防止する戦略を可能にする。本発明によるルータ・ システム３は、リンク上の伝送エラー又はソフトＲＡＭエラーのような困難に適 合し打破する。各アービタ１４６はリクエストを格納するためのＲＡＭを使用し 、ＲＡＭエラーは、欠陥のあるリクエストを発生し、実際のリクエストでの損失 を生じ、正しくないリクエストを許可することを引き起こす。従って、自己矛盾 のないチェック機構が本発明によるルータ・システム３に含まれる。特に、本発 明によれば、ルータ・システム３は、アービタ・ユニット１４６が誤りの出力ポ ートにフレームを送信するならばリセットされる。本発明の一つの実施形態によ れば、ルータ・システム３は、フレームが過度の時間長で入力バッファに止まる ときにはリセットされる。 図４Ａは、スイッチングバスさらに金属及び差動論理クロスポイント・スイッ チを含む本発明によるクロスバー・スイッチ１４４’の部分回路図である。特に 、図４Ａは、第１及び第２のバス・サイド１１ａ，１１ｂを含み、さらに、本発 明によれば、１０ｍｍ金属及び３６クロスポイント・スイッチを含むスイッチン グ・バス１１を具備するクロスバー・スイッチ部分を示す。クロスバースイッチ １１は、ＶＤＤに接続されたプリチャージ・トランジスタ４１，４２のゲートに 与えられる信号ＰＣ（プリチャージ）によりプリチャージされる。スイッチング は、トランジスタ４３ａで受信されたＧＲＡＮＴ信号に応答してトランジスタ回 路４３による受信ＤＡＴＡ に関して完了される。ＧＲＡＮＴ信号はトランジスタ４３ａ，４４ａのゲートに 同時に与えられる。ＧＲＡＮＴ信号により一度イネイブルされると、ＤＡＴＡは トランジスタ４３ｂを経て与えられ、ＤＡＴＡの補足はトランジスタ４４ｂに付 随して与えられる。インバータ４５はＤＡＴＡをその補足に変える。クロスバー ・スイッチ１１はさらに、信号伝搬をスピードアップする差動及び減少スイング 回路を含む。本発明の一実施形態によれば、ビットライン・スイングは５００ｍ Ｖのオーダでセットされる。クロスバー・スイッチ１１は、本発明の実施形態に て“０．２ｎｓ”センスタイムを持つように設計されたセンス増幅器４６を含む 。 図４Ｂは、本発明によるデータ・パスブロック図である。特に、ルータ・シス テム３は、入力ポート３ａ、出力ポート３ｂ及びクロスバー・マトリクス１４４ ’を含む。入力ポート３ａは、デマルチプレクサ４００、マルチプレクサ１３０ ’、フレーム・ヘッダ・デコーダ１２８及びバッファ・エレメント５ａ〜５ｍを 含む入力バッファ・エレメント１３５を含む。出力ポート３ｂはアービタ１４６ 、ヘッダ・モディファイア１５０及びマルチプレクサ１５１を含む。 入力ポイント１０４で受信されたデータは、デマルチプレクサ４００及び１３ ０’を経て入力バッファ５ａ〜５ｍのうちで選択された１つに送られる。各入力 バッファは、クロスバー・マトリクス１４４’への入力バッファ１３５のいずれ か１つの接続を選択するための如何なるアービトレーションも必要とすることな く、クロスバー・マトリクス１４４’への直接の専用ラインを持つ。アービタ１ ４６は、関連する出力ポートへの接続のために入力バッファ５ａ〜５ｍの１つを 選択するために、クロスバー・マトリクス１４４’の各出力ポートに設けられる 。制御信号は、フレーム・ヘッダの存在 を示すためにデマルチプレクサ４００を経てフレーム・ヘッダ・デコーダ１２８ へ入力ポート１０３，１０３にて提供される。これは、アービタ１４６のコント ロールの下で、クロスバー１４４’を経て入力バッファアドレスの抽出を可能に する。クロスバー１４４’からの出力伝送の後に、フレーム・ヘッダは、前方の 宛先位置にシフトし、現在のルート・システム３の宛先位置を削除するためにモ ディファイされる。フレーム・ヘッダ・モディファイア１５０からの出力の後、 フレームはＮ幅ワードから変換するためにマルチプレクサ１５１によりマルチプ レックスされ、Ｎ幅ワードは、立上がり及び立下がりクロックエッジにてトリガ された各半クロックサイクルのＮ／２幅の半ワードを提供するために各クロック サイクルで送信される。 図５Ａは、本発明による、隣接スイッチング・ユニットからのデータ、クロッ ク及び制御信号を受信するための第１フローコントロール・パスシステム４９０ のブロック図である。特に、選択されたスイッチング・ユニットにおけるフロー 制御は、所定のビット数（ｎ）に対してｎ／２幅であるパス上でのフロー制御情 報を受けることにより達成される。フロー制御情報は、スイッチング・ユニット にて到達したデータと同じパス上で、タイム・マルチプレックスされる。図５Ａ に示すように、フロー制御情報は、ｎビット幅の内部二重幅パスにデマルチプレ クサ５０１（ＤｅＭｕｘ）によりデマルチプレックスされる。入力クロック範囲 からの入来情報の同期のために、フロー制御情報は、同期中の情報損失を避ける ためにフローコントロール（ＦＣ）・アキュミュレータ５０２（ＦＣＡｃｃｕｍ ）にてアキュミュレートされる。第１のフローコントロール・パスシステム４９ ０は、さらに受信した情報を評価しアービトレーション・ユニット５０４に制御 信号を進めるためのフローコントロール ・レシーバ５０３を含む。加えて、フローコントロール・レシーバ５０３はフレ ーム・ヘッダ・モディファイア５０５へ入手可能なバッファ・エレメント・アド レスを進める。 図５Ｂは、第１のフローコントロール・パスシステム４９０の動作フローチャ ートである。特に、フロー制御情報は受信され（５１０）、デマルチプレックス され（５１１）、アキュミュレートされ（５１２）（それにより同期され）、評 価され（５１３）、そして特定の出力ポートに関係したアービトレーション・ユ ニット５０４に提供される（５１４）。加えて、情報はパケット・ヘッダ・モデ ィファイア５０５に提供される。 図５Ｃは、本発明による第２のフローコントロール・パスシステム４９１のブ ロック図である。特に、第２のフローコントロール・パスシステム４９１は、入 力バッファ・ステータス決定エレメント５０６と、フローコントロール・トラン スミッタ５０７と、マルチプレクサ５０８を含む。 図５Ｄは、本発明によるフローコントロール・パスの第２の部分のフローチャ ートである。特に、図５Ｄは第２のフローコントロール・パスシステム４９１の 動作フローチャートである。第２のフローコントロール・パスシステム４９１は 、入力バッファ・ステータスを決定し（５２０）、フローコントロール・トラン スミッタ５０７からの入力バッファ・ステータス情報を送信し（５２１）、内部 Ｎビット幅パスから外部Ｎ／２ビット幅パスの次ノードへのＮ−ビット通信のた めの入力バッファ・ステータス情報とともにフローコントロール・メッセージを マルチプレックスする（５２２）。 図６は本発明によるルータ・チップ・システム３の部分ブロック図である。本 発明によるルータ・チップ・システム３は、その１つが図１に示される複数の入 力ポート６０４を含むバーチャル・カッ トスルー・パケットスイッチを含む。各入力ポート６０４ｉは、複数のバッファ ・エレメント６０５ｉと関係しており、その各々は出力ライン６１６ａ〜６１６ ｆのなかの選択された１つに接続可能な対応するクロスバー入力ライン６１５ｉ （ｊ）に関係している。各入力ポート６０４は対称的であり、中央クロスバー・ スイッチ１４４’と関係している。各ポート６０４はＫ入力ラインを含み、多段 エントリ入力バッファ・ユニット６０５及びアービタ６０６に接続される。 アービタ６０６は、クロスバー出力ユニット６１０ａ〜６１０ｆに関係した複 数のアービタ・ユニット６０６ａ〜６０６ｆを含む。各クロスバー出力ユニット ６１０ｉは、複数のヘッダ・モディフィケーション・ユニット６０７ｉを含むヘ ッダ・モディフィケーション回路６０７に接続された関連出力ライン６１６ｉを 含む。ヘッダ・モディフィケーション・ユニット６０７は、複数のドライバー・ エレメント６０８ｉを含むドライバー回路６０８に接続される。各ドライバー・ エレメント６０８ｉは対応するヘッダ・モディフィケーション・ユニット６０７ ｉからのデータを受ける。出力データは、従ってクロック６０６に従って出力ラ イン６０９上に生じる。 図７Ａは、本発明による送信されたフレーム６７０のブロック図である。特に 、フレーム６７０はフレーム・ヘッダ６７１とパケット６７２を含む。フレーム ・ヘッダ６７１は出力ポート数のフィールド、プライオリティ・フィールド及び 入力バッファ・アドレスを含む。パケット６７２はさらにパケット・ヘッダ６７ ３、エラー検出コード（ＥＤＣ）６７４、及びデータ６７５を含む。 図７Ｂは、本発明による方法のフローチャートである。図７Ｂに示す方法によ れば、フレーム・ヘッダ６７１はルータ・システム３により受信される（７００ ）。加えて、ルータ・システム３は、フ レーム６７０の到達とさらに完全な伝送の係属を指示するために、フレーム６７ ０と並列にフレーム・エンベロープ信号を受ける。本発明による一つの実施形態 によれば、フレーム・エンベロープ信号は、以下の図７Ｄで詳しく説明するよう に、ノッチを含む。本発明によれば、フレーム・ヘッダ出力ポート数、プライオ リティ・フィールド及び入力バッファアドレスはコピーされる（７０１）。次に 、フレーム６７０は、入力クロックの立上がりで選択された入力バッファに流れ る（７０２）。出力ポートは、プレジオクロナスに個々にクロックされる。加え て、マルチプレクサ１２８’は、ライン１２８”の一つに沿って、フレーム・ヘ ッダにて選択された出力ポートに従って専用のアービタ１４６に接続され、接続 の選択上でアービトレートする専用のアービタ１４６の正しいプライオリティの ＦＩＦＯに入力バッファアドレスのエントリーを可能にし、出力ポートの接続に 特定の入力バッファを選択し、そして「許可」信号を送る。さらに、クロスバー 接続は、選択された出力ポートと選択された入力ポートの間で確立される（７０ ４）。さらに、フレーム・ヘッダ６７１、ＥＤＣ６７４、パケット・ヘッダ６７ ３、データ６７５は、出力又はローカルクロックの立上がりエッジにおいて、選 択された出力ポートを経て、ルータ・システム３から流れ、本発明によれば、正 確な同期入力及び出力クロックを要求しない。 最後に、フレーム・テール・ノッチが検出され（７０６）、出力ポートからの データ伝送を停止し、特定の入力バッファ及び出力ポートの間のクロスバー接続 を廃止する。 図７Ｃは、本発明によるアービタ機能のフローチャート（７７０）である。特 に、図７Ｃのフローチャートは本発明によるアービタ１４６の特徴を示す。本発 明による方法は、フィリング(filling)７７１を含み、アービタ１４６の選択さ れた１つが関係する出力ポ ートが接続された選択された入力バッファのアドレスをもったアービタ１４６の 特定の先入れ先出し（ＦＩＦＯ）バッファを含む。次に、特定のＦＩＦＯは、ク ロスポイント・スイッチ１４４’の特定のクロスポイントを選択するために読み 出され（７７２）、関連出力ポートと選択された入力バッファの間の接続を行う 。 図７Ｄは、本発明によるフレーム・エンベロープ信号１０２（Ｆ＿ＥＮＶ）の タイミング図である。フレーム・エンベロープ信号１０２は、図１に示すように データと並列にバッファ１０５に提供される。図７Ｄは第１及び第２の論理状態 ，１及び０，を持つフレーム・エンベロープ信号１０２を示す。本発明の一つの 実施形態によれば、フレーム・エンベロープ信号１０２は、並列データが並列に 提供されないときは０に設定される。フレーム・エンベロープ信号１０２は、並 列データが提供されたときは時刻ｔ０において論理状態１に立ち上がる。並列デ ータは時刻ｔ３にて提供されて終了し、その時間にてフレーム・エンベロープ信 号１０２の論理状態は０に戻る。本発明によれば、ゼロに戻ることは、所定の時 刻ｔ１及びｔ２の間でフレーム・エンベロープ信号１０２の信号レベルにてノッ チにより予期され、その期間の間、フレーム・エンベロープ信号１０２の論理レ ベルはゼロ論理レベルにて持続する。このような予期は、選択された入力バッフ ァを特定の出力ポートに接続する専用状態からクロスバー・スイッチ１４４’の タイムリーな開放を容易にする。 図７Ｅは、本発明によるフレーム・カット・スルーのタイミング図であり、ヘ ッダ及びデータ情報の伝送は情報の独立なワードにずらされる。図７Ｄに示すよ うに、フレーム・エンベロープ信号１０２の時刻ｔ０及びｔ３の間は、ヘッダ及 びデータ情報は選択されたルート・チップを経て伝送される。特に、データのワ ード及びヘッ ダ情報は独立のワードで伝送され、伝送は、全てのデータが以前に選択された入 力ポート・バッファにより受けられたか否かをチェックすることなく、選択され た入力バッファにてヘッダに関して直ちに開始する。従って、特定フレームのヘ ッダは、特定フレームの全てのワードがいずれか指定された入力バッファにて受 けられたか否かをチェックすることを抑止せずに、既に次のルータ・チップに伝 送される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミュ，アルバート アメリカ合衆国，カリフォルニア 95035, ミルピタス，サンダルウッド レーン 1051 (72)発明者 サストリー，ラフ アメリカ合衆国，カリフォルニア 95051, サンタクララ，キーリー ブールバード ＃79 1000

Claims (1)

1. 【特許請求の範囲】 １．データのフレームを受けるための複数の入力ポートと、 データのフレームを送るための複数の出力ポートと、 入力ポートで受けたデータワードを格納するための複数の入力バッファと、 前記出力ポートの中の特定の１つに関係した前記複数の入力バッファの１つを 選択するアービタ・システムであって、前記アービタ・システムは、前記複数の 出力ポートの対応する１つに各々関係した複数のアービタ・サブシステムを含む ものと、 前記出力ポートの特定の１つと選択された入力バッファを接続するクロスバー ・スイッチと、 を具備する近隣の回路と通信するためのルータ回路。 ２．１つのクロックサイクル内で２度提供された半ワードを、サイクルごとに １度クロックされた全ワードに変換するデマルチプレクサをさらに具備する請求 項１に記載のルータ回路。 ３．前記アービタ・サブシステムは、立上がりエッジ及び立下がりエッジから なるエッジグループから選択されたエッジ種類の２つのクロックエッジ内で、入 力バッファアドレスを受けかつ与える請求項１に記載のルータ回路。 ４．同期回路をさらに具備する請求項１に記載のルータ回路。 ５．前記同期回路はリード及びライト・ポインタを含む請求項４に記載のルー タ回路。 ６．前記リード及びライト・ポインタは同じ記憶位置を特定する請求項５に記 載のルータ回路。 ７．各入力バッファ・エレメントは専用のクロスバー接続をもつ請求項１に記 載のルータ回路。 ８．ヘッダを有し、出力ポート及び入力バッファを持つルータ・システムにて 複数のワードを備え、前記出力ポート及び入力バッファの各々は前記入力ポート のいずれか１つに接続可能であり、かつ前記出力ラインの１つの各々接続される 入力セレクタを有するフレームをルーチングする方法であって、 選択された入力バッファから特定の出力パスにパスを選択し、 前記選択されたパス上でフレーム・ヘッダと通信し、 前記フレーム・ヘッダが前記ルータ・システムに存在を残すか否かに関して、 選択されたパス上で複数のワードを送信する、 各段階を具備するフレームをルーチングする方法。 ９．フレームワードの送信を終了する信号を提供する段階を含む請求項８に記 載の方法。 １０．前記フレーム・エンベロープ信号は、終了の時間に先行してプリカーソ ル信号の変化とともに終了する請求項８に記載の方法。 １１．入力バッファのアドレスとともにアービタ・ユニットを提供し、 特定のアービタ・ユニットに関係した出力ポートとともにアドレスされた入力 バッファを接続する、各段階を具備する、 各々が対応する複数のアービタ・ユニットとともに複数の出力のいずれかに接 続可能な複数の入力バッファを有するクロスバー・スイッチを介して情報を送信 する方法。