JP3435420B2 - 自動識別レベル制御回路 - Google Patents
自動識別レベル制御回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
- H03K5/082—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold
- H03K5/084—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding with an adaptive threshold modified by switching, e.g. by a periodic signal or by a signal in synchronism with the transitions of the output signal
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、入力ディジタル信
号のパワーレベルの動的な変化に対応して入力信号の識
別レベルを自動的に変化させる自動識別レベル制御回路
に関する。
号のパワーレベルの動的な変化に対応して入力信号の識
別レベルを自動的に変化させる自動識別レベル制御回路
に関する。
【０００２】
【従来の技術】従来、パッシブダブルスター光加入者伝
送システム等のバーストディジタル光信号伝送系におけ
る受信器では、受信信号のパワーレベルの動的変化に対
応して識別レベルを自動的に制御するための自動識別レ
ベル制御回路が用いられている。この種の自動識別レベ
ル制御回路としては、例えば、特開平１０−１２６３４
９号公報「バースト光受信回路」に記載されているもの
がある。
送システム等のバーストディジタル光信号伝送系におけ
る受信器では、受信信号のパワーレベルの動的変化に対
応して識別レベルを自動的に制御するための自動識別レ
ベル制御回路が用いられている。この種の自動識別レベ
ル制御回路としては、例えば、特開平１０−１２６３４
９号公報「バースト光受信回路」に記載されているもの
がある。
【０００３】図６は、入力信号に応じて識別レベルを決
定するフィードフォワード型の従来の自動識別レベル制
御回路の一例を示す回路図である。図６に示すフィード
フォワード型ＡＴＣ（自動識別レベル制御）回路６００
では、入力端子ＡＴＣＩＮ＋とＡＴＣＩＮ−にそれぞれ
正相および逆相で振幅が変化するパルス信号が入力され
る。入力端子ＡＴＣＩＮ＋は、ピーク値検出回路ＰＤ２
（６４）と抵抗Ｒ１に接続されていて、入力端子ＡＴＣ
ＩＮ−は、ピーク値検出回路ＰＤ１（６２）と抵抗Ｒ３
に接続されている。ピーク値検出回路ＰＤ１（６２）
は、入力された信号のピークレベルをコンデンサＣpd1
に保持して出力するものである。また、ピーク値検出回
路ＰＤ１（６２）では、リセット端子ＲＳＴにHighレベ
ルの信号が入力された時、コンデンサＣpd1に接続され
ているＭＯＳ（金属酸化膜半導体）トランジスタ６３が
オンして、基準電圧Ｖref1によってコンデンサＣpd1の
電圧がリセットされるようになっている。同様に、ピー
ク値検出回路ＰＤ２（６４）は、入力された信号のピー
クレベルをコンデンサＣpd2に保持して出力する。リセ
ット端子ＲＳＴにHighレベルの信号が入力された場合に
は、コンデンサＣpd2に接続されているＭＯＳトランジ
スタ６５がオンして、基準電圧Ｖref2でコンデンサＣpd
2の電圧がリセットされる。
定するフィードフォワード型の従来の自動識別レベル制
御回路の一例を示す回路図である。図６に示すフィード
フォワード型ＡＴＣ（自動識別レベル制御）回路６００
では、入力端子ＡＴＣＩＮ＋とＡＴＣＩＮ−にそれぞれ
正相および逆相で振幅が変化するパルス信号が入力され
る。入力端子ＡＴＣＩＮ＋は、ピーク値検出回路ＰＤ２
（６４）と抵抗Ｒ１に接続されていて、入力端子ＡＴＣ
ＩＮ−は、ピーク値検出回路ＰＤ１（６２）と抵抗Ｒ３
に接続されている。ピーク値検出回路ＰＤ１（６２）
は、入力された信号のピークレベルをコンデンサＣpd1
に保持して出力するものである。また、ピーク値検出回
路ＰＤ１（６２）では、リセット端子ＲＳＴにHighレベ
ルの信号が入力された時、コンデンサＣpd1に接続され
ているＭＯＳ（金属酸化膜半導体）トランジスタ６３が
オンして、基準電圧Ｖref1によってコンデンサＣpd1の
電圧がリセットされるようになっている。同様に、ピー
ク値検出回路ＰＤ２（６４）は、入力された信号のピー
クレベルをコンデンサＣpd2に保持して出力する。リセ
ット端子ＲＳＴにHighレベルの信号が入力された場合に
は、コンデンサＣpd2に接続されているＭＯＳトランジ
スタ６５がオンして、基準電圧Ｖref2でコンデンサＣpd
2の電圧がリセットされる。
【０００４】なお、フィードフォワード型ＡＴＣ回路６
００に接続されているバッファアンプ６１は、入力端子
ＡＴＣＩＮ＋の入力電圧とピーク値検出回路ＰＤ１（６
２）の出力電圧ＶPD1とを抵抗Ｒ１とピーク値検出回路
ＰＤ１（６２）の出力に直列に接続されている抵抗Ｒ２
とで分圧した電圧を、増幅して正相出力端子ＡＴＣＯＵ
Ｔ＋に出力するともに、入力端子ＡＴＣＩＮ−の入力電
圧とピーク値検出回路ＰＤ２（６４）の出力電圧ＶPD2
とを抵抗Ｒ３とピーク値検出回路ＰＤ２（６４）の出力
に直列に接続されている抵抗Ｒ４とで分圧した電圧を増
幅して、逆相出力端子ＡＴＣＯＵＴ−に出力する。
００に接続されているバッファアンプ６１は、入力端子
ＡＴＣＩＮ＋の入力電圧とピーク値検出回路ＰＤ１（６
２）の出力電圧ＶPD1とを抵抗Ｒ１とピーク値検出回路
ＰＤ１（６２）の出力に直列に接続されている抵抗Ｒ２
とで分圧した電圧を、増幅して正相出力端子ＡＴＣＯＵ
Ｔ＋に出力するともに、入力端子ＡＴＣＩＮ−の入力電
圧とピーク値検出回路ＰＤ２（６４）の出力電圧ＶPD2
とを抵抗Ｒ３とピーク値検出回路ＰＤ２（６４）の出力
に直列に接続されている抵抗Ｒ４とで分圧した電圧を増
幅して、逆相出力端子ＡＴＣＯＵＴ−に出力する。
【０００５】図７は、図６に示すフィードフォワード型
ＡＴＣ回路６００の各部の動作電圧およびバッファアン
プ６１の出力電圧の時間変化を示す波形図である。図６
に示す回路では、バースト信号間のガードタイムにおい
て、ピーク値検出回路ＰＤ１（６２）およびＰＤ２（６
４）の両者に同一のリセット信号ＲＳＴが入力される。
このため、たとえば図７に示す例では、無信号時のレベ
ルをピーク値検出回路ＰＤ１（６２）が保持してしまう
ため、入力信号“０”のレベルが無信号時のレベルと異
なる場合には、出力パルス信号のデューティレシオが入
力信号のものから変化してしまうという、ＤＵＴＹ劣化
が生じてしまう。
ＡＴＣ回路６００の各部の動作電圧およびバッファアン
プ６１の出力電圧の時間変化を示す波形図である。図６
に示す回路では、バースト信号間のガードタイムにおい
て、ピーク値検出回路ＰＤ１（６２）およびＰＤ２（６
４）の両者に同一のリセット信号ＲＳＴが入力される。
このため、たとえば図７に示す例では、無信号時のレベ
ルをピーク値検出回路ＰＤ１（６２）が保持してしまう
ため、入力信号“０”のレベルが無信号時のレベルと異
なる場合には、出力パルス信号のデューティレシオが入
力信号のものから変化してしまうという、ＤＵＴＹ劣化
が生じてしまう。
【０００６】
【発明が解決しようとする課題】そこで、本発明は、Ｄ
ＵＴＹ劣化を起こさずに、入力信号の識別レベルを制御
することができる自動識別レベル制御回路を提供するこ
とを目的とする。
ＵＴＹ劣化を起こさずに、入力信号の識別レベルを制御
することができる自動識別レベル制御回路を提供するこ
とを目的とする。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、互いに逆相で変化する入力ディジタル信号に対し、
各入力信号のピーク電圧値を保持し、各入力信号の識別
レベルの基準となる信号としてその保持した電圧値をそ
れぞれ出力するものであって、かつリセット信号によっ
て保持した電圧値を所定の基準電圧値にそれぞれリセッ
トする１組のピーク値検出回路と、入力信号の変化に応
じて所定のタイミングを検出し、前記ピーク値検出回路
に対して、その検出したタイミングに応じてリセット状
態を解除するリセット信号を出力するタイミング検出回
路とを備えることを特徴としている。
め、互いに逆相で変化する入力ディジタル信号に対し、
各入力信号のピーク電圧値を保持し、各入力信号の識別
レベルの基準となる信号としてその保持した電圧値をそ
れぞれ出力するものであって、かつリセット信号によっ
て保持した電圧値を所定の基準電圧値にそれぞれリセッ
トする１組のピーク値検出回路と、入力信号の変化に応
じて所定のタイミングを検出し、前記ピーク値検出回路
に対して、その検出したタイミングに応じてリセット状
態を解除するリセット信号を出力するタイミング検出回
路とを備えることを特徴としている。
【０００８】また、請求項２記載の発明は、前記タイミ
ング検出回路が、入力信号のレベルが変化したタイミン
グに応じてリセット状態を解除するリセット信号を出力
することを特徴としている。また、請求項３記載の発明
は、前記タイミング検出回路が、各入力ディジタル信号
のエッジ変化に応じて、リセット状態を解除する１組の
リセット信号を各ピーク値検出回路に対して各々独立し
て出力することを特徴としている。
ング検出回路が、入力信号のレベルが変化したタイミン
グに応じてリセット状態を解除するリセット信号を出力
することを特徴としている。また、請求項３記載の発明
は、前記タイミング検出回路が、各入力ディジタル信号
のエッジ変化に応じて、リセット状態を解除する１組の
リセット信号を各ピーク値検出回路に対して各々独立し
て出力することを特徴としている。
【０００９】また、請求項４記載の発明は、前記タイミ
ング検出回路が、入力ディジタル信号を入力として動作
するコンパレータと、そのコンパレータの出力に応じて
動作するＲＳフリップフロップ回路と少なくとも１組有
し、コンパレータによって入力信号の変化に応じた所定
のタイミングを検出するとともに、ＲＳフリップフロッ
プ回路によって出力するリセット信号を一旦保持し、か
つコンパレータの出力によってリセット状態を解除する
ことを特徴としている。この構成によれば、構成を単純
化することができ、高速化に適したものとすることがで
きる。
ング検出回路が、入力ディジタル信号を入力として動作
するコンパレータと、そのコンパレータの出力に応じて
動作するＲＳフリップフロップ回路と少なくとも１組有
し、コンパレータによって入力信号の変化に応じた所定
のタイミングを検出するとともに、ＲＳフリップフロッ
プ回路によって出力するリセット信号を一旦保持し、か
つコンパレータの出力によってリセット状態を解除する
ことを特徴としている。この構成によれば、構成を単純
化することができ、高速化に適したものとすることがで
きる。
【００１０】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明による自動識別
レベル制御回路の基本構成を示す回路図であり、図２は
図１に示す自動識別レベル制御回路の一実施形態を示す
回路図である。
施形態について説明する。図１は本発明による自動識別
レベル制御回路の基本構成を示す回路図であり、図２は
図１に示す自動識別レベル制御回路の一実施形態を示す
回路図である。
【００１１】図１に示す自動識別レベル制御回路は、フ
ィードフォワード型ＡＴＣ（自動識別制御）回路１００
と、端子ＡＴＣＩＮ＋およびＡＴＣＩＮ−に入力される
信号に応じて、フィードフォワード型ＡＴＣ回路１００
に入力されるリセット信号を生成するタイミング検出回
路１１０とから構成されている。なお、図１において図
６に示すものと同一の構成には、同一の符号を付けてい
る。
ィードフォワード型ＡＴＣ（自動識別制御）回路１００
と、端子ＡＴＣＩＮ＋およびＡＴＣＩＮ−に入力される
信号に応じて、フィードフォワード型ＡＴＣ回路１００
に入力されるリセット信号を生成するタイミング検出回
路１１０とから構成されている。なお、図１において図
６に示すものと同一の構成には、同一の符号を付けてい
る。
【００１２】図１に示すフィードフォワード型ＡＴＣ回
路１００は、図６に示した従来のフィードフォワード型
ＡＴＣ回路と比較して、２つのピーク値検出回路ＰＤ１
（６２）およびＰＤ２（６４）に供給されるリセット信
号を、図６に示したものでは同一の信号であるのに対し
て、図１に示すものではそれぞれ独立した信号ＰＤ１Ｒ
ＳＴと信号ＰＤ２ＲＳＴになしている点で異なってい
る。なお、スイッチ６３ａとスイッチ６５ａは、それぞ
れ、リセット信号ＰＤ１ＲＳＴおよびＰＤ２ＲＳＴに従
って、基準電圧Ｖref1とＶref2で、ピーク値検出回路Ｐ
Ｄ１（６２）およびＰＤ２（６４）の保持電圧をリセッ
トするものであり、図６に示すＭＯＳトランジスタ６３
とＭＯＳトランジスタ６５と同様な機能を実現するもの
である。
路１００は、図６に示した従来のフィードフォワード型
ＡＴＣ回路と比較して、２つのピーク値検出回路ＰＤ１
（６２）およびＰＤ２（６４）に供給されるリセット信
号を、図６に示したものでは同一の信号であるのに対し
て、図１に示すものではそれぞれ独立した信号ＰＤ１Ｒ
ＳＴと信号ＰＤ２ＲＳＴになしている点で異なってい
る。なお、スイッチ６３ａとスイッチ６５ａは、それぞ
れ、リセット信号ＰＤ１ＲＳＴおよびＰＤ２ＲＳＴに従
って、基準電圧Ｖref1とＶref2で、ピーク値検出回路Ｐ
Ｄ１（６２）およびＰＤ２（６４）の保持電圧をリセッ
トするものであり、図６に示すＭＯＳトランジスタ６３
とＭＯＳトランジスタ６５と同様な機能を実現するもの
である。
【００１３】本発明による自動識別レベル制御回路は、
２つのピーク値検出回路に対してのリセット信号が供給
の仕方、すなわちタイミング検出回路１１０の構成に主
要な特徴を有するものである。以下、図面を参照して、
本発明におけるタイミング検出回路１１０の具体的構成
について説明する。
２つのピーク値検出回路に対してのリセット信号が供給
の仕方、すなわちタイミング検出回路１１０の構成に主
要な特徴を有するものである。以下、図面を参照して、
本発明におけるタイミング検出回路１１０の具体的構成
について説明する。
【００１４】図２に示すタイミング検出回路１１０ａ
は、図１のタイミング検出回路１１０に対応するもので
あり、入力パルス信号のエッジを検出することによって
リセット信号を生成する、エッジ（ＥＤＧＥ）検出回路
方式により構成されているものである。なお、図２にお
いて、図６および図１と同一の構成には同一の符号を付
けて説明を省略する。
は、図１のタイミング検出回路１１０に対応するもので
あり、入力パルス信号のエッジを検出することによって
リセット信号を生成する、エッジ（ＥＤＧＥ）検出回路
方式により構成されているものである。なお、図２にお
いて、図６および図１と同一の構成には同一の符号を付
けて説明を省略する。
【００１５】タイミング検出回路１１０ａは、フィード
フォワード型ＡＴＣ回路１００を構成する２つのピーク
値検出回路ＰＤ１，ＰＤ２（６２，６４)それぞれのリ
セット信号ＰＤ１ＲＳＴ，ＰＤ２ＲＳＴの制御を行うも
のであり、入力端子ＡＴＣＩＮ＋，ＡＴＣＩＮ−に入力
される信号を正相および逆相入力として、それを増幅
し、かつ出力波形を所定の値に制限して正相および逆相
の信号を出力するリミットアンプＬＩＭと、リミットア
ンプＬＩＭの正相および逆相の出力を微分する抵抗Ｒ２
２，コンデンサＣ２２からなる微分回路、および抵抗Ｒ
２１，コンデンサＣ２１からなる微分回路と、各微分回
路に接続されているコンパレータＣＯＭＰ２およびＣＯ
ＭＰ１と、ヒステリシス機能付きのコンパレータＣＯＭ
Ｐ１，ＣＯＭＰ２の逆相出力にそれぞれ従属接続された
ＲＳフリップフロップ回路ＲＳ−ＦＦ１，ＲＳ−ＦＦ２
とによって構成されている。
フォワード型ＡＴＣ回路１００を構成する２つのピーク
値検出回路ＰＤ１，ＰＤ２（６２，６４)それぞれのリ
セット信号ＰＤ１ＲＳＴ，ＰＤ２ＲＳＴの制御を行うも
のであり、入力端子ＡＴＣＩＮ＋，ＡＴＣＩＮ−に入力
される信号を正相および逆相入力として、それを増幅
し、かつ出力波形を所定の値に制限して正相および逆相
の信号を出力するリミットアンプＬＩＭと、リミットア
ンプＬＩＭの正相および逆相の出力を微分する抵抗Ｒ２
２，コンデンサＣ２２からなる微分回路、および抵抗Ｒ
２１，コンデンサＣ２１からなる微分回路と、各微分回
路に接続されているコンパレータＣＯＭＰ２およびＣＯ
ＭＰ１と、ヒステリシス機能付きのコンパレータＣＯＭ
Ｐ１，ＣＯＭＰ２の逆相出力にそれぞれ従属接続された
ＲＳフリップフロップ回路ＲＳ−ＦＦ１，ＲＳ−ＦＦ２
とによって構成されている。
【００１６】以上の構成においては、抵抗Ｒ２２，コン
デンサＣ２２および抵抗Ｒ２１，コンデンサＣ２１から
なる各微分回路は、リミットアンプＬＩＭと共通のグラ
ンド電位Ｖ0によって動作する。また、コンパレータＣ
ＯＭＰ１，ＣＯＭＰ２の逆相入力には、グランド電位Ｖ
0よりも低い、しきい値電圧ＶTが供給される。この図に
示す例では、リミットアンプＬＩＭにおける内部電圧を
流用し、しきい値電圧ＶTはリミットアンプＬＩＭから
供給されるようになっている。
デンサＣ２２および抵抗Ｒ２１，コンデンサＣ２１から
なる各微分回路は、リミットアンプＬＩＭと共通のグラ
ンド電位Ｖ0によって動作する。また、コンパレータＣ
ＯＭＰ１，ＣＯＭＰ２の逆相入力には、グランド電位Ｖ
0よりも低い、しきい値電圧ＶTが供給される。この図に
示す例では、リミットアンプＬＩＭにおける内部電圧を
流用し、しきい値電圧ＶTはリミットアンプＬＩＭから
供給されるようになっている。
【００１７】また、コンパレータＣＯＭＰ１，ＣＯＭＰ
２は、それぞれ、入力信号（ＡＴＣＩＮ＋端子信号）の
立ち上がり検出器および立ち下がり検出器として動作す
る。また、ＲＳフリップフロップ回路ＲＳ−ＦＦ１，Ｒ
Ｓ−ＦＦ２においては、それぞれ、リセット入力Ｒにコ
ンパレータＣＯＭＰ１，ＣＯＭＰ２の逆相出力が、セッ
ト入力Ｓに共通のリセット信号ＲＳＴ１が入力され、ま
た、ＲＳフリップフロップ回路ＲＳ−ＦＦ１の出力Ｑか
らはリセット信号ＰＤ１ＲＳＴが，ＲＳフリップフロッ
プ回路ＲＳ−ＦＦ２の出力Ｑからはリセット信号ＰＤ２
ＲＳＴがそれぞれ出力される。
２は、それぞれ、入力信号（ＡＴＣＩＮ＋端子信号）の
立ち上がり検出器および立ち下がり検出器として動作す
る。また、ＲＳフリップフロップ回路ＲＳ−ＦＦ１，Ｒ
Ｓ−ＦＦ２においては、それぞれ、リセット入力Ｒにコ
ンパレータＣＯＭＰ１，ＣＯＭＰ２の逆相出力が、セッ
ト入力Ｓに共通のリセット信号ＲＳＴ１が入力され、ま
た、ＲＳフリップフロップ回路ＲＳ−ＦＦ１の出力Ｑか
らはリセット信号ＰＤ１ＲＳＴが，ＲＳフリップフロッ
プ回路ＲＳ−ＦＦ２の出力Ｑからはリセット信号ＰＤ２
ＲＳＴがそれぞれ出力される。
【００１８】さらに、図２に示すフィードフォワード回
路１００に対しては、図示していないピーク値検出回路
の初期化基準電圧源によって、ピーク値検出回路ＰＤ１
（６２）には、マイナス入力の“０”レベル以下の電圧
である基準電圧源Ｖref1が、またもう１つのピーク値検
出回路ＰＤ２（６４）には、プラス入力の“１”レベル
以下の電圧である基準電圧源Ｖref2が接続されている。
路１００に対しては、図示していないピーク値検出回路
の初期化基準電圧源によって、ピーク値検出回路ＰＤ１
（６２）には、マイナス入力の“０”レベル以下の電圧
である基準電圧源Ｖref1が、またもう１つのピーク値検
出回路ＰＤ２（６４）には、プラス入力の“１”レベル
以下の電圧である基準電圧源Ｖref2が接続されている。
【００１９】次に図２に示す実施形態のの動作につい
て、図３に示すタイミング図を参照して説明する。まず
ＲＳＴ１信号の立ち上がりによって、リセット信号ＰＤ
１ＲＳＴとＰＤ２ＲＳＴがHighレベルに固定され、High
レベルに固定されたリセット信号ＰＤ１ＲＳＴと信号Ｐ
Ｄ２ＲＳＴによりピーク値検出回路ＰＤ１（６２），Ｐ
Ｄ２（６４)は基準電圧Ｖref1とＶref2にそれぞれ初期
化される。ＲＳＴ１信号がLOWレベルになっても信号Ｐ
Ｄ１ＲＳＴと信号ＰＤ２ＲＳＴは、ＲＳフリップフロッ
プ回路ＲＳ−ＦＦ１，ＲＳ−ＦＦ２により状態保持さ
れ、ピーク値検出回路ＰＤ１（６２）およびＰＤ２（６
４)は初期化状態に保持される。
て、図３に示すタイミング図を参照して説明する。まず
ＲＳＴ１信号の立ち上がりによって、リセット信号ＰＤ
１ＲＳＴとＰＤ２ＲＳＴがHighレベルに固定され、High
レベルに固定されたリセット信号ＰＤ１ＲＳＴと信号Ｐ
Ｄ２ＲＳＴによりピーク値検出回路ＰＤ１（６２），Ｐ
Ｄ２（６４)は基準電圧Ｖref1とＶref2にそれぞれ初期
化される。ＲＳＴ１信号がLOWレベルになっても信号Ｐ
Ｄ１ＲＳＴと信号ＰＤ２ＲＳＴは、ＲＳフリップフロッ
プ回路ＲＳ−ＦＦ１，ＲＳ−ＦＦ２により状態保持さ
れ、ピーク値検出回路ＰＤ１（６２）およびＰＤ２（６
４)は初期化状態に保持される。
【００２０】端子ＡＴＣＩＮ＋に入力される信号を入力
とするピーク値検出回路ＰＤ２（６４)は、タイミング
検出回路１１０ａにて端子ＡＴＣＩＮ＋の入力信号の立
ち下がりを検出するコンパレータＣＯＭＰ２の逆相出力
により、時刻ｔ３にＲＳフリップフロップ回路ＲＳ−Ｆ
Ｆ２がリセットされ、時刻ｔ４で信号ＰＤ２ＲＳＴがHi
ghレベルからLowレベルに固定されることによって、端
子ＡＴＣＩＮ＋の入力信号のピーク値検出を開始し、端
子ＡＴＣＩＮ＋の入力信号の３ビット目の“１”レベル
をピーク値として検出して保持している。
とするピーク値検出回路ＰＤ２（６４)は、タイミング
検出回路１１０ａにて端子ＡＴＣＩＮ＋の入力信号の立
ち下がりを検出するコンパレータＣＯＭＰ２の逆相出力
により、時刻ｔ３にＲＳフリップフロップ回路ＲＳ−Ｆ
Ｆ２がリセットされ、時刻ｔ４で信号ＰＤ２ＲＳＴがHi
ghレベルからLowレベルに固定されることによって、端
子ＡＴＣＩＮ＋の入力信号のピーク値検出を開始し、端
子ＡＴＣＩＮ＋の入力信号の３ビット目の“１”レベル
をピーク値として検出して保持している。
【００２１】一方、端子ＡＴＣＩＮ−の入力信号を入力
とするピーク値検出回路ＰＤ１（６２)は、タイミング
検出回路１１０ａにて端子ＡＴＣＩＮ−の入力信号の立
ち下がりを検出するコンパレータＣＯＭＰ１の逆相出力
により、時刻ｔ１にＲＳフリップフロップ回路ＲＳ−Ｆ
Ｆ１がリセットされ、時刻ｔ２で信号ＰＤ１ＲＳＴがHi
ghレベルからLowレベルに固定されることによって、端
子ＡＴＣＩＮ−の入力信号のピーク値検出を開始し、端
子ＡＴＣＩＮ−の信号の２ビット目の“０”レベルをピ
ーク値として検出して保持している。
とするピーク値検出回路ＰＤ１（６２)は、タイミング
検出回路１１０ａにて端子ＡＴＣＩＮ−の入力信号の立
ち下がりを検出するコンパレータＣＯＭＰ１の逆相出力
により、時刻ｔ１にＲＳフリップフロップ回路ＲＳ−Ｆ
Ｆ１がリセットされ、時刻ｔ２で信号ＰＤ１ＲＳＴがHi
ghレベルからLowレベルに固定されることによって、端
子ＡＴＣＩＮ−の入力信号のピーク値検出を開始し、端
子ＡＴＣＩＮ−の信号の２ビット目の“０”レベルをピ
ーク値として検出して保持している。
【００２２】その結果、４ビット目からピーク値検出回
路ＰＤ１（６２)，ＰＤ２（６４２)の出力電圧ＶPD1お
よびＶPD2は、入力に応じたもおの、すなわち正しいし
きい値に制御され、これによってデューティ劣化のない
波形が、出力端子ＡＴＣＯＵＴ＋およびＡＴＣＯＵＴ−
から出力されている。
路ＰＤ１（６２)，ＰＤ２（６４２)の出力電圧ＶPD1お
よびＶPD2は、入力に応じたもおの、すなわち正しいし
きい値に制御され、これによってデューティ劣化のない
波形が、出力端子ＡＴＣＯＵＴ＋およびＡＴＣＯＵＴ−
から出力されている。
【００２３】以上のように、図２に示す自動識別レベル
制御回路によれば、ピーク値検出回路ＰＤ１にてマイナ
ス入力信号（ＡＴＣＩＮ−）の１ビット目の“１”レベ
ルへの立ち下がりによって、リセット動作を解除して検
出を開始し、ピーク値検出回路ＰＤ２にてプラス入力信
号（ＡＴＣＩＮ＋）の２ｂｉｔ目の“１”から“０”へ
の立ち下がりによって、リセット状態を解除して、検出
動作を開始することにより、正しい“０”レベルを検出
することが可能となり、“０”レベルが無信号時と異な
る場合でもＤＵＴＹ劣化の無い信号を出力することが可
能となる。
制御回路によれば、ピーク値検出回路ＰＤ１にてマイナ
ス入力信号（ＡＴＣＩＮ−）の１ビット目の“１”レベ
ルへの立ち下がりによって、リセット動作を解除して検
出を開始し、ピーク値検出回路ＰＤ２にてプラス入力信
号（ＡＴＣＩＮ＋）の２ｂｉｔ目の“１”から“０”へ
の立ち下がりによって、リセット状態を解除して、検出
動作を開始することにより、正しい“０”レベルを検出
することが可能となり、“０”レベルが無信号時と異な
る場合でもＤＵＴＹ劣化の無い信号を出力することが可
能となる。
【００２４】次に、図４および図５を参照して、本発明
による自動識別レベル制御回路の他の実施形態について
説明する。なお、図４において、図６および図１〜２と
同一の構成には同一の符号を付けて説明を省略する。図
４に示す自動識別レベル制御回路では、図２に示したタ
イミング検出回路１１０ａに代えて、コンパレータＣＯ
ＭＰ４１とＲＳフリップフロップ回路ＲＳ−ＦＦ４１か
らなるタイミング検出回路１１０ｂを用いている。ま
た、従来と同様に例えばバースト信号のガードタイムに
おいて発生されるリセット信号ＲＳＴによってピーク値
検出回路ＰＤ２（６４)をリセットするとともに、ＲＳ
フリップフロップ回路ＲＳ−ＦＦ４１のＱ出力によって
ピーク値検出回路ＰＤ１（６２)をリセットするように
している。このような構成によって、図４に示すタイミ
ング検出回路１１０ｂでは、レベル比較回路方式により
タイミングを検出することになる。
による自動識別レベル制御回路の他の実施形態について
説明する。なお、図４において、図６および図１〜２と
同一の構成には同一の符号を付けて説明を省略する。図
４に示す自動識別レベル制御回路では、図２に示したタ
イミング検出回路１１０ａに代えて、コンパレータＣＯ
ＭＰ４１とＲＳフリップフロップ回路ＲＳ−ＦＦ４１か
らなるタイミング検出回路１１０ｂを用いている。ま
た、従来と同様に例えばバースト信号のガードタイムに
おいて発生されるリセット信号ＲＳＴによってピーク値
検出回路ＰＤ２（６４)をリセットするとともに、ＲＳ
フリップフロップ回路ＲＳ−ＦＦ４１のＱ出力によって
ピーク値検出回路ＰＤ１（６２)をリセットするように
している。このような構成によって、図４に示すタイミ
ング検出回路１１０ｂでは、レベル比較回路方式により
タイミングを検出することになる。
【００２５】以上の構成において、図４に示す自動識別
レベル制御回路では、図５に示す様に、リセット信号Ｒ
ＳＴにHighレベルが入力されると、ピーク値検出回路Ｐ
Ｄ２（６４)がリセットされ、また、ＲＳフリップフロ
ップ回路ＲＳ−ＦＦ４１がセットされるので、ピーク値
検出回路ＰＤ１（６２)もリセットされる。コンパレー
タＣＯＭＰ４１は、その正相入力端子に接続されている
端子ＡＴＣＩＮ−の入力電圧と、逆相入力端子の入力電
圧ＶTHとを比較して、端子ＡＴＣＩＮ−の電圧が比較電
圧ＶTHより小さくなったときに逆相出力端子からHighレ
ベルを出力してＲＳフリップフロップ回路ＲＳ−ＦＦ４
１をリセットする。この時、ピーク値検出回路ＰＤ１
（６２）のリセット状態が解除され、ピーク値検出回路
ＰＤ１（６２）は、ＡＴＣＩＮ＋端子に入力されたピー
ク値すなわち“０”レベルの検出を開始する。
レベル制御回路では、図５に示す様に、リセット信号Ｒ
ＳＴにHighレベルが入力されると、ピーク値検出回路Ｐ
Ｄ２（６４)がリセットされ、また、ＲＳフリップフロ
ップ回路ＲＳ−ＦＦ４１がセットされるので、ピーク値
検出回路ＰＤ１（６２)もリセットされる。コンパレー
タＣＯＭＰ４１は、その正相入力端子に接続されている
端子ＡＴＣＩＮ−の入力電圧と、逆相入力端子の入力電
圧ＶTHとを比較して、端子ＡＴＣＩＮ−の電圧が比較電
圧ＶTHより小さくなったときに逆相出力端子からHighレ
ベルを出力してＲＳフリップフロップ回路ＲＳ−ＦＦ４
１をリセットする。この時、ピーク値検出回路ＰＤ１
（６２）のリセット状態が解除され、ピーク値検出回路
ＰＤ１（６２）は、ＡＴＣＩＮ＋端子に入力されたピー
ク値すなわち“０”レベルの検出を開始する。
【００２６】その結果、フィードフォワード型ＡＴＣ回
路からは、図２に示したＥＤＧＥ検出回路方式の時と同
様に、図５に示す様にＤＵＴＹ劣化の無いＡＴＣＯＵＴ
−，ＡＴＣＯＵＴ＋端子からの出力波形が発生される。
路からは、図２に示したＥＤＧＥ検出回路方式の時と同
様に、図５に示す様にＤＵＴＹ劣化の無いＡＴＣＯＵＴ
−，ＡＴＣＯＵＴ＋端子からの出力波形が発生される。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
第１の効果として、入力ディジタル信号の“０”のレベ
ルが無信号レベルと異なるレベルの場合でも、入力信号
の“１”のレベルと“０”のレベルを正確に検出するこ
とにより、理想的なフィードフォワード型ＡＴＣ回路動
作が行われ、ＤＵＴＹ劣化の無い信号が出力可能であ
る。
第１の効果として、入力ディジタル信号の“０”のレベ
ルが無信号レベルと異なるレベルの場合でも、入力信号
の“１”のレベルと“０”のレベルを正確に検出するこ
とにより、理想的なフィードフォワード型ＡＴＣ回路動
作が行われ、ＤＵＴＹ劣化の無い信号が出力可能であ
る。
【００２８】第２の効果として、本発明をバースト光受
信器に適用することによって、自動識別レベル制御回路
により、出力信号は自動オフセット調整がされるため、
入力信号のレベルに高速対応が必要であるバースト光受
信器の最小受光感度性能を向上することが可能である。
信器に適用することによって、自動識別レベル制御回路
により、出力信号は自動オフセット調整がされるため、
入力信号のレベルに高速対応が必要であるバースト光受
信器の最小受光感度性能を向上することが可能である。
【図１】 本発明による自動識別レベル制御回路の基本
構成を示す回路図である。
構成を示す回路図である。
【図２】 図１に示す自動識別レベル制御回路の具体的
構成を示す回路図である。
構成を示す回路図である。
【図３】 図２に示す回路の動作波形を示すタイミング
チャートである。
チャートである。
【図４】 図１に示す自動識別レベル制御回路の他の具
体的構成を示す回路図である。
体的構成を示す回路図である。
【図５】 図４に示す回路の動作波形を示すタイミング
チャートである。
チャートである。
【図６】 従来の自動識別レベル制御回路の構成を示す
回路図である。
回路図である。
【図７】 図６に示す回路の動作波形を示すタイミング
チャートである。
チャートである。
６１ バッファアンプ
６２ ピーク値検出回路ＰＤ１
６４ ピーク値検出回路ＰＤ２
１００ フィードフォワード型ＡＴＣ回路
１１０，１１０ａ，１１０ｂ タイミング検出回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−293838（ＪＰ，Ａ)
特開 平10−126349（ＪＰ，Ａ)
特開 平10−163828（ＪＰ，Ａ)
特開2000−22765（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/08
Claims (4)
- 【請求項１】 互いに逆相で変化する入力ディジタル信
号に対し、各入力信号のピーク電圧値を保持し、各入力
信号の識別レベルの基準となる信号としてその保持した
電圧値をそれぞれ出力するものであって、かつリセット
信号によって保持した電圧値を所定の基準電圧値にそれ
ぞれリセットする１組のピーク値検出回路と、 入力信号の変化に応じて所定のタイミングを検出し、前
記ピーク値検出回路に対して、その検出したタイミング
に応じてリセット状態を解除するリセット信号を出力す
るタイミング検出回路とを備えることを特徴とする自動
識別レベル制御回路。 - 【請求項２】 前記タイミング検出回路が、入力信号の
レベルが変化したタイミングに応じてリセット状態を解
除するリセット信号を出力することを特徴とする請求項
１記載の自動識別レベル制御回路。 - 【請求項３】 前記タイミング検出回路が、各入力ディ
ジタル信号のエッジ変化に応じて、リセット状態を解除
する１組のリセット信号を各ピーク値検出回路に対して
各々独立して出力することを特徴とする請求項１記載の
自動識別レベル制御回路。 - 【請求項４】 前記タイミング検出回路が、入力ディジ
タル信号を入力として動作するコンパレータと、そのコ
ンパレータの出力に応じて動作するＲＳフリップフロッ
プ回路と少なくとも１組有し、コンパレータによって入
力信号の変化に応じた所定のタイミングを検出するとと
もに、ＲＳフリップフロップ回路によって出力するリセ
ット信号を一旦保持し、かつコンパレータの出力によっ
てリセット状態を解除することを特徴とする請求項１記
載の自動識別レベル制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33004498A JP3435420B2 (ja) | 1998-11-19 | 1998-11-19 | 自動識別レベル制御回路 |
| US09/443,047 US6188264B1 (en) | 1998-11-19 | 1999-11-18 | Automatic threshold level control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33004498A JP3435420B2 (ja) | 1998-11-19 | 1998-11-19 | 自動識別レベル制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156630A JP2000156630A (ja) | 2000-06-06 |
| JP3435420B2 true JP3435420B2 (ja) | 2003-08-11 |
Family
ID=18228157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33004498A Expired - Fee Related JP3435420B2 (ja) | 1998-11-19 | 1998-11-19 | 自動識別レベル制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6188264B1 (ja) |
| JP (1) | JP3435420B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4590708B2 (ja) * | 2000-09-26 | 2010-12-01 | 富士通株式会社 | 光受信回路 |
| US6288577B1 (en) * | 2001-03-02 | 2001-09-11 | Pericom Semiconductor Corp. | Active fail-safe detect circuit for differential receiver |
| JP4811148B2 (ja) * | 2006-06-16 | 2011-11-09 | オンキヨー株式会社 | パルス幅変調回路及びそれを用いたスイッチングアンプ |
| US7656148B1 (en) * | 2006-08-11 | 2010-02-02 | Marvell International Ltd. | Over-power detector |
| US8250212B2 (en) * | 2008-06-10 | 2012-08-21 | International Business Machines Corporation | Requester-side autonomic governor |
| US8032633B2 (en) * | 2008-06-10 | 2011-10-04 | International Business Machines Corporation | Computer-implemented method for implementing a requester-side autonomic governor using feedback loop information to dynamically adjust a resource threshold of a resource pool scheme |
| US20130030759A1 (en) * | 2011-07-26 | 2013-01-31 | Hao Ming C | Smoothing a time series data set while preserving peak and/or trough data points |
| US9071293B1 (en) * | 2012-04-30 | 2015-06-30 | Pmc-Sierra Us, Inc. | Transmitter data path single-ended duty cycle correction for EMI reduction |
| US11784637B1 (en) * | 2022-05-10 | 2023-10-10 | Cambridge Gan Devices Limited | Edge detection circuit |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5028815A (en) * | 1989-01-16 | 1991-07-02 | U. S. Philips Corporation | Clocked comparator with offset reduction |
| JPH0775356B2 (ja) * | 1991-06-05 | 1995-08-09 | 株式会社東芝 | 光受信器 |
| US5712581A (en) * | 1993-08-02 | 1998-01-27 | Motorola, Inc. | Full differential data qualification circuit for sensing a logic state |
| JP2962218B2 (ja) | 1995-02-24 | 1999-10-12 | 日本電気株式会社 | ディジタル光受信回路 |
| JP2723874B2 (ja) | 1995-12-26 | 1998-03-09 | 日本電気エンジニアリング株式会社 | バーストディジタル光受信器 |
| JPH10126349A (ja) | 1996-10-14 | 1998-05-15 | Nec Eng Ltd | バースト光受信回路 |
| JPH10210088A (ja) | 1997-01-17 | 1998-08-07 | Nec Eng Ltd | 信号受信回路 |
| US6041084A (en) * | 1997-08-15 | 2000-03-21 | Lucent Technologies, Inc. | Circuit for optimal signal slicing in a binary receiver |
-
1998
- 1998-11-19 JP JP33004498A patent/JP3435420B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-18 US US09/443,047 patent/US6188264B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6188264B1 (en) | 2001-02-13 |
| JP2000156630A (ja) | 2000-06-06 |
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