JP3425770B2 - ディジタルフェーズロックドループ及びそれに用いられるディジタル発振器 - Google Patents
ディジタルフェーズロックドループ及びそれに用いられるディジタル発振器Info
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- JP3425770B2 JP3425770B2 JP11468492A JP11468492A JP3425770B2 JP 3425770 B2 JP3425770 B2 JP 3425770B2 JP 11468492 A JP11468492 A JP 11468492A JP 11468492 A JP11468492 A JP 11468492A JP 3425770 B2 JP3425770 B2 JP 3425770B2
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Description
【０００１】
【産業上の利用分野】本発明は電圧制御発振器と、その
出力が低域通過フィルタを介して電圧制御発振器の入力
に結合された位相検出器とよりなり、電圧制御発振器の
出力がその第２の入力がディジタル発振器の出力に結合
された位相検出器の第１の入力に結合されたディジタル
フェーズロックドループに係る。本発明は更にディジタ
ルフェーズロックドループで用いられるよう配置された
ディジタル発振器に係る。
出力が低域通過フィルタを介して電圧制御発振器の入力
に結合された位相検出器とよりなり、電圧制御発振器の
出力がその第２の入力がディジタル発振器の出力に結合
された位相検出器の第１の入力に結合されたディジタル
フェーズロックドループに係る。本発明は更にディジタ
ルフェーズロックドループで用いられるよう配置された
ディジタル発振器に係る。
【０００２】
【従来の技術】このタイプのディジタルフェーズロック
ドループは一般的に公知である。これに用いられるディ
ジタル発振器は例えば広く公知であるプログラマブルパ
ルス発生器として配置される。プログラマブルパルス発
生器は、例えば毎秒２百万パルスの如く単位時間当り複
数のパルスの形で信号を発生する。この信号の周波数は
２ＭＨｚで単位時間当り１２はそれ以上のパルスを阻止
することにより簡単な方法で減少してもよい。
ドループは一般的に公知である。これに用いられるディ
ジタル発振器は例えば広く公知であるプログラマブルパ
ルス発生器として配置される。プログラマブルパルス発
生器は、例えば毎秒２百万パルスの如く単位時間当り複
数のパルスの形で信号を発生する。この信号の周波数は
２ＭＨｚで単位時間当り１２はそれ以上のパルスを阻止
することにより簡単な方法で減少してもよい。
【０００３】このタイプのディジタル発振器がフェーズ
ロックドループ（ＰＬＬ）に用いられる時、ディジタル
発振器の信号は電圧制御発振器（ＶＣＯ）の出力信号と
共に位相検出器に供給される。２つの供給された信号間
の位相差を決める位相検出器出力信号は低域通過フィル
タを介してＶＣＯの入力に与えられる。低域通過フィル
タの時定数はディジタル発振器の信号の周波数変化に反
応するＰＬＬで必要とされる時間を決定し、従って最も
小さい可能性がなされる。時定数の下限はディジタル発
振器の信号の最小周波数変化で決定される。あるディジ
タル電話交換において、１／６４Ｈｚの最も小さい可能
周波数変化は１００ｐｐｍ（２００Ｈｚ）の正確性を有
する２ＭＨｚの基本周波数に対して要求され、その変化
は１秒当たり１／６４パルスの変化又は６４秒当たり１
パルスの変化に対応する。最小の望ましい時定数はこの
場合６４秒であり、それにより、ＰＬＬは周波数変化へ
の非常に遅い反応を示す。
ロックドループ（ＰＬＬ）に用いられる時、ディジタル
発振器の信号は電圧制御発振器（ＶＣＯ）の出力信号と
共に位相検出器に供給される。２つの供給された信号間
の位相差を決める位相検出器出力信号は低域通過フィル
タを介してＶＣＯの入力に与えられる。低域通過フィル
タの時定数はディジタル発振器の信号の周波数変化に反
応するＰＬＬで必要とされる時間を決定し、従って最も
小さい可能性がなされる。時定数の下限はディジタル発
振器の信号の最小周波数変化で決定される。あるディジ
タル電話交換において、１／６４Ｈｚの最も小さい可能
周波数変化は１００ｐｐｍ（２００Ｈｚ）の正確性を有
する２ＭＨｚの基本周波数に対して要求され、その変化
は１秒当たり１／６４パルスの変化又は６４秒当たり１
パルスの変化に対応する。最小の望ましい時定数はこの
場合６４秒であり、それにより、ＰＬＬは周波数変化へ
の非常に遅い反応を示す。
【０００４】
【発明が解決しようとする課題】本発明の目的は、より
小さい時定数を有する低域通過フィルタが満足するディ
ジタルＰＬＬを提供することである。
小さい時定数を有する低域通過フィルタが満足するディ
ジタルＰＬＬを提供することである。
【０００５】
【課題を解決するための手段】この為、本発明によるデ
ィジタルＰＬＬはディジタル発振器は時間間隔当たり所
定の位相の大きさだけディジタル発振器の入力に与えら
れる基準信号をシフトし、その出力信号が時間間隔当た
り所定の位相の大きさだけシフトされた基準信号である
ディジタル発振器の出力に出力信号を発生するシフト付
マルチプレックス手段からなることを特徴とする。
ィジタルＰＬＬはディジタル発振器は時間間隔当たり所
定の位相の大きさだけディジタル発振器の入力に与えら
れる基準信号をシフトし、その出力信号が時間間隔当た
り所定の位相の大きさだけシフトされた基準信号である
ディジタル発振器の出力に出力信号を発生するシフト付
マルチプレックス手段からなることを特徴とする。
【０００６】基準信号が時間間隔当たり特定の位相の大
きさだけ正の位相方向にシフトされる場合、出力信号は
基準信号より低い周波数を有する。他方、基準信号が時
間間隔当たり特定の位相の大きさだけ負の位相方向にシ
フトされる場合、出力信号は基準信号より高い周波数を
有する。基準信号の周波数は例えば２ＭＨｚであり、こ
の信号は１マイクロ秒毎に９０°だけ正の位相方向にシ
フトされる場合、４マイクロ秒毎に、３６０°の正の位
相シフトがあり、２５０ＫＨｚの負の周波数変化に対応
する。この場合、出力信号の周波数は１．７５ＭＨｚで
ある。しかし、基準信号が１マイクロ秒毎に９０°だけ
負の位相方向にシフトされる場合、４マイクロ秒毎に３
６０°の負の位相シフトがあり、２５０ＫＨｚの正の周
波数変化に対応する。この場合、出力信号の周波数は
２．２５ＭＨｚである。
きさだけ正の位相方向にシフトされる場合、出力信号は
基準信号より低い周波数を有する。他方、基準信号が時
間間隔当たり特定の位相の大きさだけ負の位相方向にシ
フトされる場合、出力信号は基準信号より高い周波数を
有する。基準信号の周波数は例えば２ＭＨｚであり、こ
の信号は１マイクロ秒毎に９０°だけ正の位相方向にシ
フトされる場合、４マイクロ秒毎に、３６０°の正の位
相シフトがあり、２５０ＫＨｚの負の周波数変化に対応
する。この場合、出力信号の周波数は１．７５ＭＨｚで
ある。しかし、基準信号が１マイクロ秒毎に９０°だけ
負の位相方向にシフトされる場合、４マイクロ秒毎に３
６０°の負の位相シフトがあり、２５０ＫＨｚの正の周
波数変化に対応する。この場合、出力信号の周波数は
２．２５ＭＨｚである。
【０００７】周波数変化はプログラマブルパルス発生器
として配置されたディジタル発振器で生じる如く単位時
間当たり１つ又はそれ以上のパルスを阻止することで得
られないが、周波数変化は位相シフトが時間間隔毎に生
じることでこのディジタル発振器で実現されるので、デ
ィジタル発振器の出力信号はより均一な特性を得る。デ
ィジタル発振器がＰＬＬで用いられる時、より小さい時
定数を有する低域通過フィルタは満足し、時定数低下の
度合は位相シフトの範囲に依存する。このシフトが例え
ば９０°である場合、４倍小さい時定数を有することで
十分である。本発明によるディジタルＰＬＬの第１の実
施例において、ディジタルＰＬＬは所定の振幅を有し、
時間間隔で位置する少なくとも１つの位相パルスにより
時間間隔で基準信号を追加的に移相するディジタル発振
器のシフト付マルチプレックス手段は配置されたことを
特徴とする。
として配置されたディジタル発振器で生じる如く単位時
間当たり１つ又はそれ以上のパルスを阻止することで得
られないが、周波数変化は位相シフトが時間間隔毎に生
じることでこのディジタル発振器で実現されるので、デ
ィジタル発振器の出力信号はより均一な特性を得る。デ
ィジタル発振器がＰＬＬで用いられる時、より小さい時
定数を有する低域通過フィルタは満足し、時定数低下の
度合は位相シフトの範囲に依存する。このシフトが例え
ば９０°である場合、４倍小さい時定数を有することで
十分である。本発明によるディジタルＰＬＬの第１の実
施例において、ディジタルＰＬＬは所定の振幅を有し、
時間間隔で位置する少なくとも１つの位相パルスにより
時間間隔で基準信号を追加的に移相するディジタル発振
器のシフト付マルチプレックス手段は配置されたことを
特徴とする。
【０００８】この動作中、時間間隔当たり一度なされた
所定の位相の大きさによる位相シフトは所定の振幅を有
する位相パルスに先行される。発振器の出力信号はより
積分可能であり、これによりＰＬＬが更に小さい時定数
を有する低域通過フィルタからなることで十分である。
本発明によるディジタルＰＬＬの第２の実施例のおい
て、ディジタルＰＬＬは位相パルスの所定の振幅は所定
の位相の大きさに実質的に等しいことを特徴とする。
所定の位相の大きさによる位相シフトは所定の振幅を有
する位相パルスに先行される。発振器の出力信号はより
積分可能であり、これによりＰＬＬが更に小さい時定数
を有する低域通過フィルタからなることで十分である。
本発明によるディジタルＰＬＬの第２の実施例のおい
て、ディジタルＰＬＬは位相パルスの所定の振幅は所定
の位相の大きさに実質的に等しいことを特徴とする。
【０００９】位相パルスの所定の振幅を所定の位相の大
きさに等しくなるよう選択することにより、この実施例
は実現するのに簡単になる。本発明によるディジタルＰ
ＬＬの第３の実施例において、ディジタルＰＬＬは少な
くとも２つの位相パルスが時間間隔で生じる場合、パル
ス期間はその時間間隔で各次の位相パルスを増すことを
特徴とする。
きさに等しくなるよう選択することにより、この実施例
は実現するのに簡単になる。本発明によるディジタルＰ
ＬＬの第３の実施例において、ディジタルＰＬＬは少な
くとも２つの位相パルスが時間間隔で生じる場合、パル
ス期間はその時間間隔で各次の位相パルスを増すことを
特徴とする。
【００１０】その場合、ディジタル発振器の出力信号は
大いに積分可能であり、これによりＰＬＬが非常に小さ
い時定数を有する低域通過フィルタからなることで十分
である。本発明によるディジタルＰＬＬの第４の実施例
において、ディジタルＰＬＬはディジタル発振器はその
期間が時間間隔に対応する制御信号を発生する制御手段
を更に有し、これらの制御手段は制御信号をシフト付マ
ルチプレックス手段に伝送する伝送手段の制御入力信号
に結合された出力を有し、第１の移相は第１の制御信号
に応じて発生し、次の移相は次の制御信号に応じて発生
することを特徴とする。
大いに積分可能であり、これによりＰＬＬが非常に小さ
い時定数を有する低域通過フィルタからなることで十分
である。本発明によるディジタルＰＬＬの第４の実施例
において、ディジタルＰＬＬはディジタル発振器はその
期間が時間間隔に対応する制御信号を発生する制御手段
を更に有し、これらの制御手段は制御信号をシフト付マ
ルチプレックス手段に伝送する伝送手段の制御入力信号
に結合された出力を有し、第１の移相は第１の制御信号
に応じて発生し、次の移相は次の制御信号に応じて発生
することを特徴とする。
【００１１】その期間が時間間隔に対応する制御信号に
応じて各位相シフトが生じるのを許容することで、基準
信号の周波数変化の大きさは制御手段により制御信号の
期間を調整することで調整されえ、一方位相シフトの大
きさは一定のままである。制御信号の期間及び時間間隔
の長さが減る場合、毎秒当たりより多くの位相シフトが
あり周波数変化が増える。制御信号の期間及び時間間隔
の長さが増す場合、毎秒当たりより少ない位相シフトが
あり、周波数変化は減る。
応じて各位相シフトが生じるのを許容することで、基準
信号の周波数変化の大きさは制御手段により制御信号の
期間を調整することで調整されえ、一方位相シフトの大
きさは一定のままである。制御信号の期間及び時間間隔
の長さが減る場合、毎秒当たりより多くの位相シフトが
あり周波数変化が増える。制御信号の期間及び時間間隔
の長さが増す場合、毎秒当たりより少ない位相シフトが
あり、周波数変化は減る。
【００１２】本発明によるディジタルＰＬＬの第５の実
施例において、ディジタルＰＬＬは、第１の制御信号中
次の制御信号を一時的に発生する制御手段が配置され、
第１の制御信号の期間は時間間隔に対応し、次の制御信
号の期間は位相パルスのパルス期間に対応することを特
徴とする。このＰＬＬにおいて、次の位相シフトがすで
に一時的に第１の位相シフトと次の位相シフトの間に位
置される時間間隔中ディジタル発振器で生じるので、デ
ィジタル発振器の出力信号は前記記載の如くより積分可
能である。位相パルスのパルス期間は次に一時的に生じ
た制御信号の長さを変えることで調整自在である。本発
明によるディジタルＰＬＬの第６の実施例において、デ
ィジタルＰＬＬは制御手段は第１の制御信号に属する時
間間隔をサブ間隔に分割し、制御手段がこれらのサブ間
隔中次の制御信号を一時的に発生するのを許容する分割
手段からなり、制御信号期間は各次のサブ間隔に対して
増加し、サブ間隔に等しい最大長さを有することを特徴
とする。
施例において、ディジタルＰＬＬは、第１の制御信号中
次の制御信号を一時的に発生する制御手段が配置され、
第１の制御信号の期間は時間間隔に対応し、次の制御信
号の期間は位相パルスのパルス期間に対応することを特
徴とする。このＰＬＬにおいて、次の位相シフトがすで
に一時的に第１の位相シフトと次の位相シフトの間に位
置される時間間隔中ディジタル発振器で生じるので、デ
ィジタル発振器の出力信号は前記記載の如くより積分可
能である。位相パルスのパルス期間は次に一時的に生じ
た制御信号の長さを変えることで調整自在である。本発
明によるディジタルＰＬＬの第６の実施例において、デ
ィジタルＰＬＬは制御手段は第１の制御信号に属する時
間間隔をサブ間隔に分割し、制御手段がこれらのサブ間
隔中次の制御信号を一時的に発生するのを許容する分割
手段からなり、制御信号期間は各次のサブ間隔に対して
増加し、サブ間隔に等しい最大長さを有することを特徴
とする。
【００１３】このＰＬＬで用いられる発振器の出力信号
は前記記載の如く大いに積分可能である。分割手段が時
間間隔を例えば４サブ間隔に分割する場合、第１の間隔
において、次の位相シフトは発生せず、第２のサブ間隔
において、次の位相シフトはこのサブ間隔の１／４の間
に生じ、第３のサブ間隔において、次の位相シフトはこ
のサブ間隔の２／４の中に生じ、第４のサブ間隔におい
て、次の位相シフトはこのサブ間隔の３／４の中で生
じ、このタイプの発振器が用いられる時、例えば１／６
４Ｈｚの非常に小さい最小周波数変化が可能であって
も、ＰＬＬが非常に小さい時定数を有する低域通過フィ
ルタからなることで十分である。
は前記記載の如く大いに積分可能である。分割手段が時
間間隔を例えば４サブ間隔に分割する場合、第１の間隔
において、次の位相シフトは発生せず、第２のサブ間隔
において、次の位相シフトはこのサブ間隔の１／４の間
に生じ、第３のサブ間隔において、次の位相シフトはこ
のサブ間隔の２／４の中に生じ、第４のサブ間隔におい
て、次の位相シフトはこのサブ間隔の３／４の中で生
じ、このタイプの発振器が用いられる時、例えば１／６
４Ｈｚの非常に小さい最小周波数変化が可能であって
も、ＰＬＬが非常に小さい時定数を有する低域通過フィ
ルタからなることで十分である。
【００１４】本発明によるディジタルＰＬＬの第７の実
施例において、ディジタルＰＬＬはシフト付マルチプレ
ックス手段はシフトレジスタとマルチプレクサとからな
り、シフトレジスタの入力はディジタル発振器への入力
を形成し、シフトレジスタの出力はマルチプレクサの入
力に結合され、マルチプレクサの出力はディジタル発振
器の出力を形成することを特徴とする。
施例において、ディジタルＰＬＬはシフト付マルチプレ
ックス手段はシフトレジスタとマルチプレクサとからな
り、シフトレジスタの入力はディジタル発振器への入力
を形成し、シフトレジスタの出力はマルチプレクサの入
力に結合され、マルチプレクサの出力はディジタル発振
器の出力を形成することを特徴とする。
【００１５】このＰＬＬは非常に単純な構造を有する。
例えば各９０°の位相シフトが望まれる場合、シフトレ
ジスタは基準信号が入手可能である４つの出力を各０
°，９０°，１８０°及び２７０°だけ移相する。各出
力は毎回その入力の１つをその出力に結合するマルチプ
レクサの対応する入力に結合される。この出力で、時間
間隔当たり移相された基準信号は入手可能である。
例えば各９０°の位相シフトが望まれる場合、シフトレ
ジスタは基準信号が入手可能である４つの出力を各０
°，９０°，１８０°及び２７０°だけ移相する。各出
力は毎回その入力の１つをその出力に結合するマルチプ
レクサの対応する入力に結合される。この出力で、時間
間隔当たり移相された基準信号は入手可能である。
【００１６】本発明によるディジタルＰＬＬの第８の実
施例において、ディジタルＰＬＬは制御手段は第１のカ
ウンタと、第２のカウンタと、比較器とからなり、その
第１のカウンタの最下位出力は比較器の第１の入力に結
合され、その第２のカウンタの出力は比較器の第２の入
力に結合され、比較器出力と共にその第１のカウンタの
最上位出力は制御手段の出力を形成し、この制御手段出
力はマルチプレクサの制御入力に結合され、制御入力は
シフト付マルチプレックス手段の制御入力を形成し、第
１のカウンタは分割手段を形成することを特徴とする。
施例において、ディジタルＰＬＬは制御手段は第１のカ
ウンタと、第２のカウンタと、比較器とからなり、その
第１のカウンタの最下位出力は比較器の第１の入力に結
合され、その第２のカウンタの出力は比較器の第２の入
力に結合され、比較器出力と共にその第１のカウンタの
最上位出力は制御手段の出力を形成し、この制御手段出
力はマルチプレクサの制御入力に結合され、制御入力は
シフト付マルチプレックス手段の制御入力を形成し、第
１のカウンタは分割手段を形成することを特徴とする。
【００１７】第１のカウンタの最上位出力は制御信号を
発生し、それに応じて周波数シフトが時間間隔毎に生じ
る。その期間が時間間隔に対応するこの信号の期間は最
小位出力のサイクル時間で決定される。最小位出力にあ
る可能なカウントの数は時間間隔毎のサブ間隔の数に対
応する。比較器はこのカウントが各サブ間隔に対して増
す期間の次の制御信号をサブ間隔中一時的に発生する第
２のカウンタにあるカウントより大きいかどうかを決定
する。
発生し、それに応じて周波数シフトが時間間隔毎に生じ
る。その期間が時間間隔に対応するこの信号の期間は最
小位出力のサイクル時間で決定される。最小位出力にあ
る可能なカウントの数は時間間隔毎のサブ間隔の数に対
応する。比較器はこのカウントが各サブ間隔に対して増
す期間の次の制御信号をサブ間隔中一時的に発生する第
２のカウンタにあるカウントより大きいかどうかを決定
する。
【００１８】
【実施例】本発明を図面に示された例示的実施例に関し
て更に説明する。図１に示されるディジタルＰＬＬはデ
ィジタル発振器２０と、位相検出器２１と、低域通過フ
ィルタ２２と、電圧制御発振器２３（ＶＣＯ）とからな
る。ＶＣＯ２３の出力は出力が低域通過フィルタ２２を
介してＶＣＯ２３の入力に接続されるその位相検出器２
１の第１の入力に接続される。発振器２０の出力は位相
検出器２１の第２の入力に接続される。発振器２０はシ
フトレジスタ２とマルチプレクサ３とを含むシフト付マ
ルチプレックス手段１からなる。シフトレジスタ２のデ
ータ入力２−１はシフト付マルチプレックス手段１の入
力を形成し、シフトレジスタ２のクロック入力２−２に
直接に更に印加される基準信号を分周器４を介して受信
する。この基準信号は例えば８ＭＨｚの周波数で発生す
る水晶（図示せず）から生じる。分周器４が４の係数で
分周する時、データ入力２−１は２ＭＨｚの周波数を有
する信号を供給される。シフトレジスタ２はデータ入力
２−１に印加される信号が毎回９０°だけ移相される４
つの出力を有する。０°出力はマルチプレクサ３の入力
３−０及び３−７に接続され、９０°出力は入力３−１
及び３−２に接続され、１８０°出力は入力３−３及び
３−４に接続され、２７０°出力は入力３−５及び３−
６に接続される。マルチプレクサ３の出力３−８は出力
信号が得られるシフト付マルチプレックス手段１の出力
を形成する。更に、マルチプレクサ３はシフト付マルチ
プレックス手段１の１つの制御入力を共に形成する３つ
の制御入力３−９，３−１０及び３−１１を有する。シ
フトレジスタ２の出力のマルチプレクサ３の入力への結
合は制御入力３−９及び３−１０に送信された制御信号
がシフトレジスタ２の出力がシフト付マルチプレックス
手段１の出力に結合されるのを決めるようにされてい
る。制御入力３−１１への制御信号により、シフトレジ
スタの次の出力は（一時的に）結合されてもよい。原則
として、制御入力３−９及び３−１０への制御信号によ
りどの入力３−０，３−２，３−４又は３−６が出力３
−８に接続されるかが決められ、制御入力３−１１への
制御信号により、入力３−１が入力３−０の代わりに、
又は入力３−３が入力３−２の代わりに又は入力３−５
が入力３−４の代わりに又は入力３−７が入力３−６の
代わりに接続さるべきかが決められる。これは、９０°
位相ジャンプが制御入力３−９及び３−１０に送信され
る制御信号により時間間隔ごとに実現され、一方一時的
追加９０°位相ジャンプ（９０°振幅を有するこの場合
の位相パルス）は制御入力３−１１への制御信号により
時間間隔中に実現されることを実際に意味する。
て更に説明する。図１に示されるディジタルＰＬＬはデ
ィジタル発振器２０と、位相検出器２１と、低域通過フ
ィルタ２２と、電圧制御発振器２３（ＶＣＯ）とからな
る。ＶＣＯ２３の出力は出力が低域通過フィルタ２２を
介してＶＣＯ２３の入力に接続されるその位相検出器２
１の第１の入力に接続される。発振器２０の出力は位相
検出器２１の第２の入力に接続される。発振器２０はシ
フトレジスタ２とマルチプレクサ３とを含むシフト付マ
ルチプレックス手段１からなる。シフトレジスタ２のデ
ータ入力２−１はシフト付マルチプレックス手段１の入
力を形成し、シフトレジスタ２のクロック入力２−２に
直接に更に印加される基準信号を分周器４を介して受信
する。この基準信号は例えば８ＭＨｚの周波数で発生す
る水晶（図示せず）から生じる。分周器４が４の係数で
分周する時、データ入力２−１は２ＭＨｚの周波数を有
する信号を供給される。シフトレジスタ２はデータ入力
２−１に印加される信号が毎回９０°だけ移相される４
つの出力を有する。０°出力はマルチプレクサ３の入力
３−０及び３−７に接続され、９０°出力は入力３−１
及び３−２に接続され、１８０°出力は入力３−３及び
３−４に接続され、２７０°出力は入力３−５及び３−
６に接続される。マルチプレクサ３の出力３−８は出力
信号が得られるシフト付マルチプレックス手段１の出力
を形成する。更に、マルチプレクサ３はシフト付マルチ
プレックス手段１の１つの制御入力を共に形成する３つ
の制御入力３−９，３−１０及び３−１１を有する。シ
フトレジスタ２の出力のマルチプレクサ３の入力への結
合は制御入力３−９及び３−１０に送信された制御信号
がシフトレジスタ２の出力がシフト付マルチプレックス
手段１の出力に結合されるのを決めるようにされてい
る。制御入力３−１１への制御信号により、シフトレジ
スタの次の出力は（一時的に）結合されてもよい。原則
として、制御入力３−９及び３−１０への制御信号によ
りどの入力３−０，３−２，３−４又は３−６が出力３
−８に接続されるかが決められ、制御入力３−１１への
制御信号により、入力３−１が入力３−０の代わりに、
又は入力３−３が入力３−２の代わりに又は入力３−５
が入力３−４の代わりに又は入力３−７が入力３−６の
代わりに接続さるべきかが決められる。これは、９０°
位相ジャンプが制御入力３−９及び３−１０に送信され
る制御信号により時間間隔ごとに実現され、一方一時的
追加９０°位相ジャンプ（９０°振幅を有するこの場合
の位相パルス）は制御入力３−１１への制御信号により
時間間隔中に実現されることを実際に意味する。
【００１９】これらの制御信号は第１のカウンタ６と、
第２のカウンタ７と、比較器８とからなる制御手段５に
より発生される。カウンタ６は４つの出力を有する。最
上位出力はマルチプレクサ３の制御入力３−９及び３−
１０に結合され、一方２つの最下位出力は比較器８の第
１の入力に結合される。カウンタ７は比較器８の第２の
入力に結合される２つの出力を有する。比較器８の出力
は制御入力３−１１に結合される。カウンタ７のクロッ
ク入力は基準信号を受信し、カウンタ６のクロック入力
はプログラマブルパルス発生器９の出力に結合される。
第２のカウンタ７と、比較器８とからなる制御手段５に
より発生される。カウンタ６は４つの出力を有する。最
上位出力はマルチプレクサ３の制御入力３−９及び３−
１０に結合され、一方２つの最下位出力は比較器８の第
１の入力に結合される。カウンタ７は比較器８の第２の
入力に結合される２つの出力を有する。比較器８の出力
は制御入力３−１１に結合される。カウンタ７のクロッ
ク入力は基準信号を受信し、カウンタ６のクロック入力
はプログラマブルパルス発生器９の出力に結合される。
【００２０】このプログラマブルパルス発生器９は出力
に得られる特定のデータワードを調整し、蓄積する４つ
の出力を有するバッファ１０からなる。バッファの第１
の最下位出力１０−１はＤフリップフロップ（ＤＦＦ）
１１のデータ入力に結合され、第２の出力１０−２はＤ
ＦＦ１２のデータ入力に結合され、第３の出力１０−３
はＤＦＦ１３のデータ入力に結合され、第４の最上位出
力１０−４はＤＦＦ１４のデータ入力に結合される。Ｄ
ＦＦ１１，１２，１３及び１４の出力はＯＲゲート１５
の入力に結合され、ＯＲゲート１５の出力は制御手段の
出力を形成し、カウンタ６のクロック入力に結合され
る。パルス発生器９は更に分周器１６とカウンタ１７と
を含む。このカウンタの第１の最下位出力１７−１はＤ
ＦＦ１４のクロック入力に結合され、第２の出力１７−
２はＤＦＦ１３のクロック入力に結合され、第３の出力
１７−３はＤＦＦ１２のクロック入力に結合され、カウ
ンタ１７の第４の最上位出力１７−４はＤＦＦ１１のク
ロック入力信号に結合される。ＤＦＦ１１，１２，１３
及び１４のリセット入力は、分周器１６の如く、基準信
号を受信するリセット回路１８に結合される。分周器１
６の出力はカウンタ１７のクロック入力に結合される。
に得られる特定のデータワードを調整し、蓄積する４つ
の出力を有するバッファ１０からなる。バッファの第１
の最下位出力１０−１はＤフリップフロップ（ＤＦＦ）
１１のデータ入力に結合され、第２の出力１０−２はＤ
ＦＦ１２のデータ入力に結合され、第３の出力１０−３
はＤＦＦ１３のデータ入力に結合され、第４の最上位出
力１０−４はＤＦＦ１４のデータ入力に結合される。Ｄ
ＦＦ１１，１２，１３及び１４の出力はＯＲゲート１５
の入力に結合され、ＯＲゲート１５の出力は制御手段の
出力を形成し、カウンタ６のクロック入力に結合され
る。パルス発生器９は更に分周器１６とカウンタ１７と
を含む。このカウンタの第１の最下位出力１７−１はＤ
ＦＦ１４のクロック入力に結合され、第２の出力１７−
２はＤＦＦ１３のクロック入力に結合され、第３の出力
１７−３はＤＦＦ１２のクロック入力に結合され、カウ
ンタ１７の第４の最上位出力１７−４はＤＦＦ１１のク
ロック入力信号に結合される。ＤＦＦ１１，１２，１３
及び１４のリセット入力は、分周器１６の如く、基準信
号を受信するリセット回路１８に結合される。分周器１
６の出力はカウンタ１７のクロック入力に結合される。
【００２１】シフト付マルチプレックス手段１と、制御
手段５と、プログラマブルパルス発生器９とからなる。
ディジタル発振器２０の動作は次の通りである。パルス
発生器９は調整自在な周波数、例えば１ＭＨｚで信号を
発生する。この信号はカウンタ６のクロック入力に印加
され、それに応じてこのカウンタ６は１ＭＨｚの周波数
でカウントし、そのカウントを各マイクロ秒毎に１つず
つインクリメントする。カウンタ６の２つの最下位出力
のサイクル時間は４マイクロ秒であり、カウント６の２
つの最上位出力のカウントが各４マイクロ秒に１つずつ
インクリメントされることを意味する。これに応じて、
マルチプレクサ３はシフトレジスタ２の次の出力を各４
マイクロ秒毎に結合し、９０°位相ずれは出力信号で各
４マイクロ秒毎に実現される。各１６マイクロ秒毎に位
相ずれは３６０°であり、６２．５ＫＨｚの周波数変化
に対応する。２ＭＨｚの周波数を有し、データ入力２−
１に印加された信号に対して、１．９３７５ＭＨｚの出
力信号が出力３−８に現われる。
手段５と、プログラマブルパルス発生器９とからなる。
ディジタル発振器２０の動作は次の通りである。パルス
発生器９は調整自在な周波数、例えば１ＭＨｚで信号を
発生する。この信号はカウンタ６のクロック入力に印加
され、それに応じてこのカウンタ６は１ＭＨｚの周波数
でカウントし、そのカウントを各マイクロ秒毎に１つず
つインクリメントする。カウンタ６の２つの最下位出力
のサイクル時間は４マイクロ秒であり、カウント６の２
つの最上位出力のカウントが各４マイクロ秒に１つずつ
インクリメントされることを意味する。これに応じて、
マルチプレクサ３はシフトレジスタ２の次の出力を各４
マイクロ秒毎に結合し、９０°位相ずれは出力信号で各
４マイクロ秒毎に実現される。各１６マイクロ秒毎に位
相ずれは３６０°であり、６２．５ＫＨｚの周波数変化
に対応する。２ＭＨｚの周波数を有し、データ入力２−
１に印加された信号に対して、１．９３７５ＭＨｚの出
力信号が出力３−８に現われる。
【００２２】図２に示される時間図は、信号レベルでの
発振器２０の動作を示す。基準信号の周波数は８ＭＨｚ
であり、パルス発生器９はカウンタ６のクロック入力に
印加される１ＭＨｚの周波数を有する信号を発生すると
する。カウンタ６は０（００００）から１５（１１１
１）まで１ＭＨｚの周波数でカウントし、そのカウント
を各マイクロ秒毎に１つずつインクリメントする。カウ
ンタ７は０（００）から３（１１）まで８ＭＨｚの周波
数でカウントし、そのカウントを１／８マイクロ秒毎に
１つずつインクリメントする。
発振器２０の動作を示す。基準信号の周波数は８ＭＨｚ
であり、パルス発生器９はカウンタ６のクロック入力に
印加される１ＭＨｚの周波数を有する信号を発生すると
する。カウンタ６は０（００００）から１５（１１１
１）まで１ＭＨｚの周波数でカウントし、そのカウント
を各マイクロ秒毎に１つずつインクリメントする。カウ
ンタ７は０（００）から３（１１）まで８ＭＨｚの周波
数でカウントし、そのカウントを１／８マイクロ秒毎に
１つずつインクリメントする。
【００２３】カウンタ６のカウントは第１のマイクロ秒
間００００である。両最下位出力と同様両最上位出力は
論理値「０」を有する。比較器８は、両最下位出力のカ
ウントがこの第１のマイクロ秒中２つの全サイクルをカ
ウントするカウンタ７のカウントより大きいかどうかを
見つけるよう比較する。値００がカウンタ７のカウント
より大きくないので、比較器８はこの第１のマイクロ秒
に対して論理値「０」を有する信号を発生する。マルチ
プレクサ３の３つの制御入力３−９，３−１０及び３−
１１は論理値「０」を有する制御信号を受信し、それに
応じて入力３−０はこの第１のマイクロ秒に対して出力
３−８に結合される。出力信号は４で分周され、移相さ
れない（又は０°で移相された）基準信号である。
間００００である。両最下位出力と同様両最上位出力は
論理値「０」を有する。比較器８は、両最下位出力のカ
ウントがこの第１のマイクロ秒中２つの全サイクルをカ
ウントするカウンタ７のカウントより大きいかどうかを
見つけるよう比較する。値００がカウンタ７のカウント
より大きくないので、比較器８はこの第１のマイクロ秒
に対して論理値「０」を有する信号を発生する。マルチ
プレクサ３の３つの制御入力３−９，３−１０及び３−
１１は論理値「０」を有する制御信号を受信し、それに
応じて入力３−０はこの第１のマイクロ秒に対して出力
３−８に結合される。出力信号は４で分周され、移相さ
れない（又は０°で移相された）基準信号である。
【００２４】カウンタ６のカウントは第２のマイクロ秒
中０００１である。比較器８は両最下位出力のカウント
（０１）をカウンタ７のカウントと比較する。このカウ
ントが００である場合、両最下位出力のカウントはより
大きく、比較器８は論理値「１」を有する信号を発生す
る。この第２のマイクロ秒中、比較器８は毎回１／８マ
イクロ秒に対して（カウンタ７の各カウントの期間）論
理値「１」の信号を２回発生する。制御入力３−１１は
この信号を供給され、それに応じて入力３−０の代わり
に入力３−１はこの第２のマイクロ秒中、毎回１／８マ
イクロ秒に対して出力３−８に２回結合され、一方出力
信号は移相されない（４で分周された）基準信号の代わ
りに、９０°移相され、４で分周された基準信号であ
る。
中０００１である。比較器８は両最下位出力のカウント
（０１）をカウンタ７のカウントと比較する。このカウ
ントが００である場合、両最下位出力のカウントはより
大きく、比較器８は論理値「１」を有する信号を発生す
る。この第２のマイクロ秒中、比較器８は毎回１／８マ
イクロ秒に対して（カウンタ７の各カウントの期間）論
理値「１」の信号を２回発生する。制御入力３−１１は
この信号を供給され、それに応じて入力３−０の代わり
に入力３−１はこの第２のマイクロ秒中、毎回１／８マ
イクロ秒に対して出力３−８に２回結合され、一方出力
信号は移相されない（４で分周された）基準信号の代わ
りに、９０°移相され、４で分周された基準信号であ
る。
【００２５】カウンタ６のカウントは第３のマイクロ秒
中００１０である。最下位出力のカウント（１０）はカ
ウンタ７のカウント００及び０１より大きく、この第３
のマイクロ秒中比較器８は毎回２／８マイクロ秒に対し
て論理値「１」の信号を２回発生する。制御入力３−１
１はこの信号を供給され、それに応じて入力３−０の代
わり入力３−１がこの第３のマイクロ秒中、毎回２／８
マイクロ秒に対して出力３−８に２回結合され、一方、
出力信号は移相されない（４で分周された）基準信号の
代わりに９０°移相され４で分周された基準信号であ
る。
中００１０である。最下位出力のカウント（１０）はカ
ウンタ７のカウント００及び０１より大きく、この第３
のマイクロ秒中比較器８は毎回２／８マイクロ秒に対し
て論理値「１」の信号を２回発生する。制御入力３−１
１はこの信号を供給され、それに応じて入力３−０の代
わり入力３−１がこの第３のマイクロ秒中、毎回２／８
マイクロ秒に対して出力３−８に２回結合され、一方、
出力信号は移相されない（４で分周された）基準信号の
代わりに９０°移相され４で分周された基準信号であ
る。
【００２６】カウンタ６のカウントは第４のマイクロ秒
中００１１である。両最下位出力のカウント（１１）は
カウンタ７のカウント００，０１及び１０より大きく、
この第４のマイクロ秒中、比較器８は毎回３／８マイク
ロ秒に対して論理値「１」を有する信号を２回発生す
る。制御入力３−１１はこの信号を供給され、それに応
じて入力３−０の代わりに入力３−１がこの第４のこの
第４のマイクロ秒中、毎回３／８マイクロ秒に対して出
力３−８に２回結合され、一方出力信号は移相されない
（４で分周された）基準信号の代わりに９０°移相され
４で分周された基準信号である。
中００１１である。両最下位出力のカウント（１１）は
カウンタ７のカウント００，０１及び１０より大きく、
この第４のマイクロ秒中、比較器８は毎回３／８マイク
ロ秒に対して論理値「１」を有する信号を２回発生す
る。制御入力３−１１はこの信号を供給され、それに応
じて入力３−０の代わりに入力３−１がこの第４のこの
第４のマイクロ秒中、毎回３／８マイクロ秒に対して出
力３−８に２回結合され、一方出力信号は移相されない
（４で分周された）基準信号の代わりに９０°移相され
４で分周された基準信号である。
【００２７】カウンタ６のカウントは第５のマイクロ秒
中０１００である。両最上位出力のカウントは制御入力
３−９及び３−１０に印加され、それに応じて入力３−
２は出力３−８に結合される。この第５のマイクロ秒中
出力信号は単に９０°だけ移相され、４で分周された基
準信号であり、その理由は両最下位出力（００）のカウ
ントがカウンタ７のカウントより大きくないからであ
り、比較器８は常に論理値「０」を有する信号をこの第
５マイクロ秒中発生する。
中０１００である。両最上位出力のカウントは制御入力
３−９及び３−１０に印加され、それに応じて入力３−
２は出力３−８に結合される。この第５のマイクロ秒中
出力信号は単に９０°だけ移相され、４で分周された基
準信号であり、その理由は両最下位出力（００）のカウ
ントがカウンタ７のカウントより大きくないからであ
り、比較器８は常に論理値「０」を有する信号をこの第
５マイクロ秒中発生する。
【００２８】第６のマイクロ秒中、比較器８は又毎回１
／８マイクロ秒の間隔で論理値「１」を有する信号を２
回発生する。クロック入力３−１１はこの信号を供給さ
れ、それに応じて入力３−２の代わりに入力３−３はこ
の第６のマイクロ秒中、毎回１／８マイクロ秒に対して
出力３−８に２回結合され、出力信号は（４で分周され
た）９０°だけ移相された基準信号の代わりに１８０°
移相され、４で分周された基準信号である。
／８マイクロ秒の間隔で論理値「１」を有する信号を２
回発生する。クロック入力３−１１はこの信号を供給さ
れ、それに応じて入力３−２の代わりに入力３−３はこ
の第６のマイクロ秒中、毎回１／８マイクロ秒に対して
出力３−８に２回結合され、出力信号は（４で分周され
た）９０°だけ移相された基準信号の代わりに１８０°
移相され、４で分周された基準信号である。
【００２９】図３は１ＭＨｚ、０．５ＭＨｚ及び０．２
ＭＨｚの周波数でプログラマブルパルス発生器９で発生
された信号に対するより大きい時間間隔に亘って上記の
ことを示す。第１の場合において、出力周波数は前記で
既に計算された如く１．９３７５ＭＨｚである。第２及
び第３の場合に対して、出力周波数は１．９６８７５Ｍ
Ｈｚ及び１．９８７５ＭＨｚになるよう夫々同様に計算
されうる。
ＭＨｚの周波数でプログラマブルパルス発生器９で発生
された信号に対するより大きい時間間隔に亘って上記の
ことを示す。第１の場合において、出力周波数は前記で
既に計算された如く１．９３７５ＭＨｚである。第２及
び第３の場合に対して、出力周波数は１．９６８７５Ｍ
Ｈｚ及び１．９８７５ＭＨｚになるよう夫々同様に計算
されうる。
【００３０】図１に示すプログラマブルパルス発生器９
の助けで、調整自在周波数パルス信号が発生される。こ
の周波数はバッファ１０に蓄積されたデータワードによ
り調整される。このデータワードが例えば０００１であ
る場合、ＤＦＦ１１，１２，１３及び１４のうちＤＦＦ
１１だけがそのデータ入力で論理値「１」を有する信号
を受信する。例えば分周器１６の被除数が例えば４であ
る場合、カウンタ１７は２ＭＨｚの周波数を有するクロ
ック信号を供給され、そのカウントを各０．５マイクロ
秒毎に１つずつインクリメントする。ＤＦＦ１１のクロ
ック入力に接続されたカウンタ１７の第４の最上位出力
１７−４は４マイクロ秒に対して値「０」と「１」を交
互に有する。カウンタ１７の全８マイクロ秒長サイクル
期間中、エッジトリガータイプであるＤＦＦ１１はこの
場合に８マイクロ秒に１つのクロックパルスを受信す
る。ＤＦＦ１１のデータ入力が論理値「１」を有する信
号を供給されるので、ＤＦＦ１１はクロックパルスに応
じて８マイクロ秒に１つの出力パルスを発生し、その出
力パルスは又ＯＲゲート１５を通ってパルス発生器９の
出力に現われる。従ってパルス発生器９は１／８ＭＨｚ
の周波数を有する出力信号を発生する。
の助けで、調整自在周波数パルス信号が発生される。こ
の周波数はバッファ１０に蓄積されたデータワードによ
り調整される。このデータワードが例えば０００１であ
る場合、ＤＦＦ１１，１２，１３及び１４のうちＤＦＦ
１１だけがそのデータ入力で論理値「１」を有する信号
を受信する。例えば分周器１６の被除数が例えば４であ
る場合、カウンタ１７は２ＭＨｚの周波数を有するクロ
ック信号を供給され、そのカウントを各０．５マイクロ
秒毎に１つずつインクリメントする。ＤＦＦ１１のクロ
ック入力に接続されたカウンタ１７の第４の最上位出力
１７−４は４マイクロ秒に対して値「０」と「１」を交
互に有する。カウンタ１７の全８マイクロ秒長サイクル
期間中、エッジトリガータイプであるＤＦＦ１１はこの
場合に８マイクロ秒に１つのクロックパルスを受信す
る。ＤＦＦ１１のデータ入力が論理値「１」を有する信
号を供給されるので、ＤＦＦ１１はクロックパルスに応
じて８マイクロ秒に１つの出力パルスを発生し、その出
力パルスは又ＯＲゲート１５を通ってパルス発生器９の
出力に現われる。従ってパルス発生器９は１／８ＭＨｚ
の周波数を有する出力信号を発生する。
【００３１】バッファ１０のデータワードが００１０で
ある場合、ＤＦＦ１２のデータ入力は論理値「１」を有
する信号を供給される。ＤＦＦ１２のクロック入力に接
続されるカウンタ１７の第３の出力１７−３は２マイク
ロ秒に対して値「０」及び次の２マイクロ秒に対して値
「１」を有する。ＤＦＦ１２は８マイクロ秒に２つのク
ロックパルスを供給され、８マイクロ秒に２つの出力パ
ルスを発生する。パルス発生器９は２／８＝１／４ＭＨ
ｚの周波数を有する出力信号を発生する。
ある場合、ＤＦＦ１２のデータ入力は論理値「１」を有
する信号を供給される。ＤＦＦ１２のクロック入力に接
続されるカウンタ１７の第３の出力１７−３は２マイク
ロ秒に対して値「０」及び次の２マイクロ秒に対して値
「１」を有する。ＤＦＦ１２は８マイクロ秒に２つのク
ロックパルスを供給され、８マイクロ秒に２つの出力パ
ルスを発生する。パルス発生器９は２／８＝１／４ＭＨ
ｚの周波数を有する出力信号を発生する。
【００３２】バッファ１０のデータワードが例えば００
１１である場合、両ＤＦＦ１１とＤＦＦ１２のデータ入
力は論理値「１」を有する信号を供給される。８マイク
ロ秒にＤＦＦ１１は１つ、ＤＦＦ１２は２つのパルスを
供給され、これらのパルスは同時にはないので、パルス
発生器９は８マイクロ秒に３つの出力パルスを発生す
る。この出力信号の周波数は３／８ＭＨｚ等である。
１１である場合、両ＤＦＦ１１とＤＦＦ１２のデータ入
力は論理値「１」を有する信号を供給される。８マイク
ロ秒にＤＦＦ１１は１つ、ＤＦＦ１２は２つのパルスを
供給され、これらのパルスは同時にはないので、パルス
発生器９は８マイクロ秒に３つの出力パルスを発生す
る。この出力信号の周波数は３／８ＭＨｚ等である。
【００３３】バッファ１０においてデータワード１１１
１の場合、ＤＦＦ１１，１２，１３及び１４の全てのデ
ータ入力は論理値「１」を供給され、それらのクロック
入力はカウンタ１７から生じる８マイクロ秒に１５の一
致でないパルスを供給される。パルス発生器９は１５／
８ＭＨｚの周波数を有する出力信号に対応する８マイク
ロ秒に１５の出力パルスを発生する。
１の場合、ＤＦＦ１１，１２，１３及び１４の全てのデ
ータ入力は論理値「１」を供給され、それらのクロック
入力はカウンタ１７から生じる８マイクロ秒に１５の一
致でないパルスを供給される。パルス発生器９は１５／
８ＭＨｚの周波数を有する出力信号に対応する８マイク
ロ秒に１５の出力パルスを発生する。
【００３４】このように、１／８ＭＨｚと、１５／８Ｍ
Ｈｚの間の段階で調整自在である周波数を有する信号が
パルス発生器９で発生されうる。この信号はカウンタ６
に印加され、前記の如く周波数変化をディジタル発振器
２０の出力信号に生じさせる。従って、ディジタル発振
器２０の出力周波数はバッファ１０から特定のデータワ
ードの選択で調整されてもよい。
Ｈｚの間の段階で調整自在である周波数を有する信号が
パルス発生器９で発生されうる。この信号はカウンタ６
に印加され、前記の如く周波数変化をディジタル発振器
２０の出力信号に生じさせる。従って、ディジタル発振
器２０の出力周波数はバッファ１０から特定のデータワ
ードの選択で調整されてもよい。
【００３５】ここで一般的に、ＦPPG はプログラマブル
パルス発生器９の出力信号の周波数であり、ＦREF は基
準信号の周波数であり、Ｄ1 は分割器１６の被除数であ
り、Ｎはカウンタ１７の出力の数であり、Ｋはバッファ
１０でのデータワードの値であるとすると、ＦPPG に対
して下式が容易に得られる：
パルス発生器９の出力信号の周波数であり、ＦREF は基
準信号の周波数であり、Ｄ1 は分割器１６の被除数であ
り、Ｎはカウンタ１７の出力の数であり、Ｋはバッファ
１０でのデータワードの値であるとすると、ＦPPG に対
して下式が容易に得られる：
【００３６】
【数１】
【００３７】プログラマブルパルス発生器９の出力信号
での最小の望ましい周波数段階ＦST EPMIN はＮの大きさ
に影響する。一般的に、下式がＮに対し成り立つ：
での最小の望ましい周波数段階ＦST EPMIN はＮの大きさ
に影響する。一般的に、下式がＮに対し成り立つ：
【００３８】
【数２】
【００３９】プログラマブルパルス発生器９の出力信号
の最大の望ましい周波数ＦPPGMAXはＤ1 の大きさに影響
する。一般的に、下式がＤ1 に対し成り立つ。
の最大の望ましい周波数ＦPPGMAXはＤ1 の大きさに影響
する。一般的に、下式がＤ1 に対し成り立つ。
【００４０】
【数３】
【００４１】一般的に、ＦOUT はディジタル発振器２０
の出力周波数であり、Ｄ2 は分割器４の被除数であり、
Ｐはカウンタ７の出力の数であり、Ｐ＋２はカウンタ６
の出力の数であるとすると、ＦOUT に対して下式が容易
に得られる：
の出力周波数であり、Ｄ2 は分割器４の被除数であり、
Ｐはカウンタ７の出力の数であり、Ｐ＋２はカウンタ６
の出力の数であるとすると、ＦOUT に対して下式が容易
に得られる：
【００４２】
【数４】
【００４３】ディジタル発振器２０がＰＬＬで用いられ
る場合、低域通過フィルタ２２の時定数は
る場合、低域通過フィルタ２２の時定数は
【００４４】
【数５】
【００４５】より大きくなければならず、また
【００４６】
【数６】
【００４７】より大きい。Ｐ（カウンタ７の出力の数）
に対する最適値は次の如くこれから容易に計算される：
に対する最適値は次の如くこれから容易に計算される：
【００４８】
【数７】
【００４９】但しＰに対するこの最適値で、ジッタ周波
数ＦJITTERは下式になる： ＦJITTER＝２×√ＦREF ×ＦSTEPMIN ×２P+2 ここでＦSTEPMIN ×２P+2 はディジタル発振器２０の出
力発振器ＦOUT の最小ステップサイズである。このジッ
タ周波数ＦJITTERは非常に高いので、ＦSTEPMI N に対す
る小さい値に対してさえ、ＰＬＬが簡単で高速の低域通
過フィルタ２２を含むことが一般的に充分である。
数ＦJITTERは下式になる： ＦJITTER＝２×√ＦREF ×ＦSTEPMIN ×２P+2 ここでＦSTEPMIN ×２P+2 はディジタル発振器２０の出
力発振器ＦOUT の最小ステップサイズである。このジッ
タ周波数ＦJITTERは非常に高いので、ＦSTEPMI N に対す
る小さい値に対してさえ、ＰＬＬが簡単で高速の低域通
過フィルタ２２を含むことが一般的に充分である。
【００５０】この方法で、ディジタル発振器２０により
出力周波数ＦOUTを発生することは可能であり、その周
波数に対しＦOUT ＜ＦREF ／Ｄ2 が成り立つ。カウンタ
６がアップ／ダウン入力を有することを可能にすること
で、それによりカウンタ６はそのカウントを値「１」ず
つインクリメントすることに加えてそのカウントを値
「１」ずつディクリメントするようイネーブルされ、発
振器２０も又ＦOUT ＞Ｆ REF ／Ｄ2 が成り立つ出力周波
数ＦOUT を発生することを可能である。例えば、処理器
がバッファ１０用データワードを発生する場合、特定の
測定結果に従い、この処理器は又カウンタ６のアップ／
ダウン入力をトリガしてもよい。
出力周波数ＦOUTを発生することは可能であり、その周
波数に対しＦOUT ＜ＦREF ／Ｄ2 が成り立つ。カウンタ
６がアップ／ダウン入力を有することを可能にすること
で、それによりカウンタ６はそのカウントを値「１」ず
つインクリメントすることに加えてそのカウントを値
「１」ずつディクリメントするようイネーブルされ、発
振器２０も又ＦOUT ＞Ｆ REF ／Ｄ2 が成り立つ出力周波
数ＦOUT を発生することを可能である。例えば、処理器
がバッファ１０用データワードを発生する場合、特定の
測定結果に従い、この処理器は又カウンタ６のアップ／
ダウン入力をトリガしてもよい。
【図１】本発明によるディジタルＰＬＬを示す図であ
る。
る。
【図２】ディジタル発振器で得られる信号の時間図を示
す。
す。
【図３】異なるパルス発生器周波数用基準信号位相シフ
トの探査を示す図である。
トの探査を示す図である。
１ シフト付マルチプレックス
２ シフトレジスタ
３ マルチプレクサ
４，１６ 分周器
５ 制御手段
６，７，１７ カウンタ
８ 比較器
９ パルス発生器
１０ バッファ
１１，１２，１３，１４ Ｄフリップフロップ
１５ ＯＲゲート
１８ リセット回路
２０ 発振器
２１ 位相検出器
２２ 低域通過フィルタ
２３ 電圧制御発振器
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フロントページの続き
(72)発明者 アントニ デュクホフ
オランダ国 3755 イーエー エムネ
ショルクステ ５番地
合議体
審判長 川嵜 健
審判官 千葉 輝久
審判官 今井 義男
(56)参考文献 特開 昭59−64928（ＪＰ，Ａ)
特開 昭60−33736（ＪＰ，Ａ)
特開 昭60−139082（ＪＰ，Ａ)
特開 昭61−261918（ＪＰ，Ａ)
特開 平２−76318（ＪＰ，Ａ)
米国特許4443766（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03L 7/08
Claims (10)
- 【請求項１】 電圧制御発振器と、その出力が低域通過
フィルタを介して電圧制御発振器の入力に結合された位
相検出器とよりなり、電圧制御発振器の出力がその第２
の入力がディジタル発振器の出力に結合された位相検出
器の第１の入力に結合されたディジタルフェーズロック
ドループであって、ディジタル発振器は時間間隔当たり
所定の位相の大きさだけディジタル発振器の入力に与え
られる基準信号をシフトし、その出力信号が時間間隔当
たり所定の位相の大きさだけシフトされた基準信号であ
るディジタル発振器の出力に出力信号を発生するシフト
付マルチプレックス手段からなることを特徴とするディ
ジタルフェーズロックドループ。 - 【請求項２】 所定の振幅を有し時間間隔で位置する少
なくとも１つの位相パルスにより時間間隔で基準信号を
追加的に移相するディジタル発振器のシフト付マルチプ
レックス手段が配置されたことを特徴とする請求項１記
載のディジタルフェーズロックドループ。 - 【請求項３】 位相パルスの所定の振幅は所定の位相の
大きさに実質的に等しいことを特徴とする請求項２記載
のディジタルフェーズロックドループ。 - 【請求項４】 少なくとも２つの位相パルスが時間間隔
で生じる場合、パルス期間はその時間間隔で各次の位相
パルスを増すことを特徴とする請求項３記載のディジタ
ルフェーズロックドループ。 - 【請求項５】 ディジタル発振器はその期間が時間間隔
に対応する制御信号を発生する制御手段を更に有し、こ
れらの制御手段は制御信号をシフト付マルチプレックス
手段に伝送する伝送手段の制御入力に結合された出力を
有し、第１の移相は第１の制御信号に応じて発生し、次
の移相は次の制御信号に応じて発生することを特徴とす
る請求項４記載のディジタルフェーズロックドループ。 - 【請求項６】 第１の制御信号中次の制御信号を一時的
に発生する制御手段が配置され、第１の制御信号の期間
は時間間隔に対応し、次の制御信号の期間は位相パルス
のパルス期間に対応することを特徴とする請求項５記載
のディジタルフェーズロックドループ。 - 【請求項７】 制御手段は第１の制御信号に属する時間
間隔をサブ間隔に分割し、制御手段がこれらのサブ間隔
中次の制御信号を一時的に発生するのを許容する分割手
段からなり、制御信号期間は各次のサブ間隔に対して増
加し、サブ間隔に等しい最大長さを有することを特徴と
する請求項６記載のディジタルフェーズロックドルー
プ。 - 【請求項８】 シフト付マルチプレックス手段はシフト
レジスタとマルチプレクサとからなり、シフトレジスタ
の入力はディジタル発振器への入力を形成し、シフトレ
ジスタの出力はマルチプレクサの入力に結合され、マル
チプレクサの出力はディジタル発振器の出力を形成する
ことを特徴とする請求項７記載のディジタルフェーズロ
ックドループ。 - 【請求項９】 制御手段は第１のカウンタと、第２のカ
ウンタと、比較器とからなり、その第１のカウンタの最
下位出力は比較器の第１の入力に結合され、その第２の
カウンタの出力は比較器の第２の入力に結合され、比較
器出力と共にその第１のカウンタの最上位出力は制御手
段の出力を形成し、この制御手段出力はマルチプレクサ
の制御入力に結合され、制御入力はシフト付マルチプレ
ックス手段の制御入力を形成し、第１のカウンタは分割
手段を形成することを特徴とする請求項８記載のディジ
タルフェーズロックドループ。 - 【請求項１０】 請求項１乃至９のうちいずれか一項記
載のディジタルフェーズロックドループで使用するよう
配置されたディジタル発振器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP91201105 | 1991-05-08 | ||
| NL912011053 | 1991-05-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160724A JPH05160724A (ja) | 1993-06-25 |
| JP3425770B2 true JP3425770B2 (ja) | 2003-07-14 |
Family
ID=8207645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11468492A Expired - Fee Related JP3425770B2 (ja) | 1991-05-08 | 1992-05-07 | ディジタルフェーズロックドループ及びそれに用いられるディジタル発振器 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3425770B2 (ja) |
| DE (1) | DE69221527T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10132230C2 (de) * | 2001-06-29 | 2003-08-28 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Erzeugung eines Taktausgangssignales |
-
1992
- 1992-05-04 DE DE1992621527 patent/DE69221527T2/de not_active Expired - Fee Related
- 1992-05-07 JP JP11468492A patent/JP3425770B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69221527T2 (de) | 1998-02-19 |
| JPH05160724A (ja) | 1993-06-25 |
| DE69221527D1 (de) | 1997-09-18 |
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| LAPS | Cancellation because of no payment of annual fees |