JP3418243B2 - 画像データ記憶制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データ記憶制御装
置に係わり、特に、複数ビットの多値画像データ及び単
一ビットの２値画像データを各別に処理した後で画像メ
モリーに収納し、かつ、画像メモリーから読み出して元
の複数ビットの多値画像データ及び単一ビットの２値画
像データに変換する画像データ記憶制御装置に関する。

【０００２】

【従来の技術】一般に、デジタル複写機やプリンタ、ま
たはファクシミリ等においては、入力される画像データ
を適宜画像メモリーに収納させたり、反対に、画像メモ
リーから読出す等の処理が行われている。この場合、画
像メモリーに収納される画像データとしては、例えば、
８ビット２５６階調のような複数ビットの多値画像デー
タや、その複数ビットの多値画像データを適宜画像処理
することに得られた単一ビットの２値画像データであ
る。

【０００３】この場合、画像メモリーに複数ビットの多
値画像データと単一ビットの２値画像データを収納させ
る画像データ格納手段としては、例えば、特開昭６３−
２４４２４４号に開示のものが知られている。この場
合、前記特開昭６３−２４４２４４号に開示の手段は、
複数の多値画像メモリーを備えており、複数ビットの多
値画像データをこれら多値画像メモリーにそのままの状
態で収納させ、また、単一ビットの２値画像データをこ
れら多値画像メモリーの指定されたアドレスの所定ビッ
ト位置に収納させるものである。

【０００４】ところで、前記特開昭６３−２４４２４４
号に開示の手段のように、多値画像メモリーに複数ビッ
トの多値画像データをそのままの形で収納させると、同
一量の単一ビットの２値画像データを収納させる場合に
比べて、必要とする画像メモリーの容量は８倍になって
しまう。

【０００５】そこで、複数ビットの多値画像データを画
像メモリに収納させる場合、画像メモリーの容量を低減
させるために、複数ビットの多値画像データを、２次面
画像のｎ×ｎ（ただし、ｎは２以上の整数）画素からな
るブロック単位の画像データに変換し、次いで、このブ
ロック単位の画像データを固定長圧縮して圧縮符号デー
タとした後、この圧縮符号データを画像メモリーに格納
させる手段が既に開発されている。これらの手段を採用
すれば、複数ビットの多値画像データを画像メモリーに
収納させるとき、複数ビットの多値画像データをそのま
まの状態で画像メモリーに収納させる場合に比べて、必
要とする画像メモリーの容量は数分の１になる。

【０００６】

【発明が解決しようとする課題】前記特開昭６３−２４
４２４４号に開示の手段は、複数ビットの多値画像デー
タと単一ビットの２値画像データを同時に取り扱うこと
ができるという利点を有する反面、前述のように必要と
する画像メモリーの容量がかなり増大するようになり、
その容量の増大に伴って、必要とするハードウエアが増
大するとともに、それらの制御も複雑になり、装置全体
のコストアップにつながるという問題がある。

【０００７】また、単に、ビット数を削減して、メモリ
容量を低減させる方法があるが、単純にビット削減を行
うと、その分、階調性が低くなり、画像の再現性が低下
してしまうという問題がある。

【０００８】一方、前記既知の圧縮符号データを画像メ
モリーに格納させる手段は、複数ビットの多値画像デー
タのみを取り扱っている限り、必要とする画像メモリー
の容量が少なくて済み、画像の階調性が前述のビット削
減に比べて２５６階調を低減しないという利点を有して
いるものの、複数ビットの多値画像データと単一ビット
の２値画像データを同時に取り扱うようにするために
は、単純に２値画像データを画素単位でメモリに取り込
む方法では、圧縮符号データがｎ×ｎ画素単位の扱いで
あるため、全く別個に画像メモリを制御する手段が必要
になり、同様に必要とするハードウエアが増大するとと
もに、それらの制御も複雑になり、装置全体のコストア
ップにつながるという問題がある。

【０００９】本発明は、これら問題点を除去するもの
で、その目的は、複雑な構成にならず、安価に製造可能
な複数ビットの多値画像データ及び単一ビットの２値画
像データを取り扱うことが可能な画像データ記憶制御装
置を提供することにある。

【００１０】

【課題を解決するための手段】前記目的を達成するため
に、本発明は、複数ビットの多値シリアル画像データを
２次面画像のｎ×ｎ（ｎは２以上の整数）画素からなる
ブロック単位の第１の画像データとして出力させる画像
データ入力部と、前記第１の画像データを固定長圧縮し
て圧縮符号データとし、この圧縮符号データを画像メモ
リーに格納させる多値画像圧縮部と、前記画像メモリー
から読み出した前記圧縮符号データを伸長し、前記第１
の画像データとして出力させる多値画像伸長部と、前記
第１の画像データを元の複数ビットの多値シリアル画像
データに変換させる画像データ出力部とからなる画像デ
ータ記憶制御装置において、前記画像データ入力部は、
単一ビットの２値シリアル画像データが入力された際
に、この２値シリアル画像データを２次面画像のｎ×ｎ
画素からなるブロック単位の第２の画像データに変換し
て次続の２値処理部に供給し、前記２値処理部は、前記
第２の画像データを前記画像メモリーに収納させるとと
もに前記画像メモリーから前記第２の画像データを読出
し、前記画像データ出力部は、前記２値処理部から供給
された第２の画像データを元の２値シリアル画像データ
に変換して出力させる手段を備える。

【００１１】

【作用】前記手段においては、画像データ入力部は、複
数ビットの多値シリアル画像データが入力されると、こ
の複数ビットの多値シリアル画像データを２次面画像の
ｎ×ｎ画素からなるブロック単位の第１の画像データと
して出力させ、一方、単一ビットの２値シリアル画像デ
ータが入力されると、この２値シリアル画像データを２
次面画像のｎ×ｎ画素からなるブロック単位の第２の画
像データに変換して出力させる。多値画像圧縮部は、既
知のこの種の画像データ記憶制御装置の多値画像圧縮部
と同様に、第１の画像データを固定長圧縮して圧縮符号
データとし、この圧縮符号データを画像メモリーに格納
させ、多値画像伸長部も、既知のこの種の画像データ記
憶制御装置の多値画像伸長部と同様に、画像メモリーか
ら読出した圧縮符号データを伸長し、第１の画像データ
として出力させる。新たに設けた２値処理部は、入力さ
れた第２の画像データを画像メモリーに収納させ、同時
に、画像メモリーから第２の画像データを読出し、出力
させる。また、画像データ出力部は、入力された第１の
画像データを元の複数ビットの多値シリアル画像データ
に変換して出力させ、２値処理部から入力された第２の
画像データを元の２値シリアル画像データに変換して出
力させる。

【００１２】このように、前記手段によれば、画像デー
タ入力部及び画像データ出力部は、それらの内部構成を
簡単に改変するだけで、複数ビットの多値シリアル画像
データと２次面画像のｎ×ｎ画素からなるブロック単位
の第１の画像データとの間の変換処理を行うことができ
るとともに、単一ビットの２値シリアル画像データと２
次面画像のｎ×ｎ画素からなるブロック単位の第２の画
像データとの間の変換処理も行うことができるようにな
り、特に、単一ビットの２値シリアル画像データと２次
面画像のｎ×ｎ画素からなるブロック単位の第２の画像
データとの相互処理を行うハードウエアを別途設ける必
要がなくなり、構成が複雑にならず、装置全体のコスト
アップも避けることができる。

【００１３】なお、前記手段は、新たに、入力された第
２の画像データを画像メモリーに収納させ、同時に、画
像メモリーから第２の画像データを読出し、出力させる
２値処理部を設けているが、この２値処理部は極めて簡
単な構成のものであるから、２値処理部を設けたことに
よって、構成が複雑になったり、装置全体のコストアッ
プにつながるということはない。

【００１４】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。

【００１５】図１は、本発明に係わる画像データ記憶制
御装置が画像形成機器において使用される際の一例を示
す構成図であって、本例においては、画像形成機器がデ
ジタル複写機の場合を示している。

【００１６】図１において、Ａは本発明の画像データ記
憶制御装置（記憶部）、Ｂはイメージプロセッシングユ
ニット（ＩＰＵ）、Ｃはイメージセンサ（ＣＣＤ）、Ｄ
は制御装置（制御部）、Ｅは書込み装置（書込部）、Ｆ
はファクシミリ装置（ＦＡＸ）、Ｇは原稿台、Ｈは露光
ランプ、Ｉは反射ミラー、Ｊは操作装置（操作部）、Ｋ
は感光体、Ｌは帯電装置（帯電チャージャ）、Ｍは現像
装置、Ｎは転写装置（転写チャージャ）、Ｓは定着装
置、Ｔは給紙トレイ、Ｕは排紙トレイである。

【００１７】本例のデジタル複写機は、概要、次のよう
に動作する。いま、原稿台Ｇに読取り原稿を装着させ、
操作部Ｊの操作により制御部Ｄを介して読取り開始を指
令すると、可動する露光ランプＨの照射によって原稿が
走査露光され、原稿からの反射光が反射ミラーＩを介し
てイメージセンサＣに供給される。このとき、イメージ
センサＣは光電変換を行い、受光量に対応した大きさの
電気信号を発生してイメージプロセッシングユニットＢ
に供給する。イメージプロセッシングユニットＢは、入
力された電気信号に対しシェーディング補正等の信号処
理を行い、次いで、アナログ−デジタル変換し、８ビッ
トのデジタル信号を形成させる。さらに、イメージプロ
セッシングユニットＢは、この８ビットのデジタル信号
に対し変倍処理及びディザ処理等のデジタル処理を行っ
て画像データを発生させ、複写動作時に、この画像デー
タを画像同期信号とともに書込部Ｅを通して像形成部に
送出される。

【００１８】像形成部は、感光体Ｋ、帯電チャージャ
Ｌ、現像装置Ｍ、転写チャージャＮ、定着装置Ｓ、給紙
トレイＴ、排紙トレイＵ等からなり、既に知られた構成
のものである。この場合、一定速度で回転する感光体Ｋ
は、帯電チャージャＬで一様に帯電された後、書込部Ｅ
から照射されるレーザー光で露光され、画像に対応した
静電潜像が形成される。次いで、この静電潜像は現像装
置Ｍでトナーにより現像され、可視画像が形成される。
続いて、この可視画像は転写チャージャＮにおいて転写
紙上に転写され、転写された可視画像は定着装置Ｓによ
って転写紙上に熱定着された後、排紙トレイＵから取り
出されるものである。

【００１９】また、イメージプロセッシングユニットＢ
は、操作部Ｊの操作により制御部Ｄを介して画像データ
を２値化処理し、単一ビットの２値画像データに変換さ
せた後、この２値画像データをファクシミリ装置Ｆにデ
ータ転送させる。このとき、ファクシミリ装置Ｆは、入
力された２値画像データをＧ３またはＧ４等のファクシ
ミリのデータ転送規格に基づいて２値圧縮を行い、２値
圧縮データの形で電話回線に送出される。また、ファク
シミリ装置Ｆは、電話回線を介して供給された２値圧縮
データを伸長し、元の２値画像データに復元させてイメ
ージプロセッシングユニットＢに送出する。イメージプ
ロセッシングユニットＢは、この２値画像データを書込
部Ｅに転送させ、前述のように像形成部で可視画像情報
を形成させる。

【００２０】さらに、記憶部（画像データ記憶制御装
置）Ａは、通常、イメージプロセッシングユニットＢか
ら供給された１原稿分に相当する８ビットの多値画像デ
ータを記憶しているもので、この記憶は、リピートコピ
ー、回転コピー等の複写アプリケーションの利用を可能
にするためのものである。また、記憶部（画像データ記
憶制御装置）Ａは、同じくイメージプロセッシングユニ
ットＢから供給されたファクシミリ装置Ｆからの単一ビ
ットの２値画像データも一時的に記憶しているもので、
この記憶は、単一ビットの２値画像データのページメモ
リとして使用するためのものである。このように、記憶
部Ａ（画像データ記憶制御装置）には、８ビットの多値
画像データだけでなく、単一ビットの２値画像データも
適宜供給されるものである。

【００２１】次に、図２は、本発明による画像データ記
憶制御装置の一実施例の具体的構成を示す回路構成図で
ある。

【００２２】図２において、１は画像データ入出力装
置、２は多値画像圧縮伸長部、３は２値処理部、４はセ
レクタ部、５はアドレス発生部、６はデコーダ部、７は
画像メモリー、８はＯＲ回路部、９は入力画像データ伝
送ライン、１０は出力画像データ伝送ライン、１１は対
の入力画像同期信号伝送ライン、１２は対の出力画像同
期信号伝送ライン、１３は対の第１の画像データ伝送ラ
イン、１４は対の第２の画像データ伝送ライン、１５は
対のスタート信号伝送ライン、１６は２値／多値選択信
号伝送ライン、１７−１乃至１７−３は３本の第２のデ
ータ格納先選択信号伝送ライン、１８−１乃至１８−３
は３本の圧縮符号データ伝送ライン、１９は２値データ
伝送ライン、２０はアドレスストローブ信号伝送ライン
である。

【００２３】そして、画像データ入出力装置１は、入力
画像データ伝送ライン９、出力画像データ伝送ライン１
０、入力画像同期信号伝送ライン１１、出力画像同期信
号伝送ライン１２を介して図１に図示されたイメージプ
ロセッシングユニットＢに結合され、また、第１の画像
データ伝送ライン１３とスタート信号伝送ライン１５を
介して多値画像圧縮伸長部２に、第２の画像データ伝送
ライン１４とスタート信号伝送ライン１５を介して２値
処理部３にそれぞれ結合され、同時に、２値／多値選択
信号伝送ライン１６にも接続される。多値画像圧縮伸長
部２は、３本の圧縮符号データ伝送ライン１８−１乃至
１８−３を介して画像メモリー７に接続され、同時に、
２値／多値選択信号伝送ライン１６にも接続される。２
値処理部３は、２値データ伝送ライン１９を介してセレ
クタ部４に結合され、同時に、２値／多値選択信号伝送
ライン１６に接続される。セレクタ部４は、３本の圧縮
符号データ伝送ライン１８−１乃至１８−３を介して画
像メモリー７に接続され、同時に、３本の第２のデータ
格納先選択信号伝送ライン１７−１乃至１７−３と２値
／多値選択信号伝送ライン１６に接続される。アドレス
発生部５は、入力がアドレスストローブ信号伝送ライン
２０を介してＯＲ回路部８に結合され、各出力がデコー
ダ部６の各入力に結合される。デコーダ部６は、各出力
によって画像メモリー７のアドレス選択を行うように構
成される。ＯＲ回路部８は、一方及び他方の入力がそれ
ぞれ多値画像圧縮伸長部２及び２値処理部３に接続され
る。

【００２４】続いて、図３は、図２に図示された画像デ
ータ入出力部１の構成の一例を示す回路構成図である。

【００２５】図３において、２１−１乃至２１−４は書
込み側ラインメモリー（ＦＩＦＯ）、２２−１乃至２２
−３は読出し側ラインメモリー（ＦＩＦＯ）、３はＦＩ
ＦＯ制御部、２４はＭＳＢデータセレクタ部であり、そ
の他、図２に示された構成要素と同じ構成要素について
は同じ符号を付けている。

【００２６】また、図４は、図２に図示された２値処理
部３の構成の一例を示す回路構成図である。

【００２７】図４において、２５はクロックジェネレー
タ、２６−１乃至２６−１３はフリップフロップ（Ｆ
Ｆ）、２７は４ビットセレクタ部であり、その他、図２
に示された構成要素と同じ構成要素については同じ符号
を付けている。

【００２８】さらに、図５は、図２に図示されたセレク
タ部４の構成の一例を示す回路構成図である。

【００２９】図５において、２８−１乃至２８−３はＮ
ＡＮＤゲート、２９−１乃至２９−３はＴＴＬ（トラン
ジスタ−トランジスタ論理）ゲートであり、その他、図
２に示された構成要素と同じ構成要素については同じ符
号を付けている。

【００３０】また、図６は、原稿を読取装置で走査読取
りを行う場合に、原稿の読取状態と本実施例の画像デー
タ記憶制御装置で処理される画像データとの関連を示す
説明図であって、（ａ）は原稿の読取状態、（ｂ）は４
×４画素からなるブロック単位の画像データの状態を示
すものである。

【００３１】図６（ａ）に示されるように、読取領域
は、例えば１７インチ×１２インチを４００ＤＰＩ相当
に分割したものであって、副走査方向が６８００ライン
で、１ライン内が４８００画素に分割されている。この
走査読取りによって得られる画像データは、各ライン毎
に、矢印部分の画素が最初に送られる。この場合、図６
（ｂ）に示されるように、本実施例の画像データ記憶制
御装置で処理されるブロック単位の画像データは、４×
４画素からなるものである。

【００３２】ここで、前記構成による本実施例の画像デ
ータ記憶制御装置の動作について、図３乃至図６を併用
して説明する。

【００３３】始めに、この画像データ記憶制御装置に、
ライン順次に８ビットの多値シリアル画像データが入力
された場合の動作は、次のとおりである。

【００３４】この動作が行われる場合、２値／多値選択
信号伝送ライン１６には、多値選択信号が印加され、そ
れぞれ画像データ入出力部１、多値画像圧縮伸長部２、
２値処理部３、セレクタ部４に供給される。この多値選
択信号の供給により、画像データ入出力部１、多値画像
圧縮伸長部２、２値処理部３、セレクタ部４は、多値画
像データ動作モードに設定される。また、入力画像デー
タ伝送ライン９には８ビットの多値シリアル画像データ
がライン順次に印加され、同時に、入力画像同期信号伝
送ライン１１には画像同期信号が印加され、画像データ
入出力部１に供給される。

【００３５】このとき、画像データ入出力部１は、入力
された８ビットの多値シリアル画像データを、並列的に
３つの書込み側ラインメモリー（ＦＩＦＯ）２１−１乃
至２１−３及び１つの転送ラインに順次入力させる。ま
た、ＦＩＦＯ制御部２３は、入力される画像同期信号に
同期して、各書込み側ラインメモリー２１−１乃至２１
−４に、画素を書込むための３つの書込みエネーブル信
号ＷＥ１乃至ＷＥ３を供給する。各書込み側ラインメモ
リー２１−１乃至２１−３は、３つの書込みエネーブル
信号ＷＥ１乃至ＷＥ３の供給によって、必要とする各画
素部分の書き込みが順次行われ、書き込まれた画素部分
はＦＩＦＯ制御部２３から所定のタイミングで供給され
る読出しエネーブル信号ＲＥ４で読み出される。これに
よって各書込み側ラインメモリー２１−１乃至２１−３
の出力には、１つの転送ラインに転送される画素データ
とともに、図６（ｂ）に示されるような２次面画像の４
×４画素からなるブロック単位の第１の画像データが取
り出され、この第１の画像データは画像データ伝送ライ
ン１３を介して次続の多値画像圧縮伸長部２に供給され
る。

【００３６】次いで、多値画像圧縮伸長部２は、入力さ
れた第１の画像データに対して次に述べるような符号化
アルゴリズムに従った固定長圧縮処理を行い、圧縮符号
データを形成させる。

【００３７】ここで、ＬＡは４×４画素からなるブロッ
ク単位の第１の画像データ内の各画素２５６階調の平均
値を、ＬＤはダイナミックレンジを表わしており、コー
ドは、１つの画素に対してその画素の階調レベルを表わ
す２ビットが割り当てられる。

【００３８】 ＬＡ＝（Ｌｍａｘ＋Ｌｍｉｎ）／２ ＬＤ＝（Ｌｍａｘ−Ｌｍｉｎ）／２、 Ｐ１＝ＬＡ＋ＬＤ／２ Ｐ２＝ＬＡ−ＬＤ／２ いま、ｉ＝１、２、３及びｊ＝１、２、３に対して、 Ｌｉｊ≧Ｐ１のとき、コード「１１」 Ｌｉｊ≧ＬＡのとき、コード「１０」 Ｌｉｊ≧Ｐ２のとき、コード「００」 それ以外のとき、 コード「０１」 このような符号化アルゴリズムに従えば、入力される第
１の画像データは、ＬＡに１バイト、ＬＤに１バイト、
コードに４バイト（２ビット×１６）の都合６バイトの
圧縮符号データに変換され、圧縮符号データ伝送ライン
１８−１乃至１８−３に出力され、画像メモリー７に伝
送される。

【００３９】この場合、多値圧縮伸長部２から圧縮符号
データが出力されるときは、ＯＲ回路部８にアドレスス
トローブ信号が供給され、ＯＲ回路部８はこのアドレス
ストローブ信号をアドレスストローブ信号伝送ライン２
０に伝送させる。

【００４０】続いて、アドレス発生部５は、アドレスス
トローブ信号伝送ライン２０を介して供給されるアドレ
スストローブ信号に応答してアドレスカウンタをカウン
トアップし、そのカウントアップに伴い、２１ビットの
アドレス出力を発生する。

【００４１】次いで、デコーダ部６は、入力された２１
ビットのアドレス出力をデコードし、画像メモリー７の
各アドレス０、１、２、… … …、２Ｍの中の１つ、
例えばアドレス２を指定するアドレス信号を発生する。

【００４２】ところで、画像メモリー７は、メモリー領
域がそれぞれのアドレス０、１、２、… … …、２Ｍ
に対応して２Ｍに分割された領域と３本の圧縮符号デー
タ伝送ライン１８−１乃至１８−３にそれぞれ対応して
３つに分割された領域の都合６Ｍ個の個別メモリー領域
から構成されている。そして、画像メモリー７に圧縮符
号データを書込む際は、３本の圧縮符号データ伝送ライ
ン１８−１乃至１８−３を通して転送されてきた圧縮符
号データを、デコーダ部６の出力によって指定された１
つのアドレス、例えばアドレス２に対応した３つの個別
メモリー領域に記憶収納させる。

【００４３】一方、画像メモリー７から圧縮符号データ
を読出す際は、多値画像圧縮伸長部２からＯＲ回路部８
にアドレスストローブ信号が供給され、ＯＲ回路部８か
らアドレス発生部５にアドレスストローブ信号が供給さ
れる。続いて、アドレス発生部５はデコーダ部６に２１
ビットのアドレス出力を供給し、デコーダ部６は画像メ
モリー７にアドレス信号を供給する。このとき、画像メ
モリー７は、デコーダ部６から供給されるアドレス信号
によって指定された１つのアドレス、例えばアドレス２
に対応した３つの個別メモリー領域に記憶収納されてい
る圧縮符号データが読み出され、３本の圧縮符号データ
伝送ライン１８−１乃至１８−３を通して多値画像圧縮
伸長部２に供給される。

【００４４】次に、多値画像圧縮伸長部２は、入力され
た圧縮符号データに対して次に述べるような符号化アル
ゴリズムに従って伸長処理を行い、２次面画像の４×４
画素からなるブロック単位の第１の画像データを形成さ
せる。

【００４５】いま、ｉ＝１、２、３及びｊ＝１、２、３
に対して、 コード「１１」のとき、 Ｌｉｊ＝ＬＡ＋３ＬＤ／４ コード「１０」のとき、 Ｌｉｊ＝ＬＡ＋ＬＤ／４ コード「０１」のとき、 Ｌｉｊ＝ＬＡ−ＬＤ／４ コード「００」のとき、 Ｌｉｊ＝ＬＡ−３ＬＤ／４ かかる符号化アルゴリズムに従えば、入力される圧縮符
号データは、再び２次面画像の４×４画素からなるブロ
ック単位の第１の画像データに復元され、この第１の画
像データは画像データ伝送ライン１３を介して画像デー
タ入出力部１に伝送される。

【００４６】続いて、画像データ入出力部１は、画像デ
ータ伝送ライン１３を介して入力された前記第１の画像
データを、ＭＳＢデータセレクタ部２４を経て、３つの
読出し側ラインメモリー（ＦＩＦＯ）２２−１乃至２２
−３及び１つの転送ラインにそれぞれ入力させる。そし
て、３つの読出し側ラインメモリー２２−１乃至２２−
３に入力された第１の画像データは、ＦＩＦＯ制御部２
３から所定のタイミングで供給される書込みエネーブル
信号ＷＥ０により、３つの読出し側ラインメモリー２２
−１乃至２２−３内に順次書込まれる。このときも、Ｆ
ＩＦＯ制御部２３は、各読出し側ラインメモリー２２−
１乃至２２−３の所定の位置にそれぞれ３つの読出しエ
ネーブル信号ＲＥ１乃至ＲＥ３を供給する。この３つの
読出しエネーブル信号ＲＥ１乃至ＲＥ３の供給によっ
て、各読出し側ラインメモリー２２−１乃至２２−３内
で画素が並び換えられ、各読出し側ラインメモリー２２
−１乃至２２−３及び１つの転送ラインの出力側には、
元のライン順次の８ビットの多値シリアル画像データが
得られる。そして、得られたライン順次の８ビットの多
値シリアル画像データは出力画像データ伝送ライン１０
を通して出力され、同時に、ＦＩＦＯ制御部２３から画
像同期信号が出力画像同期信号伝送ライン１２を通して
出力される。

【００４７】次に、この画像データ記憶制御装置に、ラ
イン順次に単一ビットの２値シリアル画像データが入力
された場合の動作は、次のとおりである。

【００４８】この動作の場合、２値／多値選択信号伝送
ライン１６には、２値選択信号が印加され、それぞれ画
像データ入出力部１、多値圧縮伸長部２、２値処理部
３、セレクタ部４に供給される。この２値選択信号の供
給により、画像データ入出力部１、多値圧縮伸長部２、
２値処理部３、セレクタ部４は、２値画像データ動作モ
ードに設定される。また、入力画像データ伝送ライン９
には１ビットの２値シリアル画像データがライン順次に
印加され、同時に、入力画像同期信号伝送ライン１１に
も画像同期信号が印加され、画像データ入出力部１に供
給される。

【００４９】このとき、画像データ入出力部１は、入力
された１ビットの２値シリアル画像データを、前の場合
と同様に、並列的に３つの書込み側ラインメモリー２１
−１乃至２１−３及び１つの転送ラインに順次入力させ
る。また、ＦＩＦＯ制御部２３は、このときも、入力さ
れる画像同期信号に同期して、各書込み側ラインメモリ
ー２１−１乃至２１−４に、画素を書込むための３つの
書込みエネーブル信号ＷＥ１乃至ＷＥ３を供給する。各
書込み側ラインメモリー２１−１乃至２１−３は、３つ
の書込みエネーブル信号ＷＥ１乃至ＷＥ３の供給によっ
て必要とする各画素の書き込みが順次行われ、書き込ま
れた画素をＦＩＦＯ制御部２３から所定のタイミングで
供給される読出しエネーブル信号ＲＥ４で読み出すこと
により、各書込み側ラインメモリー２１−１乃至２１−
３の出力には、１つの転送ラインに転送される画素デー
タとともに、図６（ｂ）に示されるような２次面画像の
４×４画素からなるブロック単位の第２の画像データ
（１ビット）が取り出され、この第２の画像データは画
像データ伝送ライン１３を介して次続の２値処理部３に
供給される。

【００５０】次いで、２値処理部３は、４つのフリップ
フロップ２６−１乃至２６−４及びそれらに持続する４
つのフリップフロップ２６−６乃至２６−９において、
クロックジェネレータ２５から発生される４つのクロッ
ク信号に基づいて入力された第２の画像データの処理を
行い、２バイト（１６ビット）の２値データに変換す
る。そして、この２値データは、２値データ伝送ライン
１９を介して次続のセレクタ部４に伝送される。このと
き、クロックジェネレータ２５は、アドレスストローブ
信号をＯＲ回路部８に出力させる。

【００５１】続いて、セレクタ部４は、入力された２値
データを、３つのＴＴＬゲート２９−１乃至２９−３に
中の選択されているＴＴＬゲート、例えば２９−１を通
して対応する圧縮符号データ伝送ライン１８−１に出力
伝送させる。この場合、ＴＴＬゲート２９−１乃至２９
−３の選択は、３つのＮＡＮＤゲート２８−１乃至２８
−３において、２値／多値選択信号伝送ライン１６を介
して供給される２値選択信号及び第２のデータ格納先選
択信号伝送ライン１７−１、１７−２、１７−３を介し
て供給されるデータ格納先選択信号によって行われるも
ので、例えばＴＴＬゲート２９−１を選択する場合、１
つの第２のデータ格納先選択信号伝送ライン１７−１に
論理１、他の第２のデータ格納先選択信号伝送ライン１
７−２、１７−３に論理０のデータ格納先選択信号を供
給する。このような論理状態のデータ格納先選択信号の
供給により、ＮＡＮＤゲート２８−１のみが能動状態に
駆動され、他のＮＡＮＤゲート２８−２、２８−３が非
能動状態に駆動される。

【００５２】次いで、画像メモリー７において、２値デ
ータを書込む際は、圧縮符号データを書込む際と同様
に、１本の圧縮符号データ伝送ライン１８−１を通して
転送されてきた２値画像データを、デコーダ部６の出力
によって指定された１つのアドレス、例えばアドレス２
に対応した３つの個別メモリー領域の中の圧縮符号デー
タ伝送ライン１８−１に対応した個別メモリー領域に記
憶収納させる。

【００５３】一方、画像メモリー７から２値データを読
出す際も、圧縮符号データを読出す際と同様に、２値処
理部３ＯＲ回路部８にアドレスストローブ信号が供給さ
れ、続いて、ＯＲ回路部８からアドレス発生部５にアド
レスストローブ信号が供給される。さらに、アドレス発
生部５はデコーダ部６に２１ビットのアドレス出力を供
給し、デコーダ部６は画像メモリー７にアドレス信号を
供給する。このとき、画像メモリー７においては、デコ
ーダ部６から供給されるアドレス信号によって指定され
た１つのアドレス、例えばアドレス２に対応した３つの
個別メモリー領域の中の圧縮符号データ伝送ライン１８
−１に対応した個別メモリー領域に記憶収納されている
２値データが読出され、１本の圧縮符号データ伝送ライ
ン１８−１を通してセレクタ部４に供給される。

【００５４】続いて、セレクタ部４は、入力された２値
データを、３つのＴＴＬゲート２９−１乃至２９−３に
中の選択されているＴＴＬゲート、例えば２９−１を通
して共通の第２の画像データ伝送ライン１４に出力伝送
させる。この場合、３つのＴＴＬゲート２９−１乃至２
９−３における２値データの伝送方向の設定は、スター
ト信号伝送ライン１５を介して供給される読出し／書込
み信号によって行われるもので、書込み信号が供給され
たとき、３つのＴＴＬゲート２９−１乃至２９−３の２
値データの伝送方向は、画像データ入出力部１からセレ
クタ部４に向かう方向になり、一方、読出し信号が供給
されたとき、３つのＴＴＬゲート２９−１乃至２９−３
の２値データの伝送方向は、セレクタ部４から画像デー
タ入出力部１に向かう方向になる。

【００５５】さらに、２値データを画像メモリー７の他
の個別メモリー領域、例えば圧縮符号データ伝送ライン
１８−２に対応した真中の個別メモリー領域に記憶収納
させたり、その真中の個別メモリー領域から読出したい
ときは、１つの第２のデータ格納先選択信号伝送ライン
１７−２に論理１、他の第２のデータ格納先選択信号伝
送ライン１７−１、１７−３に論理０のデータ格納先選
択信号を供給すればよい。このとき、セレクタ部４にお
いてＴＴＬゲート２９−２が能動状態に選択され、画像
メモリー７において真中の個別メモリー領域が能動状態
に選択される。

【００５６】さらに、２値処理部３は、４つのフリップ
フロップ２６−１０乃至２６−１３４及びにおいて、ク
ロックジェネレータ２５から発生される４つのクロック
信号及びに基づいて入力された２値データの処理を行
い、２バイト（１６ビット）の２値データから第２の画
像データを復元する。そして、この第２のデータは、第
２の画像データ伝送ライン１４を介して画像データ入出
力部１に伝送される。

【００５７】次いで、画像データ入出力部１は、第２の
画像データ伝送ライン１４を介して入力された第１の画
像データを、第１の画像データの処理の場合と同様に、
ＭＳＢデータセレクタ部２４を経て、３つの読出し側ラ
インメモリー２２−１乃至２２−３及び１つの転送ライ
ンにそれぞれ入力させる。そして、３つの読出し側ライ
ンメモリー２２−１乃至２２−３に入力された第２の画
像データは、ＦＩＦＯ制御部２３から所定のタイミング
で供給される書込みエネーブル信号ＷＥ０により、３つ
の読出し側ラインメモリー２２−１乃至２２−３内に順
次書込まれる。このときにおいても、ＦＩＦＯ制御部２
３は、各読出し側ラインメモリー２２−１乃至２２−３
の所定の位置にそれぞれ３つの読出しエネーブル信号Ｒ
Ｅ１乃至ＲＥ３を供給する。この３つの読出しエネーブ
ル信号ＲＥ１乃至ＲＥ３の供給によって、各読出し側ラ
インメモリー２２−１乃至２２−３内で画素が並び換え
られ、各読出し側ラインメモリー２２−１乃至２２−３
及び１つの転送ラインの出力側には、元のライン順次の
単一ビットの２値シリアル画像データが得られる。そし
て、得られたライン順次の単一ビットの２値シリアル画
像データは出力画像データ伝送ライン１０を通して出力
され、同時に、ＦＩＦＯ制御部２３から画像同期信号が
出力画像同期信号伝送ライン１２を通して出力される。

【００５８】ところで、図７は、３本の圧縮符号データ
伝送ライン１８−１乃至１８−３を介して伝送される６
バイトの圧縮符号データと、１本の圧縮符号データ伝送
ライン１８−１を介して伝送される２バイトの２値デー
タの各データ長の比較を示す説明図であって、（ａ）は
２次面画像の４×４画素からなる単位ブロックのデータ
であり、（ｂ）は圧縮符号データ及び２値データにおけ
る前記データの配置状態である。

【００５９】図７（ａ）に示されるように、４×４画素
からなる単位ブロックの各データがＬ００乃至Ｌ３３で
示されるものとすれば、図７（ｂ）に示されるように、
圧縮符号データの構成時には、第１の１６ビット幅内に
８ビットづつのＬＡ及びＬＤが、第２の１６ビット幅内
に８ビットづつのＬ００乃至Ｌ０３のコード及びＬ１０
乃至Ｌ１３のコードが、第３の１６ビット幅内に８ビッ
トづつのＬ２０乃至Ｌ２３のコード及びＬ３０乃至Ｌ３
３のコードが配列され、２値データの構成時には、１つ
の１６ビット幅内に、Ｌ００乃至Ｌ０３、Ｌ１０乃至Ｌ
１３、Ｌ２０乃至Ｌ２３、Ｌ３０乃至Ｌ３３が順に配列
されるようになる。

【００６０】このように、本実施例においては、入出力
されるシリアル画像データが８ビットの多値のものであ
ってもまたは単一ビットの２値のものであっても、画像
データ入出力部１で同様の処理が行われ、しかも、画像
メモリー７にデータを記憶収納させる場合も同様に４×
４画素からなるブロック単位の画像データに対するアド
レスの指定が行われるので、構成が複雑になることがな
く、安価な画像データ記憶制御装置を提供することがで
きるものである。

【００６１】なお、前記実施例においては、画素のブロ
ック単位が４×４になる例について説明したが、本発明
におけるブロック単位の画素数は４×４のものに限られ
ず、他の数であってもよい。

【００６２】また、前記実施例においては、入出力され
る複数ビットの多値画像データが８ビットである例を説
明したが、本発明において処理できる複数ビットの多値
画像データは、８ビットのものに限られず、他の数の複
数ビットであってもよい。

【００６３】さらに、前記実施例においては、画像メモ
リー７における１つのアドレスによって選択される個別
メモリー領域が３つである例を説明したが、本発明にお
いて１つのアドレスによって選択される個別メモリー領
域が３つのものに限られるものではなく、他の数のもの
であってもよい。

【００６４】

【発明の効果】以上説明したように、請求項１乃至２に
記載の発明によれば、画像データ入出力部１は、既知の
この種の画像データ入出力部の内部構成を簡単に改変す
るだけで、複数ビットの多値シリアル画像データと２次
面画像のｎ×ｎ画素からなるブロック単位の第１の画像
データとの間の変換処理が行えるだけでなく、単一ビッ
トの２値シリアル画像データと２次面画像のｎ×ｎ画素
からなるブロック単位の第２の画像データとの間の変換
処理も行っているので、特に、単一ビットの２値シリア
ル画像データと２次面画像のｎ×ｎ画素からなるブロッ
ク単位の第２の画像データとの間の変換処理を行うハー
ドウエアを別途設ける必要がなくなり、構成が複雑にな
らず、装置全体のコストアップも最小限に抑えることが
できるという効果がある。

【００６５】また、請求項３に記載の発明によれば、画
像メモリー７において、２値データを記憶収納させる個
別メモリー領域を指定するようにしているので、１つの
画像メモリー７に原稿数枚分の２値データを同時に収納
させることが可能になり、圧縮符号データに対応させた
画像メモリー７におけるメモリーの有効利用が可能にな
るという効果がある。また、画像の切出し、加工等のア
ドレス編集を異なる画像間で行うことができるという効
果もある。

【図面の簡単な説明】

【図１】本発明に係わる画像データ記憶制御装置がデジ
タル複写機において使用される場合の一例を示す構成図
である。

【図２】本発明による画像データ記憶制御装置の一実施
例の具体的構成を示す回路構成図である。

【図３】図２に図示の実施例に用いられる画像データ入
出力部の構成の一例を示す回路構成図である。

【図４】図２に図示の実施例に用いられる２値処理部の
構成の一例を示す回路構成図である。

【図５】図２に図示の実施例に用いられるセレクタ部の
構成の一例を示す回路構成図である。

【図６】原稿を読取装置で走査読取りを行う場合に、原
稿の読取状態と本実施例の画像データ記憶制御装置で処
理される画像データとの関連を示す説明図である。

【図７】圧縮符号データと２値データの各データ長の比
較を示す説明図である。

【符号の説明】

１ 画像データ入出力装置 ２ 多値圧縮伸長部 ３ ２値処理部 ４ セレクタ部 ５ アドレス発生部 ６ デコーダ部 ７ 画像メモリー ８ ＯＲ回路部 ９ 入力画像データ伝送ライン １０ 出力画像データ伝送ライン １１ 対の入力画像同期信号伝送ライン １２ 対の出力画像同期信号伝送ライン １３ 対の第１の画像データ伝送ライン １４ 対の第２の画像データ伝送ライン １５ 対のスタート信号伝送ライン １６ ２値／多値選択信号伝送ライン １７−１乃至１７−３ 第２のデータ格納先選択信号伝
送ライン １８−１乃至１８−３ 圧縮符号データ伝送ライン １９ ２値データ伝送ライン ２０ アドレスストローブ信号伝送ライン ２１−１乃至２１−３ 書込み側ラインメモリー（ＦＩ
ＦＯ） ２２−１乃至２２−３ 読出し側ラインメモリー（ＦＩ
ＦＯ） ２３ ＦＩＦＯ制御部 ２４ ＭＳＢデータセレクタ部 ２５ クロックジェネレータ ２６−１乃至２６−１３ フリップフロップ（ＦＦ） ２７ ４ビットセレクタ部 ２８−１乃至２８−３ ＮＡＮＤゲート ２９−１乃至２９−３ ＴＴＬ（トランジスタ−トラン
ジスタ論理）ゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18 G06T 1/00 G06T 1/60 H04N 1/21 H04N 1/41 - 1/419

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数ビットの多値シリアル画像データを
   ２次面画像のｎ×ｎ（ただし、ｎは２以上の整数）画素
   からなるブロック単位の第１の画像データとして出力さ
   せる画像データ入力部と、前記第１の画像データを固定
   長圧縮して圧縮符号データとし、この圧縮符号データを
   画像メモリーに格納させる多値画像圧縮部と、前記画像
   メモリーから読み出した前記圧縮符号データを伸長し、
   前記第１の画像データとして出力させる多値画像伸長部
   と、前記第１の画像データを元の複数ビットの多値シリ
   アル画像データに変換させる画像データ出力部とからな
   る画像データ記憶制御装置において、前記画像データ入
   力部は、単一ビットの２値シリアル画像データが入力さ
   れた際に、この２値シリアル画像データを２次面画像の
   ｎ×ｎ画素からなるブロック単位の第２の画像データに
   変換して次続の２値処理部に供給し、前記２値処理部
   は、前記第２の画像データを前記画像メモリーに収納さ
   せるとともに前記画像メモリーから前記第２の画像デー
   タを読出し、前記画像データ出力部は、前記２値処理部
   から供給された第２の画像データを元の２値シリアル画
   像データに変換して出力させることを特徴とする画像デ
   ータ記憶制御装置。
2. 【請求項２】 前記画像データ入力部と前記画像データ
   出力部は一体構成されており、前記多値画像圧縮部と前
   記多値画像伸長部も一体構成されていることを特徴とす
   る請求項１に記載の画像データ記憶制御装置。
3. 【請求項３】 前記画像メモリーは１つのアドレスによ
   って選択される格納領域が複数に分かれており、前記第
   １の画像データを格納させる際は前記複数の格納領域の
   全部が使用され、前記第２の画像データを収納するとき
   は前記複数の格納領域の中の任意に選択された１つが使
   用されることを特徴とする請求項１乃至２のいずれかに
   記載の画像データ記憶制御装置。