JP3415854B2 - 三重ウエルの電荷ポンプ - Google Patents
三重ウエルの電荷ポンプInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
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-
- H—ELECTRICITY
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- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、電荷ポンプ回路に関し、特に電荷ポンプ回
路の設計にいて三重ウエルトランジスタを用いることに
関する。
路の設計にいて三重ウエルトランジスタを用いることに
関する。
発明の背景
電荷ポンプは、電荷ポンプに供給される電圧より高い
出力電圧を発生することができる回路である。電荷ポン
プの応用の１つは、電気的に消去できるプログラム可能
なリード・オンリーメモリ（EEPROM）やフラッシュメモ
リのようなある種の不揮発性の半導体メモリデバイスを
消去したりプログラムするための電圧を発生することで
ある。これらのメモリデバイスを動作する一つの方法
は、ホットエレクトロン注入によってプログラムし、フ
ォウラーノルドハイム（Fowler−Nordheim）のトンネリ
ングによって消去することである。このようなメモリセ
ルのプログラミングや消去は、フローティングゲート電
極を囲む誘電体を通過する電流を必要とする。結果的
に、一般的に高電圧が必要とされる。従来の不揮発性半
導体メモリデバイスは、通常の５ボルト電源に加えて外
部の高電圧（例えば、12ボルト）の適用を必要とする。
この配列は、それが複雑であり、回路基板上の実際の場
所を浪費するために、好ましくない。近年、多くの不揮
発性半導体メモリデバイスの製造業者は、消去やプログ
ラミングのために必要な高電圧を生じるように、チップ
上に電荷ポンプを配置する。多くの消費者はこの開発を
歓迎し、不揮発性半導体デバイスの販売は増加してい
る。
出力電圧を発生することができる回路である。電荷ポン
プの応用の１つは、電気的に消去できるプログラム可能
なリード・オンリーメモリ（EEPROM）やフラッシュメモ
リのようなある種の不揮発性の半導体メモリデバイスを
消去したりプログラムするための電圧を発生することで
ある。これらのメモリデバイスを動作する一つの方法
は、ホットエレクトロン注入によってプログラムし、フ
ォウラーノルドハイム（Fowler−Nordheim）のトンネリ
ングによって消去することである。このようなメモリセ
ルのプログラミングや消去は、フローティングゲート電
極を囲む誘電体を通過する電流を必要とする。結果的
に、一般的に高電圧が必要とされる。従来の不揮発性半
導体メモリデバイスは、通常の５ボルト電源に加えて外
部の高電圧（例えば、12ボルト）の適用を必要とする。
この配列は、それが複雑であり、回路基板上の実際の場
所を浪費するために、好ましくない。近年、多くの不揮
発性半導体メモリデバイスの製造業者は、消去やプログ
ラミングのために必要な高電圧を生じるように、チップ
上に電荷ポンプを配置する。多くの消費者はこの開発を
歓迎し、不揮発性半導体デバイスの販売は増加してい
る。
不揮発性半導体デバイスにおけるメモリセルの数が増
加するにつれて、これらのセルを消去し、プログラムす
るために必要な電流も増加している。結果的に、効率的
である、例えば多くの電流をより速く発生する電荷ポン
プに対する必要性がある。
加するにつれて、これらのセルを消去し、プログラムす
るために必要な電流も増加している。結果的に、効率的
である、例えば多くの電流をより速く発生する電荷ポン
プに対する必要性がある。
発明の概要
本発明は、電荷ポンプの効率を増大するために三重ウ
エルトランジスタを使用することである。本発明の電荷
ポンプは、ポンピングトランジスタに印加されたクロッ
ク信号に応答して、第１のポンピングトランジスタから
最後のポンピングトランジスタまでの電圧レベルを増加
するように、または電圧を負の値へプッシュするように
配置された複数のポンピングトランジスタを有する。こ
れら複数のポンピングトランジスタの少なくとも１つ
は、反対の導電型を有する第１のウエルに形成された第
１の導電型のソース及びドレイン領域を有しいてる。
エルトランジスタを使用することである。本発明の電荷
ポンプは、ポンピングトランジスタに印加されたクロッ
ク信号に応答して、第１のポンピングトランジスタから
最後のポンピングトランジスタまでの電圧レベルを増加
するように、または電圧を負の値へプッシュするように
配置された複数のポンピングトランジスタを有する。こ
れら複数のポンピングトランジスタの少なくとも１つ
は、反対の導電型を有する第１のウエルに形成された第
１の導電型のソース及びドレイン領域を有しいてる。
第１の導電型を有する第２のウエルは第１のウエルの
外側に形成される。第２のウエルは基板上に作られる。
このトランジスタ設計は、一般に“三重ウエル”トラン
ジスタと呼ばれる。ソース領域、第１のウエル、及び第
２のウエルは、実質的に同じ電位にセットされるのが好
ましい。本発明の１つの実施形態において、第２のウエ
ルは電荷ポンプの最も高い正の電位にセットされる。
外側に形成される。第２のウエルは基板上に作られる。
このトランジスタ設計は、一般に“三重ウエル”トラン
ジスタと呼ばれる。ソース領域、第１のウエル、及び第
２のウエルは、実質的に同じ電位にセットされるのが好
ましい。本発明の１つの実施形態において、第２のウエ
ルは電荷ポンプの最も高い正の電位にセットされる。
この形状の１つの特徴は、第１のウエルがドレイン領
域を有する半導体ダイオードを形成することである。従
来構造のポンピングトランジスタと比較して、このダイ
オードは、多くの電流がポンピングトランジスタを介し
て流れるようにする。この配列の他の特徴は、それが三
重ウエルトランジスタの基体効果を減少することであ
る。結果として、このトランジスタのスレッショルド電
圧は減少される。スレッショルド電圧の減少によって、
トランジスタは素早くターンオンされる。
域を有する半導体ダイオードを形成することである。従
来構造のポンピングトランジスタと比較して、このダイ
オードは、多くの電流がポンピングトランジスタを介し
て流れるようにする。この配列の他の特徴は、それが三
重ウエルトランジスタの基体効果を減少することであ
る。結果として、このトランジスタのスレッショルド電
圧は減少される。スレッショルド電圧の減少によって、
トランジスタは素早くターンオンされる。
上述のダイオード及びスレッショルド電圧の減少効果
は、単独に又組み合わさって、電荷ポンプがより効率的
に動作することを可能にする。改善された効率の例は、
出力電流を増加すること、電源電圧レベルを下げるこ
と、及び動作周波数を増加することである。
は、単独に又組み合わさって、電荷ポンプがより効率的
に動作することを可能にする。改善された効率の例は、
出力電流を増加すること、電源電圧レベルを下げるこ
と、及び動作周波数を増加することである。
本発明の三重ウエルポンピングトランジスタは正電圧
及び負電圧の電荷ポンプにおいて使用されることができ
る。
及び負電圧の電荷ポンプにおいて使用されることができ
る。
本発明のこれら及び他の特徴は、図面と共に以下の詳
細な説明を読むことによって明らかになるであろう。
細な説明を読むことによって明らかになるであろう。
図面の簡単な説明
図１は、本発明の４ステージの電荷ポンプの概略図で
ある。
ある。
図２は、図１の電荷ポンプと共に用いられることがで
きるクロック信号のタイミング図を示す。
きるクロック信号のタイミング図を示す。
図３は、本発明の三重ウエルNMOSの概略断面図を示
す。
す。
図４は、図１の電荷ポンプに使用されることができる
本発明の４つの三重ウエルトランジスタの上面図であ
る。
本発明の４つの三重ウエルトランジスタの上面図であ
る。
図５は、図１の電荷ポンプのいろいろな点における電
圧プロフィールを示す。
圧プロフィールを示す。
図６は、本発明による負電圧の電荷ポンプの概略図で
ある。
ある。
発明の詳細な説明
本発明は、新規な電荷ポンプシステムに関する。以下
の記載は、この分野の通常の知識を有するもの（当業
者）が本発明を作り、使用することができるように記載
されている。特定の応用の記載は、例示としてのみ与え
られる。好適な実施形態に対するいろいろな変更は当業
者に容易に明らかであり、又ここで規定された一般的な
原理は、本発明の精神及び範囲から逸脱することなく、
他の実施形態適用され、また応用されることができる。
従って、本発明は、示された実施態様に限定されること
を意図するものでなく、ここに記載された原理や特徴に
一致する広い範囲に与えられるべきである。
の記載は、この分野の通常の知識を有するもの（当業
者）が本発明を作り、使用することができるように記載
されている。特定の応用の記載は、例示としてのみ与え
られる。好適な実施形態に対するいろいろな変更は当業
者に容易に明らかであり、又ここで規定された一般的な
原理は、本発明の精神及び範囲から逸脱することなく、
他の実施形態適用され、また応用されることができる。
従って、本発明は、示された実施態様に限定されること
を意図するものでなく、ここに記載された原理や特徴に
一致する広い範囲に与えられるべきである。
図１は、本発明の４ステージ（段）電荷ポンプ100の
概略図である。電荷ポンプ100は９つの三重ウエルNMOS
トランジスタ102〜110、及び12の通常のNMOSトランジス
タ112〜119と132〜135を有する。これらの通常のNMOSト
ランジスタは、低いスレッショルド電圧を有する本来の
ｎチャネルデバイスであるのが好ましい。通常のNMOSト
ランジスタ112〜119はキャパシタとして働き、クロック
信号122−129に結合される。クロックパルスは、トラン
ジスタ112〜119の容量作用をとおして対応する三重ウエ
ルNMOSトランジスタに結合される。８つのクロック信号
があるけれども、それらは、対として、即ち（122,12
4）、（123,125）、（126,128）及び（127,129）として
配列されている。対における各クロック信号は同じパル
スのタイミングを有するが、一方、異なる対は異なるパ
ルスのタイミングを有している。タイミング192〜195が
対（122,124）、（123,125）、（126,128）及び（127,1
29）にそれぞれ対応する場合のクロック信号が図２に示
されている。これらの信号はこれらのキャパシタのゲー
トを交互にブーストアップする。これにより断から断へ
電圧レベルが増加する。電圧がポンプアップされる方法
は、従来の電荷ポンプと同様である。本発明の１つの実
施形態において、電荷ポンプに上級される電圧は３ボル
トだけであるのに対し、三重ウエルNMOS110のドレイン
端子における出力電圧は約10.5ボルトである。以下に詳
細に説明されるように、これらの三重ウエルトランジス
タ（通常のNMOSトランジスタに代わって）の使用は、従
来の４ステージ電荷ポンプと比較して、電荷ポンプの性
能及び効率を増大する。
概略図である。電荷ポンプ100は９つの三重ウエルNMOS
トランジスタ102〜110、及び12の通常のNMOSトランジス
タ112〜119と132〜135を有する。これらの通常のNMOSト
ランジスタは、低いスレッショルド電圧を有する本来の
ｎチャネルデバイスであるのが好ましい。通常のNMOSト
ランジスタ112〜119はキャパシタとして働き、クロック
信号122−129に結合される。クロックパルスは、トラン
ジスタ112〜119の容量作用をとおして対応する三重ウエ
ルNMOSトランジスタに結合される。８つのクロック信号
があるけれども、それらは、対として、即ち（122,12
4）、（123,125）、（126,128）及び（127,129）として
配列されている。対における各クロック信号は同じパル
スのタイミングを有するが、一方、異なる対は異なるパ
ルスのタイミングを有している。タイミング192〜195が
対（122,124）、（123,125）、（126,128）及び（127,1
29）にそれぞれ対応する場合のクロック信号が図２に示
されている。これらの信号はこれらのキャパシタのゲー
トを交互にブーストアップする。これにより断から断へ
電圧レベルが増加する。電圧がポンプアップされる方法
は、従来の電荷ポンプと同様である。本発明の１つの実
施形態において、電荷ポンプに上級される電圧は３ボル
トだけであるのに対し、三重ウエルNMOS110のドレイン
端子における出力電圧は約10.5ボルトである。以下に詳
細に説明されるように、これらの三重ウエルトランジス
タ（通常のNMOSトランジスタに代わって）の使用は、従
来の４ステージ電荷ポンプと比較して、電荷ポンプの性
能及び効率を増大する。
電荷ポンプは、好ましくは他の関連回路、例えばプリ
チャージや電圧調整回路を含むことが留意されるべきで
ある。これらの回路は、当業者によってよく知られてお
り、ここでは説明しない。
チャージや電圧調整回路を含むことが留意されるべきで
ある。これらの回路は、当業者によってよく知られてお
り、ここでは説明しない。
図３は、図１のトランジスタ102〜110のために使用さ
れることができる三重ウエルNMOSトランジスタの概略断
面図である。トランジスタ200はｐ型基板202上に作られ
る。Ｎウエル204は基板202に形成され、Ｐウエル206は
Ｎウエル204に形成される。N+型ドレイン領域210はＰウ
エル206に形成され、N+型ソース領域212もＰウエル206
に形成される。チャネル領域214がＰウエル206のソース
とドレイン領域の間に画定される。薄いゲート酸化物が
ゲート216とチャネル領域214の間に堆積される。ドレイ
ン領域210、ゲート216、ソース領域212、Ｐウエル206及
びＮウエル204は、それぞれ個々の端子220−224に結合
される。従って、三重ウエルトランジスタ200は５つの
端子デバイスと考えられる。本発明の１つの実施形態に
おいて、N+ソースとN+ドレインは、電荷ポンプがアクテ
ィブのとき相互変更できる。何故ならば、何れか一方の
端子は他の端子より高い電位を有しているからである。
れることができる三重ウエルNMOSトランジスタの概略断
面図である。トランジスタ200はｐ型基板202上に作られ
る。Ｎウエル204は基板202に形成され、Ｐウエル206は
Ｎウエル204に形成される。N+型ドレイン領域210はＰウ
エル206に形成され、N+型ソース領域212もＰウエル206
に形成される。チャネル領域214がＰウエル206のソース
とドレイン領域の間に画定される。薄いゲート酸化物が
ゲート216とチャネル領域214の間に堆積される。ドレイ
ン領域210、ゲート216、ソース領域212、Ｐウエル206及
びＮウエル204は、それぞれ個々の端子220−224に結合
される。従って、三重ウエルトランジスタ200は５つの
端子デバイスと考えられる。本発明の１つの実施形態に
おいて、N+ソースとN+ドレインは、電荷ポンプがアクテ
ィブのとき相互変更できる。何故ならば、何れか一方の
端子は他の端子より高い電位を有しているからである。
本発明の１つの実施形態において、ソース領域212、
Ｐウエル206及びＮウエル204の電位は、同じ値にセット
される。この条件に合致する１つの方法は、端子222、2
23と224を電気的に接続することである。基板202の電位
は、通常接地電位にセットされる。この配列はＰウエル
206とドレイン領域210間にPNダイオードを形成する。こ
のダイオードは本来この三重ウエル構造内にあり、余分
なシリコン領域を占有しない。このダイオードは、それ
がターンオンされた後、十分な電流量を導通することが
でき、従って、特別な低抵抗路をNMOSトランジスタに与
える。この適用において、このダイオードは“エキスト
ラダイオード”と呼ばれる。以下に更に詳細に説明され
るように、このエキストラダイオードは以下の有利な効
果を有する。
Ｐウエル206及びＮウエル204の電位は、同じ値にセット
される。この条件に合致する１つの方法は、端子222、2
23と224を電気的に接続することである。基板202の電位
は、通常接地電位にセットされる。この配列はＰウエル
206とドレイン領域210間にPNダイオードを形成する。こ
のダイオードは本来この三重ウエル構造内にあり、余分
なシリコン領域を占有しない。このダイオードは、それ
がターンオンされた後、十分な電流量を導通することが
でき、従って、特別な低抵抗路をNMOSトランジスタに与
える。この適用において、このダイオードは“エキスト
ラダイオード”と呼ばれる。以下に更に詳細に説明され
るように、このエキストラダイオードは以下の有利な効
果を有する。
（１）次のステージのNMOSキャパシタ（即ち、トランジ
スタ112〜119）をチャージするため幾らかの電流がエキ
ストラダイオードによって導通することができるため、
三重ウエルNMOSトランジスタ102〜109のパスゲートの大
きさを減少することができる。
スタ112〜119）をチャージするため幾らかの電流がエキ
ストラダイオードによって導通することができるため、
三重ウエルNMOSトランジスタ102〜109のパスゲートの大
きさを減少することができる。
（２）NMOSトランジスタ102〜109の大きさが減少される
ため、それらの寄生キャパシタンスが減少する。その結
果、ほとんど電力が消費されず、ポンプの出力電流が増
大する。
ため、それらの寄生キャパシタンスが減少する。その結
果、ほとんど電力が消費されず、ポンプの出力電流が増
大する。
（３）この低抵抗のエキストラダイオード通路は順方向
の導通電流を増加する。それは、電荷が急速にビルドア
ップするため、ポンピング周波数を増加することができ
る。
の導通電流を増加する。それは、電荷が急速にビルドア
ップするため、ポンピング周波数を増加することができ
る。
（４）エキストラダイオードの導電路は、VDD＋VOUTか
ら0.7＋VOUT電圧まで出力トランジスタ110においてピー
ク電圧のスイングを減少する。ここで、VDDは電源電圧
であり、VOUTは電荷ポンプ100の出力端子138における出
力電圧である。結果的に、電荷ポンプの内部電圧ストレ
スは減少する。
ら0.7＋VOUT電圧まで出力トランジスタ110においてピー
ク電圧のスイングを減少する。ここで、VDDは電源電圧
であり、VOUTは電荷ポンプ100の出力端子138における出
力電圧である。結果的に、電荷ポンプの内部電圧ストレ
スは減少する。
上述の利点の結果として、電荷ポンプの性能は、この
ダイオードの存在によって著しく向上する。この利点
は、実際のシリコンの場所を何ら必要とすることなく達
成される。
ダイオードの存在によって著しく向上する。この利点
は、実際のシリコンの場所を何ら必要とすることなく達
成される。
この配列の他の利点は、基体（ボディー）効果が抑制
されることである。基体効果は、ソースと基板の接合が
逆バイアスされるときに生じる。NMOSトランジスタのス
レッショルド電圧は、 で与えられる。ただし、VTは、基板バイアスがないとき
のスレッショルドであり、VTOは、ソースと基体間の電
位であり、そしてVBIは、外部電圧が印加されない（即
ち、ゼロバイアス）の場合、Ｐ−Ｎ接合の電位差であ
る。VTO、VBI及びγの代表的な値は、それぞれ0.7ボル
ト、0.7ボルト及び0.4である。
されることである。基体効果は、ソースと基板の接合が
逆バイアスされるときに生じる。NMOSトランジスタのス
レッショルド電圧は、 で与えられる。ただし、VTは、基板バイアスがないとき
のスレッショルドであり、VTOは、ソースと基体間の電
位であり、そしてVBIは、外部電圧が印加されない（即
ち、ゼロバイアス）の場合、Ｐ−Ｎ接合の電位差であ
る。VTO、VBI及びγの代表的な値は、それぞれ0.7ボル
ト、0.7ボルト及び0.4である。
逆バイアスされたソース−基板接合を横切って電圧を
印加することはトランジスタのスレッショルド電圧を増
加する傾向にあることが上記式から理解される。本発明
の三重ウエルトランジスタにおいて、VBSは、0.7ボルト
のＰ−Ｎ接合カットイン電圧内に限定される。これは、
ポンピングが作動されると、電荷がチャネル214、及び
ウエル206と領域210によって形成されたエキストラダイ
オードを通して、N+拡散領域212からN+拡散領域210まで
流れるためである。従って、ソースである低電位のＮ＋
拡散領域は、従来のレギュレータNMOS電荷ポンプにおけ
る基板バイアスの10ボルト以上と比較して、非常に小さ
い最小化された約0.7ボルトの基板バイアスを受ける。
電化ポンプ回路において、電荷が素早くビルドアップす
るように高い順方向の導電電流を発生することが重要で
ある。低いスレッショルド電圧は、NMOSチャネルが早く
ターンオンされることを可能にし、従って、ポンピング
周波数を増加することができる。本発明の三重ウエルNM
OSトランジスタのスレッショルド電圧は非常に低いため
に、本発明の電荷ポンプのポンピング周波数は、従来の
電荷ポンプより非常に高くすることができる。本発明の
実施形態において、電荷ポンプは、22MHzで効率的に動
作することができるのに対し、従来の電荷ポンプは代表
的には10MHzで動作する。
印加することはトランジスタのスレッショルド電圧を増
加する傾向にあることが上記式から理解される。本発明
の三重ウエルトランジスタにおいて、VBSは、0.7ボルト
のＰ−Ｎ接合カットイン電圧内に限定される。これは、
ポンピングが作動されると、電荷がチャネル214、及び
ウエル206と領域210によって形成されたエキストラダイ
オードを通して、N+拡散領域212からN+拡散領域210まで
流れるためである。従って、ソースである低電位のＮ＋
拡散領域は、従来のレギュレータNMOS電荷ポンプにおけ
る基板バイアスの10ボルト以上と比較して、非常に小さ
い最小化された約0.7ボルトの基板バイアスを受ける。
電化ポンプ回路において、電荷が素早くビルドアップす
るように高い順方向の導電電流を発生することが重要で
ある。低いスレッショルド電圧は、NMOSチャネルが早く
ターンオンされることを可能にし、従って、ポンピング
周波数を増加することができる。本発明の三重ウエルNM
OSトランジスタのスレッショルド電圧は非常に低いため
に、本発明の電荷ポンプのポンピング周波数は、従来の
電荷ポンプより非常に高くすることができる。本発明の
実施形態において、電荷ポンプは、22MHzで効率的に動
作することができるのに対し、従来の電荷ポンプは代表
的には10MHzで動作する。
図４は本発明に用いられた４つの三重ウエルトランジ
スタの上面図250を示す。それはＰウエル258とＮウエル
256の内部に形成された２つのトランジスタ252と254を
示す。トランジスタ252は、更に、ゲート260、ソース領
域262及びドレイン領域264を有する。トランジスタ252
は、図１のトランジスタ102に相当する。トランジスタ2
54は、更に、ゲート270、ソース領域272及びドレイン領
域274を有する。トランジスタ254は図１のトランジスタ
106に相当する。
スタの上面図250を示す。それはＰウエル258とＮウエル
256の内部に形成された２つのトランジスタ252と254を
示す。トランジスタ252は、更に、ゲート260、ソース領
域262及びドレイン領域264を有する。トランジスタ252
は、図１のトランジスタ102に相当する。トランジスタ2
54は、更に、ゲート270、ソース領域272及びドレイン領
域274を有する。トランジスタ254は図１のトランジスタ
106に相当する。
図４は、またＰウエル288とＮウエル286の内部に形成
された２つのトランジスタ282と284を示す。トランジス
タ282は、更に、ゲート290、ソース領域292及びドレイ
ン領域294を有する。トランジスタ282は図１のトランジ
スタ103に相当する。トランジスタ284は、更に、ゲート
280、272と同じ電位を有しなければならない。従って、
これら２つのウエルも同じ電位（VDD）を有する。
された２つのトランジスタ282と284を示す。トランジス
タ282は、更に、ゲート290、ソース領域292及びドレイ
ン領域294を有する。トランジスタ282は図１のトランジ
スタ103に相当する。トランジスタ284は、更に、ゲート
280、272と同じ電位を有しなければならない。従って、
これら２つのウエルも同じ電位（VDD）を有する。
図１は、トランジスタ102のゲート端子がトランジス
タ106のドレイン端子145、トランジスタ103のソース端
子146及びトランジスタ107のソース端子に接続されてい
ることを示す。上に説明されたように、Ｐウエル288と
Ｎウエル286は、（ソース端子146,147に結合されてい
る）ソース領域292と302と同じ電位を有しなければなら
ない。従って、ゲート260、ドレイン領域274、ソース領
域292と302、Ｎウエル286及びＰウエル288は全て同じ電
位を有している。
タ106のドレイン端子145、トランジスタ103のソース端
子146及びトランジスタ107のソース端子に接続されてい
ることを示す。上に説明されたように、Ｐウエル288と
Ｎウエル286は、（ソース端子146,147に結合されてい
る）ソース領域292と302と同じ電位を有しなければなら
ない。従って、ゲート260、ドレイン領域274、ソース領
域292と302、Ｎウエル286及びＰウエル288は全て同じ電
位を有している。
図１は、トランジスタ102のドレイン端子150がトラン
ジスタ106のゲート151に接続されていることを示してい
る。従って、図４において、ドレイン領域264はゲート2
70と同じ電位を有している。
ジスタ106のゲート151に接続されていることを示してい
る。従って、図４において、ドレイン領域264はゲート2
70と同じ電位を有している。
図１は、（トランジスタ104と108のソース端子155と1
56に加えて）トランジスタ107のドレイン端子154に接続
されている。従って、図４において、ゲート290はドレ
イン領域304と同じ電位を有する。図１は、またトラン
ジスタ103のドレイン端子158がトランジスタ107のゲー
ト159に接続されていることを示している。従って、図
４において、ドレイン領域294はゲート300と同じ電位を
有している。
56に加えて）トランジスタ107のドレイン端子154に接続
されている。従って、図４において、ゲート290はドレ
イン領域304と同じ電位を有する。図１は、またトラン
ジスタ103のドレイン端子158がトランジスタ107のゲー
ト159に接続されていることを示している。従って、図
４において、ドレイン領域294はゲート300と同じ電位を
有している。
図４において、電荷ポンプを有する９つの三重ウエル
NMOSトランジスタの４つだけが示されている。トランジ
スタ104〜105と108〜109の構造は図４に示されたそれと
同じである。トランジスタ110の構造は図４のトランジ
スタ154のそれと同じである。
NMOSトランジスタの４つだけが示されている。トランジ
スタ104〜105と108〜109の構造は図４に示されたそれと
同じである。トランジスタ110の構造は図４のトランジ
スタ154のそれと同じである。
本発明の１つの実施形態において、全ての三重ウエル
トランジスタのチャネル長は1.2μｍである。トランジ
スタ252と282（図１のトランジスタ102と103に相当す
る）のチャネル長は６μｍであり、一方トランジスタ25
4と284（図１のトランジスタ106と107に相当する）のチ
ャネル幅は18μｍである。従って、これら２つのトラン
ジスタも1.2μｍのチャネル長と６μｍのチャネル幅を
有している。トランジスタ108と109は、それぞれトラン
ジスタ106と107の同じ構造を有している。従って、これ
ら２つのトランジスタも1.2μｍのチャネル長と18μｍ
のチャネル幅を有している。図１の出力トランジスタ11
0に対して、チャネル幅は15μｍである。
トランジスタのチャネル長は1.2μｍである。トランジ
スタ252と282（図１のトランジスタ102と103に相当す
る）のチャネル長は６μｍであり、一方トランジスタ25
4と284（図１のトランジスタ106と107に相当する）のチ
ャネル幅は18μｍである。従って、これら２つのトラン
ジスタも1.2μｍのチャネル長と６μｍのチャネル幅を
有している。トランジスタ108と109は、それぞれトラン
ジスタ106と107の同じ構造を有している。従って、これ
ら２つのトランジスタも1.2μｍのチャネル長と18μｍ
のチャネル幅を有している。図１の出力トランジスタ11
0に対して、チャネル幅は15μｍである。
同じ実施形態の通常のトランジスタ112〜119及び132
〜135の大きさはテーブル１に示される。
〜135の大きさはテーブル１に示される。
電荷ポンプにおける通常のトランジスタ上の三重ウエ
ルトランジスタの改善を決めるために、ポンプ負荷ライ
ンを示す４つのテーブルが以下に示される。各テーブル
において、２つの右側列は、本発明の好適な三重ウエル
トランジスタを用いて構成された電荷ポンプの負荷ライ
ンに相当する。２つの右側列からこれら２つの右側列の
左は、通常のトランジスタを用いて構成された同じ電荷
ポンプの負荷ラインに相当する。本発明の電荷ポンプ
は、ほとんど全ての電圧レベルで高い電流を有している
ことが分かる。
ルトランジスタの改善を決めるために、ポンプ負荷ライ
ンを示す４つのテーブルが以下に示される。各テーブル
において、２つの右側列は、本発明の好適な三重ウエル
トランジスタを用いて構成された電荷ポンプの負荷ライ
ンに相当する。２つの右側列からこれら２つの右側列の
左は、通常のトランジスタを用いて構成された同じ電荷
ポンプの負荷ラインに相当する。本発明の電荷ポンプ
は、ほとんど全ての電圧レベルで高い電流を有している
ことが分かる。
テーブル２から５に示された結果は、以下のことを示
している． （１）本発明の電荷ポンプは、低いVDDにおいて効率的
に働く。例えば、VDD＝２ボルトにおいて従来の電荷ポ
ンプに対して本発明の電荷ポンプの性能の改善点はVDD
＝３ボルトにおける電荷ポンプより大きい。本発明の電
荷ポンプは1.5ボルトまで効率的に動作することが分か
った。
している． （１）本発明の電荷ポンプは、低いVDDにおいて効率的
に働く。例えば、VDD＝２ボルトにおいて従来の電荷ポ
ンプに対して本発明の電荷ポンプの性能の改善点はVDD
＝３ボルトにおける電荷ポンプより大きい。本発明の電
荷ポンプは1.5ボルトまで効率的に動作することが分か
った。
（２）本発明の電荷ポンプは22MHzで効率的に動作する
ことができる。例えば、テーブル２は、22MHzにおいて
本発明の電荷ポンプの出力電流は7.3MHz（VOUT＝7v）の
それよりも約2.5倍である。一方、22MHzと7.3MHzにおけ
る従来の電荷ポンプの出力電流はほとんど差がない。
ことができる。例えば、テーブル２は、22MHzにおいて
本発明の電荷ポンプの出力電流は7.3MHz（VOUT＝7v）の
それよりも約2.5倍である。一方、22MHzと7.3MHzにおけ
る従来の電荷ポンプの出力電流はほとんど差がない。
電荷ポンプ100の動作について説明する。図５（Ａ）
〜図５（Ｃ）は、図１のノード161〜168及び138におけ
る電圧プロフィールを示している。図５（Ａ）は、図２
のパルス124,125,128及び129と同じ４つのクロックパル
スを示す。これらのクロックパルスは、電圧プロフィー
ルを理解するのに参考となるようにここに再度示して
た。図５（Ｂ）は、ノード165〜168及び138における電
圧プロフィール361〜164をそれぞれ示している。図５
（Ｃ）は、ノード161〜164における電圧プロフィール36
6〜369をそれぞれ示している。三重ウエルトランジスタ
107〜109がターンオンしたとき、電荷が続くステージに
ポンプされることが図５（Ｂ）の領域371〜373に示され
ている。結果的に、２つの隣り合うステージの電圧はこ
れらの領域において等しい。このポンピング効果は、エ
キストラダイオードによって向上され、本発明の対応す
る三重ウエルトランジスタのスレショルド電圧を減少し
た。他の三重ウエルトランジスタの改善された効果は、
当業者によって容易に理解されることができ、ここに詳
細に説明はしない。
〜図５（Ｃ）は、図１のノード161〜168及び138におけ
る電圧プロフィールを示している。図５（Ａ）は、図２
のパルス124,125,128及び129と同じ４つのクロックパル
スを示す。これらのクロックパルスは、電圧プロフィー
ルを理解するのに参考となるようにここに再度示して
た。図５（Ｂ）は、ノード165〜168及び138における電
圧プロフィール361〜164をそれぞれ示している。図５
（Ｃ）は、ノード161〜164における電圧プロフィール36
6〜369をそれぞれ示している。三重ウエルトランジスタ
107〜109がターンオンしたとき、電荷が続くステージに
ポンプされることが図５（Ｂ）の領域371〜373に示され
ている。結果的に、２つの隣り合うステージの電圧はこ
れらの領域において等しい。このポンピング効果は、エ
キストラダイオードによって向上され、本発明の対応す
る三重ウエルトランジスタのスレショルド電圧を減少し
た。他の三重ウエルトランジスタの改善された効果は、
当業者によって容易に理解されることができ、ここに詳
細に説明はしない。
本発明は、負の出力電圧を有する負の電荷ポンプに適
用することができる。図６は、本発明による負の電荷ポ
ンプ500の概略図である。電荷ポンプ500は、11の三重ウ
エルNMOSトランジスタ502〜512、及び10のＰチャネルト
ランジスタ522〜531を有する。これらのＰチャネルトラ
ンジスタは、キャパシタとして働き、クロックパルス53
4〜543へ結合される。クロックパルスは、トランジスタ
522〜531のキャパシタ動作を介して対応する三重ウエル
NMOSトランジスタに結合される。４つのＰチャネルトラ
ンジスタ550から553は、初期のプルダウンのために三重
ウエルトランジスタ508〜511のソース端子に任意に結合
される。本発明の１つの実施形態において、電荷ポンプ
500に印加される電圧が約３ボルトのとき、三重ウエル
トランジスタ512のドレイン端子における出力電圧は約
−８ボルトである。トランジスタ502〜512における三重
ウエル構造の使用は、基体効果を抑圧し、電荷ポンプ10
0に関して上述したと同じ方法で、エキストラダイオー
ドを導入する。従って、上述された全ての有益な効果は
電荷ポンプ500にも存在する。
用することができる。図６は、本発明による負の電荷ポ
ンプ500の概略図である。電荷ポンプ500は、11の三重ウ
エルNMOSトランジスタ502〜512、及び10のＰチャネルト
ランジスタ522〜531を有する。これらのＰチャネルトラ
ンジスタは、キャパシタとして働き、クロックパルス53
4〜543へ結合される。クロックパルスは、トランジスタ
522〜531のキャパシタ動作を介して対応する三重ウエル
NMOSトランジスタに結合される。４つのＰチャネルトラ
ンジスタ550から553は、初期のプルダウンのために三重
ウエルトランジスタ508〜511のソース端子に任意に結合
される。本発明の１つの実施形態において、電荷ポンプ
500に印加される電圧が約３ボルトのとき、三重ウエル
トランジスタ512のドレイン端子における出力電圧は約
−８ボルトである。トランジスタ502〜512における三重
ウエル構造の使用は、基体効果を抑圧し、電荷ポンプ10
0に関して上述したと同じ方法で、エキストラダイオー
ドを導入する。従って、上述された全ての有益な効果は
電荷ポンプ500にも存在する。
いくつかの実施形態について説明したが、上に述べら
れない他の多くの変更や変形が、本発明の精神及び請求
項の範囲を逸脱することなく行なわれることは当業者に
容易に明らかであろう。例えば、上述した三重ウエル構
造は、図１及び図６の電荷ポンプの設計に制限されず、
全ての電荷ポンプに実際に用いることができる。
れない他の多くの変更や変形が、本発明の精神及び請求
項の範囲を逸脱することなく行なわれることは当業者に
容易に明らかであろう。例えば、上述した三重ウエル構
造は、図１及び図６の電荷ポンプの設計に制限されず、
全ての電荷ポンプに実際に用いることができる。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ワン レイ リン
アメリカ合衆国 カリフォルニア州
94539 フリーモント ウィチトー ド
ライヴ 709
(72)発明者 チェン ヤオ ウー
台湾 タイペイ セクション ２ ホッ
ピング イースト ロード レーン118
―＃５―エフ３
(56)参考文献 特開 平６−276729（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H02M 3/07
Claims (13)
- 【請求項１】電荷ポンプであって、 特定の導電型を有する半導体本体と、 前記特定の導電型を有する、前記半導体本体における第
１のウエルと、 前記第１のウエルの周りに、前記特定の導電型に関して
反対の導電型を有する、前記半導体本体における第２の
ウエルと、 １以上のクロック信号に応答して、第１のトランジスタ
から最後のトランジスタまで電圧レベルをポンプするた
めに配列された複数のトランジスタを備え、前記最後の
トランジスタは、前記複数のトランジスタに結合された
電源電圧より実質的に高いか、或いは前記電源電圧に関
して負の電圧を有しており、 前記複数のトランジスタの少なくとも１つは、前記第１
のウエルに形成された前記反対の導電型のソース領域及
びドレイン領域を有し、前記第１のウエル、前記第２の
ウエル及び前記ソース領域は共通の電位に結合されてい
ることを特徴とする電荷ポンプ。 - 【請求項２】前記電源電圧は、約５ボルトと約1.5ボル
ト間の範囲にあることを特徴とする請求項１に記載の電
荷ポンプ。 - 【請求項３】前記電源電圧は、実質的に３ボルトに等し
いことを特徴とする請求項１に記載の電荷ポンプ。 - 【請求項４】前記電源電圧は、実質的に２ボルトに等し
いことを特徴とする請求項１に記載の電荷ポンプ。 - 【請求項５】前記クロック信号の少なくとも１つは、10
MHzより高い周波数で動作することを特徴とする請求項
１に記載の電荷ポンプ。 - 【請求項６】前記クロック信号の少なくとも１つは、22
MHzにほぼ等しい周波数で動作することを特徴とする請
求項１に記載の電荷ポンプ。 - 【請求項７】前記最後のトランジスタにおける前記電圧
レベルは、正であることを特徴とする請求項１に記載の
電荷ポンプ。 - 【請求項８】前記最後のトランジスタにおける前記電圧
レベルは、負であることを特徴とする請求項１に記載の
電荷ポンプ。 - 【請求項９】更に、前記クロック信号を前記トランジス
タに結合するための手段を有することを特徴とする請求
項１に記載の電荷ポンプ。 - 【請求項１０】前記結合するための手段は、MOSトラン
ジスタであることを特徴とする請求項８に記載の電荷ポ
ンプ。 - 【請求項１１】電荷ポンプであって、 特定の導電型を有する半導体本体と、 前記特定の導電型を有する、前記半導体本体における第
１のウエルと、 前記第１のウエルの周りに、前記特定の導電型に関して
反対の導電型を有する、前記半導体本体における第２の
ウエルと、 １以上のクロック信号に応答して、第１のステージから
最後のステージまで電圧レベルをポンプするために、直
列に配列された複数の電荷ポンプステージと、 前記電荷ポンプステージの少なくとも１つは、ゲート、
ソース及びドレインを有する第１のトランジスタ、及び
前記第１のトランジスタのドレインに結合されたゲー
ト、前記第１のトランジスタのソースに結合されたソー
ス及び前記第１のトランジスタのゲートに結合されたド
レインを有する第２のトランジスタを備え、前記第１と
第２のトランジスタのそれぞれのドレインとソースは、
前記第１のウエル内にあり、且つ前記第１と第２のトラ
ンジスタのソースは、前記第１のウエルに結合されてい
ることを特徴とする電荷ポンプ。 - 【請求項１２】前記第１と第２のウエルは、前記第１と
第２のトランジスタのソースに共に結合されていること
を特徴とする請求項11に記載の電荷ポンプ。 - 【請求項１３】電荷ポンプであって、 特定の導電型を有する半導体本体と、 前記特定の導電型を有する、前記半導体本体における第
１のウエルと、 １以上のクロック信号に応答して、第１のステージから
最後のステージまで電圧レベルをポンプするために、直
列に配列された複数の電荷ポンプステージと、 前記複数の電荷ポンプステージの各々は、前記特定の導
電型を有する、前記半導体本体における第１のウエル；
前記第１のウエルの周りに、前記特定の導電型に関して
反対の導電型を有する、前記半導体における第２のウエ
ル；ゲート、ソース及びドレインを有する第１のトラン
ジスタ、及び前記第１のトランジスタのドレインに結合
されたゲート、前記第１のトランジスタのソースに結合
されたソース及び前記第１のトランジスタのゲートに結
合されたドレインを有する第２のトランジスタを備え、 前記第１と第２のトランジスタのそれぞれのドレインと
ソースは、前記第１のウエル内にあり、且つ前記第１と
第２のトランジスタのソースは、前記第１のウエルに結
合されていることを特徴とする電荷ポンプ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/US1996/016317 WO1998016010A1 (en) | 1996-10-10 | 1996-10-10 | Triple well charge pump |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000503840A JP2000503840A (ja) | 2000-03-28 |
| JP3415854B2 true JP3415854B2 (ja) | 2003-06-09 |
Family
ID=22255942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51747498A Expired - Lifetime JP3415854B2 (ja) | 1996-10-10 | 1996-10-10 | 三重ウエルの電荷ポンプ |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0931379B1 (ja) |
| JP (1) | JP3415854B2 (ja) |
| DE (1) | DE69637632D1 (ja) |
| HK (1) | HK1021268A1 (ja) |
| WO (1) | WO1998016010A1 (ja) |
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| US6160440A (en) * | 1998-09-25 | 2000-12-12 | Intel Corporation | Scaleable charge pump for use with a low voltage power supply |
| US6441442B1 (en) | 2000-05-30 | 2002-08-27 | Programmable Silicon Solutions | Integrated inductive circuits |
| WO2001093317A1 (en) * | 2000-05-30 | 2001-12-06 | Programmable Silicon Solutions | Integrated inductive circuits |
| US6917095B1 (en) | 2000-05-30 | 2005-07-12 | Altera Corporation | Integrated radio frequency circuits |
| EP1160842A3 (en) * | 2000-05-30 | 2003-09-17 | Programmable Silicon Solutions | Integrated radio frequency circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2771729B2 (ja) * | 1992-04-16 | 1998-07-02 | 三菱電機株式会社 | チャージポンプ回路 |
| JP3307453B2 (ja) * | 1993-03-18 | 2002-07-24 | ソニー株式会社 | 昇圧回路 |
| JP3282915B2 (ja) * | 1994-03-31 | 2002-05-20 | 富士通株式会社 | Ｄｃ／ｄｃコンバータ及びｎｍｏｓトランジスタのバックゲート電圧の制御方法 |
| TW271011B (ja) * | 1994-04-20 | 1996-02-21 | Nippon Steel Corp |
-
1996
- 1996-10-10 EP EP96939448A patent/EP0931379B1/en not_active Expired - Lifetime
- 1996-10-10 DE DE69637632T patent/DE69637632D1/de not_active Expired - Lifetime
- 1996-10-10 JP JP51747498A patent/JP3415854B2/ja not_active Expired - Lifetime
- 1996-10-10 WO PCT/US1996/016317 patent/WO1998016010A1/en active Application Filing
-
1999
- 1999-12-08 HK HK99105726.2A patent/HK1021268A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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