JP3407763B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタの
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】従来、薄膜トランジスタの製造方法とし
て、例えば、図２に示すように、逆スタガ型薄膜トラン
ジスタを製造する方法が知られている。この方法は、
（１）ガラス基板１の上面の所定個所にゲート電極２を
形成し、この形成後に、ゲート絶縁膜３、及び半導体層
４、及びＳｉＮ膜５を順次成膜する工程（図２（ａ）を
参照）と、（２）ＳｉＮ膜５をふっ酸系のエッチング液
によるウェットエッチングにより加工し、マスク５ａを
ゲート電極２に対応する半導体層４の上面の所定個所に
形成する工程（図２（ｂ）を参照）と、（３）マスク５
ａをマスクとして半導体層４のソース領域，ドレイン領
域４ｂ，４ｂの表面にイオンドーピングによりｎ＋層を
形成する工程（図２（ｃ）を参照）と、（４）マスク５
ａの上面及びこのマスクにより遮蔽されていない半導体
層４の上面全体を覆うようにソース電極，ドレイン電極
用メタル６を成膜する工程（図２（ｄ）を参照）と、
（５）デバイスエリアを形成し、ソース電極，ドレイン
電極６ａ，６ａを形成する工程（図２（ｅ）を参照）
と、（６）パッシベーション膜７を成膜する工程（図２
（ｆ）を参照）とを有している。このように、上記従来
の薄膜トランジスタの製造方法では、ソース電極，ドレ
イン電極６ａ，６ａと半導体層４のソース領域，ドレイ
ン領域４ｂ，４ｂのシリコン（Ｓｉ）との間で低抵抗の
オーミックコンタクトを得るために、半導体層４のソー
ス領域，ドレイン領域４ｂ，４ｂの表面にイオンドーピ
ングによりｎ+層を形成する際、半導体層４のチャネル
部４ａの表面にｎ+層が形成されるのを阻止するための
マスク５ａをＳｉＮ膜で形成している。
て、例えば、図２に示すように、逆スタガ型薄膜トラン
ジスタを製造する方法が知られている。この方法は、
（１）ガラス基板１の上面の所定個所にゲート電極２を
形成し、この形成後に、ゲート絶縁膜３、及び半導体層
４、及びＳｉＮ膜５を順次成膜する工程（図２（ａ）を
参照）と、（２）ＳｉＮ膜５をふっ酸系のエッチング液
によるウェットエッチングにより加工し、マスク５ａを
ゲート電極２に対応する半導体層４の上面の所定個所に
形成する工程（図２（ｂ）を参照）と、（３）マスク５
ａをマスクとして半導体層４のソース領域，ドレイン領
域４ｂ，４ｂの表面にイオンドーピングによりｎ＋層を
形成する工程（図２（ｃ）を参照）と、（４）マスク５
ａの上面及びこのマスクにより遮蔽されていない半導体
層４の上面全体を覆うようにソース電極，ドレイン電極
用メタル６を成膜する工程（図２（ｄ）を参照）と、
（５）デバイスエリアを形成し、ソース電極，ドレイン
電極６ａ，６ａを形成する工程（図２（ｅ）を参照）
と、（６）パッシベーション膜７を成膜する工程（図２
（ｆ）を参照）とを有している。このように、上記従来
の薄膜トランジスタの製造方法では、ソース電極，ドレ
イン電極６ａ，６ａと半導体層４のソース領域，ドレイ
ン領域４ｂ，４ｂのシリコン（Ｓｉ）との間で低抵抗の
オーミックコンタクトを得るために、半導体層４のソー
ス領域，ドレイン領域４ｂ，４ｂの表面にイオンドーピ
ングによりｎ+層を形成する際、半導体層４のチャネル
部４ａの表面にｎ+層が形成されるのを阻止するための
マスク５ａをＳｉＮ膜で形成している。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の薄膜トランジスタの製造方法では、ＳｉＮ膜５をふ
っ酸系のエッチング液によるウェットエッチングにより
加工し、マスク５ａを半導体層４の上面の所定個所（チ
ャネル領域４ａの表面に）形成しているが、（１）この
ウェットエッチング時に、レジスト寸法に対するＳｉＮ
膜５の加工精度が悪く、マスク５ａを高精度に加工する
ことができず、薄膜トランジスタの小型化を図れないと
いう問題があり、また、（２）前記ウェットエッチング
時に、半導体層４にピンホールがあったり、ゲート電極
２の段差部の段差被覆性（ステップカバレッジ）が悪か
ったすると、半導体層４の下にあるゲート絶縁膜３がフ
ッ酸によって侵されてしまい、これによってゲート絶縁
膜３の耐圧が低下し、歩留まりが悪くなってしまうとい
う問題があった。この発明は、上記従来技術の問題点に
着目してなされたもので、その課題は小型化及び歩留ま
りの向上を図った薄膜トランジスタの製造方法を提供す
ることである。
来の薄膜トランジスタの製造方法では、ＳｉＮ膜５をふ
っ酸系のエッチング液によるウェットエッチングにより
加工し、マスク５ａを半導体層４の上面の所定個所（チ
ャネル領域４ａの表面に）形成しているが、（１）この
ウェットエッチング時に、レジスト寸法に対するＳｉＮ
膜５の加工精度が悪く、マスク５ａを高精度に加工する
ことができず、薄膜トランジスタの小型化を図れないと
いう問題があり、また、（２）前記ウェットエッチング
時に、半導体層４にピンホールがあったり、ゲート電極
２の段差部の段差被覆性（ステップカバレッジ）が悪か
ったすると、半導体層４の下にあるゲート絶縁膜３がフ
ッ酸によって侵されてしまい、これによってゲート絶縁
膜３の耐圧が低下し、歩留まりが悪くなってしまうとい
う問題があった。この発明は、上記従来技術の問題点に
着目してなされたもので、その課題は小型化及び歩留ま
りの向上を図った薄膜トランジスタの製造方法を提供す
ることである。
【０００４】
【課題を解決するための手段】上記課題を達成するた
め、請求項１記載の発明は、薄膜トランジスタの製造方
法において、シリサイドを形成する金属が１０ｗｔ％以
下となるように、このシリサイドを形成する金属とシリ
サイドを形成しない金属との合金でなるマスクを半導体
薄膜上に形成し、このマスクを介して前記半導体薄膜の
ソース領域およびドレイン領域上に夫々ソース電極およ
びドレイン電極が形成される。 好ましくは、前記合金
は、前記シリサイドを形成しない金属であるアルミニウ
ムと前記シリサイドを形成する金属とのアルミニウム合
金である（請求項２）。 さらに好ましくは、前記半導体
薄膜のソース領域およびドレイン領域の少なくとも表面
にはドーパントが拡散されており、前記マスクは、前記
ソース領域およびドレイン領域間のチャネル部の表面に
ドーパントが注入されるのを阻止するためのマスクであ
る（請求項３）。 さらに好ましくは、前記ソース領域，
ドレイン領域および前記マスク上にソース電極およびド
レイン電極用メタルを成膜しかつ前記ソース領域および
ドレイン領域上にソース電極およびドレイン電極を形成
した後に、前記マスクを除去する（請求項４）。 さらに
好ましくは、前記半導体薄膜のソース領域およびドレイ
ン領域にドーパントを注入する時に、基板温度を２００
℃以下に抑えて処理する（請求項５）。
め、請求項１記載の発明は、薄膜トランジスタの製造方
法において、シリサイドを形成する金属が１０ｗｔ％以
下となるように、このシリサイドを形成する金属とシリ
サイドを形成しない金属との合金でなるマスクを半導体
薄膜上に形成し、このマスクを介して前記半導体薄膜の
ソース領域およびドレイン領域上に夫々ソース電極およ
びドレイン電極が形成される。 好ましくは、前記合金
は、前記シリサイドを形成しない金属であるアルミニウ
ムと前記シリサイドを形成する金属とのアルミニウム合
金である（請求項２）。 さらに好ましくは、前記半導体
薄膜のソース領域およびドレイン領域の少なくとも表面
にはドーパントが拡散されており、前記マスクは、前記
ソース領域およびドレイン領域間のチャネル部の表面に
ドーパントが注入されるのを阻止するためのマスクであ
る（請求項３）。 さらに好ましくは、前記ソース領域，
ドレイン領域および前記マスク上にソース電極およびド
レイン電極用メタルを成膜しかつ前記ソース領域および
ドレイン領域上にソース電極およびドレイン電極を形成
した後に、前記マスクを除去する（請求項４）。 さらに
好ましくは、前記半導体薄膜のソース領域およびドレイ
ン領域にドーパントを注入する時に、基板温度を２００
℃以下に抑えて処理する（請求項５）。
【０００５】
【作用】請求項１に記載の薄膜トランジスタの製造方法
では、半導体薄膜上に形成するマスクを、シリサイドを
形成する金属が１０ｗｔ％以下となるように、このシリ
サイドを形成する金属とシリサイドが形成しない金属と
の合金で形成するので、この合金をウェットエッチング
等により加工する際の加工精度が良く、マスクが高精度
に形成されると共に、ウェットエッチング等による合金
の加工時にふっ酸を使用しないので、半導体薄膜の下に
ある層がふっ酸によって侵されることがなく、その層の
耐圧低下等が引き起こされない。また、請求項２に記載
の製造方法では、マスクにシリサイドを形成する金属が
含まれているために半導体薄膜中へのアルミニウムの拡
散が抑えられ、マスクと半導体薄膜との間で相互拡散の
起こる温度が高くなる。また、請求項３に記載の製造方
法では、マスクと半導体薄膜のチャネル部との接触部に
シリサイドが形成されず、チャネル部のショートが防止
される。また、請求項４に記載の製造方法では、ソース
電極およびドレイン電極用メタルを成膜する際に、マス
クは、ソース電極およびドレイン電極用メタルがチャネ
ル部に直接接触するのを防止する保護マスクとなる。ま
た、請求項５に記載の製造方法では、マスクのアルミニ
ウムと半導体薄膜のチャネル部のシリコンとの間のより
相互拡散がより確実に抑えられる。
では、半導体薄膜上に形成するマスクを、シリサイドを
形成する金属が１０ｗｔ％以下となるように、このシリ
サイドを形成する金属とシリサイドが形成しない金属と
の合金で形成するので、この合金をウェットエッチング
等により加工する際の加工精度が良く、マスクが高精度
に形成されると共に、ウェットエッチング等による合金
の加工時にふっ酸を使用しないので、半導体薄膜の下に
ある層がふっ酸によって侵されることがなく、その層の
耐圧低下等が引き起こされない。また、請求項２に記載
の製造方法では、マスクにシリサイドを形成する金属が
含まれているために半導体薄膜中へのアルミニウムの拡
散が抑えられ、マスクと半導体薄膜との間で相互拡散の
起こる温度が高くなる。また、請求項３に記載の製造方
法では、マスクと半導体薄膜のチャネル部との接触部に
シリサイドが形成されず、チャネル部のショートが防止
される。また、請求項４に記載の製造方法では、ソース
電極およびドレイン電極用メタルを成膜する際に、マス
クは、ソース電極およびドレイン電極用メタルがチャネ
ル部に直接接触するのを防止する保護マスクとなる。ま
た、請求項５に記載の製造方法では、マスクのアルミニ
ウムと半導体薄膜のチャネル部のシリコンとの間のより
相互拡散がより確実に抑えられる。
【０００６】
【実施例】以下、この発明の一実施例に係る薄膜トラン
ジスタの製造方法を図面に基づいて説明する。図１
（ａ）〜（ｉ）は一実施例に係る逆スタガ型薄膜トラン
ジスタの各製造工程を示している。これらの図を順に参
照しながら、逆スタガ型薄膜トランジスタの製造方法を
説明する。
ジスタの製造方法を図面に基づいて説明する。図１
（ａ）〜（ｉ）は一実施例に係る逆スタガ型薄膜トラン
ジスタの各製造工程を示している。これらの図を順に参
照しながら、逆スタガ型薄膜トランジスタの製造方法を
説明する。
【０００７】まず、図１（ａ）に示すように、ガラス基
板１０の上面の所定個所にクロムやアルミニウム等の導
電材料からなるゲート電極用メタルをスパッタ等により
成膜し、パターニングによりゲート電極２０を形成す
る。次に、ゲート電極２０及びガラス基板１０の上面全
体にシリコンの酸化物や窒化物等からなるゲート絶縁膜
３０をスパッタやプラズマＣＶＤ等により成膜する。
次に、ゲート絶縁膜３０の上面全体にアモルファスシリ
コンやポリシリコン等からなる半導体薄膜４０を成膜す
る。次に、図１（ｂ）に示すように、半導体層４０の上
面全体にマスク用メタル５０を成膜する。このメタル５
０は、シリサイドを形成しない金属であるアルミニウム
と、シリサイドを形成する金属であるチタンとのアルミ
ニウム合金である。また、一般に、アルミニウムのよう
なシリサイドを形成しない金属は半導体薄膜４０のシリ
コンとの相互拡散を比較的低温度で起こしやすく、ガラ
ス基板１０の温度（基板温度）が高いと、半導体薄膜４
０のチャネル部４０ａ（図１（ｄ）を参照）のシリコン
がアルミニウム中に拡散してチャネル部４０ａが形成さ
れなくなったり、アルミニウムがチャネル部４０ａのシ
リコン中に拡散してチャネル部４０ａがショートしてし
まったりする。そこで、アルミニウムの拡散を抑えて上
記相互拡散の起こる温度を高くするために、前記アルミ
ニウム合金は、シリサイドを形成しない金属であるチタ
ンの含有量が１０ｗｔ％以下のものにしてある。次に、
図１（ｃ）に示すように、マスク用メタル５０を非ふっ
酸系のエッチング液によるウェットエッチングにより加
工し、メタルマスク（マスク）５０ａをゲート電極２０
に対応する半導体薄膜４０の上面の所定個所に形成す
る。前記非ふっ酸系のエッチング液として、リン酸、酢
酸及び水の混合液を用いる。
板１０の上面の所定個所にクロムやアルミニウム等の導
電材料からなるゲート電極用メタルをスパッタ等により
成膜し、パターニングによりゲート電極２０を形成す
る。次に、ゲート電極２０及びガラス基板１０の上面全
体にシリコンの酸化物や窒化物等からなるゲート絶縁膜
３０をスパッタやプラズマＣＶＤ等により成膜する。
次に、ゲート絶縁膜３０の上面全体にアモルファスシリ
コンやポリシリコン等からなる半導体薄膜４０を成膜す
る。次に、図１（ｂ）に示すように、半導体層４０の上
面全体にマスク用メタル５０を成膜する。このメタル５
０は、シリサイドを形成しない金属であるアルミニウム
と、シリサイドを形成する金属であるチタンとのアルミ
ニウム合金である。また、一般に、アルミニウムのよう
なシリサイドを形成しない金属は半導体薄膜４０のシリ
コンとの相互拡散を比較的低温度で起こしやすく、ガラ
ス基板１０の温度（基板温度）が高いと、半導体薄膜４
０のチャネル部４０ａ（図１（ｄ）を参照）のシリコン
がアルミニウム中に拡散してチャネル部４０ａが形成さ
れなくなったり、アルミニウムがチャネル部４０ａのシ
リコン中に拡散してチャネル部４０ａがショートしてし
まったりする。そこで、アルミニウムの拡散を抑えて上
記相互拡散の起こる温度を高くするために、前記アルミ
ニウム合金は、シリサイドを形成しない金属であるチタ
ンの含有量が１０ｗｔ％以下のものにしてある。次に、
図１（ｃ）に示すように、マスク用メタル５０を非ふっ
酸系のエッチング液によるウェットエッチングにより加
工し、メタルマスク（マスク）５０ａをゲート電極２０
に対応する半導体薄膜４０の上面の所定個所に形成す
る。前記非ふっ酸系のエッチング液として、リン酸、酢
酸及び水の混合液を用いる。
【０００８】次に、図１（ｄ）に示すように、メタルマ
スク５０ａをマスクとして半導体薄膜４０のソース領域
およびドレイン領域４０ｂ，４０ｂの少なくとも表面に
リンイオン等のドーパントを注入してｎ+層を形成す
る。このとき、メタルマスク５０ａのアルミニウムと半
導体薄膜４０のチャネル部４０ａ（ソース・ドレイン領
域４０ｂ，４０ｂの間での領域）のシリコンとの間の相
互拡散をできるだけ抑えるために、ガラス基板１０の温
度（基板温度）を２００℃以下に抑える。また、メタル
マスク５０ａは、ソース領域，ドレイン領域４０ｂ，４
０ｂの表面にｎ+層を形成する際に、ｎ+層がチャネル部
４０ａの表面に形成されるのを阻止するためのマスクに
なっている。
スク５０ａをマスクとして半導体薄膜４０のソース領域
およびドレイン領域４０ｂ，４０ｂの少なくとも表面に
リンイオン等のドーパントを注入してｎ+層を形成す
る。このとき、メタルマスク５０ａのアルミニウムと半
導体薄膜４０のチャネル部４０ａ（ソース・ドレイン領
域４０ｂ，４０ｂの間での領域）のシリコンとの間の相
互拡散をできるだけ抑えるために、ガラス基板１０の温
度（基板温度）を２００℃以下に抑える。また、メタル
マスク５０ａは、ソース領域，ドレイン領域４０ｂ，４
０ｂの表面にｎ+層を形成する際に、ｎ+層がチャネル部
４０ａの表面に形成されるのを阻止するためのマスクに
なっている。
【０００９】次に、図１（ｅ）に示すように、半導体薄
膜４０のソース領域，ドレイン領域４０ｂ，４０ｂ及び
メタルマスク５０ａの上面全体を覆うようにソース・ド
レイン電極用メタル６０をプラズマＣＶＤ等により成膜
する。ソース・ドレイン電極用タル６０として、クロ
ム、ニッケル、タングステン、モリブデン等のシリサイ
ド化可能な金属を用いる。このような金属は、プラズマ
ＣＶＤにより成膜する際半導体薄膜４０の表面に拡張さ
れたｎ+層との接合面にシリサイド層６１を形成する。
ソース電極およびドレイン電極用メタル６０はスパッタ
等他の方法により形成することも可能である。但し、こ
の場合、成膜時にシリサイド層は形成されないので、こ
の後に熱処理を施こす必要がある。前記メタル６０の成
膜時において、メタルマスク５０ａは、ソース電極およ
びドレイン電極用メタル６０がチャネル部４０ａの表面
に直接接触するのを防止するための保護マスクになって
いる。このような保護マスクが必要な理由は、ソース電
極およびドレイン電極用メタル６０として一般にシリサ
イドを形成する金属が用いられるので、ソース電極およ
びドレイン電極用メタル６０の成膜時にそのメタル６０
がチャネル部４０ａの表面に触れないようにしないと、
チャネル部４０ａの表面にシリサイドが形成されてチャ
ネル部４０ａがショートしてしまうからである。
膜４０のソース領域，ドレイン領域４０ｂ，４０ｂ及び
メタルマスク５０ａの上面全体を覆うようにソース・ド
レイン電極用メタル６０をプラズマＣＶＤ等により成膜
する。ソース・ドレイン電極用タル６０として、クロ
ム、ニッケル、タングステン、モリブデン等のシリサイ
ド化可能な金属を用いる。このような金属は、プラズマ
ＣＶＤにより成膜する際半導体薄膜４０の表面に拡張さ
れたｎ+層との接合面にシリサイド層６１を形成する。
ソース電極およびドレイン電極用メタル６０はスパッタ
等他の方法により形成することも可能である。但し、こ
の場合、成膜時にシリサイド層は形成されないので、こ
の後に熱処理を施こす必要がある。前記メタル６０の成
膜時において、メタルマスク５０ａは、ソース電極およ
びドレイン電極用メタル６０がチャネル部４０ａの表面
に直接接触するのを防止するための保護マスクになって
いる。このような保護マスクが必要な理由は、ソース電
極およびドレイン電極用メタル６０として一般にシリサ
イドを形成する金属が用いられるので、ソース電極およ
びドレイン電極用メタル６０の成膜時にそのメタル６０
がチャネル部４０ａの表面に触れないようにしないと、
チャネル部４０ａの表面にシリサイドが形成されてチャ
ネル部４０ａがショートしてしまうからである。
【００１０】次に、図１（ｆ）に示すように、素子分離
等によりデバイスエリアを形成する。次に、図１（ｇ）
に示すように、ソース電極およびドレイン電極用メタル
６０を硝酸セリウムアンモン等のエッチング液によるウ
ェットエッチングにより加工し、ソース電極，ドレイン
電極６０ａ，６０ａを半導体薄膜４０のソース領域，ド
レイン領域４０ｂ，４０ｂ上に形成する。なお、前記エ
ッチング液として、例えばＴＷ液等の有機アルカリ系の
ものを用いてもよい。次に、図１（ｈ）に示すように、
ソース電極，ドレイン電極６０ａ，６０ａを半導体薄膜
４０のソース領域，ドレイン領域４０ｂ，４０ｂ上に形
成した後に、メタルマスク５０ａを非ふっ酸系のエッチ
ング液によるウェットエッチングにより除去する。そし
て、図１（ｉ）に示すように、パッシベーション膜７を
成膜すると逆スタガ型薄膜トランジスタが完成する。な
お、パッシベーション膜７の成膜時における加熱は、イ
オンドーピングにより形成された前記ｎ+層の活性化を
兼ねている。
等によりデバイスエリアを形成する。次に、図１（ｇ）
に示すように、ソース電極およびドレイン電極用メタル
６０を硝酸セリウムアンモン等のエッチング液によるウ
ェットエッチングにより加工し、ソース電極，ドレイン
電極６０ａ，６０ａを半導体薄膜４０のソース領域，ド
レイン領域４０ｂ，４０ｂ上に形成する。なお、前記エ
ッチング液として、例えばＴＷ液等の有機アルカリ系の
ものを用いてもよい。次に、図１（ｈ）に示すように、
ソース電極，ドレイン電極６０ａ，６０ａを半導体薄膜
４０のソース領域，ドレイン領域４０ｂ，４０ｂ上に形
成した後に、メタルマスク５０ａを非ふっ酸系のエッチ
ング液によるウェットエッチングにより除去する。そし
て、図１（ｉ）に示すように、パッシベーション膜７を
成膜すると逆スタガ型薄膜トランジスタが完成する。な
お、パッシベーション膜７の成膜時における加熱は、イ
オンドーピングにより形成された前記ｎ+層の活性化を
兼ねている。
【００１１】このように、上記一実施例によれば、半導
体薄膜４０上に形成するメタルマスク５０ａを、シリサ
イドを形成しない金属であるアルミニウムと、シリサイ
ドを形成する金属であるチタンとのアルミニウム合金で
形成しているので、このアルミニウム合金をウェットエ
ッチングにより加工する際の加工精度が上記従来技術の
ＳｉＮ膜よりも良く、メタルマスク５０ａが高精度に形
成される。また、ウェットエッチングによるアルミニウ
ム合金の加工時にふっ酸を使用しないので、半導体薄膜
４０のソース領域，ドレイン領域４０ｂ，４０ｂにピン
ホールがあったり、ゲート電極２０の段差部の段差被覆
性（ステップカバレッジ）が悪かったりしても、半導体
薄膜４０の下にあるゲート絶縁膜３０がふっ酸によって
侵されることがなく、ゲート絶縁膜３０の耐圧低下が引
き起こされない。したがって、小型化及び歩留まりの向
上を図ることができる。
体薄膜４０上に形成するメタルマスク５０ａを、シリサ
イドを形成しない金属であるアルミニウムと、シリサイ
ドを形成する金属であるチタンとのアルミニウム合金で
形成しているので、このアルミニウム合金をウェットエ
ッチングにより加工する際の加工精度が上記従来技術の
ＳｉＮ膜よりも良く、メタルマスク５０ａが高精度に形
成される。また、ウェットエッチングによるアルミニウ
ム合金の加工時にふっ酸を使用しないので、半導体薄膜
４０のソース領域，ドレイン領域４０ｂ，４０ｂにピン
ホールがあったり、ゲート電極２０の段差部の段差被覆
性（ステップカバレッジ）が悪かったりしても、半導体
薄膜４０の下にあるゲート絶縁膜３０がふっ酸によって
侵されることがなく、ゲート絶縁膜３０の耐圧低下が引
き起こされない。したがって、小型化及び歩留まりの向
上を図ることができる。
【００１２】また、上記一実施例によれば、メタルマス
ク５０ａをアルミニウムとチタンのアルミニウム合金で
形成し、かつこの合金をチタンの含有量が１０ｗｔ％以
下のものとしたので、チタンによりアルミニウムの拡散
が抑えられ、これによってメタルマスク５０ａのアルミ
ニウムと半導体薄膜４０のチャネル部４０ａのシリコン
との相互拡散の起こる温度が高くなる。したがって、チ
ャネル部４０ａのシリコンがメタルマスク５０ａのアル
ミニウム中に拡散してチャネル部４０ａが形成されなく
なるのが防止されると共に、これとは逆にメタルマスク
５０ａのアルミニウムがチャネル部４０ａのシリコン中
に拡散してチャネル部４０ａがショートしてしまうのが
防止される。さらに、上記一実施例によれば、半導体薄
膜４０のソース領域，ドレイン領域４０ｂ，４０ｂの少
なくとも表面にリンイオン等のドーパントを注入してｎ
+層を形成する際に、ガラス基板１０の温度（基板温
度）を２００℃以下に抑えているので、上記相互拡散が
より一層抑えられる。これによって、チャネル部４０ａ
が形成されなくなったり、チャネル部４０ａがショート
してしまうのがより確実に防止される。
ク５０ａをアルミニウムとチタンのアルミニウム合金で
形成し、かつこの合金をチタンの含有量が１０ｗｔ％以
下のものとしたので、チタンによりアルミニウムの拡散
が抑えられ、これによってメタルマスク５０ａのアルミ
ニウムと半導体薄膜４０のチャネル部４０ａのシリコン
との相互拡散の起こる温度が高くなる。したがって、チ
ャネル部４０ａのシリコンがメタルマスク５０ａのアル
ミニウム中に拡散してチャネル部４０ａが形成されなく
なるのが防止されると共に、これとは逆にメタルマスク
５０ａのアルミニウムがチャネル部４０ａのシリコン中
に拡散してチャネル部４０ａがショートしてしまうのが
防止される。さらに、上記一実施例によれば、半導体薄
膜４０のソース領域，ドレイン領域４０ｂ，４０ｂの少
なくとも表面にリンイオン等のドーパントを注入してｎ
+層を形成する際に、ガラス基板１０の温度（基板温
度）を２００℃以下に抑えているので、上記相互拡散が
より一層抑えられる。これによって、チャネル部４０ａ
が形成されなくなったり、チャネル部４０ａがショート
してしまうのがより確実に防止される。
【００１３】さらに、上記一実施例によれば、ｎ+層が
チャネル部４０ａの表面に形成されるのを阻止するため
のメタルマスク５０ａを、前記アルミニウム合金で形成
しているため、メタルマスク５０ａと半導体薄膜４０の
チャネル部４０ａとの接触部にシリサイドが形成されな
いので、チャネル部４０ａのショートが防止される。
チャネル部４０ａの表面に形成されるのを阻止するため
のメタルマスク５０ａを、前記アルミニウム合金で形成
しているため、メタルマスク５０ａと半導体薄膜４０の
チャネル部４０ａとの接触部にシリサイドが形成されな
いので、チャネル部４０ａのショートが防止される。
【００１４】さらにまた、上記一実施例によれば、ソー
ス電極およびドレイン電極用メタル６０を成膜する際
に、メタルマスク５０ａは、ソース電極およびドレイン
電極用メタル６０がチャネル部５０ａの表面に直接接触
するのを防止するための保護マスクになっているので、
メタル６０がチャネル部４０ａに接触するのがメタルマ
スク５０ａにより防止される。これによって、ソース電
極およびドレイン電極用メタル６０の成膜時に、チャネ
ル部４０ａの表面にシリサイドが形成されず、チャネル
部４０ａがショートするのを防止できる。
ス電極およびドレイン電極用メタル６０を成膜する際
に、メタルマスク５０ａは、ソース電極およびドレイン
電極用メタル６０がチャネル部５０ａの表面に直接接触
するのを防止するための保護マスクになっているので、
メタル６０がチャネル部４０ａに接触するのがメタルマ
スク５０ａにより防止される。これによって、ソース電
極およびドレイン電極用メタル６０の成膜時に、チャネ
ル部４０ａの表面にシリサイドが形成されず、チャネル
部４０ａがショートするのを防止できる。
【００１５】なお、上記一実施例において、前記アルミ
ニウム合金を用いる代わりに、アルミニウムやインジウ
ム等のシリサイドを形成しない金属を用いて前記メタル
マスク５０ａを形成してもよい。また、前記アルミニウ
ム合金を用いる代わりに、アルミニウムとシリコン（ケ
イ素）との合金、アルミニウムとシリコン及び銅との合
金、アルミニウムと銅との合金等のアルミニウム合金を
用いてもよい。さらに、前記アルミニウム合金を用いる
代わりに、インジウム等のシリサイドを形成しない金属
と、シリサイドを形成する金属との合金を用いてもよ
い。
ニウム合金を用いる代わりに、アルミニウムやインジウ
ム等のシリサイドを形成しない金属を用いて前記メタル
マスク５０ａを形成してもよい。また、前記アルミニウ
ム合金を用いる代わりに、アルミニウムとシリコン（ケ
イ素）との合金、アルミニウムとシリコン及び銅との合
金、アルミニウムと銅との合金等のアルミニウム合金を
用いてもよい。さらに、前記アルミニウム合金を用いる
代わりに、インジウム等のシリサイドを形成しない金属
と、シリサイドを形成する金属との合金を用いてもよ
い。
【００１６】また、上記実施例では半導体薄膜４０にリ
ンイオンを注入してｎ+層を形成する場合で説明した
が、リンイオンを含む混合ガスを用いて半導体薄膜４０
上にｎ+層を成膜するようにしてもよい。又、ソース領
域およびドレイン領域に拡散するドーパントは、ボロン
イオン等のアクセプタ不純物でもよい。また、上記一実
施例では、この発明に係る薄膜トランジスタの製造方法
を逆スタガ型（ボトムゲート型）薄膜トランジスタに適
用しているが、この発明はこれに限らず、ゲ−ト電極が
半導体層よりも上方にあるトップゲート型の薄膜トラン
ジスタや、上部ゲード電極及び下部ゲ−ト電極を有する
ダブルゲート型の薄膜トランジスタ等にも適用すること
ができる。
ンイオンを注入してｎ+層を形成する場合で説明した
が、リンイオンを含む混合ガスを用いて半導体薄膜４０
上にｎ+層を成膜するようにしてもよい。又、ソース領
域およびドレイン領域に拡散するドーパントは、ボロン
イオン等のアクセプタ不純物でもよい。また、上記一実
施例では、この発明に係る薄膜トランジスタの製造方法
を逆スタガ型（ボトムゲート型）薄膜トランジスタに適
用しているが、この発明はこれに限らず、ゲ−ト電極が
半導体層よりも上方にあるトップゲート型の薄膜トラン
ジスタや、上部ゲード電極及び下部ゲ−ト電極を有する
ダブルゲート型の薄膜トランジスタ等にも適用すること
ができる。
【００１７】
【発明の効果】以上説明したように、この発明（請求項
１に記載の発明）に係る薄膜トランジスタの製造方法に
よれば、半導体薄膜上に形成するマスクを、シリサイド
を形成する金属が１０ｗｔ％以下となるように、このシ
リサイドを形成する金属とシリサイドが形成しない金属
との合金で形成するので、この合金をウェットエッチン
グ等により加工する際の加工精度が良く、マスクが高精
度に形成されると共に、ウェットエッチング等によるシ
リサイドしない金属または合金の加工時にふっ酸を使用
しないので、半導体薄膜の下にある層がふっ酸によって
侵されることがなく、その層の耐圧低下等が引き起こさ
れない。したがって、小型化及び歩留まりの向上を図る
ことができる。また、請求項２に記載の発明に係る薄膜
トランジスタの製造方法によれば、シリサイドを形成す
る金属によりアルミニウムの拡散が抑えられ、マスクと
半導体薄膜との間で相互拡散の起こる温度を高くするこ
とができる。また、請求項３に記載の発明に係る薄膜ト
ランジスタの製造方法よれば、マスクと半導体薄膜のチ
ャネル部との接触部にシリサイドが形成されないので、
チャネル部のショートを防止できる。また、請求項４に
記載の発明に係る薄膜トランジスタの製造方法によれ
ば、ソース・ドレイン電極用メタルを成膜する際に、マ
スクは、ソース・ドレイン電極用メタルがチャネル部に
直接接触するのを防止する保護マスクとなるので、ソー
ス・ドレイン電極用メタルが半導体薄膜のチャネル部に
接触するのがマスクにより防止される。これによって、
ソース電極およびドレイン電極用メタルの成膜時に、チ
ャネル部の表面にシリサイドが形成されず、チャネル部
のショートを防止できる。また、請求項５に記載の発明
に係る薄膜トランジスタの製造方法によれば、マスクの
アルミニウムと半導体薄膜のチャネル部のシリコンとの
間のより相互拡散がより確実に抑えられる。これによっ
て、チャネル部が形成されなくなったり、チャネル部の
ショートをより確実に防止できる。
１に記載の発明）に係る薄膜トランジスタの製造方法に
よれば、半導体薄膜上に形成するマスクを、シリサイド
を形成する金属が１０ｗｔ％以下となるように、このシ
リサイドを形成する金属とシリサイドが形成しない金属
との合金で形成するので、この合金をウェットエッチン
グ等により加工する際の加工精度が良く、マスクが高精
度に形成されると共に、ウェットエッチング等によるシ
リサイドしない金属または合金の加工時にふっ酸を使用
しないので、半導体薄膜の下にある層がふっ酸によって
侵されることがなく、その層の耐圧低下等が引き起こさ
れない。したがって、小型化及び歩留まりの向上を図る
ことができる。また、請求項２に記載の発明に係る薄膜
トランジスタの製造方法によれば、シリサイドを形成す
る金属によりアルミニウムの拡散が抑えられ、マスクと
半導体薄膜との間で相互拡散の起こる温度を高くするこ
とができる。また、請求項３に記載の発明に係る薄膜ト
ランジスタの製造方法よれば、マスクと半導体薄膜のチ
ャネル部との接触部にシリサイドが形成されないので、
チャネル部のショートを防止できる。また、請求項４に
記載の発明に係る薄膜トランジスタの製造方法によれ
ば、ソース・ドレイン電極用メタルを成膜する際に、マ
スクは、ソース・ドレイン電極用メタルがチャネル部に
直接接触するのを防止する保護マスクとなるので、ソー
ス・ドレイン電極用メタルが半導体薄膜のチャネル部に
接触するのがマスクにより防止される。これによって、
ソース電極およびドレイン電極用メタルの成膜時に、チ
ャネル部の表面にシリサイドが形成されず、チャネル部
のショートを防止できる。また、請求項５に記載の発明
に係る薄膜トランジスタの製造方法によれば、マスクの
アルミニウムと半導体薄膜のチャネル部のシリコンとの
間のより相互拡散がより確実に抑えられる。これによっ
て、チャネル部が形成されなくなったり、チャネル部の
ショートをより確実に防止できる。
【図１】（ａ）〜（ｉ）の各図は、この発明の一実施例
に係る薄膜トランジスタの製造方法の各工程を示す図で
ある。
に係る薄膜トランジスタの製造方法の各工程を示す図で
ある。
【図２】（ａ）〜（ｆ）の各図は、従来の薄膜トランジ
スタの製造方法の各工程を示す図である。
スタの製造方法の各工程を示す図である。
１０ ガラス基板
２０ ゲート電極
３０ ゲート絶縁膜
４０ 半導体薄膜
４０ａ チャネル部
４０ｂ ソース領域，ドレイン領域
５０ マスク用メタル
５０ａ メタルマスク（マスク）
６０ ソース電極およびドレイン電極用メタル
６０ａ ソース電極，ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/786
H01L 21/336
H01L 21/265
H01L 21/28
H01L 29/40
Claims (5)
- 【請求項１】 シリサイドを形成する金属が１０ｗｔ％
以下となるように、このシリサイドを形成する金属とシ
リサイドを形成しない金属との合金でなるマスクを半導
体薄膜上に形成し、このマスクを介して前記半導体薄膜
のソース領域およびドレイン領域上に夫々ソース電極お
よびドレイン電極が形成される薄膜トランジスタの製造
方法。 - 【請求項２】 前記合金は、前記シリサイドを形成しな
い金属であるアルミニウムと前記シリサイドを形成する
金属とのアルミニウム合金であることを特徴とする請求
項１に記載の製造方法。 - 【請求項３】 前記半導体薄膜のソース領域およびドレ
イン領域の少なくとも表面にはドーパントが拡散されて
おり、前記マスクは、前記ソース領域およびドレイン領
域間のチャネル部の表面にドーパントが注入されるのを
阻止するためのマスクであることを特徴とする請求項１
または２に記載の製造方法。 - 【請求項４】 前記ソース領域，ドレイン領域及び前記
マスク上にソース電極およびドレイン電極用メタルを成
膜しかつ前記ソース領域およびドレイン領域上にソース
電極およびドレイン電極を形成した後に、前記マスクを
除去することを特徴とする請求項３に記載の製造方法。 - 【請求項５】 前記半導体薄膜のソース領域およびドレ
イン領域にドーパントを注入する時に、基板温度を２０
０℃以下に抑えて処理することを特徴とする請求項４に
記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12333494A JP3407763B2 (ja) | 1994-05-13 | 1994-05-13 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12333494A JP3407763B2 (ja) | 1994-05-13 | 1994-05-13 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07307475A JPH07307475A (ja) | 1995-11-21 |
| JP3407763B2 true JP3407763B2 (ja) | 2003-05-19 |
Family
ID=14857993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12333494A Expired - Lifetime JP3407763B2 (ja) | 1994-05-13 | 1994-05-13 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3407763B2 (ja) |
-
1994
- 1994-05-13 JP JP12333494A patent/JP3407763B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07307475A (ja) | 1995-11-21 |
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