JP3405213B2 - 変調装置 - Google Patents
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- JP3405213B2 JP3405213B2 JP21498198A JP21498198A JP3405213B2 JP 3405213 B2 JP3405213 B2 JP 3405213B2 JP 21498198 A JP21498198 A JP 21498198A JP 21498198 A JP21498198 A JP 21498198A JP 3405213 B2 JP3405213 B2 JP 3405213B2
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Description
【０００１】
【発明の属する技術分野】本発明は、多値直交振幅変調
方式（ＱＡＭ）のデジタル無線通信システムに使用され
る変調装置に関するものである。
方式（ＱＡＭ）のデジタル無線通信システムに使用され
る変調装置に関するものである。
【０００２】特に、外部からの制御信号に基づいてシス
テムの伝送パラメータ変更に適合する変調パラメータを
自動的に設定できる変調装置に関する。
テムの伝送パラメータ変更に適合する変調パラメータを
自動的に設定できる変調装置に関する。
【０００３】
【従来の技術】従来より、障害時や運用時に変調パラメ
ータが制御される変調器が知られている。
ータが制御される変調器が知られている。
【０００４】例えば、変調パラメータを含む外部制御デ
ータを変調器に入力してソフト的に制御する技術が知ら
れていた。この外部制御データの一例としては、直交す
る２列の並列データのビット数や波形整形フィルタのカ
ットオフ周波数に関する制御データがある。そして、こ
の制御データに応じて変調器の直交データ変調部や、波
形成形フィルタの動作周波数を制御し、変調パラメータ
が自動的に変更されていた。
ータを変調器に入力してソフト的に制御する技術が知ら
れていた。この外部制御データの一例としては、直交す
る２列の並列データのビット数や波形整形フィルタのカ
ットオフ周波数に関する制御データがある。そして、こ
の制御データに応じて変調器の直交データ変調部や、波
形成形フィルタの動作周波数を制御し、変調パラメータ
が自動的に変更されていた。
【０００５】
【発明が解決しようとする課題】上述した従来技術にお
いては、変調パラメータ変更時にソフト的に制御データ
が変調器に対して伝送される。
いては、変調パラメータ変更時にソフト的に制御データ
が変調器に対して伝送される。
【０００６】変調器の電源投入時には、変調器が安定動
作後に制御データが設定される。この場合に、電源投入
時から制御データ設定時までの過渡状態では、変調器の
動作が不安定となる場合がある。
作後に制御データが設定される。この場合に、電源投入
時から制御データ設定時までの過渡状態では、変調器の
動作が不安定となる場合がある。
【０００７】また、制御データ入力時においても、前の
変調パラメータから新しい変調パラメータへ移行する過
渡状態では変調器動作が不安定となる場合がある。
変調パラメータから新しい変調パラメータへ移行する過
渡状態では変調器動作が不安定となる場合がある。
【０００８】これら過渡状態において、変調器の出力ス
ペクトラムがシステムで決められた所要帯域以上に広が
ると隣接する他の回線に対して干渉を与える問題を有し
ていた。
ペクトラムがシステムで決められた所要帯域以上に広が
ると隣接する他の回線に対して干渉を与える問題を有し
ていた。
【０００９】この問題について図を用いて詳細に説明す
る。
る。
【００１０】図７は、変調装置の出力をＲＦ周波数に周
波数変換した場合のＲＦスペクトラム波形を示した図で
ある。本図の実線で示したスペクトラム波形は、所要特
性を得る場合の変調スペクトラムを示す。中心周波数は
ｆ0 、帯域幅はｆr である。この変調スペクトラムの隣
接チャンネルは点線で表わされており、中心周波数ｆ0
に対してそれぞれ±ｆr 離れを中心周波数としている。
波数変換した場合のＲＦスペクトラム波形を示した図で
ある。本図の実線で示したスペクトラム波形は、所要特
性を得る場合の変調スペクトラムを示す。中心周波数は
ｆ0 、帯域幅はｆr である。この変調スペクトラムの隣
接チャンネルは点線で表わされており、中心周波数ｆ0
に対してそれぞれ±ｆr 離れを中心周波数としている。
【００１１】次に、電源投入直後に誤動作することによ
り誤って、例えば、２倍の帯域とするデータに設定され
た場合には、中心周波数はｆ0 、帯域幅は２ｆr まで広
がる。この結果、隣接チャンネルに対して干渉信号とな
る。
り誤って、例えば、２倍の帯域とするデータに設定され
た場合には、中心周波数はｆ0 、帯域幅は２ｆr まで広
がる。この結果、隣接チャンネルに対して干渉信号とな
る。
【００１２】以上説明した隣接チャンネル干渉の対策と
して、例えば特開昭６４−７７３２４号公報には、電力
増幅器の出力を低下させる方法をとることで隣接への干
渉を防ぐ方式が開示されている。しかし、この方法では
出力を低下させるため次段の送信装置にて入力レベル低
下により機器故障アラーム（ＡＬＭ）が発生する。ま
た、次段の送信器のＡＬＣ回路がフルゲインとなるため
隣接する他回線への干渉を解決できない。
して、例えば特開昭６４−７７３２４号公報には、電力
増幅器の出力を低下させる方法をとることで隣接への干
渉を防ぐ方式が開示されている。しかし、この方法では
出力を低下させるため次段の送信装置にて入力レベル低
下により機器故障アラーム（ＡＬＭ）が発生する。ま
た、次段の送信器のＡＬＣ回路がフルゲインとなるため
隣接する他回線への干渉を解決できない。
【００１３】以上説明したように本発明の目的は、変調
パラメータを制御可能な変調装置において電源投入時や
システム変更時等における設定過渡時の制御によって変
調データや変調信号が隣接する他回線に対する干渉発生
を防止することにある。
パラメータを制御可能な変調装置において電源投入時や
システム変更時等における設定過渡時の制御によって変
調データや変調信号が隣接する他回線に対する干渉発生
を防止することにある。
【００１４】
【課題を解決するための手段】本発明の変調装置は、変
調パラメータの外部制御機能を有する変調装置におい
て、前記変調装置の電源投入若しくは前記外部制御用の
信号を検出した場合に、所定の時間伝送データの代わり
に固定データで変調する切替手段を有することを特徴と
する。
調パラメータの外部制御機能を有する変調装置におい
て、前記変調装置の電源投入若しくは前記外部制御用の
信号を検出した場合に、所定の時間伝送データの代わり
に固定データで変調する切替手段を有することを特徴と
する。
【００１５】また、前記切替手段は、前記変調装置の電
源が投入されたことを検出するパワーオン検出回路と、
変調パラメータの制御を行う制御信号が入力したことを
検出する制御信号ラッチ回路と、前記パワーオン検出回
路と前記制御信号ラッチ回路の出力のいずれかが発生し
たことを検出するアンド回路と、前記アンド回路の出力
を所定の時間遅延するタイマー回路と、前記タイマー回
路の出力に基づき電源投入時若しくは変調パラメータ変
更時において固定データと前記伝送データとを切り替え
るスイッチとからなることを特徴とする。
源が投入されたことを検出するパワーオン検出回路と、
変調パラメータの制御を行う制御信号が入力したことを
検出する制御信号ラッチ回路と、前記パワーオン検出回
路と前記制御信号ラッチ回路の出力のいずれかが発生し
たことを検出するアンド回路と、前記アンド回路の出力
を所定の時間遅延するタイマー回路と、前記タイマー回
路の出力に基づき電源投入時若しくは変調パラメータ変
更時において固定データと前記伝送データとを切り替え
るスイッチとからなることを特徴とする。
【００１６】他の切替手段は、前記変調装置の電源が投
入されたことを検出するパワーオン検出回路と、変調パ
ラメータの制御を行う制御信号が入力したことを検出す
る制御信号ラッチ回路と、前記パワーオン検出回路と前
記制御信号ラッチ回路の出力のいずれかが発生したこと
を検出するアンド回路と、前記アンド回路の出力を所定
の時間遅延するタイマー回路と、前記伝送データに接続
し前記タイマー回路の出力に基づき電源投入時若しくは
変調パラメータ変更時において前記タイマー回路の動作
直前の保持したデータ値を出力するフリップフロップを
設けたことを特徴とする。
入されたことを検出するパワーオン検出回路と、変調パ
ラメータの制御を行う制御信号が入力したことを検出す
る制御信号ラッチ回路と、前記パワーオン検出回路と前
記制御信号ラッチ回路の出力のいずれかが発生したこと
を検出するアンド回路と、前記アンド回路の出力を所定
の時間遅延するタイマー回路と、前記伝送データに接続
し前記タイマー回路の出力に基づき電源投入時若しくは
変調パラメータ変更時において前記タイマー回路の動作
直前の保持したデータ値を出力するフリップフロップを
設けたことを特徴とする。
【００１７】さらに他の切替手段は、前記変調装置の電
源が投入されたことを検出するパワーオン検出回路と、
変調パラメータの制御を行う制御信号が入力したことを
検出する制御信号ラッチ回路と、前記パワーオン検出回
路と前記制御信号ラッチ回路の出力のいずれかが発生し
たことを検出するアンド回路と、前記アンド回路の出力
を所定の時間遅延するタイマー回路と、前記タイマー回
路の出力に基づき電源投入時若しくは変調パラメータ変
更時において前記伝送データをデジタル−アナログ変換
するＤ／Ａ変換器のサンプリングを停止することを特徴
とする。
源が投入されたことを検出するパワーオン検出回路と、
変調パラメータの制御を行う制御信号が入力したことを
検出する制御信号ラッチ回路と、前記パワーオン検出回
路と前記制御信号ラッチ回路の出力のいずれかが発生し
たことを検出するアンド回路と、前記アンド回路の出力
を所定の時間遅延するタイマー回路と、前記タイマー回
路の出力に基づき電源投入時若しくは変調パラメータ変
更時において前記伝送データをデジタル−アナログ変換
するＤ／Ａ変換器のサンプリングを停止することを特徴
とする。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１９】図１は、本発明の変調装置のブロック図を
示す。
示す。
【００２０】データ入力１０１から入力した信号は、デ
ジタル信号処理部（ＤＰＵ）１によりデジタル信号処理
され、直交する２列の並列するＭビットデータ信号が得
られる。ここで、Ｍは、１以上の自然数を表わす。そし
て、これら出力はそれぞれ切替回路（ＳＥＬ）２を通り
波形成形用フィルタ（ＦＩＲ）６，６′、デジタル−ア
ナログ変換器（Ｄ／Ａ）７，７′、低域通過濾波器（Ｌ
ＰＦ）８，８′、乗算器（ＭＩＸ）９，９′を経由し、
合成器（ＨＹＢ）１２にて合成された後増幅器（ＡＭ
Ｐ）１３にて所要レベルに増幅され、搬送周波数ｆ0 で
変調されてＩＦ帯の信号がＩＦ出力１０２に得られる。
ジタル信号処理部（ＤＰＵ）１によりデジタル信号処理
され、直交する２列の並列するＭビットデータ信号が得
られる。ここで、Ｍは、１以上の自然数を表わす。そし
て、これら出力はそれぞれ切替回路（ＳＥＬ）２を通り
波形成形用フィルタ（ＦＩＲ）６，６′、デジタル−ア
ナログ変換器（Ｄ／Ａ）７，７′、低域通過濾波器（Ｌ
ＰＦ）８，８′、乗算器（ＭＩＸ）９，９′を経由し、
合成器（ＨＹＢ）１２にて合成された後増幅器（ＡＭ
Ｐ）１３にて所要レベルに増幅され、搬送周波数ｆ0 で
変調されてＩＦ帯の信号がＩＦ出力１０２に得られる。
【００２１】また、本変調装置は２2M次の直交振幅変調
装置として動作する。前記ＭＩＸ９，９′には、それぞ
れ搬送周波数ｆ0 を発振する発振器（ｆ０ ）１１の出
力とその出力を９０°位相をシフトした移相器１０の出
力が入力される。
装置として動作する。前記ＭＩＸ９，９′には、それぞ
れ搬送周波数ｆ0 を発振する発振器（ｆ０ ）１１の出
力とその出力を９０°位相をシフトした移相器１０の出
力が入力される。
【００２２】次に、本信号のクロック信号の供給につい
て説明する。本発明では、基準発振器（周波数：ｆg ）
３が原クロック信号源となる。そして、分周器（１／
（Ｎ・Ｓ））４で所要システムに見合う周波数（ｆg ／
（Ｎ・Ｓ））に分周され、前記ＤＰＵ１に供給される。
また、分周器（１／Ｍ）５によって（ｆg ／Ｍ）に分周
される。この分周クロック（ｆg ／Ｍ）は、前記ＦＩＲ
６，６′及びＤ／Ａ７，７′に入力する。ＦＩＲ６，
６′とＤ／Ａ７，７′の出力は、２2M次の変調方式にお
いてＳ倍のオーバーサンプリングで動作させるために結
果的に（Ｓ／Ｍ）倍に分周される。ここで、Ｓ＝１，
２，４，８…（Ｓはサンプリング数）。
て説明する。本発明では、基準発振器（周波数：ｆg ）
３が原クロック信号源となる。そして、分周器（１／
（Ｎ・Ｓ））４で所要システムに見合う周波数（ｆg ／
（Ｎ・Ｓ））に分周され、前記ＤＰＵ１に供給される。
また、分周器（１／Ｍ）５によって（ｆg ／Ｍ）に分周
される。この分周クロック（ｆg ／Ｍ）は、前記ＦＩＲ
６，６′及びＤ／Ａ７，７′に入力する。ＦＩＲ６，
６′とＤ／Ａ７，７′の出力は、２2M次の変調方式にお
いてＳ倍のオーバーサンプリングで動作させるために結
果的に（Ｓ／Ｍ）倍に分周される。ここで、Ｓ＝１，
２，４，８…（Ｓはサンプリング数）。
【００２３】本変調装置は、所要の伝送容量及び使用周
波数に応じて変調方式の次数の制御、クロック信号周波
数（ｆg ／（Ｓ×Ｎ））の制御、また場合により、波形
成形フィルタ（ＦＩＲ）の係数制御によるロール・オフ
率の変更等が行われる。
波数に応じて変調方式の次数の制御、クロック信号周波
数（ｆg ／（Ｓ×Ｎ））の制御、また場合により、波形
成形フィルタ（ＦＩＲ）の係数制御によるロール・オフ
率の変更等が行われる。
【００２４】つまり、デジタル信号処理部（ＤＰＵ）１
において出力列のビット数Ｍが分周器（１／Ｎ・Ｓ）４
のＮ又はＳを制御することにより変更される。また、分
周器（１／Ｍ）５のＭを制御することにより波形成形フ
ィルタ（ＦＩＲ）６，６′の係数が制御される。
において出力列のビット数Ｍが分周器（１／Ｎ・Ｓ）４
のＮ又はＳを制御することにより変更される。また、分
周器（１／Ｍ）５のＭを制御することにより波形成形フ
ィルタ（ＦＩＲ）６，６′の係数が制御される。
【００２５】また、サンプリング数Ｓは低域通過濾波器
（ＬＰＦ）８，８′の特性をシステム毎に変更せずに高
周波成分の出力を低減するために制御している。
（ＬＰＦ）８，８′の特性をシステム毎に変更せずに高
周波成分の出力を低減するために制御している。
【００２６】以上のように本変調装置は変調パラメータ
として整数Ｍ、Ｎ、Ｓを用いて、変調次数、変調データ
速度、波形成形フィルタの係数を制御している。
として整数Ｍ、Ｎ、Ｓを用いて、変調次数、変調データ
速度、波形成形フィルタの係数を制御している。
【００２７】例えば、ＤＡＴＡ ＩＮから入力される伝
送データとして、最大伝送量ｆg （ｂｐｓ）に対し、１
／４の伝送量（Ｎ＝４）の伝送データを変調方式として
４ＰＳＫ（Ｍ＝１）を用い、１倍サンプリング（Ｓ＝
１）にて伝送した場合を考える。
送データとして、最大伝送量ｆg （ｂｐｓ）に対し、１
／４の伝送量（Ｎ＝４）の伝送データを変調方式として
４ＰＳＫ（Ｍ＝１）を用い、１倍サンプリング（Ｓ＝
１）にて伝送した場合を考える。
【００２８】ＤＰＵ１にはｆg ／４ｂｐｓのデータと分
周器４からｆg ／４πｆＨｚのクロック信号が入力され
る。
周器４からｆg ／４πｆＨｚのクロック信号が入力され
る。
【００２９】ＤＰＵ１はｆg ／４ｂｐｓを２列に分け、
ＳＷ２１（２１′）に各々入力される。ＦＩＲ６、Ｄ／
Ａ７を経由し、波形成形及びアナログ変換し、ＬＰＦ８
にて帯域外高調波成分を低減させ、搬送波ｆ0 に変調す
る。
ＳＷ２１（２１′）に各々入力される。ＦＩＲ６、Ｄ／
Ａ７を経由し、波形成形及びアナログ変換し、ＬＰＦ８
にて帯域外高調波成分を低減させ、搬送波ｆ0 に変調す
る。
【００３０】最終的には搬送波ｆ0 に対し、帯域幅ｆg
／８Ｈｚの変調波信号を出力する。
／８Ｈｚの変調波信号を出力する。
【００３１】以上の様に、伝送容量が増える可能性のあ
る回線において、変調器のハードを交換せずに可能とす
る場合、あるいは伝送容量、変調方式に関係なく、汎用
化された変調器を各種システムに使用する場合にはＳ、
Ｍ、Ｎのパラメータを制御信号（ＣＯＮＴ）１０３によ
り制御することで対応する。
る回線において、変調器のハードを交換せずに可能とす
る場合、あるいは伝送容量、変調方式に関係なく、汎用
化された変調器を各種システムに使用する場合にはＳ、
Ｍ、Ｎのパラメータを制御信号（ＣＯＮＴ）１０３によ
り制御することで対応する。
【００３２】これらの設定は電源投入時及びシステム変
更時にシステム全体を制御する制御器（図示せず）から
の制御信号（ＣＯＮＴ）１０３により制御されている。
更時にシステム全体を制御する制御器（図示せず）から
の制御信号（ＣＯＮＴ）１０３により制御されている。
【００３３】また、本発明の変調装置は電源投入したこ
とを検出し、検出信号を送出するパワーオン検出回路
（ＰＷＲ ＯＮ ＤＥＴ）２３と、その出力と設定変更
時に出力される制御信号１０３とのいずれかが発生した
後、ある任意の時間経過後に固定データかＤＰＵ１から
出力されるデータかを切り替えるためのアンド回路（Ａ
ＮＤ）２４、タイマー回路（ＴＩＭＥＲ）２５及びスイ
ッチ（ＳＷ）２１，２１′を有している。これらの構成
により電源投入時及びシステム変更時の過渡期において
は固定データが最初に入力され、任意設定時間後から伝
送すべきデータに切り替わる。
とを検出し、検出信号を送出するパワーオン検出回路
（ＰＷＲ ＯＮ ＤＥＴ）２３と、その出力と設定変更
時に出力される制御信号１０３とのいずれかが発生した
後、ある任意の時間経過後に固定データかＤＰＵ１から
出力されるデータかを切り替えるためのアンド回路（Ａ
ＮＤ）２４、タイマー回路（ＴＩＭＥＲ）２５及びスイ
ッチ（ＳＷ）２１，２１′を有している。これらの構成
により電源投入時及びシステム変更時の過渡期において
は固定データが最初に入力され、任意設定時間後から伝
送すべきデータに切り替わる。
【００３４】なお、本固定データには論理レベルの
「１」又は「０」が用いられる。また、他のデータとし
て、例えば正常時の多値ＱＡＭの各信号点で与えられる
変調波の平均出力レベルと同等の出力レベルとなる固定
データ値に設定することで通常時と制御時の出力レベル
変動を少なくできる。
「１」又は「０」が用いられる。また、他のデータとし
て、例えば正常時の多値ＱＡＭの各信号点で与えられる
変調波の平均出力レベルと同等の出力レベルとなる固定
データ値に設定することで通常時と制御時の出力レベル
変動を少なくできる。
【００３５】次に図１のブロック図の動作に関し図２、
図３を用いて説明する。
図３を用いて説明する。
【００３６】図２は、電源投入時の各部の波形を示す図
である。
である。
【００３７】前述したように装置電源を投入した際、制
御器からの制御信号１０３が何も入力されない状態では
たとえ入力信号が無入力であってもＤＰＵ１にてデータ
が生成される。このため、分周器４，５の設定状態に基
づいた信号がＦＩＲ６，６′、ＬＰＦ８，８′、ＭＩＸ
９，９′、ＨＹＢ１２、ＡＭＰ１３を経由して出力し、
隣接に対し干渉を与えてしまう問題が生ずる。
御器からの制御信号１０３が何も入力されない状態では
たとえ入力信号が無入力であってもＤＰＵ１にてデータ
が生成される。このため、分周器４，５の設定状態に基
づいた信号がＦＩＲ６，６′、ＬＰＦ８，８′、ＭＩＸ
９，９′、ＨＹＢ１２、ＡＭＰ１３を経由して出力し、
隣接に対し干渉を与えてしまう問題が生ずる。
【００３８】このため、本発明ではｔ0 時にパワーオン
検出回路２３にて電源投入されたことを検出し、電源電
圧が各部に安定に供給される時間（ｔ1 ）までリセット
信号ロウレベル（Ｌ）を出力する。そして、ｔ1 以後ハ
イレベル（Ｈ）を出力する（図２の（ｃ））。
検出回路２３にて電源投入されたことを検出し、電源電
圧が各部に安定に供給される時間（ｔ1 ）までリセット
信号ロウレベル（Ｌ）を出力する。そして、ｔ1 以後ハ
イレベル（Ｈ）を出力する（図２の（ｃ））。
【００３９】また、制御信号１０３出力は、ある時間ｔ
2 においてシステム設定のシリアルデータが送出される
（図２の（ｄ））。この時間ｔ0 からｔ2 までの時間
（電源立ち上がり時間）をＴp で表わす。その後、時間
ｔ2 からｔ3 の設定時間Ｔs 間、システム設定用データ
が送出され、その時間以外は、このシリアルデータはハ
イレベル（Ｈ）となっている。
2 においてシステム設定のシリアルデータが送出される
（図２の（ｄ））。この時間ｔ0 からｔ2 までの時間
（電源立ち上がり時間）をＴp で表わす。その後、時間
ｔ2 からｔ3 の設定時間Ｔs 間、システム設定用データ
が送出され、その時間以外は、このシリアルデータはハ
イレベル（Ｈ）となっている。
【００４０】本信号は制御信号ラッチ回路２６に入力さ
れ、アンド回路２４の出力には、制御時ローレベル
（Ｌ）、無制御時ハイレベル（Ｈ）の電圧が発生する
（図２の（ｅ））。タイマー回路２５には、アンド回路
２４の出力が入力され、電源投入後ｔ3 経過後ハイレベ
ル（Ｈ）となる。切替時間Ｔc 経過後、時間ｔ4 にてタ
イマー回路２５からハイレベル（Ｈ）が出力され、ＳＷ
２１が切り替えられる（図２の（ｆ））。
れ、アンド回路２４の出力には、制御時ローレベル
（Ｌ）、無制御時ハイレベル（Ｈ）の電圧が発生する
（図２の（ｅ））。タイマー回路２５には、アンド回路
２４の出力が入力され、電源投入後ｔ3 経過後ハイレベ
ル（Ｈ）となる。切替時間Ｔc 経過後、時間ｔ4 にてタ
イマー回路２５からハイレベル（Ｈ）が出力され、ＳＷ
２１が切り替えられる（図２の（ｆ））。
【００４１】この結果、図２（ｇ）の時間ｔ0 からｔ4
までの時間だけ固定データで変調されることになる。こ
こで、固定データで変調される時間Ｔd1は Ｔd1＝Ｔs ＋Ｔc ＋Ｔp （１） となる。
までの時間だけ固定データで変調されることになる。こ
こで、固定データで変調される時間Ｔd1は Ｔd1＝Ｔs ＋Ｔc ＋Ｔp （１） となる。
【００４２】同様にシステム設定変更時に関して図３を
用いて説明する。設定データが制御信号１０３から切替
回路２に入力されるシステム設定のシリアルデータの設
定時間Ｔs は、図２の場合と同様時間（ｔ3 −ｔ2 ）で
表わされる（図３の（ｂ））。
用いて説明する。設定データが制御信号１０３から切替
回路２に入力されるシステム設定のシリアルデータの設
定時間Ｔs は、図２の場合と同様時間（ｔ3 −ｔ2 ）で
表わされる（図３の（ｂ））。
【００４３】また、システム設定開始時間をｔ5 とす
る。システム設定用データが入力される制御信号ラッチ
回路２６ではデータラッチされて、時間（ｔ3 −ｔ2 ）
の間ローレベルを出力する。この結果、時間ｔ5 から時
間ｔ6 まで、時間Ｔs の間アンド回路２４の出力はロウ
レベルとなり、それ以降はハイレベルとなる（図３の
（ｃ））。従って、タイマー回路２５の出力は切替時間
Ｔc 経過後、時間ｔ7 にてハイレベルとなりＳＷ２１が
切り替えられることになる。
る。システム設定用データが入力される制御信号ラッチ
回路２６ではデータラッチされて、時間（ｔ3 −ｔ2 ）
の間ローレベルを出力する。この結果、時間ｔ5 から時
間ｔ6 まで、時間Ｔs の間アンド回路２４の出力はロウ
レベルとなり、それ以降はハイレベルとなる（図３の
（ｃ））。従って、タイマー回路２５の出力は切替時間
Ｔc 経過後、時間ｔ7 にてハイレベルとなりＳＷ２１が
切り替えられることになる。
【００４４】ここでタイマー回路２５における固定デー
タから伝送データの切り替え時間Ｔc は電源投入時の時
間を考慮し、Ｔc ＞時間（ｔ2 −ｔ1 ）とすることで設
定過渡時における変調出力が広がることを防止できる。
タから伝送データの切り替え時間Ｔc は電源投入時の時
間を考慮し、Ｔc ＞時間（ｔ2 −ｔ1 ）とすることで設
定過渡時における変調出力が広がることを防止できる。
【００４５】なお、図３（ｅ）から固定データで変調さ
れる時間Ｔd2は、 Ｔd2＝Ｔs ＋Ｔc （２） となる。
れる時間Ｔd2は、 Ｔd2＝Ｔs ＋Ｔc （２） となる。
【００４６】次に、図１の切替回路２の構成要素である
パワーオン検出回路２３及び制御信号ラッチ回路２６の
構成を図４を用いて説明する。
パワーオン検出回路２３及び制御信号ラッチ回路２６の
構成を図４を用いて説明する。
【００４７】パワーオン検出回路２３の構成として、例
えばコンデンサ（Ｃ）２３３、抵抗（Ｒ）２３２及びバ
ッファＩＣ（ＩＣ）２３１がある。電源が投入された
際、本回路のＣ、Ｒの時定数によりバッファＩＣ２３１
の出力がｔ1 経過後にハイレベルとなるように調整す
る。電源入力‘ＰＳ’の電圧がＣＲ時定数回路を介して
上昇し、バッファＩＣ２３１のスレッショルド電圧を越
える時間がｔ1 となるよう調整する。
えばコンデンサ（Ｃ）２３３、抵抗（Ｒ）２３２及びバ
ッファＩＣ（ＩＣ）２３１がある。電源が投入された
際、本回路のＣ、Ｒの時定数によりバッファＩＣ２３１
の出力がｔ1 経過後にハイレベルとなるように調整す
る。電源入力‘ＰＳ’の電圧がＣＲ時定数回路を介して
上昇し、バッファＩＣ２３１のスレッショルド電圧を越
える時間がｔ1 となるよう調整する。
【００４８】次に制御信号ラッチ回路２６に関し説明す
る。
る。
【００４９】本回路には、制御信号１０３が入力され
る。この制御信号１０３は、制御データとクロック信号
からなる。このクロック信号の数は、カウンタ２６１で
カウントされ、カウンタ２６１出力は、システム設定デ
ータと共にアンド回路２６２に入力する。なお、カウン
タ２６１の出力ＴＣはリセット信号入力後システム設定
に要する時間（ｔ3 −ｔ2 ）相当経過後にハイレベルを
出力するように設定されている。
る。この制御信号１０３は、制御データとクロック信号
からなる。このクロック信号の数は、カウンタ２６１で
カウントされ、カウンタ２６１出力は、システム設定デ
ータと共にアンド回路２６２に入力する。なお、カウン
タ２６１の出力ＴＣはリセット信号入力後システム設定
に要する時間（ｔ3 −ｔ2 ）相当経過後にハイレベルを
出力するように設定されている。
【００５０】システム設定が開始されると制御データは
一度ロウレベルとなる。
一度ロウレベルとなる。
【００５１】制御信号ラッチ回路２６内のアンド回路２
６２出力は制御データを入力するとロウレベルとなり、
カウンタ２６１をオンにする。カウンタ２６１はクロッ
ク入力に基づき、時間（ｔ3 −ｔ2 ）の間カウントした
後ハイレベルを出力する。制御信号のデータもこの時は
既に設定を終了し、ハイレベルとなっている。
６２出力は制御データを入力するとロウレベルとなり、
カウンタ２６１をオンにする。カウンタ２６１はクロッ
ク入力に基づき、時間（ｔ3 −ｔ2 ）の間カウントした
後ハイレベルを出力する。制御信号のデータもこの時は
既に設定を終了し、ハイレベルとなっている。
【００５２】その結果、制御信号ラッチ回路２６の出力
は、システム設定時間（ｔ3 −ｔ2）の間のみロウレベ
ルとなり、切替回路２に示すアンド回路２４に前記パワ
ーオン検出回路２３の出力と共に入力される。本出力
は、タイマー回路２５に入力し、ｔ4 経過後にハイレベ
ルを出力する。
は、システム設定時間（ｔ3 −ｔ2）の間のみロウレベ
ルとなり、切替回路２に示すアンド回路２４に前記パワ
ーオン検出回路２３の出力と共に入力される。本出力
は、タイマー回路２５に入力し、ｔ4 経過後にハイレベ
ルを出力する。
【００５３】次に本発明の第２の実施の形態について図
面を用いて説明する。図１に示した構成では、スイッチ
２１を用いたが、これに限られない。例えば、図５のよ
うにスイッチ２１の代わりにフリップフロップ回路２
７，２７′を用いることもできる。すなわち、タイマー
回路２５が動作している間、データをタイマー回路２５
が動作する直前のデータ値に保持することで、第１の実
施の形態と同様の効果をあげられる。
面を用いて説明する。図１に示した構成では、スイッチ
２１を用いたが、これに限られない。例えば、図５のよ
うにスイッチ２１の代わりにフリップフロップ回路２
７，２７′を用いることもできる。すなわち、タイマー
回路２５が動作している間、データをタイマー回路２５
が動作する直前のデータ値に保持することで、第１の実
施の形態と同様の効果をあげられる。
【００５４】さらに、第３の実施の形態としては、図６
のようにスイッチ２１を用いない方法がある。タイマー
回路２５出力をＤ／Ａ７，７′のリセット端子に入力
し、タイマー回路２５の出力がロウレベルの間Ｄ／Ａ
７，７′のサンプリングを停止することで第１の実施の
形態と同様の効果をあげることもできる。
のようにスイッチ２１を用いない方法がある。タイマー
回路２５出力をＤ／Ａ７，７′のリセット端子に入力
し、タイマー回路２５の出力がロウレベルの間Ｄ／Ａ
７，７′のサンプリングを停止することで第１の実施の
形態と同様の効果をあげることもできる。
【００５５】
【発明の効果】本発明の変調装置は、電源投入を検出す
る検出手段を有することで電源投入を検出し、所要シス
テム構成設定完了にかかる時間相当の間、伝送するデー
タを固定値としている。従って、電源投入から任意の時
間の間固定データとし、所要システム構成設定完了まで
搬送波出力とすることで隣接する他回線への干渉を抑え
るという効果を有する。
る検出手段を有することで電源投入を検出し、所要シス
テム構成設定完了にかかる時間相当の間、伝送するデー
タを固定値としている。従って、電源投入から任意の時
間の間固定データとし、所要システム構成設定完了まで
搬送波出力とすることで隣接する他回線への干渉を抑え
るという効果を有する。
【００５６】さらに、本発明は、電源投入後にシステム
変更を行う制御の有無を検出する検出器を有する。従っ
て、設定開始から設定完了時に所定の時間加えた時間だ
け固定データとし、所要システム構成設定完了まで搬送
波出力としているためシステム変更時においても隣接す
る他回線への干渉を抑えるという効果を有する。
変更を行う制御の有無を検出する検出器を有する。従っ
て、設定開始から設定完了時に所定の時間加えた時間だ
け固定データとし、所要システム構成設定完了まで搬送
波出力としているためシステム変更時においても隣接す
る他回線への干渉を抑えるという効果を有する。
【００５７】さらに、本発明は、設定過渡時における搬
送波出力レベルを通常時と同等のものとなるよう、固定
時のデータを規定できる。従って、従来方式のように電
力増幅器の出力を低下させる方法を用いないので出力低
下による送信装置のレベル低下アラームの発生、あるい
は送信器のＡＬＣ回路がフルゲインとなることによる隣
接する他回線への干渉を防ぐ効果がある。
送波出力レベルを通常時と同等のものとなるよう、固定
時のデータを規定できる。従って、従来方式のように電
力増幅器の出力を低下させる方法を用いないので出力低
下による送信装置のレベル低下アラームの発生、あるい
は送信器のＡＬＣ回路がフルゲインとなることによる隣
接する他回線への干渉を防ぐ効果がある。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の実施の形態の電源投入時の動作を示す
タイムチャートである。
タイムチャートである。
【図３】本発明の実施の形態の設定変更時の動作を示す
タイムチャートである。
タイムチャートである。
【図４】図１のパワーオン検出回路と制御信号ラッチ回
路のブロック図である。
路のブロック図である。
【図５】本発明の他の実施の形態を示すブロック図であ
る。
る。
【図６】本発明の他の実施の形態を示すブロック図であ
る。
る。
【図７】隣接チャンネル干渉を説明する図である。
Claims (13)
- 【請求項１】 伝送データを所要帯域にて変調する変調
装置において、 変調パラメータを外部より制御する手段と、 前記変調装置の電源投入検出時又は前記変調パラメータ
の外部制御用信号検出時に、所定の時間だけ前記伝送デ
ータの代わりに固定データで変調する切替手段とを有す
ることを特徴とする変調装置。 - 【請求項２】 伝送データを所要帯域にて変調する変調
装置において、 変調パラメータの外部制御手段と、 入力データ信号を直交する並列データに変換するデジタ
ル信号処理部と、 前記直交する並列データのそれぞれに固定データを入力
し、前記変調装置の電源投入時又は前記外部制御用の信
号検出時に、所定の時間だけ前記並列データの代わりに
前記固定データを出力するよう切り替える切替回路と、 前記切替回路の各出力を波形成形する波形成形フィルタ
と、 前記波形成形フィルタの各出力を受けデジタル−アナロ
グ変換するＤ／Ａ変換器と、 前記Ｄ／Ａ変換器の各出力を受け高周波ノイズを除去す
る低域通過濾波器と、 前記低域通過濾波器の各出力を搬送周波数で直交変調す
る直交変調器と、 前記直交変調器の出力を所定の出力まで増幅する増幅器
とからなることを特徴とする変調装置。 - 【請求項３】 前記所定の時間Ｔd は、前記電源投入検
出時の場合には前記変調パラメータの設定時間をＴs 、
前記切替手段の切替時間をＴc 、電源投入後外部制御用
信号送出までの時間をＴp とすると、 Ｔd ＝Ｔs ＋Ｔc ＋Ｔp であることを特徴とする請求項１、２記載の変調装置。 - 【請求項４】 前記所定の時間Ｔd は、前記変調パラメ
ータの外部制御用信号検出時の場合には前記変調パラメ
ータの設定時間をＴs 、前記切替手段の切替時間をＴc
とすると、 Ｔd ＝Ｔs ＋Ｔc であることを特徴とする請求項１、２記載の変調装置。 - 【請求項５】 前記切替手段は、前記変調装置の電源が
投入されたことを検出するパワーオン検出回路と、 変調パラメータの制御を行う制御信号が入力されたこと
を検出する制御信号ラッチ回路と、 前記パワーオン検出回路の出力と前記制御信号ラッチ回
路の出力のいずれかが発生したことを検出するアンド回
路と、 前記アンド回路の出力を所定の時間遅延するタイマー回
路と、 前記タイマー回路の出力に基づき電源投入時又は変調パ
ラメータ変更時において固定データと前記伝送データと
を切り替えるスイッチとからなることを特徴とする請求
項１、２記載の変調装置。 - 【請求項６】 前記切替手段は、前記変調装置の電源が
投入されたことを検出するパワーオン検出回路と、 変調パラメータの制御を行う制御信号が入力されたこと
を検出する制御信号ラッチ回路と、 前記パワーオン検出回路と前記制御信号ラッチ回路の出
力のいずれかが発生したことを検出するアンド回路と、 前記アンド回路の出力を所定の時間遅延するタイマー回
路と、 前記伝送データに接続し前記タイマー回路の出力に基づ
き電源投入時又は変調パラメータ変更時において前記タ
イマー回路の動作直前の保持したデータ値を出力するフ
リップフロップとからなることを特徴とする請求項１、
２記載の変調装置。 - 【請求項７】 前記切替手段は、前記変調装置の電源が
投入されたことを検出するパワーオン検出回路と、 変調パラメータの制御を行う制御信号が入力されたこと
を検出する制御信号ラッチ回路と、 前記パワーオン検出回路と前記制御信号ラッチ回路の出
力のいずれかが発生したことを検出するアンド回路と、 前記アンド回路の出力を所定の時間遅延するタイマー回
路と、 前記タイマー回路の出力に基づき電源投入時又は変調パ
ラメータ変更時において前記伝送データをデジタル−ア
ナログ変換するＤ／Ａ変換器のサンプリングを停止する
禁止回路とからなることを特徴とする請求項１、２記載
の変調装置。 - 【請求項８】 前記外部制御手段は、前記制御信号を入
力して変調次数と基準クロックを分周したクロック信号
に基づき前記伝送データのデータ速度及び波形フィルタ
の係数とを制御することを特徴とする請求項１、２記載
の変調装置。 - 【請求項９】 前記分周は、前記データ速度を制御する
第１のクロック信号を発生する第１の分周器と、 前記波形成形フィルタの係数を制御する第２のクロック
信号を発生する第２の分周器とからなる請求項８記載の
変調装置。 - 【請求項１０】 前記第１の分周器の分周数は、１／
（Ｎ・Ｓ）（Ｎ＝１，２，３…、Ｓ＝１，２，４，８
…）であることを特徴とする請求項９記載の変調装置。 - 【請求項１１】 前記第２の分周器の分周数は、１／Ｍ
（Ｍは正の整数とする）であることを特徴とする請求項
９記載の変調装置。 - 【請求項１２】 前記変調装置は、２2M次の直交振幅変
調装置であることを特徴とする請求項１、２記載の変調
装置。 - 【請求項１３】 前記固定データは、正常時の多値変調
信号の平均出力レベルと同等の出力レベルを与える固定
データであることを特徴とする請求項１、２記載の変調
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21498198A JP3405213B2 (ja) | 1997-07-30 | 1998-07-30 | 変調装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20450197 | 1997-07-30 | ||
| JP9-204501 | 1997-07-30 | ||
| JP21498198A JP3405213B2 (ja) | 1997-07-30 | 1998-07-30 | 変調装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11146026A JPH11146026A (ja) | 1999-05-28 |
| JP3405213B2 true JP3405213B2 (ja) | 2003-05-12 |
Family
ID=26514497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21498198A Expired - Fee Related JP3405213B2 (ja) | 1997-07-30 | 1998-07-30 | 変調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3405213B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0895363B1 (en) * | 1997-07-30 | 2005-03-02 | Nec Corporation | Control of spurious emissions during transient states |
| WO2007116495A1 (ja) * | 2006-03-31 | 2007-10-18 | Matsushita Electric Industrial Co., Ltd. | 送信装置及び変調方式切替方法 |
-
1998
- 1998-07-30 JP JP21498198A patent/JP3405213B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11146026A (ja) | 1999-05-28 |
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