JP3404893B2 - サンプリングパルス生成装置 - Google Patents
サンプリングパルス生成装置Info
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Description
【0001】
【産業上の利用分野】本発明は、カラーテレビジョン信
号をディジタル処理する際のサンプリングパルス生成装
置に関する。
号をディジタル処理する際のサンプリングパルス生成装
置に関する。
【0002】
【従来の技術】現在、テレビジョンの分野においては民
生用及び業務用を問わず各種のテレビジョン機器のディ
ジタル化が広く進められており、これらのディジタル化
に伴って種々のテレビジョン装置間における信号伝送に
ついてもこれをディジタル信号の形態で行うことが図ら
れている。このようなテレビジョン信号のディジタル処
理に関するフォーマットの例を挙げると、例えば、52
5/60システムのカラーテレビジョン信号については
所謂4:1:1フォーマットが知られている。即ち、こ
のフォーマットにおいてはY信号のサンプリング周波数
は13.5MHz、色差信号のサンプリング周波数は
3.375MHzに設定されており、Y信号、R−Y信
号、B−Y信号のサンプリングレートは4:1:1にな
っている。
生用及び業務用を問わず各種のテレビジョン機器のディ
ジタル化が広く進められており、これらのディジタル化
に伴って種々のテレビジョン装置間における信号伝送に
ついてもこれをディジタル信号の形態で行うことが図ら
れている。このようなテレビジョン信号のディジタル処
理に関するフォーマットの例を挙げると、例えば、52
5/60システムのカラーテレビジョン信号については
所謂4:1:1フォーマットが知られている。即ち、こ
のフォーマットにおいてはY信号のサンプリング周波数
は13.5MHz、色差信号のサンプリング周波数は
3.375MHzに設定されており、Y信号、R−Y信
号、B−Y信号のサンプリングレートは4:1:1にな
っている。
【0003】参考までに、このフォーマットに基づいた
従来のカラーテレビジョン信号のAD変換装置を図17
に、また、この回路における主な信号の波形を図18に
示す。これらの図においてHPは水平同期信号を検出し
た検出出力であり、このHPを基準タイミング信号とし
てこれに同期してPLL回路5により13.5MHzの
基準クロックを生成すると共に、このクロックを1/4
に分周する分周回路8を上記HPによってライン毎にリ
セットして色差信号用の1/4の周波数のサンプリング
パルスを生成している。
従来のカラーテレビジョン信号のAD変換装置を図17
に、また、この回路における主な信号の波形を図18に
示す。これらの図においてHPは水平同期信号を検出し
た検出出力であり、このHPを基準タイミング信号とし
てこれに同期してPLL回路5により13.5MHzの
基準クロックを生成すると共に、このクロックを1/4
に分周する分周回路8を上記HPによってライン毎にリ
セットして色差信号用の1/4の周波数のサンプリング
パルスを生成している。
【0004】また、画像圧縮記録方式を用いた民生用デ
ィジタルVTR(以下、これをディジタルVTRとい
う)においては、ブランキング期間を除いた有効期間の
AD変換された画像データのみがテープ上に記録される
ように構成されているが、例えば、525/60システ
ムのテレビジョン信号を記録するディジタルVTRで
は、カラーテレビジョン信号のAD変換において上記の
4:1:1フォーマットが採用されており、更に、有効
期間内の記録信号のサンプリング位置は次のように規定
されている。
ィジタルVTR(以下、これをディジタルVTRとい
う)においては、ブランキング期間を除いた有効期間の
AD変換された画像データのみがテープ上に記録される
ように構成されているが、例えば、525/60システ
ムのテレビジョン信号を記録するディジタルVTRで
は、カラーテレビジョン信号のAD変換において上記の
4:1:1フォーマットが採用されており、更に、有効
期間内の記録信号のサンプリング位置は次のように規定
されている。
【0005】即ち、このディジタルVTRにおいて記録
されるY信号及び色差信号(CR/CB)の1ラインに
おけるサンプリング位置は、図1の〔1〕に示されるよ
うに規定されている。この図の〔1〕において、上向き
の矢印はY信号或るいは色差信号のサンプリング位置を
表し、Y信号については図に示されるように水平同期信
号の先頭から数えて122番目から841番目までの7
20個のサンプリング出力が記録され、また、色差信号
については、122番目、126番目、130番目、・
・・、838番目の計180個のサンプリング出力が記
録される。
されるY信号及び色差信号(CR/CB)の1ラインに
おけるサンプリング位置は、図1の〔1〕に示されるよ
うに規定されている。この図の〔1〕において、上向き
の矢印はY信号或るいは色差信号のサンプリング位置を
表し、Y信号については図に示されるように水平同期信
号の先頭から数えて122番目から841番目までの7
20個のサンプリング出力が記録され、また、色差信号
については、122番目、126番目、130番目、・
・・、838番目の計180個のサンプリング出力が記
録される。
【0006】一方、1125/60システムのカラーテ
レビジョン信号を記録するディジタルVTRでは、Y信
号のサンプリング周波数は40.5MHz、色差信号
(PR/PB)のサンプリング周波数は13.5MHz
に規定されていて、その記録信号のサンプリングレート
は12:4:0のライン順次記録のフォーマットを備
え、かつ、各信号の1ラインにおけるサンプリング位置
は、図2の〔1〕に示されるように定義されている。即
ち、Y信号については、水平同期信号の先頭から数えて
124番目から1131番目までの1008個のサンプ
リング出力が記録され、色差信号については、124番
目、127番目、130番目、・・・、1129番目の
計336個のサンプリング出力が記録される。
レビジョン信号を記録するディジタルVTRでは、Y信
号のサンプリング周波数は40.5MHz、色差信号
(PR/PB)のサンプリング周波数は13.5MHz
に規定されていて、その記録信号のサンプリングレート
は12:4:0のライン順次記録のフォーマットを備
え、かつ、各信号の1ラインにおけるサンプリング位置
は、図2の〔1〕に示されるように定義されている。即
ち、Y信号については、水平同期信号の先頭から数えて
124番目から1131番目までの1008個のサンプ
リング出力が記録され、色差信号については、124番
目、127番目、130番目、・・・、1129番目の
計336個のサンプリング出力が記録される。
【0007】
【発明が解決しようとする課題】ところで、図17に示
されるようにHPに基づいて生成した基準クロックをH
Pによりライン毎にリセットされる分周回路において分
周することによって色差信号をAD変換するためのサン
プリングパルスを得るようにした場合には、このように
して得られたサンプリングパルスの有効期間内における
サンプリング位置はディジタルVTRのフォーマットで
規定された位置からずれたものとなる。図1の〔2〕及
び図2の〔2〕はこの様子を説明したものであり、これ
らの図に示されるように525/60システム用のサン
プリングパルスを生成したときは2クロック分、112
5/60システム用のサンプリングパルスを生成したと
きは1クロック分のずれを生ずる。
されるようにHPに基づいて生成した基準クロックをH
Pによりライン毎にリセットされる分周回路において分
周することによって色差信号をAD変換するためのサン
プリングパルスを得るようにした場合には、このように
して得られたサンプリングパルスの有効期間内における
サンプリング位置はディジタルVTRのフォーマットで
規定された位置からずれたものとなる。図1の〔2〕及
び図2の〔2〕はこの様子を説明したものであり、これ
らの図に示されるように525/60システム用のサン
プリングパルスを生成したときは2クロック分、112
5/60システム用のサンプリングパルスを生成したと
きは1クロック分のずれを生ずる。
【0008】即ち、上記のディジタルVTRは、ディジ
タル形式で入力されるY信号及び色差信号のサンプリン
グ周波数及びサンプリングレートがディジタルVTRの
フォーマットと一致していても、この色差信号が図17
に示されるようにHPによってリセットされる分周回路
の出力を用いてAD変換されたものであるときは、その
まま使用することができないという問題がある。本発明
は、このようなテレビジョン機器におけるディジタル処
理装置間の信号処理上の問題を解決すると共に、信号処
理回路の簡素化を図るものである。
タル形式で入力されるY信号及び色差信号のサンプリン
グ周波数及びサンプリングレートがディジタルVTRの
フォーマットと一致していても、この色差信号が図17
に示されるようにHPによってリセットされる分周回路
の出力を用いてAD変換されたものであるときは、その
まま使用することができないという問題がある。本発明
は、このようなテレビジョン機器におけるディジタル処
理装置間の信号処理上の問題を解決すると共に、信号処
理回路の簡素化を図るものである。
【0009】
【課題を解決するための手段】本発明によるサンプリン
グパルス生成装置は、水平同期信号検出回路と、該水平
同期信号検出回路の検出出力に基づいて輝度信号をサン
プリングするための基準クロックを発生する基準クロッ
ク発生回路と、該基準クロックを1/mに分周すること
により色差信号用サンプリングパルスを生成する分周回
路と、前記水平同期信号検出回路の検出出力を遅延させ
る遅延回路とを備え、かつ、該遅延回路は、前記水平同
期信号の検出出力を、ディジタルVTRのフォーマット
において規定されている各ラインの有効期間の開始位置
から基準クロックのm×M個分だけ手前の位置まで遅延
させると共に、該遅延回路の出力によって前記分周回路
をリセットする(但し、m及びMはいずれも整数であ
る)ことを特徴としている。
グパルス生成装置は、水平同期信号検出回路と、該水平
同期信号検出回路の検出出力に基づいて輝度信号をサン
プリングするための基準クロックを発生する基準クロッ
ク発生回路と、該基準クロックを1/mに分周すること
により色差信号用サンプリングパルスを生成する分周回
路と、前記水平同期信号検出回路の検出出力を遅延させ
る遅延回路とを備え、かつ、該遅延回路は、前記水平同
期信号の検出出力を、ディジタルVTRのフォーマット
において規定されている各ラインの有効期間の開始位置
から基準クロックのm×M個分だけ手前の位置まで遅延
させると共に、該遅延回路の出力によって前記分周回路
をリセットする(但し、m及びMはいずれも整数であ
る)ことを特徴としている。
【0010】ここで、ディジタルVTRとして、サンプ
リングレートが4:1:1である525/60システム
の輝度信号、R−Y信号、及びB−Y信号のAD変換出
力を記録するディジタルVTR、或るいは、サンプリン
グレートが12:4:0である1125/60システム
の輝度信号、R−Y信号、及びB−Y信号のAD変換出
力を記録するディジタルVTRに適用するのが好適であ
る。
リングレートが4:1:1である525/60システム
の輝度信号、R−Y信号、及びB−Y信号のAD変換出
力を記録するディジタルVTR、或るいは、サンプリン
グレートが12:4:0である1125/60システム
の輝度信号、R−Y信号、及びB−Y信号のAD変換出
力を記録するディジタルVTRに適用するのが好適であ
る。
【0011】
【作用】色差信号をAD変換するに際し、ディジタルV
TRのフォーマットに適合したサンプリングパルスを容
易に得ることができる。
TRのフォーマットに適合したサンプリングパルスを容
易に得ることができる。
【0012】
【実施例】まず、本発明を525/60システムに適用
した場合の各種の実施例について説明する これらの実施例においては、色差信号をAD変換するた
めのサンプリングパルスを生成する際の基準タイミング
信号として、ディジタルVTRのフォーマットで規定さ
れている各ラインの有効期間の開始位置から数えてクロ
ックの4×M個分(Mは整数)だけ手前のタイミング位
置を示す信号を使用する。即ち、図1の〔3〕において
水平同期信号の先頭から数えてクロックの2番目、6番
目、・・・、118番目、122番目のうちのいずれか
のサンプリング位置を表すタイミング信号を使用する。
した場合の各種の実施例について説明する これらの実施例においては、色差信号をAD変換するた
めのサンプリングパルスを生成する際の基準タイミング
信号として、ディジタルVTRのフォーマットで規定さ
れている各ラインの有効期間の開始位置から数えてクロ
ックの4×M個分(Mは整数)だけ手前のタイミング位
置を示す信号を使用する。即ち、図1の〔3〕において
水平同期信号の先頭から数えてクロックの2番目、6番
目、・・・、118番目、122番目のうちのいずれか
のサンプリング位置を表すタイミング信号を使用する。
【0013】以上のような基準タイミング信号を用いて
ディジタルVTRのAD変換装置を構成した実施例を図
3に示す。この回路は、サンプリングレートが4:1:
1であるY信号及び色差信号のAD変換出力を生成する
ものであり、回路動作を説明すると、この回路におい
て、水平同期信号の先頭を検出した検出出力パルスHP
をPLL回路4及び遅延回路11へ供給し、PLL回路
4から13.5MHzのクロックCLKを発生する。ま
た、遅延回路11においてPLL回路4からのCLKを
用いてHPをクロック2個分遅延した後、更に、次の遅
延回路13においてクロック(4×N)個分だけ遅延さ
せて色差信号についての基準タイミング信号HRを導出
する。
ディジタルVTRのAD変換装置を構成した実施例を図
3に示す。この回路は、サンプリングレートが4:1:
1であるY信号及び色差信号のAD変換出力を生成する
ものであり、回路動作を説明すると、この回路におい
て、水平同期信号の先頭を検出した検出出力パルスHP
をPLL回路4及び遅延回路11へ供給し、PLL回路
4から13.5MHzのクロックCLKを発生する。ま
た、遅延回路11においてPLL回路4からのCLKを
用いてHPをクロック2個分遅延した後、更に、次の遅
延回路13においてクロック(4×N)個分だけ遅延さ
せて色差信号についての基準タイミング信号HRを導出
する。
【0014】ここで、HRとして、例えば、図1の
〔3〕における6番目のクロックのタイミング位置を表
す信号を用いる場合には、上記のNの値として「1」を
採用すればよい。そして、このHRによって分周回路5
を各ライン毎にリセットすることにより分周回路5の出
力として色差信号サンプリング用のパルスを得る。以上
のような構成を用いることにより、ディジタルVTRの
フォーマットに規定されたサンプリング位置を有する色
差信号サンプリング用パルスが容易に得られる。
〔3〕における6番目のクロックのタイミング位置を表
す信号を用いる場合には、上記のNの値として「1」を
採用すればよい。そして、このHRによって分周回路5
を各ライン毎にリセットすることにより分周回路5の出
力として色差信号サンプリング用のパルスを得る。以上
のような構成を用いることにより、ディジタルVTRの
フォーマットに規定されたサンプリング位置を有する色
差信号サンプリング用パルスが容易に得られる。
【0015】なお、PLL回路4からのCLKはY信号
用AD変換回路1及び有効期間カウンタ14へも供給さ
れる。該カウンタはHPによって各ライン毎にリセット
されてCLKのカウント動作を開始し、カウント出力と
して有効期間にレベルが「HIGH」となるゲート信号
を発生する。このゲート信号がGATE回路2、8、1
0へ供給されて有効期間内の各AD変換出力が取り出さ
れる。参考までに、HRとして図1の〔3〕における2
番目のサンプリング位置のタイミング信号を採用した場
合のCLK,HP,HR,1/4CLK,各AD変換出
力DY,CR,CBの信号波形を図4に示す。
用AD変換回路1及び有効期間カウンタ14へも供給さ
れる。該カウンタはHPによって各ライン毎にリセット
されてCLKのカウント動作を開始し、カウント出力と
して有効期間にレベルが「HIGH」となるゲート信号
を発生する。このゲート信号がGATE回路2、8、1
0へ供給されて有効期間内の各AD変換出力が取り出さ
れる。参考までに、HRとして図1の〔3〕における2
番目のサンプリング位置のタイミング信号を採用した場
合のCLK,HP,HR,1/4CLK,各AD変換出
力DY,CR,CBの信号波形を図4に示す。
【0016】次に、サンプリングレートが4:2:2で
あるディジタルのY信号及び色差信号を、ディジタルV
TRのフォーマットに従った4:1:1のサンプリング
レートのディジタル信号へ変換するためのディジタル処
理装置に本発明を適用した実施例について説明する。か
かる実施例においてサンプリングレートが4:2:2で
あるR−Yのディジタル信号(CR)のサンプリングレ
ートを1/2に逓降する回路部分の構成を図5に、ま
た、この回路における主な信号の波形を図6に示す。
あるディジタルのY信号及び色差信号を、ディジタルV
TRのフォーマットに従った4:1:1のサンプリング
レートのディジタル信号へ変換するためのディジタル処
理装置に本発明を適用した実施例について説明する。か
かる実施例においてサンプリングレートが4:2:2で
あるR−Yのディジタル信号(CR)のサンプリングレ
ートを1/2に逓降する回路部分の構成を図5に、ま
た、この回路における主な信号の波形を図6に示す。
【0017】図5の回路動作について説明すると、入力
された4:2:2レートのCRと、このCRを遅延回路
15によって2クロック分遅延した信号とがSW3へ入
力され、このSW3は、非遅延入力と遅延入力とを交互
に取り出すように構成されている。そして、このSW3
の可動端子は、1/4分周回路16の出力がHIGHの
とき上側へ、LOWのとき下側へ倒すことによりサンプ
リングレートの半減されたAD変換出力が取り出される
が、ここで、1/4分周回路14をHRによって各ライ
ン毎にリセットすることにより図6に示されるようにデ
ィジタルVTRのフォーマットで規定されているサンプ
リング位置に対応した4:1:1のサンプリングレート
のCRが得られる。なお、この実施例においては、図4
の場合と同様にHRとして図1の〔3〕における2番目
のサンプリング位置のタイミング信号(即ち、N=0)
を採用しているが、これ以外のNの値を採用してもよい
ことは勿論である。
された4:2:2レートのCRと、このCRを遅延回路
15によって2クロック分遅延した信号とがSW3へ入
力され、このSW3は、非遅延入力と遅延入力とを交互
に取り出すように構成されている。そして、このSW3
の可動端子は、1/4分周回路16の出力がHIGHの
とき上側へ、LOWのとき下側へ倒すことによりサンプ
リングレートの半減されたAD変換出力が取り出される
が、ここで、1/4分周回路14をHRによって各ライ
ン毎にリセットすることにより図6に示されるようにデ
ィジタルVTRのフォーマットで規定されているサンプ
リング位置に対応した4:1:1のサンプリングレート
のCRが得られる。なお、この実施例においては、図4
の場合と同様にHRとして図1の〔3〕における2番目
のサンプリング位置のタイミング信号(即ち、N=0)
を採用しているが、これ以外のNの値を採用してもよい
ことは勿論である。
【0018】次に、サンプリングレートが4:4:4で
あるY信号及び色差信号のディジタル信号を、ディジタ
ルVTRのフォーマットに従った4:1:1のサンプリ
ングレートのディジタル信号へ変換するためのディジタ
ル処理装置に本発明を適用した実施例について説明す
る。かかる実施例におけるR−Yのディジタル信号のサ
ンプリングレートを1/4に逓降するための回路構成を
図7に、また、この回路構成における主な信号の波形を
図8に示す。図7の回路動作について説明すると、入力
された4:4:4レートのCRと、このCRを遅延回路
19により1クロック分遅延した出力とがスイッチ17
へ入力され、このスイッチは切換信号1のレベルがHI
GHのとき上側の端子に入力された信号を出力し、LO
Wのとき下側の端子に入力された信号を出力する。
あるY信号及び色差信号のディジタル信号を、ディジタ
ルVTRのフォーマットに従った4:1:1のサンプリ
ングレートのディジタル信号へ変換するためのディジタ
ル処理装置に本発明を適用した実施例について説明す
る。かかる実施例におけるR−Yのディジタル信号のサ
ンプリングレートを1/4に逓降するための回路構成を
図7に、また、この回路構成における主な信号の波形を
図8に示す。図7の回路動作について説明すると、入力
された4:4:4レートのCRと、このCRを遅延回路
19により1クロック分遅延した出力とがスイッチ17
へ入力され、このスイッチは切換信号1のレベルがHI
GHのとき上側の端子に入力された信号を出力し、LO
Wのとき下側の端子に入力された信号を出力する。
【0019】そして、スイッチ17の出力及びこの出力
を遅延回路20によって2クロック分遅延した出力は次
のスイッチ18へ入力され、このスイッチ18は切換信
号2のレベルに応じてスイッチ17の場合と同様に切り
換えられる。ここで、スイッチ17を切り換える切換信
号1はフリップフロップ21においてCLKを分周する
ことによって得られ、スイッチ18を切り換える切換信
号2は切換信号1をフリップフロップ16において分周
することによって得られるが、これらのフリップフロッ
プをHRによって各ライン毎にリセットすることによ
り、図8に示されている各信号波形から明らかなように
スイッチ18の出力信号としてディジタルVTRのフォ
ーマットに規定されているサンプリング位置を有する
4:1:1のサンプリングレートのCRが取り出され
る。なお、この実施例においても、図4の場合と同様
に、HRとして図1の〔3〕における2番目のサンプリ
ング位置のタイミング信号が採用されている。
を遅延回路20によって2クロック分遅延した出力は次
のスイッチ18へ入力され、このスイッチ18は切換信
号2のレベルに応じてスイッチ17の場合と同様に切り
換えられる。ここで、スイッチ17を切り換える切換信
号1はフリップフロップ21においてCLKを分周する
ことによって得られ、スイッチ18を切り換える切換信
号2は切換信号1をフリップフロップ16において分周
することによって得られるが、これらのフリップフロッ
プをHRによって各ライン毎にリセットすることによ
り、図8に示されている各信号波形から明らかなように
スイッチ18の出力信号としてディジタルVTRのフォ
ーマットに規定されているサンプリング位置を有する
4:1:1のサンプリングレートのCRが取り出され
る。なお、この実施例においても、図4の場合と同様
に、HRとして図1の〔3〕における2番目のサンプリ
ング位置のタイミング信号が採用されている。
【0020】以上に説明した2番目及び3番目の実施例
において得られたディジタルのY信号及び色差信号は、
そのままディジタルVTRへ入力することが可能である
が、これらの信号を他のディジタル処理装置へ伝送する
場合、ディジタルのY信号及び色差信号と共に基準タイ
ミング信号HPを伝送し、更に、色差信号に関する基準
タイミング信号HRも伝送先のディジタル処理装置へ伝
送する必要性の生ずることがある。
において得られたディジタルのY信号及び色差信号は、
そのままディジタルVTRへ入力することが可能である
が、これらの信号を他のディジタル処理装置へ伝送する
場合、ディジタルのY信号及び色差信号と共に基準タイ
ミング信号HPを伝送し、更に、色差信号に関する基準
タイミング信号HRも伝送先のディジタル処理装置へ伝
送する必要性の生ずることがある。
【0021】このような場合の具体例について説明する
と、例えば、以上の実施例において導出されたディジタ
ルの色差信号を他のディジタル処理装置へ伝送するに際
し、AD変換されたR−Y信号CR及びB−Y信号CB
を図9の(9)に示されるようにマルチプレクスして伝
送用の信号形態Csに変換してから目的のディジタル処
理装置へ伝送し、かつ、伝送先のディジタル処理装置に
おいては、受信したディジタルの色差信号をデマルチプ
レクスしてもとの色差信号を取り出すようにする場合で
ある。この場合には、送信側におけるマルチプレクスの
際の基準タイミング信号も伝送先のディジタル処理装置
へ伝送し、伝送先では、この伝送されてきた基準タイミ
ング信号を用いてデマルチプレクスの際のタイミングを
1ライン毎に正しく規正する必要がある。
と、例えば、以上の実施例において導出されたディジタ
ルの色差信号を他のディジタル処理装置へ伝送するに際
し、AD変換されたR−Y信号CR及びB−Y信号CB
を図9の(9)に示されるようにマルチプレクスして伝
送用の信号形態Csに変換してから目的のディジタル処
理装置へ伝送し、かつ、伝送先のディジタル処理装置に
おいては、受信したディジタルの色差信号をデマルチプ
レクスしてもとの色差信号を取り出すようにする場合で
ある。この場合には、送信側におけるマルチプレクスの
際の基準タイミング信号も伝送先のディジタル処理装置
へ伝送し、伝送先では、この伝送されてきた基準タイミ
ング信号を用いてデマルチプレクスの際のタイミングを
1ライン毎に正しく規正する必要がある。
【0022】参考までにこの場合の送信側の構成例を図
10に、そして信号波形を図9に示す。ここに示される
回路においては、HPを遅延回路11によって2クロッ
ク分遅延して得たHRをリセット信号として分周回路5
へ入力し、この分周回路において1/4に分周されたク
ロックをAD変換回路7及び9へ供給して色差信号のA
D変換出力を得る。ここで、AD変換回路7からのCR
をSW1の一方の入力端子へ供給すると共に、AD変換
回路9からのCBを遅延回路23において2クロック分
遅延した後、SW1の他方の入力端子へ供給し、SW1
の可動接片を分周回路5の出力がHIGHのとき上側端
子に、LOWのとき下側端子に接続するように切換制御
することにより、図9の(9)に示されるようにデマル
チプレクスされた色差信号出力Csが導出される。そし
て、目的とするディジタル処理装置へディジタルのY信
号、Cs、HR、HPを伝送することにより所要の処理
を行うことができる。
10に、そして信号波形を図9に示す。ここに示される
回路においては、HPを遅延回路11によって2クロッ
ク分遅延して得たHRをリセット信号として分周回路5
へ入力し、この分周回路において1/4に分周されたク
ロックをAD変換回路7及び9へ供給して色差信号のA
D変換出力を得る。ここで、AD変換回路7からのCR
をSW1の一方の入力端子へ供給すると共に、AD変換
回路9からのCBを遅延回路23において2クロック分
遅延した後、SW1の他方の入力端子へ供給し、SW1
の可動接片を分周回路5の出力がHIGHのとき上側端
子に、LOWのとき下側端子に接続するように切換制御
することにより、図9の(9)に示されるようにデマル
チプレクスされた色差信号出力Csが導出される。そし
て、目的とするディジタル処理装置へディジタルのY信
号、Cs、HR、HPを伝送することにより所要の処理
を行うことができる。
【0023】なお、このようにY信号及び色差信号にそ
れぞれ専用の基準タイミング信号を目的とするディジタ
ル処理装置へ伝送する代わりに、HRをY信号について
の基準タイミング信号として兼用してもよい。次にこの
ような実施例の構成を図11により説明する。この実施
例においては、図に示されるようにHRを用いて有効期
間カウンタ14のリセットを行う。この場合、有効期間
に対応した出力パルスを得るためにカウンタ14に設定
しておく値は、図 におけるカウンタ22の設定値よ
りも(2+4×N)だけ小さな値となる。また、伝送先
のディジタル処理装置においては伝送されてきたHRに
基づいて基準クロックの発生、ライン開始タイミング或
るいは有効期間開始タイミング等を決定して信号処理を
実行する。
れぞれ専用の基準タイミング信号を目的とするディジタ
ル処理装置へ伝送する代わりに、HRをY信号について
の基準タイミング信号として兼用してもよい。次にこの
ような実施例の構成を図11により説明する。この実施
例においては、図に示されるようにHRを用いて有効期
間カウンタ14のリセットを行う。この場合、有効期間
に対応した出力パルスを得るためにカウンタ14に設定
しておく値は、図 におけるカウンタ22の設定値よ
りも(2+4×N)だけ小さな値となる。また、伝送先
のディジタル処理装置においては伝送されてきたHRに
基づいて基準クロックの発生、ライン開始タイミング或
るいは有効期間開始タイミング等を決定して信号処理を
実行する。
【0024】このように1つの基準タイミング信号でY
信号処理と色差信号処理とを行えるように構成すれば、
基準タイミング信号用にわざわざ2本のリード線を設け
ることがないので、特にシステム全体が多くの様々なデ
ィジタル処理装置を含んで構成されている場合には回路
構成を簡素化することができる。
信号処理と色差信号処理とを行えるように構成すれば、
基準タイミング信号用にわざわざ2本のリード線を設け
ることがないので、特にシステム全体が多くの様々なデ
ィジタル処理装置を含んで構成されている場合には回路
構成を簡素化することができる。
【0025】次に、本発明を1125/60システムに
適用した実施例について説明する。この実施例において
は、色差信号をサンプリングするための基準タイミング
信号として、図12において△印の付されているタイミ
ング位置、即ち、各ラインにおける有効期間の開始位置
から40.5MHzの基準クロックの3×N個分(Nは
整数)だけ手前のタイミング位置を表す信号を用いよう
にする。これにより、この基準タイミング信号によりリ
セットされる1/3分周回路を用いて基準クロックを分
周すれば、その分周出力として1125/60システム
用ディジタルVTRのフォーマットで規定されているサ
ンプリング位置で色差信号をサンプリングすることので
きるサンプリング用パルスが取り出される。参考まで
に、この場合のディジタルVTR用のY信号及び色差信
号のAD変換装置の構成を図13に示す。
適用した実施例について説明する。この実施例において
は、色差信号をサンプリングするための基準タイミング
信号として、図12において△印の付されているタイミ
ング位置、即ち、各ラインにおける有効期間の開始位置
から40.5MHzの基準クロックの3×N個分(Nは
整数)だけ手前のタイミング位置を表す信号を用いよう
にする。これにより、この基準タイミング信号によりリ
セットされる1/3分周回路を用いて基準クロックを分
周すれば、その分周出力として1125/60システム
用ディジタルVTRのフォーマットで規定されているサ
ンプリング位置で色差信号をサンプリングすることので
きるサンプリング用パルスが取り出される。参考まで
に、この場合のディジタルVTR用のY信号及び色差信
号のAD変換装置の構成を図13に示す。
【0026】なお、図12では、水平同期信号の先頭よ
りも時間的に先行するタイミング位置の信号も基準タイ
ミング信号として採用できるものとしているが、この点
について補足説明する。図2においては、水平同期信号
の負極性パルスから正極性パルスへ遷移する中間点の位
置を水平同期信号の先頭として検出しているが、負極性
パルスへ50%立ち下がった負極性パルス開始点を水平
同期信号の先頭として検出してもよい。そして、この場
合、負極性パルス開始点の値a(図14の〔1〕に示さ
れる水平同期信号の拡大図を参照)は、規格上0.59
3μ秒、許容偏差±0.040μ秒に定められているの
で、例えば、この値を40.5MHzのクロックで24
サンプル分、即ち、0.59259μ秒に設定すること
により、図14の〔1〕に示されるように水平同期信号
の負極性パルスから正極性パルスへ遷移する中間点より
も前の位置においても、色差信号サンプリング用の基準
タイミング信号として採用できる多数のタイミング位置
をとることができる。
りも時間的に先行するタイミング位置の信号も基準タイ
ミング信号として採用できるものとしているが、この点
について補足説明する。図2においては、水平同期信号
の負極性パルスから正極性パルスへ遷移する中間点の位
置を水平同期信号の先頭として検出しているが、負極性
パルスへ50%立ち下がった負極性パルス開始点を水平
同期信号の先頭として検出してもよい。そして、この場
合、負極性パルス開始点の値a(図14の〔1〕に示さ
れる水平同期信号の拡大図を参照)は、規格上0.59
3μ秒、許容偏差±0.040μ秒に定められているの
で、例えば、この値を40.5MHzのクロックで24
サンプル分、即ち、0.59259μ秒に設定すること
により、図14の〔1〕に示されるように水平同期信号
の負極性パルスから正極性パルスへ遷移する中間点より
も前の位置においても、色差信号サンプリング用の基準
タイミング信号として採用できる多数のタイミング位置
をとることができる。
【0027】なお、AD変換されたY信号の伝送を2相
にして半分のクロック周波数20.25MHzで行う場
合には、図15に示されるように、有効期間の開始位置
から40.5MHzのクロックの6×N個分手前の位置
を基準タイミング信号の位置とすればよい。参考まで
に、この場合のAD変換回路及びY信号の2相処理回路
等から構成される信号処理装置の例を図16に示す。こ
の図において、Y信号はAD変換回路31において4
0.5MHzのCLKによりAD変換された後、2相処
理回路44へ供給され、ここで上位ビットと下位ビット
に分割されて2相の並列信号に変換され20.25MH
zのクロック速度で出力される。HRについては、図1
5から明らかなように、HPをCLK4個分遅延した後
更に(6×N)個分遅延させて得る。伝送先のディジタ
ル処理装置においては、このHRに基づいて40.5M
Hz及び20.25MHzのクロックの再生、更に、必
要であれば色差信号の基準タイミングを判別して信号処
理を実行する。
にして半分のクロック周波数20.25MHzで行う場
合には、図15に示されるように、有効期間の開始位置
から40.5MHzのクロックの6×N個分手前の位置
を基準タイミング信号の位置とすればよい。参考まで
に、この場合のAD変換回路及びY信号の2相処理回路
等から構成される信号処理装置の例を図16に示す。こ
の図において、Y信号はAD変換回路31において4
0.5MHzのCLKによりAD変換された後、2相処
理回路44へ供給され、ここで上位ビットと下位ビット
に分割されて2相の並列信号に変換され20.25MH
zのクロック速度で出力される。HRについては、図1
5から明らかなように、HPをCLK4個分遅延した後
更に(6×N)個分遅延させて得る。伝送先のディジタ
ル処理装置においては、このHRに基づいて40.5M
Hz及び20.25MHzのクロックの再生、更に、必
要であれば色差信号の基準タイミングを判別して信号処
理を実行する。
【0028】また、負極性開始点aの値を40.5MH
zのクロックの23サンプル分に設定した場合には、図
14の〔2〕を参照すれば明らかなように、負極性パル
スへ50%立ち下がった負極性パルス開始点の位置を基
準にしてこの位置から3×N個分だけ遅延した位置を基
準タイミング信号の位置として採用することができる。
zのクロックの23サンプル分に設定した場合には、図
14の〔2〕を参照すれば明らかなように、負極性パル
スへ50%立ち下がった負極性パルス開始点の位置を基
準にしてこの位置から3×N個分だけ遅延した位置を基
準タイミング信号の位置として採用することができる。
【0029】以上、本発明を525/60システム及び
1125/60システムにおけるディジタル処理装置に
適用した実施例について説明したが、勿論、本発明はこ
のような実施例に限定されることなく、水平同期信号の
先頭位置から有効期間の開始位置までの区間が色差信号
のサンプリング周期で割り切れないような信号処理シス
テムであればどのようなものにも適用可能であり、本発
明の趣旨の範囲内で様々な構成の変更が可能である。
1125/60システムにおけるディジタル処理装置に
適用した実施例について説明したが、勿論、本発明はこ
のような実施例に限定されることなく、水平同期信号の
先頭位置から有効期間の開始位置までの区間が色差信号
のサンプリング周期で割り切れないような信号処理シス
テムであればどのようなものにも適用可能であり、本発
明の趣旨の範囲内で様々な構成の変更が可能である。
【0030】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、色差信号サンプリング用パルスを生成する際の
基準タイミング信号として水平同期信号に対して所定量
位相の異なる信号を採用することにより、ディジタルV
TRのフォーマットに適合した色差信号サンプリング用
パルスを容易に生成することができる。また、この基準
タイミング信号をY信号用の基準タイミング信号として
も用いることにより、基準タイミング信号系が1つで済
み回路配線が簡単になる。
よれば、色差信号サンプリング用パルスを生成する際の
基準タイミング信号として水平同期信号に対して所定量
位相の異なる信号を採用することにより、ディジタルV
TRのフォーマットに適合した色差信号サンプリング用
パルスを容易に生成することができる。また、この基準
タイミング信号をY信号用の基準タイミング信号として
も用いることにより、基準タイミング信号系が1つで済
み回路配線が簡単になる。
【図1】525/60システム用ディジタルVTRにお
ける画像信号のサンプリング位置、及び本発明をかかる
ディジタルVTRに適用した場合のサンプリングパルス
の生成を説明する図である。
ける画像信号のサンプリング位置、及び本発明をかかる
ディジタルVTRに適用した場合のサンプリングパルス
の生成を説明する図である。
【図2】1125/60システム用ディジタルVTRに
おける画像信号のサンプリング位置を説明する図であ
る。
おける画像信号のサンプリング位置を説明する図であ
る。
【図3】本発明の第1実施例の回路構成を示す図であ
る。
る。
【図4】同実施例における信号波形を示す図である。
【図5】本発明の第2実施例の回路構成を示す図であ
る。
る。
【図6】同実施例における信号波形を示す図である。
【図7】本発明の第3実施例の回路構成を示す図であ
る。
る。
【図8】同実施例における信号波形を示す図である。
【図9】本発明の第4実施例における信号波形を示す図
である。
である。
【図10】同実施例の回路構成を示す図である。
【図11】本発明の第5実施例の回路構成を示す図であ
る。
る。
【図12】本発明を1125/60システム用ディジタ
ルVTRに適用した実施例におけるサンプリングパルス
の生成を説明する図である。
ルVTRに適用した実施例におけるサンプリングパルス
の生成を説明する図である。
【図13】同実施例の回路構成を示す図である。
【図14】同実施例における水平同期信号付近の詳細を
説明する図である。
説明する図である。
【図15】Y信号を2相処理する実施例における動作を
説明する図である。
説明する図である。
【図16】同実施例の回路構成を示す図である。
【図17】従来のAD変換回路の構成を示す図である。
【図18】該AD変換回路における信号波形を示す図で
ある。
ある。
4,34…PLL回路、
11,13,15,19,20,23,35,364
2,43…遅延回路 5,8,14,37…分周回路 1,3,7,9,11,31,38,41…AD変換回
路 12,22,33…有効期間カウンタ
2,43…遅延回路 5,8,14,37…分周回路 1,3,7,9,11,31,38,41…AD変換回
路 12,22,33…有効期間カウンタ
Claims (3)
- 【請求項1】 輝度信号及び色差信号をAD変換する際
のサンプリングパルスを生成するサンプリングパルス生
成装置において、(1)水平同期信号検出回路と、
(2)該水平同期信号検出回路の検出出力に基づいて輝
度信号をサンプリングするための基準クロックを発生す
る基準クロック発生回路と、(3)該基準クロックを1
/mに分周することにより色差信号用サンプリングパル
スを生成する分周回路(但し、mは整数)と、(4)前
記水平同期信号検出回路の検出出力を遅延させる遅延回
路と、を備え、かつ、該遅延回路は、前記水平同期信号
の検出出力を、ディジタルVTRのフォーマットにおい
て規定されている各ラインの有効期間の開始位置から基
準クロックのm×M個分だけ手前の位置まで遅延させる
(但し、Mは整数)と共に、前記分周回路は該遅延回路
の出力によってリセットされることを特徴とするサンプ
リングパルス生成装置。 - 【請求項2】 ディジタルVTRは、サンプリングレー
トが4:1:1である525/60システムの輝度信
号、R−Y信号、及びB−Y信号のAD変換出力を記録
するものであることを特徴とする請求項1記載のサンプ
リングパルス生成装置。 - 【請求項3】 ディジタルVTRは、サンプリングレー
トが12:4:0である1125/60システムの輝度
信号、R−Y信号、及びB−Y信号のAD変換出力を記
録するものであることを特徴とする請求項1記載のサン
プリングパルス生成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13837694A JP3404893B2 (ja) | 1994-05-28 | 1994-05-28 | サンプリングパルス生成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13837694A JP3404893B2 (ja) | 1994-05-28 | 1994-05-28 | サンプリングパルス生成装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07322296A JPH07322296A (ja) | 1995-12-08 |
JP3404893B2 true JP3404893B2 (ja) | 2003-05-12 |
Family
ID=15220497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13837694A Expired - Fee Related JP3404893B2 (ja) | 1994-05-28 | 1994-05-28 | サンプリングパルス生成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3404893B2 (ja) |
-
1994
- 1994-05-28 JP JP13837694A patent/JP3404893B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH07322296A (ja) | 1995-12-08 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030204 |
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