JP3404057B2 - 電子デバイスの製造方法 - Google Patents

電子デバイスの製造方法

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JP3404057B2 JP26045892A JP26045892A JP3404057B2 JP 3404057 B2 JP3404057 B2 JP 3404057B2 JP 26045892 A JP26045892 A JP 26045892A JP 26045892 A JP26045892 A JP 26045892A JP 3404057 B2 JP3404057 B2 JP 3404057B2
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    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Description

【発明の詳細な説明】
【０００１】
【本発明の背景】
【発明の分野】本発明は集積回路の製造、特に導電性領
域を含む集積回路の製造に係る。
【０００２】
【技術的背景】集積回路の製造において、一般に多数の
材料層が形成され、これらの層の間に電気的相互接続が
作られる。これらの相互接続は一般に、たとえば誘電体
層のような中間層を貫く空孔又は窓をエッチングし、導
電路を完成させるために、金属材料で通路を満すことに
より形成される。上の層上に生成された導電性パターン
は、このようにして下の層中の領域への所望の電気的回
路接続をする。
【０００３】０．５ミクロン以下の設計則において、相
互接続を規定する空孔又は窓のアスペクト比は、一般に
３以上、しばしば５ないし１０も高い（アスペクト比は
相互接続を規定する開口の幅に対する高さの比であ
る。）。そのような高いアスペクト比の場合、開口を金
属材料で完全に満し、隣接した導電層間の良好な電気的
連続性を確実にすることが、しばしば試みられている。
完全に満されないことから生じる継ぎ目と空孔は高い開
口抵抗を生じるだけでなく、その後のプロセス工程にお
いて汚染をとり込むことにもなり、その結果しばしば信
頼性の問題が発生する。間隙とそれに付随した問題を避
けるために、典型的には化学気相堆積（ＣＶＤ）プロセ
スが用いられる。ＣＶＤは気体から表面において起るた
め、高アスペクト比相互接続を満すことが可能である。
しかし、アルミニウムのような金属のＣＶＤは、多くの
難点を含み、しばしば深い注意を必要とする（１９９１
年４月１６日付の米国特許第5,008,217 号を参照のこ
と）。方向性スパッタリングの使用も研究されたが、制
御がきわめて困難であり、特に、小さな寸法と高アスペ
クト比の場合に困難である。
【０００４】時には、上の層上の金属パターンの形成中
に、相互接続を満すことも望ましい。この場合、パター
ン形成は一般に相互接続を満すために全体的に堆積さ
せ、金属の上部層を生成させ、フォトリソグラフィによ
り規定されたマスクを通してエッチングすることによ
り、この層を描画することによって達成される。
【０００５】アルミニウム又は耐熱性金属相互接続とと
もに、アルミニウム金属パターンは、厳しい設計則、す
なわち０．５ミクロン以下の設計則での集積回路デバイ
ス中でほぼ一様に用いられてきたが、そのような設計則
において、相互接続中の遅延による集積回路中の時間遅
れは、重要な要因になる。この遅延を減すために、低電
気抵抗を有する銅の使用が提案されてきた（純粋な銅の
固有抵抗率は１．７マイクロオーム−cmで、アルミニウ
ムのそれは２．８で、３．３は現在ＶＬＳＩメタライゼ
ーションに用いられている銅を含むアルミニウム合金の
典型的な値である。）。銅材料、すなわち少くとも９０
モルパーセントの銅を含む材料を用いたメタライゼーシ
ョンもまた、他の利点をもたらす。デバイスの寸法が小
さくなるとともに、それに伴う電流密度は狭くなったア
ルミニウム導電体中で増し、しばしばエレクトロマイグ
レーションすなわちパターン中の線の歪による信頼性の
問題が生じる。銅はそのような問題に対し、難点は少い
ようにみえる。
【０００６】しかし、サブミクロンデバイス製造に銅メ
タライゼーションを行うことは、きわめて困難であっ
た。銅はシリコン及び二酸化シリコン中に拡散する傾向
をもつ。銅の固着性は著しく悪いことが知られている。
所望の微細線回路パターン（０．５μｍ又はそれより微
細）を生成するために、銅をエッチングすることも、き
わめて困難である。銅の堆積に化学気相堆積と同程度の
プロセスを行うと、選択性とプロセス温度に関して、多
くの複雑さが伴う。従って、集積回路のメタライゼーシ
ョンに銅を用いることは、小さくなる設計則に対して理
論的に望ましくても、適切な手段がなお欠けている。
【０００７】
【本発明の要約】無電解堆積プロセスを用いることによ
り、高アスペクト比相互接続又はチャネルは銅で満さ
れ、低抵抗空孔、窓又はランナが生成する。プロセスは
たとえば４２℃といった比較的低温で進む。加えて、無
電解堆積工程に先立つ選択エッチングプロセスにより、
相互接続及び回路パターンを生成させるため、所望の領
域上にのみ銅を選択的に堆積させることが可能であり、
従って銅エッチング工程の必要性が除かれる。
【０００８】堆積プロセスには銅堆積が望ましい領域中
にのみ（たとえば本質的なシリコン又はその酸化物が無
い状態で）パラジウムシリサイドのようなシリサイドの
形成が含まれる。パラジウムシリサイドのようなシリサ
イドは、許容できるほど低抵抗銅堆積を形成させるため
に、無電解メッキ槽から銅イオンが還元する触媒として
働く。従って、たとえば二酸化シリコン領域を通して規
定される相互接続の底部におけるシリコン領域を含む相
互接続を生成させる場合、パラジウムを最初全表面上に
蒸着させ、開口構造の底部にのみ、パラジウムシリサイ
ドが形成されるように加熱される。二酸化シリコン表面
上のパラジウムは反応しない。未反応の表面パラジウム
を除去するために、次に選択的エッチングが用いられ
る。基板を従来の無電解銅メッキ槽に浸すと、銅堆積が
パラジウムシリサイド表面上にのみ選択的に進み、相互
接続を通して上昇を続ける。二酸化シリコン表面はメッ
キ工程に対して触媒の働きをせず、本質的に銅堆積は起
らない。
【０００９】
【詳細な記述】上述のように、本発明はメッキたとえば
無電解メッキプロセスを通して、銅の相互接続とその上
の導電性パターンを生成することを含む。無電解メッキ
プロセスにおいて、メッキすべき領域はそれらの表面
に、所望のシリサイド、たとえばパラジウムシリサイド
を有する必要がある。表面領域に必要なシリサイドの量
は、平均して少くとも１単原子層である。１単原子層以
下の量では、銅の適切で均一な堆積は起らない。この限
界以上のシリサイドの量は厳密でなくてよいが、一般に
１ミクロンまでの厚さが有用である。１ミクロン以上の
厚さは除外されないが、所望の銅堆積の特性を増しはせ
ず、相互接続の全体的抵抗を増す傾向がある。
【００１０】シリサイド形成の方法は、厳密でなくてよ
い。しかし、パラジウムシリサイドのようなシリサイド
は、誘電体層のような層１４中の開口を通して、シリコ
ン表面１１上に、パラジウムのような元素金属１０を堆
積させ、この界面を２００ないし３００℃の範囲の温度
に加熱することによって形成すると便利である。一般
に、相互接続の底部において、すなわち１０までのアス
ペクト比においてでさえも、元素金属を堆積させるため
にスパッタリング及び蒸着のようなプロセスを用いると
有利である。加熱により金属とシリコンの相互接続が起
り、シリサイド５が形成される。パラジウムを完全にシ
リサイドに変えることは望ましいが、必ずしも必要では
ない。エッチング中にシリサイド上の変化していないパ
ラジウムを除去することが可能である。多層相互接続又
は拡散障壁の導入といった応用の場合、ベースシリコー
ン層を形成するために、ポリシリコン層を用いることが
できる。しかしこの場合は、低い最小相互接続抵抗を保
つために、シリコンを完全にシリサイドに変えることが
望ましい。
【００１１】一度所望のシリサイドが形成されたら、銅
の堆積が必要でない領域から、元素金属１０が除かれ
る。この除去は、１８で示されるように、たとえば所望
の銅メッキが起るのに十分なパラジウムシリサイドを残
したまま、元素金属を除去するエッチングによって行え
る。パラジウムの場合のそのようなエッチャントの例
は、体積にして１０の濃硝酸、１の濃塩酸及び１０の氷
酢酸である。次に、残ったシリサイドを無電解メッキ槽
のようなメッキ槽に入れ、シリサイド５上に銅領域２０
を生成させる。
【００１２】無電解メッキ槽の正確な化学成分は厳密で
なくてよく、マクデアミド社からのMACuDep 54のような
従来の槽を用いると有用である。典型的な場合、無電解
銅メッキ槽は銅イオンを還元し元素状態とするために、
電子を供給するためのフォルムアルデヒドのような還元
剤と槽の安定性と銅の物理的特性を制御するための添加
物とを含む。これらの添加物はよく知られており、無電
解メッキ：基礎及び応用、ジー・オー・マロリー（G.O.
Mallory)及びジェイ・ビー・ハドウー（J.B.Hajdu)編、
エイイーエス、オーランド、フロリダ、１９９０のよう
な概説に述べられている。
【００１３】与えられた槽での銅の形成速度は、メッキ
を行う温度によって最も容易に制御される。図３はMACu
Dep 54槽の場合の、温度の関数として、パラジウム表面
上への銅堆積の典型的な速度を示す（図２はパラジウム
金属と比較したパラジウムシリサイドにより生じた堆積
速度を示す。）。一般に、この槽のプロセスの場合、３
０ないし５０℃の範囲の温度が用いられる。なぜならば
３０℃以下の温度ではメッキが好ましくないほど遅く、
一方５０℃以上の速度では銅の自然発生的な分解と、非
選択性の堆積が起るからである。具体的な槽組成に対す
る有用な正確な温度範囲は、試験用試料を用いることに
よって、容易に決められる。
【００１４】上述のように、メッキはシリサイド上又は
銅堆積が進行する上にのみ起る。未反応の金属、たとえ
ばパラジウムを除去するために上述のようにエッチされ
た二酸化シリコンを含むような隣接領域、あるいは金属
に露出されなかった、たとえばシリコンのような下の領
域上には、メッキは起らない（エッチされた二酸化シリ
コン表面をラザフォード後方散乱（ＲＢＳ）で調べる
と、０．０１単原子層未満の銅、すなわちＲＢＳの検出
限界以下の銅しか存在しないことが示される。）。
【００１５】相互接続中で生じる銅堆積は、一般に約
２．０マイクロオーム−cm、すなわちバルク銅について
の理論値１．７マイクロオーム−cmに近い抵抗率を有す
る。定性的なスコッチテープ粘着試験では、パラジウム
シリサイド上の銅は、ベース基板に対して、許容しうる
機械的粘着性をもつことが示される。シリコン寿命の無
接触フォトキャリヤ減衰測定では、無電解銅メッキ槽中
に露出したことによる損失は、ほとんどないことが示さ
れる。たとえば、SiO2被覆領域は露出前に４４０μs の
寿命を有したが、４２℃で無電解槽に１５分間露出した
後は、３９０μsで、これはＶＬＳＩ技術で十分許容さ
れる。
【００１６】イオン注入又は複数の材料の堆積のような
プロセスを通じて、銅中に他の材料を導入することによ
る銅特性の修正が許容される。上述のように、パラジウ
ムシリサイド以外のシリサイドの使用も許容される。一
般に、金属シリサイドに対応する酸化されていない金属
が十分な触媒作用をするなら、その表面が不活性化され
ていない限り、そのシリサイドと同様に働く。たとえ
ば、もし形成中生じる表面酸化物が、たとえばフッ化水
素酸のような材料でエッチングすることにより除去され
るなら、パラジウムシリサイド以外のシリサイドが許容
される。これらの理由により、フォルムアルデヒドによ
る銅イオンの還元に基づく槽の場合、タンタル、チタン
及びコバルトの未処理シリサイドは、適切ではない。し
かし、シリサイドが触媒である還元化学を有する槽とと
もに、そのようなシリサイドは除去されない。更に、も
しそれらの表面が銅メッキを開始させるのに十分なパラ
ジウムシリサイド又は他の活性化触媒を含むなら、これ
らのシリサイドは除かれない。
【００１７】以下の例は本発明に含まれるプロセス条件
の例を示す。例１ 二酸化シリコンの３μｍの厚さの層を有するシリコンウ
ェハが、従来技術のリソグラフィとエッチ技術を用いて
パターン形成され、０．５μｍないし４μｍの窓が形成
され、試験用試料として使われた。５００オングストロ
ームのパラジウムを、表面全体に蒸着させた。試料を１
０-8 torr の圧力において２５０℃で２時間加熱し、窓
の底におけるパラジウムシリサイドを形成した。
【００１８】体積で１０の硝酸、１０の酢酸及び１の塩
酸でエッチャントを組合せ、使用前に少くとも２時間反
応させた。この準備時間中、このエッチャントを磁気か
く拌で混合した（パラジウム除去に対する効果は、この
要因には依存しないが、準備時間は固着薄膜のその後の
堆積を増進するようにみえる。）。
【００１９】アニールされたパラジウム被覆試料は、二
酸化シリコン表面上の未反応パラジウムを除去するた
め、エッチャントに浸した。エッチングした試料は直ち
に蒸留水、メタノールで順に洗浄し、窒素流下で乾燥さ
せた。次に、銅堆積のため、試料を４５分間無電解銅槽
中に浸した（槽は４２℃のMACuDep 54であった。）。
【００２０】ラザフォード後方散乱測定により、二酸化
シリコン上の未反応パラジウムのすべてが、１分間の処
理で溶解したことがわかった。パラジウムシリサイド上
のパラジウム含有量は、約３分間で本質的に損われない
（エッチャント中での５分間の処理では最初の５００オ
ングストロームの全パラジウム量が約６オングストロー
ムに減少することがわかった。しかし、この少量のパラ
ジウムシリサイドが存在するだけでも、銅堆積は効果的
に進んだ。）。比較として、未処理パラジウムで被覆さ
れ、上述のようにエッチされたシリコン試料は、無電解
槽中で銅堆積を開始させるのに必要な触媒機能を有さな
かった。
【００２１】例２ エッチャント中の酢酸の部分を、水で置きかえた。図４
は各種エッチャント組成に対する例１のプロセスに従う
エッチ速度を示す。適切に稀釈することにより、未反応
パラジウムの選択的除去に対するより便利な動作窓が可
能になる。
【図面の簡単な説明】
【図１】図１は本発明のプロセスの概略図である。
【図２】本発明に付随した特性を示す図である。
【図３】本発明に付随した特性を示す図である。
【図４】本発明に付随した特性を示す図である。
【符号の説明】
５ シリサイド １０ 元素金属 １１ シリコン表面 １４ 層 ２０ 銅領域
フロントページの続き (72)発明者 グレッグ スミオ ヒガシ アメリカ合衆国 07920 ニュージャー シィ，バスキング リッジ，ホワイトナ ック ロード 111 (72)発明者 セシリア インシ マック アメリカ合衆国 07921 ニュージャー シィ，ベドミンスター，ストーン ラン ロード 51 (72)発明者 バリー ミラー アメリカ合衆国 07974 ニュージャー シィ，マレイ ヒル，フォックス ラン 54 (56)参考文献 特開 昭53−139971（ＪＰ，Ａ) 特開 昭63−12155（ＪＰ，Ａ) 特開 昭58−6967（ＪＰ，Ａ) 特開 平１−196143（ＪＰ，Ａ) 特開 昭60−52044（ＪＰ，Ａ) 特開 昭63−60546（ＪＰ，Ａ) 特公 昭63−4335（ＪＰ，Ｂ１) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/288 H01L 21/28 H01L 21/768

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】 基板上に層を形成し、該層を通して該基
    板に開口を形成し、該開口の底部に配置された領域中の
    該基板上に、金属シリサイドの領域を形成し及び該シリ
    サイド上に銅材料をメッキする工程からなるデバイスの
    製造方法であって、該金属シリサイドが、銅メッキにお
    ける銅イオンの還元のための触媒として機能するように
    選択されることを特徴とする電子デバイスの製造方法。
  2. 【請求項２】 請求項１に記載の製造方法において、該
    金属シリサイドはパラジウムシリサイドを含むことを特
    徴とするデバイスの電子デバイスの製造方法。
  3. 【請求項３】 請求項１に記載の製造方法において、該
    層は誘電体材料を含むことを特徴とする電子デバイスの
    製造方法。
  4. 【請求項４】 請求項３に記載の製造方法において、該
    誘電体は二酸化シリコンから成ることを特徴とする電子
    デバイスの製造方法。
  5. 【請求項５】 請求項１に記載の製造方法において、該
    基板は加工中の集積回路を含むことを特徴とする電子デ
    バイスの製造方法。
  6. 【請求項６】 請求項１に記載の製造方法において、該
    シリサイドは該層上及び該開口中に、該金属を堆積させ
    ることにより形成され、該領域はシリコンから成ること
    を特徴とするデバイスの電子デバイスの製造方法。
  7. 【請求項７】 請求項６に記載の製造方法において、該
    層上の該金属は該メッキの前に除去されることを特徴と
    する電子デバイスの製造方法。
  8. 【請求項８】 請求項７に記載の製造方法において、該
    除去はエッチングから成ることを特徴とする電子デバイ
    スの製造方法。
  9. 【請求項９】 請求項１に記載の製造方法において、該
    メッキは無電解メッキ槽を用いて行われることを特徴と
    する電子デバイスの製造方法。
  10. 【請求項１０】 請求項９に記載の製造方法において、
    該槽はフォルムアルデヒドと銅イオン源を含むことを特
    徴とする電子デバイスの製造方法。
  11. 【請求項１１】 基板上に層を形成し、該層を通して該
    基板に開口を形成し、該開口に金属を堆積させ、該堆積
    金属を加熱して基板材料と反応させて金属シリサイドを
    形成し、金属シリサイド表面の上の酸化物をエッチング
    により除去し、表面酸化物のエッチング後の金属シリサ
    イド上に銅材料をメッキする工程からなるデバイスの製
    造方法であって、該金属シリサイドが銅メッキにおける
    銅イオンの還元のための触媒として機能するように該金
    属は選択されることを特徴とする電子デバイスの製造方
    法。
JP26045892A 1991-09-30 1992-09-30 電子デバイスの製造方法 Expired - Lifetime JP3404057B2 (ja)

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Application Number Priority Date Filing Date Title
US76850391A 1991-09-30 1991-09-30
US768503 1991-09-30

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