JP3399046B2 - Hall element - Google Patents

Hall element

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JP3399046B2
JP3399046B2 JP25450193A JP25450193A JP3399046B2 JP 3399046 B2 JP3399046 B2 JP 3399046B2 JP 25450193 A JP25450193 A JP 25450193A JP 25450193 A JP25450193 A JP 25450193A JP 3399046 B2 JP3399046 B2 JP 3399046B2
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Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】GaInAsとのヘテロ接合から
なるホール素子に係わり特に、素子の高感度化に関す
る。
BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to a Hall element composed of a heterojunction with GaInAs, and more particularly to high sensitivity of the element.

【0002】[0002]

【従来の技術】磁界を検知し、その強度、即ち磁界強度
に応じて電気信号を発生する、いわゆる磁電変換素子の
一つとしてホール(Hall)素子が知られている。こ
のホール素子は磁場を印加した際に、ホール効果として
知られている半導体内の電子の運動によって発生するホ
ール電圧を検知量とする一種の磁気センサーであり、磁
気を検出媒体とする回転検出、位置検出センサー、或は
電流センサー等としての他、磁界強度測定用の測定子
(プローブ)などとして応用され、産業界で利用されて
いる。
2. Description of the Related Art A Hall element is known as one of so-called magnetoelectric conversion elements which detects a magnetic field and generates an electric signal according to the strength thereof, that is, the magnetic field strength. This Hall element is a kind of magnetic sensor that detects the Hall voltage generated by the movement of electrons in the semiconductor known as the Hall effect when a magnetic field is applied, as a detection amount. Besides being used as a position detection sensor, a current sensor, etc., it is used as a probe (probe) for measuring magnetic field strength, and is used in industry.

【0003】ホール素子用の半導体材料としてはシリコ
ン(Si)、ゲルマニウム(Ge)などの元素半導体の
他、アンチモン化インジウム(InSb)、ヒ化インジ
ウム(InAs)やヒ化ガリウム(GaAs)等の元素
周期律表の第 III族に属する元素と同じく第V族に属す
る二つの元素を化合させてなる III−V族2元化合物半
導体も使用される。しかし、従来の化合物半導体からな
るホール素子を見れば、用いる半導体の物性に依ってホ
ール素子の特性上に一長一短が存在する。例えば、Ga
Asから成るホール素子はGaAs半導体のバンドギャ
ップが比較的大きい事により素子特性の温度変化は少な
いものの、逆に移動度が多少低いため積感度はInSb
から成るホール素子に比較し低いという欠点がある。一
方、InSbホール素子はInSb半導体のバンドギャ
ップが低いため特性の温度変化は大きいが、高い積感度
が得られる利点を有している。
Semiconductor materials for Hall elements include elemental semiconductors such as silicon (Si) and germanium (Ge), as well as elements such as indium antimonide (InSb), indium arsenide (InAs) and gallium arsenide (GaAs). A III-V binary compound semiconductor obtained by combining two elements belonging to Group V with an element belonging to Group III of the periodic table is also used. However, looking at a conventional Hall element made of a compound semiconductor, there are advantages and disadvantages in the characteristics of the Hall element depending on the physical properties of the semiconductor used. For example, Ga
The Hall element made of As has a small change in temperature due to the relatively large band gap of the GaAs semiconductor, but on the contrary, its mobility is somewhat low, so that the product sensitivity is InSb.
It has the drawback of being lower than the Hall element consisting of. On the other hand, the InSb Hall element has an advantage that a high product sensitivity can be obtained although the characteristic temperature change is large because the band gap of the InSb semiconductor is low.

【0004】最近では、自動車エンジンの精密な回転制
御等、高温環境下に於ける精密センシング技術の必要性
が高まり、高いホール電圧を出力する能力を有し、且つ
温度による素子特性の変化を低く抑制した新たな高性能
ホール素子が要望されるに至っている。ここで、ホール
電圧は半導体材料のホール係数に依存し、ホール係数が
大きい程、ホール電圧の出力能力は高い。また、このホ
ール係数は半導体材料の移動度に比例して増加する。従
って、高いホール出力電圧を得るには、即ち高感度なホ
ール素子を得るには高い電子移動度を発現する半導体材
料を使用する必要がある。
Recently, the need for precision sensing technology in high temperature environments, such as precise rotation control of automobile engines, has increased, it has the ability to output a high Hall voltage, and the change in element characteristics due to temperature is low. There has been a demand for new high-performance Hall elements that are suppressed. Here, the Hall voltage depends on the Hall coefficient of the semiconductor material, and the higher the Hall coefficient, the higher the Hall voltage output capability. The Hall coefficient also increases in proportion to the mobility of the semiconductor material. Therefore, in order to obtain a high Hall output voltage, that is, to obtain a highly sensitive Hall element, it is necessary to use a semiconductor material exhibiting a high electron mobility.

【0005】このため、産業界からの高性能ホール素子
の要望と相まって半導体材料の物性面からの検討も進
み、近年では、2次元的に閉じ込められた、いわゆる2
次元電子ガス(two-dimensional electron gas)により
顕現される高移動度特性を利用したホール素子も提案さ
れるに至っている(例えば、特公平3−25035)。
しかし、この様な2次元電子を利用するホール素子の研
究、開発の歴史は古く、Si半導体と二酸化珪素(Si
2 )とのヘテロ接合構造、いわゆるSiMOS(meta
l-oxide-semiconductor )構造により発現される2次元
電子を利用したホール素子も1960年代半ばに既に報
告されている(例えば、R.C. GALLAGHER and W.S. CORA
K, Solid-State Electronics, 第9巻(1966年)、
571〜580頁)。更には、SiMOS構造を有する
ホール素子の理論的な解明もなされるに至っている(例
えば、RICHARD S. HEMMERT, Solid-State Electronics,
第17巻(1974年)、1039〜1043頁)。
For this reason, in consideration of physical properties of semiconductor materials, the so-called two-dimensional confinement, which is called two-dimensional confinement, has been advanced in recent years in response to the demand for high-performance Hall elements from the industrial world.
A Hall element utilizing a high mobility characteristic manifested by a two-dimensional electron gas has also been proposed (for example, Japanese Patent Publication No. 3-25035).
However, the history of research and development of Hall elements using such two-dimensional electrons is old, and Si semiconductor and silicon dioxide (Si
Heterojunction structure with O 2), so-called Simos (meta
Hall devices using two-dimensional electrons expressed by the l-oxide-semiconductor structure have already been reported in the mid-1960s (eg RC GALLAGHER and WS CORA).
K, Solid-State Electronics, Volume 9 (1966),
571-580). Furthermore, theoretical understanding of Hall elements having a SiMOS structure has been made (for example, RICHARD S. HEMMERT, Solid-State Electronics,
Volume 17 (1974), 1039-1043).

【0006】また、最近ではGaAsやInP等の2元
系化合物半導体と従来と同様の III−V族化合物半導体
でも三種類の元素を混合させてなるヒ化ガリウム・アル
ミニウム(Alx Ga1-x As:xは混晶比を表す。)
やヒ化ガリウム・インジウム(Gax In1-x As:x
は混晶比を表す。)などの化合物三元混晶とのヘテロ接
合により、2次元電子ガスを形成する方法もある(例え
ば、特公昭59−46425及びUSP4,163,3
27)。この様な2次元電子ガスを得るためのヘテロ接
合は、真性半導体と同真性半導体に比較し高いバンドギ
ャップを備えているN形の半導体から構成される。例え
ば、AlGaAsをN形半導体としGaAsを真性半導
体とする2次元電子を得るためのヘテロ接合の組合せ
は、既に公知である(例えば、特公昭59−46425
及び特公昭59−53714)。この様な公知の組合せ
に基づくヘテロ接合により形成された2次元電子ガスを
用いる半導体装置としては、ショットキー接合特性を有
するゲート電極を具備した高移動度電界効果型トランジ
スタとして実現されるに至っている。
Recently, gallium arsenide aluminum (Al x Ga 1-x) is formed by mixing three kinds of elements in a binary compound semiconductor such as GaAs or InP and a conventional III-V group compound semiconductor. As: x represents a mixed crystal ratio.)
And gallium indium arsenide (Ga x In 1-x As: x
Represents a mixed crystal ratio. There is also a method of forming a two-dimensional electron gas by a heterojunction with a compound ternary mixed crystal such as (1) (for example, Japanese Patent Publication No. 59-46425 and USP 4,163,3).
27). The heterojunction for obtaining such a two-dimensional electron gas is composed of an intrinsic semiconductor and an N-type semiconductor having a bandgap higher than that of the intrinsic semiconductor. For example, a combination of heterojunctions for obtaining two-dimensional electrons in which AlGaAs is an N-type semiconductor and GaAs is an intrinsic semiconductor is already known (for example, Japanese Patent Publication No. 59-46425).
And JP-B-59-53714). A semiconductor device using a two-dimensional electron gas formed by a heterojunction based on such a known combination has been realized as a high mobility field effect transistor having a gate electrode having Schottky junction characteristics. .

【0007】この様な公知の組合せとしては、他に上記
引例中にGax In1-x AsとInPとのヘテロ接合が
挙げられている。この他、2次元電子ガスを得るための
種々の III−V族化合物半導体材料相互によるヘテロ接
合の組合せが既に公知となっているに加え、ゲルマニウ
ム(Ge)などの単体半導体材料とのヘテロ接合による
2次元電子の形成例も既に挙げられている(特公昭59
−53714)。いずれにしても、2次元電子ガスを形
成するに肝要な事は、電子親和力を互いに異にする半導
体を結合させることにある。
As such a known combination, a heterojunction of Ga x In 1-x As and InP is mentioned in the above references. In addition to the known heterojunction combinations of various III-V group compound semiconductor materials for obtaining a two-dimensional electron gas, a heterojunction with a single semiconductor material such as germanium (Ge) is also known. An example of two-dimensional electron formation has already been given (Japanese Patent Publication No. 59).
-53714). In any case, what is essential for forming a two-dimensional electron gas is to combine semiconductors having different electron affinities.

【0008】ここで、2次元電子を利用したホール素子
の高感度化という観点から、従来の技術の動向について
探るに、電子親和力を互いに異にする2次元電子ガスを
発現するために、既に知られているGaInAs/In
Pヘテロ接合系を基にGaxIn1-x AsをN形半導体
としInPを真性半導体としたヘテロ接合によってもた
らされる2次元電子ガスを磁気感応部とする、感度の高
いホール素子に関する提案もなされている(特公平3−
25035)。
Here, from the viewpoint of increasing the sensitivity of a Hall element using two-dimensional electrons, in order to explore the trend of the conventional technology, it has already been known to develop two-dimensional electron gases having different electron affinities. GaInAs / In
A proposal has also been made on a Hall element with high sensitivity, which uses a two-dimensional electron gas produced by a heterojunction in which Ga x In 1-x As is an N-type semiconductor and InP is an intrinsic semiconductor based on a P heterojunction system as a magnetically sensitive portion. It is (special fair 3-
25035).

【0009】また、極く最近ではヘテロ接合を形成する
組合わせは同一であるが、逆にGax In1-x Asに真
性半導体としての役目を担わせ、InPをN形半導体と
した場合に於いても高感度ホール素子が実現されるに至
っている(例えば、奥山 忍他、1992年秋季第53
回応用物理学会学術講演会予稿集No.3(1992年
応用物理学会発行)、講演番号16a−SZC−16、
1078頁)。この新たなGaInAsホール素子は特
性の温度変化も比較的小さく、且つまた室温移動度が極
めて高いために従来にない優れた積感度をもたらすと報
告されている。
Further, although the combination forming a heterojunction is the same most recently, conversely, when Ga x In 1 -x As plays a role as an intrinsic semiconductor and InP is an N-type semiconductor. Even in this case, a high-sensitivity Hall element has been realized (for example, Shinobu Okuyama et al., Autumn 1993 53rd).
Proceedings No. 3 (published by Japan Society of Applied Physics), Lecture No. 16a-SZC-16,
1078). It has been reported that this new GaInAs Hall element brings about an unprecedented excellent product sensitivity because the characteristic temperature change is relatively small and the room temperature mobility is extremely high.

【0010】[0010]

【発明が解決しようとする課題】しかし、この様なGa
InAs/InPヘテロ接合系によって発現される高移
動度特性を利用した高感度ホール素子に於いても、定常
的に安定して所望の高感度特性が得られるとは限らな
い。それは、GaInAsとInPとのヘテロ接合によ
り高い室温移動度が得られるという報告は既に、なされ
てはいるものの(例えば、小沼 賢二郎他、1992年
秋季第53回応用物理学会学術講演会講演予稿集No.
1(応用物理学会発行)、講演番号18a−ZE−3、
282頁)、同ヘテロ接合系に於ける高移動度が顕現さ
れる機構は未だ明白になっていない。このため、Gax
In1-x Asに真性半導体としての役目を担わせたIn
Pとのヘテロ接合ホール素子に於いては、高感度特性が
安定して得られないと言う欠点が存在していた。
[Problems to be Solved by the Invention] However, such Ga
Even in a high-sensitivity Hall element that utilizes the high mobility characteristics exhibited by the InAs / InP heterojunction system, the desired high-sensitivity characteristics are not always stably obtained. Although it has already been reported that a high room temperature mobility can be obtained by a heterojunction between GaInAs and InP (for example, Kenjiro Onuma et al., Proceedings of the 53rd JSAP Autumn Meeting, 1992). .
1 (published by Japan Society of Applied Physics), Lecture No. 18a-ZE-3,
282), the mechanism of high mobility in the same heterozygous system has not been clarified yet. Therefore, Ga x
In 1-x As that plays a role as an intrinsic semiconductor
The heterojunction Hall element with P has a drawback that high sensitivity characteristics cannot be stably obtained.

【0011】本発明は係る事態を克服すべくなされたも
ので、GaInAs/InPヘテロ接合を含む高感度ホ
ール素子用の母体材料が、本来保有する高電子移動度特
性を安定して得るために、当該ヘテロ接合材料の構成要
素が具備すべき要件を明確にし、もって感度特性に優れ
るGaInAs/InPヘテロ接合ホール素子を安定的
に得る新たな手段を提供する。
The present invention has been made to overcome such a situation, and in order to stably obtain the high electron mobility characteristic originally possessed by the base material for the high sensitivity Hall element including the GaInAs / InP heterojunction, The requirements that the constituent elements of the heterojunction material should have are clarified, and a new means for stably obtaining a GaInAs / InP heterojunction Hall element having excellent sensitivity characteristics is provided.

【0012】[0012]

【課題を解決するための手段】本発明はGax In1-x
AsとInP等の III−V族化合物半導体とのヘテロ接
合を含む母体材料がその高感度特性を如何なく、且つ安
定的に発現するために具備すべき要件を明確にする。即
ち、Gax In1-x Asと他の III−V族化合物半導体
とのヘテロ接合によりもたらされる高移動度特性を利用
するホール素子に於いて、感磁部となす該Gax In
1-x Asのキャリア濃度を1×1015cm-3以上、5×
1017cm-3以下とする。層厚は同層のキャリア濃度に
対応した空乏層の厚さより小さくする。Gax In1-x
AsとInPとによりヘテロ接合を形成するにあって
は、当該ヘテロ接合の界面からの距離にして50nm以
内のInP層の内部に歪層を設ける。また、Gax In
1-x AsとAlx In1-x Asとによりヘテロ接合を形
成するにあっては、ヘテロ接合の界面からの距離にして
50nm以内のAlx In1-x As層内に歪を設ける。
これらにより、安定して高い電子移動度を顕現させ高感
度特性を有するホール素子を与えるものである。
The present invention is based on Ga x In 1-x.
Clarify the requirements that a host material including a heterojunction of As and a III-V group compound semiconductor such as InP should have in order to stably and stably exhibit its high sensitivity characteristics. That is, in a Hall element that utilizes the high mobility characteristics brought about by the heterojunction between Ga x In 1-x As and another III-V group compound semiconductor, the Ga x In that forms the magnetically sensitive portion is used.
Carrier concentration of 1-x As is 1 × 10 15 cm −3 or more, 5 ×
It should be 10 17 cm -3 or less. The layer thickness is made smaller than the thickness of the depletion layer corresponding to the carrier concentration of the same layer. Ga x In 1-x
In forming a heterojunction with As and InP, a strained layer is provided inside the InP layer within 50 nm from the interface of the heterojunction. In addition, Ga x In
1-x As and In the form a heterojunction by the Al x In 1-x As, in the distance from the interface of the heterojunction providing the Al x an In strain 1-x As layer within 50nm.
As a result, a Hall element having stable electron emission and high sensitivity can be obtained.

【0013】通常、GaInAsヘテロ接合ホール素子
の形成に当たっては半絶縁性を有する高抵抗のInP単
結晶基板が使用される。ホール素子の実用上としては比
抵抗が104 Ω・cm以上、108 Ω・cm以下のIn
P単結晶を基板を用いるのが一般的である。これらの結
晶は液体封止チョクラルスキー(LEC)法や、最近で
は VB法と称される垂直ブリッジマン法等により製作
されている。
Usually, in forming a GaInAs heterojunction Hall element, a high-resistance InP single crystal substrate having a semi-insulating property is used. For practical use of the Hall element, In having a specific resistance of 10 4 Ω · cm or more and 10 8 Ω · cm or less
It is common to use a substrate of P single crystal. These crystals are manufactured by the liquid-encapsulated Czochralski (LEC) method, or recently the vertical Bridgman method called VB method.

【0014】このInP単結晶基板上に感磁部層となす
n形Gax In1-x As層を形成するが、通常は感磁部
とするGax In1-x As層に高い電子移動度を保持さ
せるために、InP単結晶基板からのFe不純物のGa
x In1-x Asエピタキシャル成長層への拡散の抑制な
どを期して、先ずはInP単結晶基板上にInPをバッ
ファ層(緩衝層)として堆積するのが一般的である。こ
のバッファ層を設けることにより結晶欠陥等のGax
1-x Asエピタキシャル成長層への伝幡を抑制するな
どの効果を生じるため、Gax In1-x As層の電子移
動度をいたずらに低下させずに、GaInAsホール素
子の高感度特性を保持できるなどの利点を招く。また、
バッファ層にはInPに限らず他の材質、例えばAlx
In1-xAsを用いても同様の効果が得られる。
An n-type Ga x In 1-x As layer serving as a magnetic sensing layer is formed on this InP single crystal substrate, and normally, a high electron transfer is caused in the Ga x In 1-x As layer serving as a magnetic sensing part. In order to maintain the temperature, the Fe impurity Ga from the InP single crystal substrate is used.
For the sake of such x In 1-x As epitaxial layer of diffusion to suppress, first, to deposit the InP on InP single crystal substrate as a buffer layer (buffer layer) is generally used. By providing this buffer layer, Ga x I
Since the effect of suppressing the propagation to the n 1-x As epitaxial growth layer is produced, the electron mobility of the Ga x In 1-x As layer is not unnecessarily lowered and the high sensitivity characteristics of the GaInAs Hall element are maintained. It brings advantages such as being able to. Also,
The buffer layer is not limited to InP and other materials such as Al x
The same effect can be obtained by using In 1-x As.

【0015】上記のInPバッファ層並びにGax In
1-x As層の成長方法には、特に制限はなく液相エピタ
キシャル成長法(LPE法)、分子線エピタキシャル成
長法(MBE法)や有機金属熱分解気相成長法、いわゆ
るMOVPE、或はまたMOVPEとMBE双方を複合
させたMO・MBE法などが適用できる。
The above InP buffer layer and Ga x In
The growth method of the 1-x As layer is not particularly limited, and liquid phase epitaxial growth method (LPE method), molecular beam epitaxial growth method (MBE method), metalorganic pyrolysis vapor phase growth method, so-called MOVPE, or MOVPE is used. The MO / MBE method in which both MBEs are combined can be applied.

【0016】また、前記Gax In1-x Asの混晶比x
については、0.37≦x≦0.57とするのが望まし
い。何故ならば、InPに格子整合するGax In1-x
Asの混晶比0.47からxがずれるに伴いGax In
1-x AsとInPとの格子定数の差、即ち格子不整合度
も顕著となり多量の結晶欠陥等を誘発し結晶性の低下を
招く。また、電子移動度の低下等の電気的特性をも悪化
させ、ホール素子の積感度の改善に多大な支障を来すか
らである。
The mixed crystal ratio x of the Ga x In 1-x As
With respect to, it is desirable that 0.37 ≦ x ≦ 0.57. Because Ga x In 1-x lattice-matched to InP
As x shifts from the mixed crystal ratio of As of 0.47, Ga x In
The difference in the lattice constant between 1-x As and InP, that is, the degree of lattice mismatching becomes remarkable, which induces a large amount of crystal defects and the like, resulting in deterioration of crystallinity. Further, it is also because the electrical characteristics such as a decrease in electron mobility are deteriorated, and the product sensitivity of the Hall element is greatly hindered.

【0017】また、Gax In1-x As層のキャリア濃
度については、このヘテロ接合系に於いて高移動度特性
を安定して発揮させるために最適な1×1015cm-3
上、5×1017cm-3以下に限定する。何故ならば、キ
ャリア濃度が1×1015cm-3未満であると感磁層の抵
抗が高くなり、ホール素子とした場合の入力並びに出力
電極のオーミック特性の不安定性を生ずるからである。
一方、キャリア濃度が5×1017cm-3を越えると電子
移動度の低下が顕著となり、高い感度を有するホール素
子を得るに得策ではないからである。
The carrier concentration of the Ga x In 1-x As layer is 1 × 10 15 cm -3 or more, which is optimum for stably exhibiting high mobility characteristics in this heterojunction system, and 5 It is limited to x 10 17 cm -3 or less. This is because when the carrier concentration is less than 1 × 10 15 cm −3 , the resistance of the magneto-sensitive layer becomes high and the ohmic characteristics of the input and output electrodes of the Hall element become unstable.
On the other hand, when the carrier concentration exceeds 5 × 10 17 cm −3 , the electron mobility is significantly reduced, and it is not a good idea to obtain a Hall element having high sensitivity.

【0018】Gax In1-x As感磁層の膜厚は前項に
記載のGax In1-x As層のキャリア濃度に対応した
空乏層領域の厚さより小さくする。この空乏層とは零バ
イアス下での空乏領域を指す。今、電子の単位電荷を
q、GaInAsの誘電率をKs 、真空誘電率をε0 と
すれば、空乏層の領域(W)は次の式(1)で表せる
(河東田 隆著、『半導体評価技術』1991年、産業
図書(株)発行、234頁)。
The thickness of the Ga x In 1-x As magnetosensitive layer is made smaller than the thickness of the depletion layer region corresponding to the carrier concentration of the Ga x In 1-x As layer described in the previous section. The depletion layer means a depletion region under zero bias. Now, if the unit charge of electrons is q, the permittivity of GaInAs is Ks, and the vacuum permittivity is ε0, the region of the depletion layer (W) can be expressed by the following equation (1) (Kawatoda Takashi, "Semiconductor Evaluation Technology"). ], 1991, published by Sangyo Tosho Co., Ltd., p. 234).

【化1】 Vbiは拡散電位、Vは印加電圧を表す。Nd はドナー濃
度である。アクセプター濃度をNa とするとn形層のキ
ャリア濃度(n)とNd 、Na はn=Nd −Na の関係
にある。ここで、Nd ≫Na の場合、n=Nd となる。
本発明に係わるWはV=0での値である。従って、Wは
式(1)を簡略した式(2)で与えられる。
[Chemical 1] Vbi represents a diffusion potential and V represents an applied voltage. N d is the donor concentration. When the acceptor concentration is N a , the carrier concentration (n) of the n-type layer and N d and N a have a relationship of n = N d −N a . Here, if N d >> N a , then n = N d .
W according to the present invention is a value at V = 0. Therefore, W is given by equation (2) which is a simplified version of equation (1).

【化2】 ε0 は8.85×10-14 F/cmで、qは1.6×1
-19 Cである。Ksの値はGaAsが13.5、In
Asが11.5である(宮沢 久雄著、『初学者のため
の半導体』1992年、玉川大学出版部発行)。両値か
ら補間法により求めると、例えばInPと格子整合する
Ga0.47In0.53AsのKs 値は12.4となる。従っ
て、Nd =5×1017cm-3の時、Vbi=1とすれば、
W=480Åとなる。Nd =1×1015cm-3では、
1.1μmとなる。
[Chemical 2] ε 0 is 8.85 × 10 −14 F / cm, and q is 1.6 × 1.
It is 0 -19 C. The value of Ks is 13.5 for GaAs and In
As is 11.5 (Mr. Hisao Miyazawa, "Semiconductor for Beginners", 1992, published by Tamagawa University Press). When Ks value of Ga0.47In0.53As that lattice-matches with InP is 12.4 when calculated by the interpolation method from both values. Therefore, when N d = 5 × 10 17 cm -3 and Vbi = 1,
W = 480Å. With N d = 1 × 10 15 cm −3 ,
It becomes 1.1 μm.

【0019】本発明の様にGaInA層の膜厚をそのキ
ャリア濃度に応じた空乏層の幅(W)以下とするのは、
ヘテロ接合界面にキャリア(電子)を蓄積させるためで
ある。ヘテロ界面に電子を蓄積するのは高い電子移動度
を顕現させるためである。零バイアスで空乏層の先端が
GaInAs層の内部を透過していない場合、GaIn
As層内に残存する電子が存在する。この状態を図5に
模式的に示す。これではGaInAs層内の電子を効率
良くヘテロ界面に蓄積できず、電子移動度の向上に寄与
しない。GaInAs層内の電子をヘテロ界面に蓄積さ
せるには、ショットキー接合を形成し逆バイアスを印加
して空乏層を拡張させる必要がある。しかし、これは製
作工程の追加を伴い、ホール素子の素子化にとって煩雑
となる。GaInAs層の膜厚を空乏層幅以下とすれ
ば、零バイアスで空乏層の先端はGaInAs層を通過
しヘテロ界面に到達する。よって、GaInAs層内の
電子は同層の内部から掃き出され、ヘテロ界面に蓄積し
電子移動度の向上が果たせる。この様子を図6に模式的
に示す。
As in the present invention, the thickness of the GaInA layer is set to be equal to or less than the width (W) of the depletion layer according to its carrier concentration.
This is because carriers (electrons) are accumulated at the heterojunction interface. The reason for accumulating electrons at the hetero interface is to realize high electron mobility. When the tip of the depletion layer does not penetrate the inside of the GaInAs layer at zero bias, GaIn
There are remaining electrons in the As layer. This state is schematically shown in FIG. In this case, the electrons in the GaInAs layer cannot be efficiently accumulated at the hetero interface, which does not contribute to the improvement of electron mobility. In order to accumulate the electrons in the GaInAs layer at the hetero interface, it is necessary to form a Schottky junction and apply a reverse bias to expand the depletion layer. However, this involves a manufacturing process and becomes complicated for forming a Hall element. If the thickness of the GaInAs layer is set to be equal to or less than the width of the depletion layer, the tip of the depletion layer passes through the GaInAs layer and reaches the hetero interface at zero bias. Therefore, the electrons in the GaInAs layer are swept out from the inside of the GaInAs layer, accumulate at the hetero interface, and the electron mobility can be improved. This state is schematically shown in FIG.

【0020】更に本発明者は、磁気感応部となすGax
In1-x As層とInPとでヘテロ接合を形成するにあ
っては、InP層の内部の当該ヘテロ界面からの距離に
して50nm以内の範囲に歪を設けることに依って、更
なる高電子移動度化が果たされることを見出した。この
様なInP層内に歪を設ける手法には幾つかの方法があ
るが、例えば、InP層をエピタキシャル成長させ、次
に磁気感応部となすGax In1-x As層を堆積させた
後の薄膜成長工程の中の冷却工程に於いて、薄膜成長後
のウエハの冷却速度を適宣調節することにより、比較的
容易に歪をInP層内に導入出来る。本発明者が鋭意検
討した結果では、MOVPE法に於けるGax In1-x
As及びInP薄膜の一般的な成長温度である600℃
前後から200℃に約20分間の時間を要して冷却す
る、即ち毎分20℃前後の速度をもって冷却すると比較
的容易に歪を存在させることが出来る。また、InPの
成長後、磁気感応部とするGax In1-x Asを成長す
るに当り、組成比xが磁気感応部とするGax In1-x
Asのそれと多少異なるGax In1-x Asを或る程度
の層厚をもって成長させ、然る後、予定の組成比のGa
x In1-x Asを磁気感応部として成長させてもInP
層内に歪は形成され得る。但し、この場合、磁気感応部
とするGax In1-x Asの組成比と異なる組成比を有
する、極端に厚いGax In1-x AsをInPと磁気感
応部とするGax In1-x Asとの中間に介在させる
と、InP内に導入される歪が存在する領域が適正範囲
を越え、逆に磁気感応部とするGax In1-x Asに高
電子移動度特性を付与出来なくなる。従って、この様な
組成比を変化させることによって歪を導入する方法を選
択するにあっては、歪を導入するためにInPとGax
In1-x As磁気感応部との中間に挿入するGax In
1-x Asの膜厚は最大10nm程度に留めておくが良
い。
Further, the present inventor has further proposed that Ga x , which forms a magnetically sensitive portion.
In forming a heterojunction between the In 1-x As layer and InP, strain is further provided within a range of 50 nm within the distance from the hetero interface inside the InP layer. We have found that mobility can be achieved. There are several methods for providing strain in the InP layer as described above. For example, after the InP layer is epitaxially grown and then the Ga x In 1-x As layer serving as the magnetically sensitive portion is deposited, In the cooling step of the thin film growth step, the strain can be relatively easily introduced into the InP layer by appropriately controlling the cooling rate of the wafer after the thin film growth. As a result of earnest study by the present inventor, it was found that Ga x In 1-x in the MOVPE method was used.
600 ° C which is a general growth temperature of As and InP thin films
Strain can be made to exist relatively easily by cooling from about 200 to 200 ° C. for about 20 minutes, that is, cooling at a rate of about 20 ° C. per minute. In addition, after the growth of InP, when the Ga x In 1-x As serving as the magnetic sensitive portion is grown, the composition ratio x is changed to the Ga x In 1 -x serving as the magnetic sensitive portion.
Ga x In 1-x As, which is slightly different from that of As, is grown with a certain layer thickness, and then Ga of a predetermined composition ratio is obtained.
Even if x In 1-x As is grown as a magnetically sensitive portion, InP
Strains can form in the layers. However, in this case, Ga x an In that having a composition ratio different from the composition ratio of Ga x In 1-x As to the magnetically sensitive unit, an extremely thick Ga x In 1-x As and InP and the magnetically sensitive portion 1- If it is interposed in the middle of x As, the region where strain introduced in InP exists exceeds the proper range, and on the contrary, high electron mobility characteristics can be imparted to Ga x In 1-x As that is the magnetically sensitive part. Disappear. Therefore, in selecting the method of introducing strain by changing the composition ratio as described above, InP and Ga x are introduced in order to introduce strain.
In 1-x As Ga x In inserted in the middle of the magnetic sensitive section
The film thickness of 1-x As should be kept at a maximum of about 10 nm.

【0021】Gax In1-x Asとヘテロ接合させるの
は、何も前項に記載のInPに限定されずAlx In
1-x Asでも良い。Alx In1-x Asを使用する場合
にあっても、同層内に歪を設ける手法は根本的にInP
の場合と同様である。即ち、Alx In1-x Asに設け
る歪層を存在させる領域も Gax In1-x Asとのヘ
テロ接合界面からの距離にして50nm以内の距離とす
る。これにより、AlxIn1-x Asを使用した場合に
於いても、歪を介在させずに単純にGax In1- x As
とAlx In1-x Asとをヘテロ接合させた場合に比較
し格段の電子移動度の向上が果たされる。
Heterojunction with Ga x In 1-x As is not limited to InP described in the preceding paragraph, but Al x In
1-x As is acceptable. Even when Al x In 1-x As is used, the method of providing strain in the same layer is basically InP.
It is similar to the case of. That is, the region where the strained layer is provided in Al x In 1-x As is also set to be within 50 nm from the heterojunction interface with Ga x In 1-x As. As a result, even when Al x In 1-x As is used, Ga x In 1- x As is simply used without intervening strain.
The electron mobility is remarkably improved as compared with the case of heterojunction between Al x In 1-x As and Al x In 1-x As.

【0022】歪が存在する領域は、例えば透過電子顕微
鏡を用いる分析により確認できる。その一手法としてC
AT(Compositon Analysis by
Thickness−fringe)法がある(柿林
博司、永田 文男、『応用物理』第56巻、第8号
(1987)、1047頁)。同手法に依れば、物質に
依って、或いは同一物質でも組成の違いに依って間隔の
異なる干渉縞(フリンジ)が撮像される。この干渉縞の
断続性や直線性からヘテロ界面の急峻性なり、歪の存在
の有無を観測する。例としてGaInAs/InPヘテ
ロ接合のCAT像を模式的に図7に示す。InP層内に
歪が存在するとInP層側の干渉縞が曲折する。曲折し
た干渉縞が直線状に復帰する迄に要するヘテロ界面から
の距離(図7に記号dで示す。)はCAT像から測長で
きる。本発明では、この距離(d)を50nm以下とす
る。
The region where strain exists can be confirmed by analysis using, for example, a transmission electron microscope. As one method, C
AT (Composite Analysis by)
There is a "Thickness-Fringe" method (Hiroji Kakibayashi, Fumio Nagata, "Applied Physics" Vol. 56, No. 8 (1987), p. 1047). According to this method, interference fringes (fringes) having different intervals are imaged depending on the substance or even on the same substance depending on the difference in composition. The presence or absence of strain is observed because of the steepness of the hetero interface due to the discontinuity and linearity of the interference fringes. As an example, a CAT image of a GaInAs / InP heterojunction is schematically shown in FIG. When strain exists in the InP layer, the interference fringes on the InP layer side are bent. The distance from the hetero interface (indicated by symbol d in FIG. 7) required for the bent interference fringes to return to a straight line can be measured from the CAT image. In the present invention, this distance (d) is 50 nm or less.

【0023】一例として、歪を有することに依って果た
されるGax In1-x As/InPヘテロ接合に於ける
電子移動度の高度化を実際に示す。図3は本発明に係わ
る歪を具備したInP/Ga0.47In0.53Asヘテロ接
合材料の室温電子移動度とシート抵抗値との関係を示す
図である。InP層への歪の添加は、ヘテロ接合材料の
成長後の冷却速度を調節することにより行った。歪が存
在する領域はCAT法に依りヘテロ接合界面から距離に
して約25nmである。同図には従来の歪を具備してな
い同様のヘテロ接合ウエハの室温電子移動度も併せて示
す。通常の実用的なホール素子用のヘテロ接合材料のシ
ート抵抗である約100から約2000Ω/□の範囲で
比較すると、本発明に係わるウエハの有する電子移動度
は、従来の電子移動度を上回っている。例えば、約10
00Ω/□のシート抵抗で、本発明に係わるヘテロ接合
材料の室温電子移動度は8,000から12,000c
2 /V・s程度である。一方、従来例では高々6,0
00cm2 /V・s程度である。
As an example, we will demonstrate the improvement of electron mobility in a Ga x In 1-x As / InP heterojunction which is achieved by having strain. FIG. 3 is a graph showing the relationship between room temperature electron mobility and sheet resistance of the strained InP / Ga 0.47 In 0.53 As heterojunction material according to the present invention. The strain was added to the InP layer by adjusting the cooling rate after the growth of the heterojunction material. The region where strain exists is about 25 nm in distance from the heterojunction interface according to the CAT method. The figure also shows the room temperature electron mobility of a similar heterojunction wafer having no conventional strain. Comparing in the range of about 100 to about 2000 Ω / □, which is a sheet resistance of a normal practical heterojunction material for Hall elements, the electron mobility of the wafer according to the present invention is higher than the conventional electron mobility. There is. For example, about 10
With a sheet resistance of 00Ω / □, the room temperature electron mobility of the heterojunction material according to the present invention is 8,000 to 12,000c.
It is about m 2 / V · s. On the other hand, in the conventional example, at most 6,0
It is about 00 cm 2 / V · s.

【0024】InP単結晶基板上に成長させたInP或
はAlx In1-x AsとGax In1-x As磁気感応部
から構成されるヘテロ接合を有するエピタキシャルウエ
ハを母体材料とし、GaInAsホール素子を製作す
る。Gax In1-x Asとヘテロ接合を形成するのがI
nPかAlx In1-x Asかに依ってGaInAsホー
ル素子の製作法が大きく異なる訳ではないため、ここで
はGax In1-x AsとInPとのヘテロ接合からなる
GaInAsホール素子の製作を例に挙げ説明を加え
る。先ず、公知のフォトリソグラフィー技術、エッチン
グ技術等の加工技術を駆使し、ホール素子としての機能
を発揮するGax In1-x As磁気感応部層及びInP
バッファ層にいわゆるメサエッチングを施し、当該素子
機能領域をメサ状に加工する。このメサ加工に際し、十
字形に交差する2つの半導体メサ層は各々、互いに直交
する<0バー11>並びに<0バー1バー1>方向に平
行に設ける。ここでメサ構造を得る方法につき、ここで
説明を加えるに、先ず当該母体材料の最表面であるGa
x In1-x As磁気感応部層の表面に一般的なフォトレ
ジスト材を塗布し、その後、通常のフォトリソグラフィ
ー技術により磁気感応部及び入力用並びに出力用電極の
形成領域のみの該レジスト材を残存させる。それ以外の
領域に在るレジスト材は剥離し除去する。然る後、無機
酸を用いてGax In1- x As磁気感応部層に対しエッ
チングを施す。このエッチングによりフォトレジスト材
が除去された領域にあるGax In1-x As層は、Ga
InAsに対しエッチング作用を有する無機酸に曝され
る。当該領域に在るGax In1-x Asは選択的に除去
され、磁気感応部及び電極形成領域のみがメサ状に残存
することとなる。
An epitaxial wafer having a heterojunction composed of InP or Al x In 1-x As and a Ga x In 1-x As magnetically sensitive portion grown on an InP single crystal substrate is used as a base material, and a GaInAs hole is used. Fabricate the element. It is I to form a heterojunction with Ga x In 1-x As.
Since the manufacturing method of the GaInAs Hall element is not largely different depending on whether it is nP or Al x In 1-x As, here, a GaInAs Hall element composed of a heterojunction of Ga x In 1-x As and InP is manufactured. Add an explanation by giving an example. First, a well-known processing technique such as photolithography technique and etching technique is used, and a Ga x In 1-x As magnetically sensitive layer and InP exhibiting a function as a Hall element.
So-called mesa etching is performed on the buffer layer to process the element functional region into a mesa shape. At the time of this mesa processing, two semiconductor mesa layers intersecting each other in a cross shape are provided parallel to the <0 bar 11> and <0 bar 1 bar 1> directions orthogonal to each other. Here, the method of obtaining the mesa structure will be described here. First, Ga, which is the outermost surface of the base material, is added.
A general photoresist material is applied to the surface of the x In 1-x As magnetically sensitive portion layer, and then the photoresist material is formed only on the areas where the magnetically sensitive portion and the input and output electrodes are formed by a normal photolithography technique. Let it remain. The resist material existing in the other regions is peeled and removed. Thereafter, the Ga x In 1- x As magnetically sensitive portion layer is etched with an inorganic acid. The Ga x In 1-x As layer in the region where the photoresist material is removed by this etching is Ga
It is exposed to an inorganic acid that has an etching action on InAs. Ga x In 1-x As in the region is selectively removed, and only the magnetically sensitive portion and the electrode formation region remain in a mesa shape.

【0025】更に、エッチングを進行させこのGax
1-x As磁気感応部層の直下に存在するInPバッフ
ァ層の部分をエッチングにより選択的に除去する。この
エッチングにより電極形成部及び磁気感応部領域の鉛直
方向の断面は、それを<0バー11>と<0バー1バー
1>の互いに直交する結晶軸の方向から見れば、<0バ
ー11>方向の断面にあっては台形状、いわゆる順メサ
形状の断面となり、逆に<0バー1バー1>結晶軸方向
にあっては逆台形状のいわゆる逆メサ状の断面を持ち合
わせることとなる。電気的に見ればこのメサエッチング
により電極形成部並びに磁気感応部領域からなる素子機
能部の絶縁性を確保できることとなる。しかし、当該メ
サエッチングについては成長層の全厚が5μmを超える
と上記の如く結晶軸(結晶方位)に基づくエッチング形
状の差異が顕著となる。これによりホール素子の特性の
一つである不平衡電圧の増加を招き、もって不平衡率の
悪化をもたらす。よって、前述の様に当該ホール素子の
製作に供するエピタキシャル成長層の全体の膜厚は、主
にInP或はAlx1-x nAsなりの層厚を調整する
ことにより、概ね5μm以下に設定した方が好都合であ
る。然るメサエッチングを施した後、入力用並びに出力
用電極を形成する。この形成に当たってはメサエッチン
グされたウエハの表面全体に一般のフォトレジスト材を
塗布する。然る後、電極を形成すべき領域を公知のフォ
トリソグラフィー法によりパターニングし入・出力電極
を形成する領域に在るフォトレジスト材のみを剥離、除
去し、直下に存在する磁気感応部層のGax In1-x
s層の表層を露出させる。
Further, etching is advanced to make this Ga x I
A portion of the InP buffer layer immediately below the n 1-x As magnetically sensitive portion layer is selectively removed by etching. By this etching, the vertical cross section of the electrode formation portion and the magnetically sensitive portion region is <0 bar 11> when viewed from the directions of crystal axes of <0 bar 11> and <0 bar 1 bar 1> which are orthogonal to each other. The cross section in the direction is trapezoidal, that is, a so-called forward mesa cross section, and conversely, in the <0 bar 1 bar 1> crystal axis direction, a reverse trapezoidal so-called reverse mesa cross section is provided. From an electrical point of view, this mesa etching can ensure the insulation of the element functional portion including the electrode forming portion and the magnetically sensitive portion region. However, regarding the mesa etching, when the total thickness of the growth layer exceeds 5 μm, the difference in etching shape based on the crystal axis (crystal orientation) becomes remarkable as described above. As a result, the unbalance voltage, which is one of the characteristics of the Hall element, is increased, and the unbalance rate is deteriorated. Therefore, as described above, the total film thickness of the epitaxial growth layer used for manufacturing the Hall element is set to approximately 5 μm or less by mainly adjusting the layer thickness of InP or Al x I 1-x nAs. It is more convenient. After performing such mesa etching, input and output electrodes are formed. In this formation, a general photoresist material is applied to the entire surface of the mesa-etched wafer. After that, the region where the electrode is to be formed is patterned by a known photolithography method, and only the photoresist material in the region where the input / output electrodes are formed is peeled and removed. x In 1-x A
The surface layer of the s layer is exposed.

【0026】次に電極材料となす金(Au)・ゲルマニ
ウム(Ge)合金を当該加工を施したレジスト材上に真
空蒸着させる。ここでは電極材料としてAu・Ge合金
を使用したが、電極材料としては別段、これに限定され
ることはなくn形のGaInAs結晶につきオーミック
性電極が得られる材料を使用すれば良い。
Next, a gold (Au) / germanium (Ge) alloy used as an electrode material is vacuum-deposited on the processed resist material. Although the Au.Ge alloy is used as the electrode material here, the electrode material is not particularly limited thereto, and a material that can obtain an ohmic electrode with respect to the n-type GaInAs crystal may be used.

【0027】次に、パッシベーション被膜とする絶縁性
を有する二酸化珪素(SiO2 )膜を公知のプラズマC
VD法によりウエハ表面を被覆する。被覆膜としてここ
では、二酸化珪素膜を採用したが他の絶縁性を有する
膜、例えば窒化珪素(SiN)などであっても良い。
Next, a silicon dioxide (SiO 2 ) film having an insulating property to be a passivation film is formed into a known plasma C.
The surface of the wafer is coated by the VD method. Although a silicon dioxide film is used here as the coating film, another insulating film, for example, silicon nitride (SiN) may be used.

【0028】上記の如く製作された二酸化珪素絶縁膜を
一般的なレジスト材で被覆した。然る後、電極部と個々
の素子に分離する、いわゆるダイシングのために必要な
ダイシングラインを形成するための位置に相当する部分
のレジスト材を公知のフォトリソグラフィー技術により
除去し、直下のSiO2 絶縁膜を露出させた。更に、露
出したSiO2 絶縁膜をフッ化水素酸(HF)に浸し、
当該部分のSiO2 絶縁膜を溶解除去した。これにより
入・出力電極の表面並びにダイシングラインの形成部に
あってはGax In1-x As層の表面を露出させる。実
際に個々の素子に分離するにあっては、ダイシングライ
ンに相当する部分に露出しているGaxIn1-x As層
を適当な無機酸を利用しエッチング除去すれば良い。然
る後、Gax In1-x As層の直下にあるInP層を無
機酸により除去する。通常は更に、エッチングを進行さ
せInP単結晶基板の表層部の一部迄除去する。この様
に図るのはダイシングに使用するスクライバーやブレー
ドなどが素子の分離の際にエピタキシャル成長層やヘテ
ロ界面に機械的な損傷を与えるのを予め低減するためで
ある。
The silicon dioxide insulating film produced as described above was covered with a general resist material. After that, the resist material in a portion corresponding to a position for forming a dicing line necessary for so-called dicing, which is separated into an electrode portion and individual elements, is removed by a known photolithography technique, and SiO 2 directly below is formed. The insulating film was exposed. Further, the exposed SiO 2 insulating film is immersed in hydrofluoric acid (HF),
The portion of the SiO 2 insulating film was dissolved and removed. As a result, the surfaces of the input / output electrodes and the surface of the Ga x In 1-x As layer are exposed at the dicing line forming portion. In actual separation into individual elements, the Ga x In 1-x As layer exposed at the portion corresponding to the dicing line may be removed by etching using a suitable inorganic acid. After that, the InP layer immediately below the Ga x In 1-x As layer is removed with an inorganic acid. Usually, etching is further advanced to remove a part of the surface layer of the InP single crystal substrate. The reason for this is to reduce in advance the mechanical damage to the epitaxial growth layer and the hetero interface when the element is separated by the scriber or blade used for dicing.

【0029】係る加工を施した後、当該GaInAsホ
ール素子の電気的特性を評価する。従来のヘテロ接合の
構成によるGaInAsホール素子の特性も並行して評
価する。ここで、従来のホール素子とは、InP内に歪
は存在するものの、エピタキシャル成長後の冷却速度を
極端に大きく設定したため、歪層の存在領域が厚くなっ
てしまったヘテロ接合系から構成される素子を言う。比
較の結果を図4に素子状態での電子移動度の分布の差と
して示す。同図から明白な様に、本発明に係わるGaI
nAsホール素子にあっては、平均の電子移動度として
従来例に比較しの高い値がもたらされている。
After performing such processing, the electrical characteristics of the GaInAs Hall element are evaluated. The characteristics of a GaInAs Hall element having a conventional heterojunction structure are also evaluated in parallel. Here, the conventional Hall element is an element composed of a heterojunction system in which a strained layer exists in a thick region because the cooling rate after epitaxial growth is set to be extremely high although strain exists in InP. Say The result of the comparison is shown in FIG. 4 as the difference in the distribution of electron mobility in the device state. As is clear from the figure, the GaI according to the present invention is
In the nAs Hall element, the average electron mobility is higher than that in the conventional example.

【0030】[0030]

【作用】本発明のとおりに感磁層のキャリア濃度と層厚
を規定することにより、GaInAsヘテロ接合ホール
素子用材料に高い電子移動度を付与する作用を有す。
By regulating the carrier concentration and layer thickness of the magnetosensitive layer as in the present invention, it has a function of imparting high electron mobility to the GaInAs heterojunction Hall element material.

【0031】[0031]

【実施例】本発明を実施例を基に詳細に説明する。図1
は本発明に係わるGax In1-x Asを磁気感応部とす
るホール素子の模式的な平面図である。また、図2は図
1に示した平面模式図の破線A−A’の方向に沿った垂
直断面の概略図である。本文中に記載のヘテロ接合を含
むエピタキシャルウエハの形成に当たっては、鉄(F
e)を添加してなる比抵抗が約106Ω・cmの面方位
(100)の半絶縁性高抵抗InP単結晶基板(10
1)に、第一の層として緩衝層となすアンドープInP
層(102)を約100nmの厚さで成長させた。当該
InP層(102)のキャリア濃度をホール(Hal
l)効果法により測定した結果、約2×1015cm-3
あった。
EXAMPLES The present invention will be described in detail based on examples. Figure 1
FIG. 3 is a schematic plan view of a Hall element using Ga x In 1-x As as a magnetically sensitive portion according to the present invention. 2 is a schematic view of a vertical cross section along the direction of the broken line AA ′ in the schematic plan view shown in FIG. In forming the epitaxial wafer including the heterojunction described in the present text, iron (F
The semi-insulating high-resistance InP single crystal substrate (10) having a plane orientation (100) and a specific resistance of about 10 6 Ω · cm added with e).
1) Undoped InP used as a buffer layer as the first layer
Layer (102) was grown to a thickness of about 100 nm. The carrier concentration of the InP layer (102) is changed to the hole (Hal
l) The result of measurement by the effect method was about 2 × 10 15 cm −3 .

【0032】然る後、上記のInP緩衝層(102)上
にキャリア濃度が2×1016cm-3で組成比を0.47と
したアンドープn形Ga0.47In0.53As(103)を
250nmの厚さに堆積した。次に、Gax In1-x
s磁気感応部層(103)を通常の有機フォトレジスト
材で全面を被覆し、その後、公知のフォトリソグラフィ
ー技術とエッチング技術を駆使し、入・出力電極を形成
すべき領域並びに磁気感応部となす領域(104)をメ
サ形状に加工した。本実施例ではメサエッチング加工に
は無機酸を使用した。
After that, undoped n-type Ga 0.47 In 0.53 As (103) having a carrier concentration of 2 × 10 16 cm -3 and a composition ratio of 0.47 is formed on the InP buffer layer (102) with a thickness of 250 nm. Deposited to thickness. Next, Ga x In 1-x A
s The magnetic sensitive layer (103) is entirely covered with a normal organic photoresist material, and then the well-known photolithography technology and etching technology are used to form the area where the input / output electrodes are to be formed and the magnetic sensitive section. The region (104) was processed into a mesa shape. In this example, an inorganic acid was used for the mesa etching process.

【0033】その後、Gax In1-x As層(103)
の表面を再び有機レジスト材で全面に亘り被覆した。次
に各々、一対をなす入力電極(105)と出力電極(1
06)を形成すべき領域に存在する上記レジスト材のみ
を公知のフォトリソグラフィ技術を利用して除去し、G
x In1-x As層(103)の表面を露出させた。然
る後、Geを重量で約13%程度含むAu・Ge合金を
真空蒸着した。その後、当該ウエハを有機溶剤混合液に
浸し、レジスト材を剥離すると同時に蒸着によってレジ
スト材上に被着した素子の製作上不要となるAu・Ge
合金膜をいわゆるリフトオフ法で除去した。次に、電極
となる合金膜を被着させたウエハを温度420℃で数分
間、オーミック性電極を得るために熱処理(アロイン
グ)した。
After that, a Ga x In 1-x As layer (103) is formed.
The entire surface of the above was coated again with the organic resist material. Next, a pair of input electrode (105) and output electrode (1
06) is removed by using a known photolithography technique to remove only the resist material existing in the region where
The surface of the a x In 1-x As layer (103) was exposed. After that, an Au.Ge alloy containing about 13% by weight of Ge was vacuum-deposited. After that, the wafer is immersed in an organic solvent mixed solution, the resist material is peeled off, and at the same time, it is not necessary to manufacture an element deposited on the resist material by vapor deposition.
The alloy film was removed by the so-called lift-off method. Next, the wafer on which the alloy film serving as the electrode was adhered was heat-treated (alloyed) at a temperature of 420 ° C. for several minutes to obtain an ohmic electrode.

【0034】更に、当該入・出力用の電極(105及び
106)と電気的の連結させてパッド電極(107)を
各電極に設けた。該パッド電極(107)は、上記に如
くメサエッチングにより露出させたInP単結晶基板
(101)の表層部に載置した。これはアロイング時に
Gax In1-x As磁気感応部層に直接、歪が導入され
るのを防止するためである。次に、上記工程を経たヘテ
ロ接合材料の表面をプラズマCVD法により二酸化珪素
膜(108)により上記の入・出力電極部以外の領域を
被覆した。また、当該酸化膜の堆積膜厚は、約400n
mとした。更に、素子の表面全体を再び一般のフォトレ
ジスト材で覆い、ウエハの全面に形成されたホール素子
を単体に分離しホール素子チップとなすためのダイシン
グライン(109)を形成すべくパターニングを施し
た。然る後、ダイシングライン(109)に相当する部
分に於いて、直下に存在する酸化膜(108)、Gax
In1-x As磁気感応部結晶層(103)、並びにIn
Pバッファ層(102)を順次、エッチングにより除去
した。更に、エッチングを進め、InP単結晶基板(1
01)の表層部に至る迄、構成材料を除去し、ダイシン
グライン(109)となした。
Further, a pad electrode (107) is provided on each electrode in electrical connection with the input / output electrodes (105 and 106). The pad electrode (107) was placed on the surface layer portion of the InP single crystal substrate (101) exposed by mesa etching as described above. This is to prevent the strain from being directly introduced into the Ga x In 1-x As magnetically sensitive layer during alloying. Next, the surface of the heterojunction material that has undergone the above steps was covered by a plasma CVD method with a silicon dioxide film (108) in the regions other than the above-mentioned input / output electrode portions. The deposited film thickness of the oxide film is about 400 n.
m. Further, the entire surface of the element was covered again with a general photoresist material, and patterning was performed so as to form a dicing line (109) for separating the Hall element formed on the entire surface of the wafer into individual Hall element chips. . After that, in the portion corresponding to the dicing line (109), the oxide film (108) and Ga x immediately below are present.
In 1-x As magnetic sensitive section crystal layer (103), and In
The P buffer layer (102) was sequentially removed by etching. Further, the etching is advanced, and the InP single crystal substrate (1
The constituent material was removed to reach the surface layer portion of 01) to form a dicing line (109).

【0035】然る後、かくの如く製作した新たなホール
素子の電気的特性、特に積感度を従来のGaInAsホ
ール素子のそれと比較した。ここで言う従来のホール素
子とは、上記実施例に記載と同様のGa0.47In0.53
s磁気感応部とInP緩衝層とからヘテロ接合は構成さ
れているものの、InP層内に存在する歪の領域が本発
明の範囲を越えているヘテロ接合材料からなるホール素
子を指す。ちなみに従来のホール素子に於ける歪の存在
領域はヘテロ界面からの距離にして約60nmを越えて
いた。本発明に係わる場合と従来例とをホール素子化後
での平均の室温移動度をもって比較するに、従来例に於
いては、平均の移動度が約6,100cm2 /V ・s で
あるのに対し、本発明に係わるホール素子にあっては約
9,400cm2 /V ・s と明らかな有意差が認められ
た。この有意差は、前述の歪を備えてない従来のホール
素子と数値的にはほぼ、同一の結果となっている。
After that, the electrical characteristics, especially the product sensitivity, of the new Hall element thus manufactured were compared with those of the conventional GaInAs Hall element. The conventional Hall element referred to here is the same Ga 0.47 In 0.53 A as described in the above embodiment.
s A Hall element made of a heterojunction material in which the heterojunction is composed of the magnetically sensitive portion and the InP buffer layer, but the strain region existing in the InP layer is beyond the scope of the present invention. Incidentally, the existing region of strain in the conventional Hall element exceeds about 60 nm in distance from the hetero interface. Comparing the case of the present invention and the conventional example with the average room temperature mobility after the Hall element is formed, the average mobility of the conventional example is about 6,100 cm 2 / V · s. On the other hand, in the Hall element according to the present invention, a significant difference of about 9,400 cm 2 / V · s was recognized. This significant difference has almost the same numerical value as the above-described conventional Hall element having no distortion.

【0036】[0036]

【発明の効果】磁気感応部となすGax In1-x Asと
ヘテロ接合をなす化合物半導体層内部の特定の領域の範
囲内に歪を設けるという簡便な、且つ新たな方法によ
り、高感度のGaInAsホール素子の安定的な供給を
もたらす効果がある。
EFFECT OF THE INVENTION With a simple and new method of providing strain within a specific region within a compound semiconductor layer forming a heterojunction with Ga x In 1-x As forming a magnetically sensitive portion, a high sensitivity can be obtained. It has an effect of providing a stable supply of the GaInAs Hall element.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明に係わるGaInAsヘテロ接合ホール
素子の平面を模式的に示す図である。
FIG. 1 is a diagram schematically showing a plane of a GaInAs heterojunction Hall element according to the present invention.

【図2】図1に示すホール素子の線A−A’に沿った垂
直断面の模式図である。
FIG. 2 is a schematic diagram of a vertical cross section taken along line AA ′ of the Hall element shown in FIG.

【図3】室温電子移動度とシート抵抗の関係を示す図で
ある。
FIG. 3 is a diagram showing a relationship between room temperature electron mobility and sheet resistance.

【図4】電子移動度の分布を示す図である。FIG. 4 is a diagram showing a distribution of electron mobility.

【図5】GaInAs膜厚と空乏層との関係を示す模式
図である(膜厚が零バイアスでの空乏層領域を上回る場
合)。
FIG. 5 is a schematic diagram showing the relationship between the GaInAs film thickness and the depletion layer (when the film thickness exceeds the depletion layer region at zero bias).

【図6】GaInAs膜厚と空乏層との関係を示す図で
ある(膜厚が零バイアスでの空乏層領域以下の場合)。
FIG. 6 is a diagram showing the relationship between the GaInAs film thickness and the depletion layer (when the film thickness is equal to or less than the depletion layer region at zero bias).

【図7】CAT法による歪層の撮像例を示す模式図であ
る。
FIG. 7 is a schematic diagram showing an example of imaging a strained layer by a CAT method.

【符号の説明】[Explanation of symbols]

(101) Fe添加高抵抗InP単結晶基板 (102) 歪を有するInP結晶層 (103) Ga0.47In0.53As磁気感応層 (104) メサ領域 (105) 入力電極 (106) 出力電極 (107) パッド電極 (108) 酸化膜 (109) ダイシングライン (201) 空乏層 (201−1) 空乏層の先端 (202) ヘテロ接合界面 (203) 電子 (301) フリンジ(101) Fe-added high-resistance InP single crystal substrate (102) Strained InP crystal layer (103) Ga 0.47 In 0.53 As magnetically sensitive layer (104) Mesa region (105) Input electrode (106) Output electrode (107) Pad Electrode (108) Oxide film (109) Dicing line (201) Depletion layer (201-1) Depletion layer tip (202) Heterojunction interface (203) Electron (301) Fringe

フロントページの続き (56)参考文献 特開 平5−218528(JP,A) 特開 平4−106988(JP,A) 特開 昭64−2384(JP,A) 特開 平7−79032(JP,A) 特開 平5−275767(JP,A) 特開 昭60−198877(JP,A) 特開 昭54−114089(JP,A) 国際公開93/2479(WO,A1) 電総研ニュース,第511号,pp.6 −10 (58)調査した分野(Int.Cl.7,DB名) H01L 43/06 H01L 43/14 JICSTファイル(JOIS)Continuation of the front page (56) Reference JP-A-5-218528 (JP, A) JP-A-4-106988 (JP, A) JP-A 64-2384 (JP, A) JP-A-7-79032 (JP , A) JP-A-5-275767 (JP, A) JP-A-60-198877 (JP, A) JP-A-54-114089 (JP, A) International Publication 93/2479 (WO, A1) IEICE News, No. No. 511, pp. 6-10 (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 43/06 H01L 43/14 JISST file (JOIS)

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】リン化インジウム(InP)からなる緩衝
層と、キャリア濃度が1×1015cm-3以上5×1017
cm-3以下であり、且つ層厚を上記キャリア濃度に対応
した空乏層の厚さ以下とした砒化ガリウム・インジウム
混晶(GaXIn1-XAs:0.37≦X≦0.57)か
らなる感磁層とのヘテロ接合を具備してなるホール素子
に於いて、緩衝層が、感磁層とのヘテロ接合界面からの
距離にして50nm以内の領域に、緩衝層に感磁層を接
合して設けた後の冷却工程に於ける冷却速度を調節する
ことにより、歪層を導入されていることを特徴とするホ
ール素子。
1. A buffer layer made of indium phosphide (InP) and having a carrier concentration of 1 × 10 15 cm −3 or more and 5 × 10 17 or more.
cm −3 or less and a gallium arsenide / indium mixed crystal (Ga X In 1-X As: 0.37 ≦ X ≦ 0.57) having a layer thickness equal to or less than the thickness of the depletion layer corresponding to the above carrier concentration. In a Hall element comprising a heterojunction with a magnetosensitive layer consisting of, the buffer layer has a magnetic layer in the region within 50 nm from the heterojunction interface with the magnetic layer. A Hall element in which a strained layer is introduced by adjusting a cooling rate in a cooling step after being provided by joining.
【請求項2】砒化アルミニウム・インジウム混晶(Al
InAs)からなる緩衝層と、キャリア濃度が1×10
15cm-3以上5×1017cm-3以下であり、且つ層厚を
上記キャリア濃度に対応した空乏層の厚さ以下とした砒
化ガリウム・インジウム混晶(GaXIn1-XAs:0.
37≦X≦0.57)からなる感磁層とのヘテロ接合を
具備してなるホール素子に於いて、緩衝層が、感磁層と
のヘテロ接合界面からの距離にして50nm以内の領域
に、緩衝層に感磁層を接合して設けた後の冷却工程に於
ける冷却速度を調節することにより、歪層を導入されて
いることを特徴とするホール素子。
2. An aluminum arsenide / indium mixed crystal (Al
InAs) buffer layer and carrier concentration 1 × 10
A gallium arsenide / indium mixed crystal (Ga X In 1-X As: 0) having a thickness of 15 cm -3 or more and 5 × 10 17 cm -3 or less and a thickness of the depletion layer corresponding to the above carrier concentration or less. .
In a Hall element comprising a heterojunction with a magnetosensitive layer consisting of 37 ≦ X ≦ 0.57), the buffer layer is in a region within 50 nm from the heterojunction interface with the magnetosensitive layer. A Hall element, wherein a strained layer is introduced by adjusting a cooling rate in a cooling step after the magnetically sensitive layer is bonded to the buffer layer and provided.
【請求項3】リン化インジウム(InP)からなる緩衝
層と、キャリア濃度が1×1015cm-3以上5×1017
cm-3以下であり、且つ層厚を上記キャリア濃度に対応
した空乏層の厚さ以下とした砒化ガリウム・インジウム
混晶(GaXIn1-XAs:0.37≦X≦0.57)か
らなる感磁層とを具備してなるホール素子に於いて、緩
衝層と感磁層との間に感磁層とは異なる組成のGaX
1-XAs混晶層を介在させて設けることにより、緩衝
層が、介在するGaXIn1-XAs混晶層との接合界面か
らの距離にして50nm以内の領域に、歪層を導入され
ていることを特徴とするホール素子。
3. A buffer layer made of indium phosphide (InP) and having a carrier concentration of 1 × 10 15 cm −3 or more and 5 × 10 17 or more.
cm −3 or less and a gallium arsenide / indium mixed crystal (Ga X In 1-X As: 0.37 ≦ X ≦ 0.57) having a layer thickness equal to or less than the thickness of the depletion layer corresponding to the above carrier concentration. In a Hall element including a magnetic sensitive layer made of Ga x I having a composition different from that of the magnetic sensitive layer between the buffer layer and the magnetic sensitive layer.
By disposing the n 1 -X As mixed crystal layer so as to be interposed, the buffer layer forms the strained layer in a region within 50 nm from the bonding interface with the intervening Ga X In 1 -X As mixed crystal layer. Hall element that has been introduced.
【請求項4】砒化アルミニウム・インジウム混晶(Al
InAs)からなる緩衝層と、キャリア濃度が1×10
15cm-3以上5×1017cm-3以下であり、且つ層厚を
上記キャリア濃度に対応した空乏層の厚さ以下とした砒
化ガリウム・インジウム混晶(GaXIn1-XAs:0.
37≦X≦0.57)からなる感磁層とを具備したホー
ル素子に於いて、緩衝層と感磁層との間に感磁層とは異
なる組成のGaXIn1-XAs混晶層を介在させて設ける
ことにより、緩衝層が、介在するGaXIn1-XAs混晶
層との接合界面からの距離にして50nm以内の領域
に、歪層を導入されていることを特徴とするホール素
子。
4. An aluminum arsenide / indium mixed crystal (Al
InAs) buffer layer and carrier concentration 1 × 10
A gallium arsenide / indium mixed crystal (Ga X In 1-X As: 0) having a thickness of 15 cm -3 or more and 5 × 10 17 cm -3 or less and a thickness of the depletion layer corresponding to the above carrier concentration or less. .
37 <X <0.57) in a Hall element, wherein a Ga X In 1 -X As mixed crystal having a composition different from that of the magnetic sensitive layer is provided between the buffer layer and the magnetic sensitive layer. Since the buffer layer is provided with the layer interposed, the strained layer is introduced in a region within 50 nm in distance from the bonding interface with the intervening Ga x In 1-x As mixed crystal layer. Hall element.
【請求項5】緩衝層と感磁層との間に設ける、感磁層と
は異なる組成のGaXIn1-XAs混晶層の層厚を10n
m以下とすることを特徴とする請求項3または4に記載
のホール素子。
5. A Ga x In 1 -X As mixed crystal layer having a composition different from that of the magnetic sensing layer, which is provided between the buffer layer and the magnetic sensing layer, has a layer thickness of 10 n.
The hall element according to claim 3 or 4, wherein the hall element has a thickness of m or less.
【請求項6】リン化インジウム(InP)または砒化ア
ルミニウム・インジウム混晶(AlInAs)からなる
緩衝層と、キャリア濃度が1×1015cm-3以上5×1
17cm-3以下であり、且つ層厚を上記キャリア濃度に
対応した空乏層の厚さ以下とした砒化ガリウム・インジ
ウム混晶(GaXIn1-XAs:0.37≦X≦0.5
7)からなる感磁層とのヘテロ接合を具備してなるホー
ル素子の製造方法に於いて、緩衝層にヘテロ接合させて
GaXIn1-XAs感磁層を設けた後、冷却工程に於ける
冷却速度を毎分20℃として、緩衝層の内部の該ヘテロ
接合界面より距離にして50nm以下の領域に歪層を形
成することを特徴とするホール素子の製造方法。
6. A buffer layer made of indium phosphide (InP) or aluminum arsenide / indium mixed crystal (AlInAs) and having a carrier concentration of 1 × 10 15 cm −3 or more and 5 × 1.
0 17 cm -3 or less, and the layer thickness of the gallium arsenide indium mixed crystal with less thickness of the depletion layer corresponding to the above-mentioned carrier concentration (Ga X In 1-X As : 0.37 ≦ X ≦ 0. 5
In a method of manufacturing a Hall element having a heterojunction with a magnetosensitive layer consisting of 7), a Ga X In 1 -X As magnetosensitive layer is heterojunctioned with a buffer layer, and then a cooling step is performed. A method of manufacturing a Hall element, comprising forming a strained layer in a region of 50 nm or less in distance from the heterojunction interface inside the buffer layer at a cooling rate of 20 ° C./min.
【請求項7】600℃から200℃へ冷却する際の冷却
速度を毎分20℃とすることを特徴とする請求項6に記
載のホール素子の製造方法。
7. The method of manufacturing a hall element according to claim 6, wherein the cooling rate when cooling from 600 ° C. to 200 ° C. is 20 ° C./min.
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