JP3386740B2

JP3386740B2 - インバータ回路及び直流電源装置

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Publication number: JP3386740B2
Application number: JP09585899A
Authority: JP
Inventors: 光雄中田
Original assignee: Cosel Co Ltd
Current assignee: Cosel Co Ltd
Priority date: 1999-04-02
Filing date: 1999-04-02
Publication date: 2003-03-17
Anticipated expiration: 2019-04-02
Also published as: JP2000295846A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、インテリジェント・パ
ワー・デバイス（以下「ＩＰＤ」という）として知られ
たスイッチ素子を、パルス幅制御（ＰＷＭ）するスイッ
チング電源用制御ＩＣとして使用したインバータ回路及
び直流電源装置に関する。

【０００２】

【従来の技術】従来、ＩＰＤを使用したインバータ回路
及び直流電源装置として、例えば図５に示すものがあ
る。

【０００３】図５において、フライバックトランス１
は、１次巻線Ｎｐ、２次巻線Ｎｓ及び補助巻線Ｎ_SUB を
有し、１次巻線Ｎｐと２次巻線Ｎｓの電圧は、黒丸のよ
うに極性が反転するように巻線が設けられている。

【０００４】フライバックトランス１に対しては、整流
平滑回路２、ＩＰＤ３を及び補助電源回路６が設けられ
る。即ち、フライバックトランス１の一端は、入力電圧
Ｖ_INのプラス側に接続され、１次巻線Ｎｐの他端をＩＰ
Ｄ２に接続する。尚、Ｌｅは等価的に示す漏れインダン
タクスである。フライバックトランス１の２次巻線Ｎｓ
には整流ダイオードＤ２と平滑コンデンサＣ２の整流平
滑回路２が接続され、負荷に出力電圧Ｖｏを供給する。
更に軽負荷時や無負荷時の出力電圧Ｖｏの上昇を防止す
るブリーダ抵抗Ｒ２を接続している。

【０００５】ＩＰＤ３は、コントロール端子Ｃ、ドレイ
ン端子Ｄ及びソース端子Ｓを有するスイッチング電源用
制御ＩＣであり、ＰＷＭ制御回路４とパワーＭＯＳＦＥ
Ｔ等のスイッチ素子５を内蔵している。ＩＰＤ３はフラ
イバックトランス１の一次巻線Ｎｐと直列にスイッチ素
子５を接続し、ＰＷＭ制御回路４によるスイッチ素子５
のオン，オフでフライバックトランス１をスイッチング
駆動する。

【０００６】即ち、スイッチ素子５のオンで１次巻線Ｎ
ｓに電流を流してエネルギを蓄積し、スイッチ素子５の
オフで１次巻線Ｎｓに蓄積したエネルギを２次巻線Ｎｓ
を通し整流ダイオードＤ２で整流した後に平滑コンデン
サＣ２に移す。このときＰＷＭ制御回路４は、出力電圧
Ｖｏを一定値とするようにスイッチ素子５をパルス幅制
御する。

【０００７】補助巻線Ｎ_SUB に接続した補助電源回路６
は、ダイオードＤ１とコンデンサＣ１による整流平滑で
ＩＰＤ３の動作用電源と制御用電流源を生成して入力し
ている。ＩＰＤ３は、コントロール端子Ｃに安定動作の
ためバイアス抵抗Ｒ１を通してアイドリング電流を流し
込む。また可変抵抗ＶＲ１を可変することにより、パル
ス幅制御のための制御電流を可変して、安定化制御する
出力電圧Ｖｏの値を設定している。

【０００８】フライバックトランス１の一１次巻線Ｎｓ
と並列にはＣＲスナバ回路１０が設けられる。ＣＲスナ
バ回路１０は、抵抗Ｒ３、コンデンサＣ３及びタイオー
ドＤ３で構成され、スイッチ素子５のオフ時に漏れイン
ダクタンスＬｅや１次巻線ＮｐのインダクタンスＬｐな
どから発生するフライバックエネルギを整流平滑し、抵
抗Ｒ３熱に変換することにより吸収し、ＩＰＤ３のスイ
ッチ素子５に過大なスパイク電圧が加わることを防いで
いる。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来のインバータ回路にあっては、スイッチング制
御に使用するＩＰＤ３が自己安定動作のためにインバー
タ出力の一部をアイドリング電力に使っており、このた
め、パスル幅制御によるスイッチ素子５のパルス幅を規
定の最小パルス幅以下には狭くならないようにＩＰＤ内
部で設定している。

【００１０】図６（Ａ）はＩＰＤ３の制御入力に対する
インバータ出力の制御特性であり、出力側にブリーダ抵
抗Ｒ２を設けていない場合である。この制御特性では、
ＩＰＤ３の制御入力をゼロから最大ドライブ値まで変化
させても、インバータ出力は最小オン幅の制御入力ｉ_co
による最低電力から最大電力までの変化であり、最小オ
ン幅付近で制御の直線性が悪くなり、インバータ出力を
ゼロまで絞ることができない。

【００１１】そのため、インバータ回路の出力側に図５
のようにブリーダ抵抗Ｒ２を設け、図６（Ｂ）の斜線部
のように最低電力をブリーダ抵抗Ｒ２で消費させ、図６
（Ｂ）の消費電力を図３（Ａ）のインバータ出力から差
し引いた図６（Ｃ）のインバータ出力の制御特性とし、
最小オン幅付近の制御入力ｉ_coでインバータ出力をゼロ
まで絞るようにしている。

【００１２】しかし、図６（Ｃ）のインバータ出力の制
御特性を得るためには、ブリーダ抵抗Ｒ２を設けること
で、インバータ回路及び直流電源装置の内部でＩＰＤ３
の最小オン幅で決まる最低電力を消費させなければなら
ず、待機電力の増加や効率が悪化するという問題点があ
った。

【００１３】本発明は、このような従来の問題点に鑑
み、軽負荷時や無負荷時の待機電力を低減して効率を高
めるようにしたインバータ回路及び直流電源装置を提供
することを目的とする。

【００１４】

【課題を解決するための手段】この目的を達成するため
本発明は次のように構成する。本発明は、１次巻線、２
次巻線及び補助巻線を備え、スイッチング駆動されるフ
ライバックトランスと、２次巻線のスイッチング出力を
整流後に平滑して直流出力電圧を負荷に供給する整流ダ
イオードと平滑コンデンサを備えた整流平滑回路と、ス
イッチ素子とそのパルス幅制御回路を備え、スイッチオ
ンで１次巻線に電流を流してエネルギを蓄積し、スイッ
チオフで１次巻線に蓄積したエネルギを２次巻線を通し
て平滑コンデンサに移し、直流出力電圧を一定値とする
ようにスイッチ素子をパルス幅制御する制御回路（ＩＰ
Ｄ）と、補助巻線の出力電圧から生成した直流補助電源
及び制御電流源を制御回路に入力する補助電源回路とを
備えたインバータ回路を対象とする。

【００１５】このような所謂フライバック型のインバー
タ回路につき本発明は、１次巻線に直列接続した制御回
路のスイッチ素子と並列に、コンデンサとインダクタン
スを直列接続した所定のＬＣ共振周期をもつＬＣスナバ
回路を接続しし、制御回路はスイッチ素子のパルス幅制
御におけるスイッチオンのパルス幅がそれ以上狭くなら
ない最小オン幅を持ち、ＬＣスナバ回路のＬＣ共振周期
を、制御回路の最小オン幅の２倍乃至２０倍に設定し、
スナバ回路のコンデンサの容量を、スイッチオフ時にス
イッチ素子に加わる電圧がスイッチ素子の持つ規定の耐
電圧を越えないように設定し、スナバ回路のインダンタ
ンスの値を、スイッチオフ時にスイッチ素子に流れる電
流が該スイッチ素子の持つ規定の制限電流を越えないよ
うに設定したことを特徴とする。

【００１６】このように本発明は、ＬＣ共振型のスナバ
回路を設けたことで、制御回路（ＩＰＤ）がアイドリン
グ電力で動作できるように最小オン幅で動作している時
に、余分なトランスの蓄積エネルギを入力側に回生す
る。このため無負荷時に制御回路が必要とするアイドリ
ング電力を確保するための最小オン幅の動作による余分
なエネルギをブリーダ抵抗で熱として消費させなくと
も、ＬＣ共振の回生作用によりエネルギを移すことで負
荷に供給する電力をゼロとすることができる。

【００１７】そのためインバータの制御特性が直線特性
となり、また負荷側が待機している無負荷時や軽負荷時
の電源内部での消費電力を小さくできる。

【００１８】

【００１９】このようにＬＣスナバ回路のＬＣ共振周期
を制御回路（ＩＰＤ）の最小オン幅の２倍乃至２０倍の
範囲で変化させることで、制御回路の最小オン幅付近で
の制御特性の直線性や負荷側供給電力を任意に変化させ
ることができ、負荷に合わせた設計の自由度が広がる。

【００２０】また本発明は、ＬＣスナバ回路のＬＣ共振
周期を、望ましくは制御回路のもつ最小オン幅の４倍と
等しく設定する。このようにＬＣスナバ回路のＬＣ共振
周期を制御回路のもつ最小オン幅の４倍と等しく設定す
ると、最小オン幅でスイッチ素子をオンした時のＬＣス
ナバ回路におけるコンデンサで蓄積したエネルギをイン
ダクタンスに流すときの電流がＬＣ直列共振により最大
となり、１次側に対する回生エネルギを最大にできる。

【００２１】ＬＣスナバ回路は、スイッチオフ時に１次
巻線のフライバックエネルギをコンデンサで吸収し、次
のスイッチオン時にコンデンサに蓄積したエネルギをイ
ンダクタンスに移し、更に次のスイッチオフのタイミン
グでインダクタンスに蓄積したエネルギを１次巻線側へ
回生する。

【００２２】

【００２３】更に本発明は、直流電源装置を提供するも
のであり、前述したＬＣスナバ回路を設けたインバータ
回路回路と、このインバータ回路に交流電源から整流平
滑した直流電圧を入力する整流平滑回路とを備える。

【００２４】

【発明の実施の形態】図１は、本発明によるインバータ
回路の実施形態の回路図である。図１において、本発明
のインバータ回路はフライバックトランス１を有し、フ
ライバックトランス１は１次巻線Ｎｐ、２次巻線Ｎｓ及
び補助巻線Ｎ_SUB を備えている。１次巻線Ｎｐには直列
に漏れインダクタンスＬｅを等価的に示している。また
１次巻線Ｎｐ、２次巻線Ｎs 及び補助巻線Ｎ_SUB のイン
ダクタンスを（）内にＬｐ，Ｌs ，Ｌ_SUB として示し
ている。

【００２５】フライバックトランス１に対しては、整流
平滑回路２、制御回路として機能するＩＰＤ３及び補助
電源回路６を設けている。整流平滑回路２は２次巻線Ｎ
ｓのスイッチング出力を整流ダイオードＤ２を整流した
後、平滑コンデンサＣ２により平滑し、負荷に出力電圧
Ｖｏを供給している。

【００２６】１次巻線Ｎｐと直列に設けたＩＰＤ３は、
ＰＷＭ制御回路４とパワーＭＯＳＦＥＴ等のスイッチ素
子５を内蔵している。このようなＩＰＤ３としては、例
えば松下電子工業製のＭＩＰＯ２２３等を使用すること
ができる。

【００２７】ＩＰＤ３のパルス幅制御回路４は、スイッ
チ素子５をオン，オフ駆動することにより出力電圧Ｖｏ
を一定値に制御する。スイッチ素子５がオンすると、入
力電圧Ｖ_INによりフライバックトランス１の１次巻線Ｎ
ｐに直流電流が流れ、エネルギが蓄積される。スイッチ
素子５がオフすると、１次巻線Ｎｐに蓄積されたエネル
ギは２次巻線Ｎｓを通って整流ダイオードＤ２で整流さ
れた後、平滑コンデンサＣ２に充電され、同時に負荷に
供給される。

【００２８】補助巻線Ｎ_SUB に対し設けられた補助電源
回路６は、フライバックトランス１のスイッチング駆動
で得られたスイッチング出力をダイオードＤ１で整流し
てコンデンサＣ１により平滑し、これによってＩＰＤ３
に対する動作電源を作り出し、同時にＩＰＤ３のパルス
幅制御回路４に対する制御電流源を生成している。

【００２９】補助電源回路６とＩＰＤのコントローラ端
子Ｃ、即ちＰＷＭ制御回路４の入力との間にはバイアス
抵抗Ｒ１が設けられ、バイアス抵抗Ｒ１により無負荷時
にＩＰＤが安定動作するためのアイドリング電流を流し
込んでいる。またバイアス抵抗Ｒ１に並列接続された可
変抵抗ＶＲ１は、ＩＰＤ３に対する入力電流を制御する
もので、ＶＲ１を変化させることで負荷に対する出力電
圧Ｖｏの一定値を所定の範囲で可変設定することができ
る。

【００３０】このようなフライバック型のインバータ回
路につき、本発明にあっては、フライバックトランス１
の１次側にＬＣスナバ回路７を新たに設けている。ＬＣ
スナバ回路７は、スナバコンデンサＣ３、スナバインダ
クタンスＬ１及び逆流阻止用ダイオードＤ３，Ｄ４で構
成される。即ち、フライバックトランス１の１次巻線Ｎ
ｐに直列接続したＩＰＤ３のスイッチ素子５と並列にス
ナバコンデンサＣ３とスナバインダクタンスＬ１の直列
共振回路を接続している。

【００３１】スナバコンデンサＣ３とスナバインダクタ
ンスＬ１との間には、エネルギの移動方向を決める逆流
阻止用ダイオードＤ４が設けられる。更にスナバコンデ
ンサＣ３と逆流阻止用ダイオードＤ４の間からは、１次
側にエネルギを回生するための逆流阻止ダイオードＤ３
を挿入した経路が設けられている。

【００３２】ＬＣスナバ回路７は、負荷に対する供給電
力がない無負荷時におけるＩＰＤ３の最小オン幅ｔ_MIN
の動作状態でスイッチ素子５がオフの時、フライバック
トランス１のスイッチング動作で生じた不要なフライバ
ックエネルギをスナバコンデンサＣ３で吸収し、次のス
イッチ素子５のオン時にスナバコンデンサＣ３に蓄えて
いたエネルギをスナバインダクタンスＬ１に移し、更に
次のスイッチ素子５のオフのタイミングでスナバインダ
クタンスＬ１のエネルギをダイオードＤ４，Ｄ３を介し
て入力側に回生する。

【００３３】ＬＣスナバ回路７による最小オン幅ｔ_MIN
の無負荷動作時におけるフライバックトランス１からの
余分なエネルギの回生効率を最大とするためには、ＩＰ
Ｄ３の最小オン幅ｔ_MIN の４倍とＬＣスナバ回路７のス
ナバコンデンサＣ３とスナバインダクタンスＬ１で決ま
る共振周期を等しくする。即ち、ＬＣスナバ回路７の共
振周期ｔ_LCは

【００３４】

【数１】

【００３５】であることから、ＩＰＤ３の最小オン幅ｔ
_MIN との間に

【００３６】

【数２】

【００３７】の関係が成立するように、スナバコンデン
サＣ３の容量及びスナバインダクタンスＬ１の値を設定
する。

【００３８】更に（２）式の条件を満足するスナバコン
デンサＣ３の容量値の設定は、スイッチ素子５がオフし
た時のＩＰＤ３に設けているスイッチ素子５の耐電圧を
Ｖ_D(MAX)とすると、ＬＣスナバ回路７のスイッチ素子５
のオフ時に加わる電圧が、このＩＰＤ帯電圧Ｖ_D(MAX)を
越えないように設定する。即ち

【００３９】

【数３】

【００４０】を満足するようなスナバコンデンサＣ３の
容量値を設定する。

【００４１】またスナバインダクタンスＬ１の値につい
ては、スイッチ素子５がオンした時に流れる電流がＩＰ
Ｄ３の制限電流Ｉ_D(MAX)を越えない値となるように設定
する。即ち

【００４２】

【数４】

【００４３】となる条件を満足するようにスナバインダ
クタンスＬ１の値を設定する。

【００４４】更にＬＣスナバ回路７の（１）式で与えら
れる共振周期ｔ_LCを、回生エネルギを最大とするために
は前記（２）式のようにＩＰＤ３の最小オン幅ｔ_MIN の
４倍に等しくしているが、エネルギ回生作用はＬＣ共振
周期ＴLCをＩＰＤ３の最小オン幅ｔ_MIN の２倍乃至２０
倍、即ち２ｔ_MIN 〜２０ｔ_MIN の範囲で可変して、回生
するエネルギを調整することで、インバータの最小オン
幅に相当する制御エネルギ付近での制御特性の直線性や
負荷側供給電力を任意に変化させることができる。

【００４５】このような本発明におけるＬＣスナバ回路
７の条件を整理すると次のようになる。

【００４６】回生エネルギを最大とするためには、Ｉ
ＰＤの最小オン幅ｔ_MIN の４倍とＬ１，Ｃ３の共振周期
ｔ_LCを等しくする。また、必要に応じて共振周期ｔ_LCを
ＩＰＤの最小オン幅ｔ_MIN の２倍乃至２０倍の範囲で任
意に設定する。

【００４７】スナバコンデンサＣ３の容量値をインバ
ータオフ時のＩＰＤ帯電圧Ｖ_D(MAX)に等しいか越えない
値にする。スナバインダクタンスＬ１の値をインバー
タオフ時のＩＰＤ制限電流Ｉ_D(MAX)に等しいか越えない
値とする。

【００４８】図２は、図１のインバータ回路におけるＩ
ＰＤ３に対する制御入力とインバータ出力の特性を示し
た説明図である。まず図２（Ａ）は図１においてＬＣス
ナバ回路７を設けていない場合の特性であり、ＩＰＤ制
御入力が最小オン幅を与える制御入力ｉ_co以下ではイン
バータ出力は最低電力ＰMIN の一定値であり、最小オン
幅に対応した制御入力ｉ_coからの増加に対応して直線的
にインバータ出力が増幅する。このようなインバータの
出力特性では、ＩＰＤ３の制御入力を絞ってもインバー
タ出力は最低電力Ｐ_MIN までしか下がらず、ゼロにする
ことができない。

【００４９】そこで図５の従来回路にあっては、出力側
にブリーダ抵抗Ｒ２を接続し、ブリーダ抵抗Ｒ２に電流
を流して熱として消費させることで、ＩＰＤ制御入力を
絞った時に最小オン幅に対応した制御入力ｉ_coでインバ
ータ出力をゼロに絞れるようにしているが、これでは電
源内部でエネルギが無駄に消費される。

【００５０】これに対し図１の本発明の実施形態にあっ
ては、フライバックトランス１の１次側にＬＣスナバ回
路７を設け、ＩＰＤ３の最小オン幅ｔ_MIN の４倍とスナ
バコンデンサＣ３とスナバインダクタンスＬ１による共
振周期ｔ_LCを（２）式に示したように等しくすること
で、図２（Ｂ）の斜線部で示すＬＣスナバ回路７による
回生電力の特性が得られる。

【００５１】このため、図１のインバータ回路の全体の
出力特性は図２（Ｃ）のように、図２（Ａ）の特性から
ＬＣスナバ回路７による回生電力の特性を差し引いた特
性となり、最小オン幅に対応した制御入力ｉ_coでインバ
ータ出力をゼロに絞ることができ、図２（Ａ）に比べ直
線性も十分に改善されている。

【００５２】次に図３のタイムチャートを参照して図１
のインバータ回路に設けたＬＣスナバ回路７によるエネ
ルギの回生作用を詳細に説明する。

【００５３】図３は、図１のインバータ回路において、
ＩＰＤ３に対する制御入力が最小オン幅ｔ_MIN の動作状
態、即ち無負荷状態でスイッチ素子５となるパワーＭＯ
ＳＦＥＴのドレイン，ソース間電圧Ｖ_DS、２次巻線Ｎｓ
を流れる電流Ｉ_LP、スナバコンデンサＣ３の電圧Ｖ_C3、
スナバコンデンサＣ３からスナバインダクタンスＬ１に
流れる電流Ｉ_L1、更に１次側に流れる回生電流を示して
いる。

【００５４】まず初期状態にあっては、スナバコンデン
サＣ３は充電されておらず、最初のスイッチ素子５のオ
ンによるで示す最小オン幅ｔ_MIN により１次巻線Ｎｐ
に微小な電流Ｉ_LPが流れ、スイッチ素子５がオフすると
電流Ｉ_LPはゼロに戻る。この最初のタイミングにあっ
ては、図４のようにスイッチ素子５がオンとなり、１
次巻線ＮｐのインダクタンスＬｐに電流Ｉ_LPが流れ、こ
の電流Ｉ_LPは

【００５５】

【数５】

【００５６】で与えられる。

【００５７】スイッチ素子５が最小オン幅ｔ_MIN でオン
した後にオフする図３のタイミングにあっては、スイ
ッチオフに伴って生じた余分なエネルギが１次巻線Ｎｐ
からスナバコンデンサＣ３に吸収され、スナバコンデン
サＣ３の電圧ＶC3が充電されてある値に増加する。

【００５８】こののタイミングは図４の等価回路の
ように、１次巻線Ｎｐのスイッチオフに伴う余分なエネ
ルギの電流Ｉ_LPでスナバコンデンサＣ３を充電し、エネ
ルギを吸収させている。この時のスナバコンデンサＣ３
の充電電圧ＶC3は

【００５９】

【数６】

【００６０】で与えられる。

【００６１】次に図３で次の最小オン幅ｔ_MIN によるＩ
ＰＤ３のスイッチ素子５のオン動作が行われるのタイ
ミングにあっては、図４の等価回路のようにスナバコ
ンデンサＣ３に吸収されたエネルギが、オンしたスイッ
チ素子５を通ってスナバインダクタンスＬ１に共振電流
Ｉ_L1が次式の流れる。

【００６２】

【数７】

【００６３】この時の電流Ｉ_L1は、前記（２）式のよう
に、ＩＰＤ３の最小オン時間ｔ_MINの４倍がＬ１，Ｃ３
の共振周期ｔ_LCと等しい時に最大となる。

【００６４】続いてスイッチ素子５がオフするのタイ
ミングにあっては、図４のようにスナバインダクタン
スＬ１に蓄えられた励磁エネルギがダイオードＤ４，Ｄ
３を通って入力側へ回生される。この時の回生電力はＩ
ＰＤによるスイッチング周波数をｆとすると

【００６５】

【数８】

【００６６】で与えられる。

【００６７】以下、同様なタイミング〜の動作を繰
り返し、図２（Ｃ）に示したようなフライバックトラン
スのスイッチングの余分なエネルギを入力側に回生し、
出力側にブリーダ抵抗を設けることなく最小オン幅の制
御入力でインバータ出力をゼロに絞ることのできる出力
特性を得ることができる。

【００６８】次に図１のインバータ回路を使用した本発
明による直流電源装置としては、図１のインバータ回路
に入力している入力電圧Ｖ_INを、交流電源の整流平滑に
より作り出す整流平滑回路を設けることで、所謂スイッ
チングレギュレータ電源装置として使用することができ
る。

【００６９】尚、本発明は上記の実施形態に限定され
ず、その目的と利点を損なわない適宜の変形を含む。ま
た本発明は上記の実施形態による数値の限定は受けな
い。

【００７０】

【発明の効果】以上説明してきたように本発明によれ
ば、フライバックトランスを用いた所謂フライバック型
のインバータ回路において、その１次側にコンデンサと
インダクタンスを直列接続したＬＣスナバ回路を設け、
フライバックトランスのスイッチング駆動に使用する制
御回路としてのＩＰＤにおいて、アイドリング時の最低
電力を確保するための最小オン幅の動作時即ち無負荷動
作時に、インバータ出力に現れる余分なエネルギをＬＣ
スナバ回路により１次側に回生することで、無負荷時の
最小オン幅の動作状態でのインバータ出力を０に絞るこ
とができ、インバータの制御特性の直線性を確保でき
る。

【００７１】また、従来のようにブリーダ抵抗に不要な
エネルギを消費させずに入力側に回生していることか
ら、負荷側待機状態にある無負荷状態での内部的な消費
電力を低減することができる。

【図面の簡単な説明】

【図１】本発明の実施形態を示した回路図

【図２】図１のインバータ出力特性を示した説明図

【図３】図１の各部の動作波形を示したタイムチャート

【図４】図７の〜の各タイミングにおける動作の等
価回路図

【図５】従来例の回路図

【図６】図５の従来例のインバータ出力特性を示した説
明図

【符号の説明】

１：フライバックトランス２：整流平滑回路３：ＩＰＤ（制御回路）４：ＰＷＭ制御回路５：スイッチ素子６：補助電源回路７：ＬＣスナバ回路Ｎｐ：１次巻線Ｎｓ：２次巻線Ｎ_SUB ：補助巻線Ｄ１，Ｄ２：整流タイオードＤ３，Ｄ４：逆流阻止ダイオードＣ１，Ｃ２：平滑コンデンサＣ３：スナバコンデンサＬ１：スナバインダクタンスＬ２：洩れインダクタンスＬｐ：１次巻線インダクタンスＬｓ：２次巻線インダクタンスＬ_sub ：補助巻線インダクタンスＲ１：バイアス抵抗（アイドリング電流用）ＶＲ１：可変抵抗（入力電流制御用）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 3/28

Claims

(57)【特許請求の範囲】

【請求項１】１次巻線、２次巻線及び補助巻線を備え、
スイッチング駆動されるフライバックトランスと、前記
２次巻線のスイッチング出力を整流後に平滑して直流出
力電圧を負荷に供給する整流ダイオードと平滑コンデン
サを備えた整流平滑回路と、スイッチ素子とそのパルス幅制御回路を備え、スイッチ
オンで前記１次巻線に電流を流してエネルギを蓄積し、
スイッチオフで前記１次巻線に蓄積したエネルギを２次
巻線を通して前記平滑コンデンサに移し、直流出力電圧
を一定値とするように前記スイッチ素子をパルス幅制御
する制御回路と、前記補助巻線の出力電圧から生成した直流補助電源及び
制御電流源を前記制御回路に入力する補助電源回路と、を備えたインバータ回路に於いて、前記１次巻線に直列接続した前記制御回路のスイッチ素
子と並列に、コンデンサとインダクタンスを直列接続し
た所定のＬＣ共振周期をもつＬＣスナバ回路を接続し、前記制御回路は前記スイッチ素子のパルス幅制御におけ
るスイッチオンのパルス幅がそれ以上狭くならない最小
オン幅を持ち、前記ＬＣスナバ回路のＬＣ共振周期を、
前記制御回路の最小オン幅の２倍乃至２０倍に設定し、
前記スナバ回路のコンデンサの容量を、スイッチオフ時
に前記スイッチ素子に加わる電圧が該スイッチ素子の持
つ規定の耐電圧を越えないように設定し、前記スナバ回
路のインダンタンスの値を、スイッチオフ時に前記スイ
ッチ素子に流れる電流が該スイッチ素子の持つ規定の制
限電流を越えないように設定したことを特徴とするイン
バータ回路。
【請求項２】請求項１記載のインバータ回路に於いて、
前記ＬＣスナバ回路のＬＣ共振周期を望ましくは前記制
御回路のもつ最小オン幅の４乃至２０倍と等しく設定す
ることを特徴とするインバータ回路。
【請求項３】請求項１乃至２のいずれかに記載のインバ
ータ回路に於いて、前記スナバ回路は、スイッチオフ時
に１次巻線のフライバックエネルギをコンデンサで吸収
し、次のスイッチオン時にコンデンサに蓄積したエネル
ギをインダクタンスに移し、更に次のスイッチオフのタ
イミングでインダクタンスに蓄積したエネルギを前記１
次巻線側へ回生することを特徴とするインバータ回路。
【請求項４】請求項１乃至３のいずれかに記載のインバ
ータ回路と、該インバータ回路に交流電源から整流平滑
した直流電圧を入力する整流平滑回路とを備えたことを
特徴とする直流電源装置。