JP3385589B2 - 集積回路チップ・パッケージおよびカプセル化プロセス - Google Patents

集積回路チップ・パッケージおよびカプセル化プロセス

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に、半導体パ
ッケージまたは集積回路チップ・モジュールの製造に関
する。より具体的には、本発明は、半導体チップおよび
関連回路をキャリヤのキャビティ内にカプセル化し、そ
れにより、業界での一般使用向けのタイプの新規の保護
モジュールまたはパッケージを提供するためにトランス
ファ成形技法を使用する、改良されたプロセスに関す
る。
【０００２】
【従来の技術】半導体チップまたは集積回路デバイス・
パッケージは、得られるモジュールは回路板上に搭載し
た構成要素として容易に使用でき、その回路板上で構成
要素はモジュールによって提供されるリードまたは外部
接点によって接続されるように、従来通り、チップとい
くらかもろい相互接続回路に及ぼす物理的損害を最小限
にするためにカプセル化プロセスを使用して製造されて
いる。カプセル化を行うと、パッケージの敏感な素子に
及ぼす物理的損害が防止される。また、カプセル化は、
水分がパッケージの敏感な様々な態様に達し、それによ
り、その態様に損害を与えることを防止するための腐食
防止策としても機能する。トランスファ成形プロセス技
法は、所与のタイプの半導体チップ・パッケージ用のカ
プセル化を行うために十分適している。
【０００３】集積回路モジュール製造業界には、一般
に、リードフレーム、チップアップ・ラミネート（Chip
-up laminate）、キャビティ・ラミネート（cavity lam
inate）・パッケージと呼ばれる３通りの従来のパッケ
ージ配置タイプが存在する。このようなタイプのパッケ
ージのうち、最初の２通りのパッケージを製造する場
合、プロセスはほぼ自動化され、自動トランスファ成形
カプセル化用の現在既知の技法の使用により、キャビテ
ィ・パッケージ・モジュールは容易にカプセル化に役立
つわけではなくなっている。リードフレームまたはチッ
プアップ・ラミネート・パッケージ用の標準の自動トラ
ンスファ成形プロセスでは、カプセル材がモジュール全
体または少なくともモジュールの表面全体を覆う。これ
が達成可能であるのは、トランスファ成形プロセスで使
用する金型内でモジュールのカプセル化すべき部分への
アクセスが比較的容易であるからである。しかし、キャ
ビティ・パッケージについては、トランスファ成形プロ
セスで溶融プラスチックによってモジュールのカプセル
化すべき部分に達するのが難しい場合がある。というの
は、チャネルまたはランナ（runner）はピン・グリッド
・アレイまたはボール・グリッド・アレイに損害を及ぼ
す可能性なしに通常通り設計することができないからで
ある。このような一般的な既知の特性をさらに詳しく記
述した代表的な先行技術の特許およびカプセル化配置に
ついて以下に示す。
【０００４】１９９４年１月４日に発行された米国特許
第５２７５５４６号と１９９４年７月５日に発行された
米国特許第５３２６２４３号は、どちらもＲｉｃｈａｒ
ｄＨ．Ｊ． Ｆｉｅｒｋｅｎｓに付与されたものである
が、リードフレーム上に搭載され、トランスファ成形技
法を使用した、半導体チップをプラスチック内にカプセ
ル化するための既知の装置およびプロセスの例である。
それぞれの特許には、集積回路チップが結合されたリー
ドフレームが内部で位置決めされているキャビティを規
定する下部金型と上部金型とを有する装置が記載されて
いる。金型によって形成されたキャビティ内に液体プラ
スチックが強制的に注入され、その結果、チップとそれ
に隣接するリードフレームの各部分がプラスチック材料
によって完全に封止される。結果として得られるモジュ
ール・パッケージはそれから延びるリードを有し、その
リードを使用するとパッケージを他の回路に接続した
り、ボード上に搭載することができる。このプロセスお
よび装置は、周知の通り、成形の自動化に容易に役立つ
ものである。
【０００５】半導体デバイスをカプセル化するためのプ
ロセスのもう１つの例として、１９９３年２月２日にＫ
ｏｂａｙａｓｈｉ他に付与され、富士通に譲渡された米
国特許第５１８２８５３号では、「ダイアップ・ボール
・グリッド・アレイ・パッケージ」または「チップオン
ボード・パッケージ」と呼ばれる、チップまたはダイの
構造のカプセル化を教示している。同特許の教示から分
かるように、また既知のキャビティ・パッケージを代表
するように、使用するカプセル化方法は、トランスファ
成形プロセスとは対照的なグローブ・トップ・プロセス
（globe top process）であり、基板の先端まで表面構
造全体がカプセル化される。モジュールの一方の側で完
全なカプセル化が行われる。
【０００６】もう１つの既知の接点グリッド・アレイ・
パッケージ構成は、基板またはキャリヤの一方の側に搭
載されたチップと、基板のアレイとは反対側にある接続
接点グリッド・アレイからなる。既知の通り、チップと
アレイは電気的に相互接続されている。これは、従来の
自動カプセル化プロセスを使用するための比較的簡単な
配置を提供するものである。というのは、カプセル化す
べきチップが位置決めされている基板の表面に液体カプ
セル材を容易に塗布できるからである。
【０００７】１９８７年８月１８日にＣ．Ｊ． Ｃｈｉ
ａに付与され、ＮａｔｉｏｎａｌＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎに譲渡された米国特許
第４６８８１５２号では、ピンと集積回路デバイスが基
板の両側に位置する、先行技術の成形ピン・グリッド・
パッケージの一例を示している。同特許の教示は、第２
レベルのアセンブリの回路板などにピンを接続できるよ
うにピン・グリッド・アレイがコーティングなし状態の
ままになるようなデバイスをカプセル化するための比較
的簡単なプロセスを説明するものである。
【０００８】１９８９年９月１９日に同じくＣ．Ｊ．
Ｃｈｉａに付与され、Ｎａｔｉｏｎａｌ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ Ｃｏｒｐｏｒａｔｉｏｎに譲渡された
米国特許第４８６８３４９号では、上記の特許のピン・
グリッド・パッケージの改良を示している。同特許に
は、ピン・グリッド・アレイ半導体パッケージをカプセ
ル化し、結果として成形デバイスを得るための何らかの
従来のトランスファ成形操作が記載されている。同特許
の教示によると、フィード・ランナがキャリヤ内の一連
の穴を通過し、それにより、モジュールの両側で連続カ
プセル化が行われるように、モジュールの両側に流体プ
ラスチックが形成される。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
一目的は、チップがキャリヤの一方の側のキャビティ内
に搭載され、外部回路への接続のためにチップに電気接
続された接点もキャリヤの同じ側にあるような、新規か
つ有用なカプセル化電子または集積回路パッケージを提
供することにある。この配置は、接点がカプセル材によ
って損害を受けたり、覆われたりせず、カプセル化プロ
セスを妨害したり、カプセル化プロセスによって影響を
受けることがないようになっている。
【００１０】本発明の他の目的は、半導体チップをカプ
セル化し、このような半導体パッケージを提供するため
の新規のトランスファ成形プロセスを提供することにあ
る。
【００１１】半導体パッケージ製造には、結果的にパッ
ケージが薄くなり、場合に応じてボール・グリッド・ア
レイまたはピン・グリッド・アレイとチップとがキャリ
ヤの同じ側にあり、自動トランスファ成形技法を使用し
てカプセル化プロセスを実行できるような、キャビティ
・パッケージ用の成形プロセスを提供する必要性が存在
する。接点アレイに対する損害は、キャリヤ設計の一部
としてキャリヤにゲートとベントを設けることによって
克服され、キャリヤはプロセス中に金型の一部として機
能する。ゲートには、金型プレート内に適切に設けられ
たランナによって溶融カプセル材が供給される。
【００１２】
【課題を解決するための手段】本発明の一態様により、
キャリヤと、接点アレイと、集積回路デバイスとを含
み、接点アレイとデバイスとがキャリヤの同じ側に搭載
されるような集積回路パッケージを製造するためのトラ
ンスファ成形方法を提供する。キャリヤはその一方の表
面上に中央キャビティを有するプリント配線板が搭載さ
れ、接点アレイはプリント配線板上に搭載され、前記デ
バイスは中央キャビティ内のキャリヤ上に搭載されてい
る。前記キャビティ内のキャリヤのゲートは、キャリヤ
の第２の表面から前記一方の表面に連絡する。このトラ
ンスファ成形方法は、金型の第１のプラテンをキャリヤ
の第２の表面に隣接させるステップであって、前記第１
のプラテンがキャリヤ内の前記ゲートと連絡するための
ランナを有するステップと、プリント配線板とのシール
を形成し、デバイスを含むキャビティを封止するように
金型の第２のプラテンを前記キャリヤの前記一方の表面
上の前記プリント配線板に隣接させるステップと、第２
のプラテンとキャリヤとプリント配線板とによるキャビ
ティ内に前記ランナを介してキャリヤ内のゲートを通っ
て強制的にカプセル材を注入し、それによりチップをカ
プセル化するように前記ランナに液体カプセル材のソー
スを提供するステップとを含む。
【００１３】本発明の他の態様により、上部表面を有す
るキャリヤと、前記キャリヤの上部表面に取り付けら
れ、前記キャリヤに向かって開口している中央部分を有
し、それにより、ラミネート内にキャビティを有するラ
ミネート・ボードとを含む集積回路パッケージを提供す
る。前記ラミネート・ボード上の複数接点からなるアレ
イは前記キャビティを取り囲んでいる。集積回路デバイ
スが前記キャリヤの前記上部表面に取り付けられ、前記
キャビティ内に搭載され、半導体チップと接点のアレイ
とを導電接続する手段、カプセル化の高さがキャリヤよ
り上のプリント配線板上のアレイ接点の高さと等しいか
それより小さくなるように前記チップをカプセル化する
および前記キャビティ内の成形プラスチックが設けられ
る。
【００１４】本発明の他の態様により、回路カード上の
パッドに電気接続するための回路モジュール・パッケー
ジであって、その一方の表面の中央に取り付けられた集
積回路チップを有するプレーナ・キャリヤと、キャリヤ
の前記一方の側上の前記チップを取り囲み、チップの高
さより上昇した表面を形成するラミネートとを含む回路
モジュール・パッケージを提供する。このラミネート
は、その上部表面上に複数接点からなるアレイを有し、
アレイ内の各接点が前記集積回路チップに隣接するラミ
ネート上に位置するパッドに電気接続されるようになっ
ており、各パッドは前記チップ上の接点に電気接続され
る。パッドと、接点と、それらの間の接続部は、カプセ
ル化の高さがラミネート上の接点のアレイの高さより小
さくなるようにキャリヤの前記一方の側でカプセル化さ
れ、それにより、各接点が回路板上のパッドにオーバー
レーするようにモジュール上の接点のアレイが構成され
る。
【００１５】本発明の上記その他の目的、態様、利点
は、添付図面を参照して以下に示す本発明の好ましい実
施例の詳細な説明を読めば、さらによく理解できるだろ
う。
【００１６】
【発明の実施の形態】添付図面のうちの図１を参照する
と、同図には、部分組立て済み半導体パッケージの平面
図が示されている。このパッケージはキャリヤ１（図２
を参照するとより明らかになるだろう）を含み、その上
に複数の接点素子５からなる配置を有するプリント配線
板またはラミネート３が搭載されている。キャリヤ１
は、そのパッケージ用の補強材として機能し、周知の通
り、銅材またはその他の熱伝導可能な適切な材料から構
成することができる。好ましい実施例のキャリヤは、そ
の上に搭載されたチップによって発生した熱を放散させ
るように機能する。ラミネート３は、適切なポリマーベ
ースのボードから構成され、周知の通り、様々な供給業
者およびメーカから容易に供給される。このラミネート
に使用したボードは「ＢＴ樹脂ボード」と呼ばれるもの
である。通常、ボード内には、接点アレイ素子５からラ
ミネートの内部エッジ周辺に配置した接点７に至る導電
トレース（図示せず）が設けられている。接点７につい
ては図２を参照して後で詳述するが、接点７は実際には
電気的に個別の接点パッドである接点５よりかなり小さ
いので、図１には象徴的に示す。ラミネート３はキャリ
ヤ１の開口部域を取り囲み、その開口部域は後述するよ
うに半導体チップを搭載するためのキャビティ４の底面
を形成する。また、キャリヤ１には、実質的にはキャリ
ヤ１の上部表面からキャリヤの底部表面に連絡する穴で
あるゲート１４ならびに後述するようにトランスファ成
形プロセスで諸機能を果たす一連のベント穴１７も形成
されている。
【００１７】この説明全体ならびに添付図面の様々な図
に関しては、同様の要素は同じ参照番号で指し示す。
【００１８】また、この説明ならびに添付図面全体にわ
たって、構成要素の様々な形状、そのサイズ、間隔、位
置は、本発明にとって重要ではないので一定の縮尺にな
っておらず、単に本発明の態様を例示するために示すも
のである。
【００１９】添付図面のうちの図２は、半導体パッケー
ジの一般的な垂直断面図を示し、トランスファ成形プロ
セスで使用する第１のプラテンまたは下部金型１２と第
２のプラテンまたは上部金型１５とを示す。一般に、ト
ランスファ成形技法は当業者にとって周知のものであ
り、新規の本発明の一部として後述する一部の具体的な
態様以外は本発明の主題の一部を形成しない。キャリヤ
または補強材１はラミネートまたはプリント回路板３に
接続し、ラミネートまたはプリント回路板３がその上に
搭載されている。ここに示す好ましい実施例では、ラミ
ネート３の外部エッジがキャリヤ１のエッジと同じ広が
りを持つことが分かっている。ラミネート３の上部表面
は接点５のアレイを展示している。この接点は、ボール
・グリッド・アレイまたはピン・グリッド・アレイの接
点など、周知のいかなる形式にもすることができる。接
点の数は本発明にとって重要ではなく、添付図面には限
られた数の接点が示されているが、これらは例示のみを
目的とするものであり、本発明は特定の接点数または接
点構成に限定されないものである。
【００２０】周知の通り、接点５は、ラミネート３内の
内部トレース（図示せず）によってラミネート３の内部
エッジに隣接するパッド７に導電接続されている。一般
に、接点５と同じ数のパッド７が存在するはずである
が、例示を容易にするため、図２には代表的な数のみを
示す。図２から分かるように、通常、接点５のサイズは
接点パッド７より大きい。
【００２１】チップまたはダイ８は、キャリヤ１の上部
表面２によって形成されるキャビティ４内の中心に搭載
され、図示の通り、半導体チップ・デバイス８はラミネ
ート３および接点アレイ５と同じ側のキャリヤ１上に位
置する。集積回路チップ８上のパッド９はワイヤ・ボン
ド１０によりラミネート３の内部エッジ上の接点７に接
続されている。このような相互接続ワイヤ・ボンディン
グは、たとえば、周知の都合のよい技法によって行うこ
とができる。
【００２２】すでに示したように、集積回路チップ８
は、１７として示すキャリヤ１内のベント穴の上のキャ
リヤ１の上部表面２上のキャビティ４の中央部分に搭載
されている。図２に示す様々な穴、構成要素、構成の図
は、一定の縮尺になっておらず、単に様々な部分の一般
的な配置を示すためのものである。実用的であると判明
しているベント穴１７のサイズは直径０．０３ｍｍ程度
である。チップ８は、ベント穴１７をブロックしないよ
うにキャリヤ上に搭載されている。チップ８は、周知の
適切な接着剤でキャリヤに取り付けることができる。キ
ャリヤ内の開口部１４は、後で詳述するように、溶融プ
ラスチックを注入するためのゲートとして機能し、下部
金型または第１のプラテン１２内のランナ１３と位置合
せされている。
【００２３】ほとんどの応用例では、キャビティ４に至
るゲート１４がキャリヤ１のみに存在することが適切で
ある。しかし、チップ８が物理的に特に大きい場合な
ど、状況によっては、キャリヤ１に開口部を設けるだけ
でなく、ラミネート３を通過して延びるように、ゲート
１４をいくらか側面寄りに配置して存在させる必要があ
る場合もある。この結果、カプセル材がキャリヤ１の上
までキャビティ４に入るが、依然として上部金型１５内
にとどまることになる。
【００２４】引き続き図２を参照し、接点グリッド・ア
レイ半導体パッケージを製造するためのトランスファ成
形方法またはプロセスの好ましい実施例について説明す
る。ラミネート３、チップ８、様々な相互接続接点７お
よび回路１０など、様々な要素がその上に組み立てられ
たキャリヤ１を含むこのようなパッケージをトランスフ
ァ成形装置に搭載する。従来のトランスファ成形装置お
よび操作方法の詳細は周知のものなので、ここで詳述す
る必要はない。第１のプラテンまたは下部金型１２はラ
ンナ１３を含む。ランナ１３は、キャリヤ１のゲート１
４と位置合せされ、ゲート１４に連絡する金型１２の表
面内の溝として実施することができる。ランナ１３は、
キャリヤ１内のゲート１４を介して液体プラスチック１
８のソースからキャビティ４内に液体プラスチックを移
動させるためのコンジットとして機能する。下部金型１
２は、（前述のように）液体プラスチックがゲート１４
を通過して流れるように、さらに成形プロセス中に開口
部またはベント１７によってキャビティ４内部からの空
気の排出が可能になるように、キャリヤ１の下側１１と
の適切なシールを形成する。図２ではキャリヤ１の下側
１１と金型１２の上面との間にわずかな空間が示されて
いるが、これは本発明の態様を最もよく例示するために
示しただけであり、実際には、これらの表面は隣接し、
適切にシールされているはずなので、図面の右側の空間
は一切発生しない。上部金型または第２のプラテン１５
は、その内部エッジに向かってラミネート３とのシール
を形成するように位置決めされており、プラテン１５
と、ラミネート３の各部分と、キャリヤ１の上部表面２
とによって形成され、完全に封止されたキャビティをも
たらす。半導体チップ８と様々な接点７とワイヤ・ボン
ド１０は図示の通り、形成されたキャビティ内に位置す
る。
【００２５】上部金型または第２のプラテン１５と下部
金型または第１のプラテン１２は、周知の通り、トラン
スファ成形装置とともに使用するためにこのようなプラ
テンに適当などのような材料でも作成することができ
る。金型を作成可能な適当な材料の一例としてはステン
レス鋼がある。
【００２６】下部金型１２と上部金型１５がパッケージ
に対して適切に位置決めされ、適切なシールが行われる
と、ソース１８からランナ１３によりゲート１４を介し
てキャビティ４内に液体プラスチックが供給される。液
体プラスチックを強制的にキャビティ内に注入すると、
空気はベント１７を介してキャビティから排出され、そ
れにより、注入された液体プラスチックのカプセル材が
キャビティ内に完全に分散した状態になる。エポキシ・
タイプの材料を含む、適切かつ周知のどのようなカプセ
ル材も使用することができる。トランスファ成形プロセ
スの諸態様は当業者にとって周知のものなので、カプセ
ル材の熱処理および硬化の時間ならびに諸ステップにつ
いてはここで詳述する必要はない。このような詳細につ
いては、金型化合物またはカプセル材の供給業者または
メーカから容易に入手可能である。
【００２７】この説明および図２では単一の半導体パッ
ケージのみの処理と一度に単一の半導体パッケージのみ
のカプセル化とを扱い、説明しているが、複数のこのよ
うなパッケージと様々な関連ステップが同時に実行され
るはずであることは理解され、業界では一般的なことで
ある。本発明の新規の特徴はカプセル化の各段階に存在
し現れるはずなので、トランスファ成形プロセスによっ
て実行されるカプセル化の回数とは無関係である。
【００２８】したがって、個々のパッケージを作成する
か、または図２の要素および構成要素がストリップ形式
で存在するように複数のパッケージを同時に作成できる
はずである。一例として、図５は５つのモジュールから
なるストリップを示し、各モジュールは図１に関連して
図示し説明したように部分的に完成したパッケージであ
る。その場合、本発明のトランスファ成形プロセスを自
動化できるという利点が本当に認識される。カプセル化
の後、各パッケージは周知のようにストリップから分離
され、いずれかの応用例で個別に使用されるはずであ
る。
【００２９】適切な硬化時間および熱処理時間が経過し
た後、成形プラテン１２および１５を取り除き、カプセ
ル化パッケージを残す。硬化および熱処理の詳細は当技
術分野では周知であり、プラテン１２および１５を取り
除いた後で必要になりそうなその後の硬化および熱処理
も同様である。
【００３０】図３は、カプセル化半導体パッケージのキ
ャリヤ１の底面１１の図面である。トランスファ成形プ
ロセスの金型からパッケージを取り除いた後、カプセル
材の一部分１９はキャリヤ１の下側１１に付着したまま
になる。一部分１９は実際にはキャリヤ１のエッジから
ゲート１４まで金型１２内部に形成されたランナ１３の
形状になっている。カプセル材のこの一部分１９は容易
に取り除くことができ、キャリヤ１の下側１１のゲート
１４はカプセル材によって永続的にシールされたままに
なる。また、ベント１７もカプセル材でシールされる。
このパッケージ設計により、熱を放散するために必要で
あれば、キャリヤ１の下側表面１１に追加のヒート・シ
ンクを取り付けることが好都合になる。
【００３１】図４は、前述のように成形プロセスから得
られるカプセル化半導体パッケージの図面である。図示
の通り、また、図２から明らかなように、キャビティ４
内で硬化したカプセル材の上部表面２０はラミネート３
の上部表面上の接点５より高くならないようにすること
が好ましい。この設計では、結果的に得られる回路モジ
ュール・パッケージは回路カード上の接続パッドに容易
に取り付けることができる。この回路モジュール・パッ
ケージは、回路モジュール・パッケージ上の接点５と回
路カード上のパッドとの間で良好な電気接続が得られる
ように、回路カード上に設けられた対応パッドの上に配
置されているだけである。というのは、カプセル材の上
部と回路カードの表面との間に十分な隙間が存在するか
らである。周知の通り、はんだリフロー技法を使用する
と、パッケージを回路カードに電気的かつ永続的に接続
できるはずである。
【００３２】上記の説明は本発明の例示に過ぎないこと
を理解されたい。当業者であれば、本発明の精神および
範囲を逸脱せずに様々な代替態様および変更態様を考案
することができる。したがって、本発明は、特許請求の
範囲に含まれるこのような代替態様、変更態様、変形態
様をすべて包含するためのものである。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００３４】（１）上部表面を有するキャリヤと、前記
キャリヤの上部表面に取り付けられ、前記キャリヤに向
かって開口している中央部分を有し、それにより、キャ
ビティを有するプリント配線板とを含む集積回路パッケ
ージにおいて、前記プリント配線板上の複数接点からな
るアレイが前記キャビティを取り囲むようになっている
複数接点のアレイと、前記キャリヤの前記上部表面に取
り付けられ、前記キャビティ内に搭載されている集積回
路チップと、前記プリント配線板上の前記接点のアレイ
と同一平面に配置されて、前記接点のアレイに接続され
たパッドを含み、前記集積回路チップと前記接点のアレ
イとを導電接続する導電トレースと、前記キャビティ内
の成形プラスチックであって、上部金型または第２のプ
ラテンが前記プリント配線板の内部エッジに向かって該
プリント配線板とのシールを形成するように位置決めさ
れて前記キャビティ内に供給され、封止された前記キャ
ビティ内に前記プリント配線板上の前記パッドが位置す
るように前記チップをカプセル化する成形プラスチック
とを含むことを特徴とする、集積回路パッケージ。 （２）前記接点のアレイがボール・グリッド・アレイま
たはピン・グリッド・アレイから選択されることを特徴
とする、請求項１に記載の集積回路パッケージ。 （３）前記キャリヤがキャリヤの下部表面からアクセス
可能なゲートを有し、それがカプセル材によってシール
されることを特徴とする、請求項２に記載の集積回路パ
ッケージ。 （４）上部表面を有するキャリヤと、前記キャリヤの上
部表面に取り付けられ、キャリヤのエッジと同じ広がり
を持つ外部エッジを有するプリント配線板とを含み、プ
リント配線板内のキャビティを形成する中央部分を有す
る半導体パッケージにおいて、前記プリント配線板上の
複数接点からなるアレイが前記キャビティを取り囲むよ
うになっている複数接点のアレイと、前記キャリヤの前
記上部表面に取り付けられ、前記キャビティ内に搭載さ
れ、その上に複数のパッドを有する半導体チップと、前
記キャビティに隣接する前記プリント配線板上の前記接
点のアレイと同一平面に配置されて、前記接点のアレイ
に接続されたパッドを含み、前記半導体チップと前記接
点のアレイとを導電接続する前記プリント配線板内の導
電トレースと、前記チップ上のそれぞれのパッドを前記
キャビティに隣接するプリント配線板上のパッドに接続
するワイヤ・ボンドと、前記キャビティ内の成形プラス
チックであって、上部金型または第２のプラテンが前記
プリント配線板の内部エッジに向かって該プリント配線
板とのシールを形成するように位置決めされて前記キャ
ビティ内に供給され、前記チップと、ワイヤ・ボンド
と、前記プリント配線板上のパッドとをカプセル化する
成形プラスチックとを含むことを特徴とする、半導体パ
ッケージ。 （５）回路カード上のパッドに電気接続するための回路
モジュール・パッケージにおいて、その一方の側の表面
の中央に取り付けられた集積回路チップを有するキャリ
ヤと、キャリヤの前記一方の側上の前記チップを取り囲
み、チップの高さより上昇した表面を形成するプリント
配線板とを含み、前記プリント配線板は、その上部表面
上に複数接点からなるアレイを有するとともに、前記集
積回路チップと前記アレイとを導電接続する導電トレー
スであって、前記集積回路チップに隣接する前記プリン
ト配線板上の前記接点と同一平面に配置されて、前記ア
レイ内の各接点と前記チップ上の接点とに電気接続され
るパッドを含む導電トレースを有し、前記パッドと、接
点と、それらの間の接続部は、上部金型または第２のプ
ラテンが前記プリント配線板の内部エッジに向かって該
プリント配線板とのシールを形成するように位置決めさ
れて前記キャビティ内に供給された成形プラスチックに
より、キャリヤの前記一方の側でカプセル化され、それ
により、各接点が回路カード上の接続パッドに対応する
ようにモジュール上の接点のアレイが構成されることを
特徴とする、回路モジュール・パッケージ。
【図面の簡単な説明】
【図１】部分組立て済み半導体パッケージの平面図であ
る。
【図２】半導体パッケージと、パッケージのカプセル化
に使用する上部金型と下部金型との一般的な垂直断面図
である。
【図３】本発明により得られる半導体パッケージの底面
図である。
【図４】成形プラテンが取り除かれたカプセル化半導体
パッケージの断面図である。
【図５】部分組立て済み半導体パッケージからなるスト
リップの概略図である。
【符号の説明】
１ キャリヤ ３ ラミネート ４ キャビティ ５ 接点素子 ７ 接点 １４ ゲート １７ ベント穴
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルティアル・エイ・レトゥルノー カナダ ケベック州グランビー リュ ー・ルセルン 174 (72)発明者 レアル・テトロール カナダ ケベック州グランビー テュル ソ 21 (56)参考文献 特開 平６−216174（ＪＰ，Ａ) 特開 平４−373138（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/56 B29C 45/02 B29C 45/26 B29L 31:34

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】上部表面を有するキャリヤと、前記キャリ
    ヤの上部表面に取り付けられ、前記キャリヤに向かって
    開口している中央部分を有し、それにより、キャビティ
    を有するプリント配線板とを含む集積回路パッケージに
    おいて、 前記プリント配線板上の複数接点からなるアレイが前記
    キャビティを取り囲むようになっている複数接点のアレ
    イと、 前記キャリヤの前記上部表面に取り付けられ、前記キャ
    ビティ内に搭載されている集積回路チップと、前記プリント配線板上の前記接点のアレイと同一平面に
    配置されて、前記接点のアレイに接続されたパッドを含
    み、 前記集積回路チップと前記接点のアレイとを導電接
    続する導電トレースと、 前記キャビティ内の成形プラスチックであって、上部金
    型または第２のプラテンが前記プリント配線板の内部エ
    ッジに向かって該プリント配線板とのシールを形成する
    ように位置決めされて前記キャビティ内に供給され、封
    止された前記キャビティ内に前記プリント配線板上の前
    記パッドが位置するように前記チップをカプセル化する
    成形プラスチックとを含むことを特徴とする、集積回路
    パッケージ。
  2. 【請求項２】前記接点のアレイがボール・グリッド・ア
    レイまたはピン・グリッド・アレイから選択されること
    を特徴とする、請求項１に記載の集積回路パッケージ。
  3. 【請求項３】前記キャリヤがキャリヤの下部表面からア
    クセス可能なゲートを有し、それがカプセル材によって
    シールされることを特徴とする、請求項２に記載の集積
    回路パッケージ。
  4. 【請求項４】上部表面を有するキャリヤと、前記キャリ
    ヤの上部表面に取り付けられ、キャリヤのエッジと同じ
    広がりを持つ外部エッジを有するプリント配線板とを含
    み、プリント配線板内のキャビティを形成する中央部分
    を有する半導体パッケージにおいて、 前記プリント配線板上の複数接点からなるアレイが前記
    キャビティを取り囲むようになっている複数接点のアレ
    イと、 前記キャリヤの前記上部表面に取り付けられ、前記キャ
    ビティ内に搭載され、その上に複数のパッドを有する半
    導体チップと、前記キャビティに隣接する前記プリント配線板上の前記
    接点のアレイと同一平面に配置されて、前記接点のアレ
    イに接続されたパッドを含み、前記半導体チップと前記
    接点のアレイとを導電接続する 前記プリント配線板内の
    導電トレースと、 前記チップ上のそれぞれのパッドを前記キャビティに隣
    接するプリント配線板上のパッドに接続するワイヤ・ボ
    ンドと、 前記キャビティ内の成形プラスチックであって、上部金
    型または第２のプラテンが前記プリント配線板の内部エ
    ッジに向かって該プリント配線板とのシールを形成する
    ように位置決めされて前記キャビティ内に供給され、前
    記チップと、ワイヤ・ボンドと、前記プリント配線板上
    のパッドとをカプセル化する成形プラスチックとを含む
    ことを特徴とする、半導体パッケージ。
  5. 【請求項５】回路カード上のパッドに電気接続するため
    の回路モジュール・パッケージにおいて、 その一方の側の表面の中央に取り付けられた集積回路チ
    ップを有するキャリヤと、 キャリヤの前記一方の側上の前記チップを取り囲み、チ
    ップの高さより上昇した表面を形成するプリント配線板
    とを含み、 前記プリント配線板は、その上部表面上に複数接点から
    なるアレイを有するとともに、前記集積回路チップと前
    記アレイとを導電接続する導電トレースであって、前記
    集積回路チップに隣接する前記プリント配線板上の前記
    接点と同一平面に配置されて、前記アレイ内の各接点と
    前記チップ上の接点とに電気接続されるパッドを含む導
    電トレースを有し、 前記パッドと、接点と、それらの間の接続部は、上部金
    型または第２のプラテンが前記プリント配線板の内部エ
    ッジに向かって該プリント配線板とのシールを形成する
    ように位置決めされて前記キャビティ内に供給された成
    形プラスチックにより、キャリヤの前記一方の側でカプ
    セル化され、それにより、各接点が回路カード上の接続
    パッドに対応するようにモジュール上の接点のアレイが
    構成されることを特徴とする、回路モジュール・パッケ
    ージ。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3173459B2 (ja) * 1998-04-21 2001-06-04 日本電気株式会社 半導体装置の製造方法
US6208524B1 (en) * 1998-07-23 2001-03-27 Micron Technology, Inc. Electronic apparatus, battery powerable apparatus, and radio frequency communication device
US6355199B1 (en) * 1999-02-12 2002-03-12 St. Assembly Test Services Pte Ltd Method of molding flexible circuit with molded stiffener
JP3128548B2 (ja) * 1999-03-11 2001-01-29 沖電気工業株式会社 半導体装置および半導体装置の製造方法
US6210992B1 (en) * 1999-08-31 2001-04-03 Micron Technology, Inc. Controlling packaging encapsulant leakage
US7183640B2 (en) 1999-12-13 2007-02-27 Lamina Ceramics, Inc. Method and structures for enhanced temperature control of high power components on multilayer LTCC and LTCC-M boards
US6455930B1 (en) * 1999-12-13 2002-09-24 Lamina Ceramics, Inc. Integrated heat sinking packages using low temperature co-fired ceramic metal circuit board technology
KR100390453B1 (ko) * 1999-12-30 2003-07-04 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
US7026710B2 (en) * 2000-01-21 2006-04-11 Texas Instruments Incorporated Molded package for micromechanical devices and method of fabrication
US6489178B2 (en) 2000-01-26 2002-12-03 Texas Instruments Incorporated Method of fabricating a molded package for micromechanical devices
US6468361B1 (en) 2000-08-09 2002-10-22 St Assembly Test Service Ltd. PBGA singulated substrate for model melamine cleaning
JP3773855B2 (ja) * 2001-11-12 2006-05-10 三洋電機株式会社 リードフレーム
JP2003224239A (ja) * 2002-01-29 2003-08-08 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US20030150641A1 (en) * 2002-02-14 2003-08-14 Noyan Kinayman Multilayer package for a semiconductor device
US6891266B2 (en) 2002-02-14 2005-05-10 Mia-Com RF transition for an area array package
US6891239B2 (en) * 2002-03-06 2005-05-10 The Charles Stark Draper Laboratory, Inc. Integrated sensor and electronics package
AU2002248029A1 (en) * 2002-04-15 2003-10-27 Tetsuo Santo Therapeutic lotion for dermatitis
US7126210B2 (en) * 2003-04-02 2006-10-24 Stmicroelectronics, Inc. System and method for venting pressure from an integrated circuit package sealed with a lid
US8695881B2 (en) * 2004-06-30 2014-04-15 Nxp B.V. Chip card for insertion into a holder
US7712213B2 (en) * 2005-12-02 2010-05-11 Aai Corporation Angular encapsulation of tandem stacked printed circuit boards
US20080179722A1 (en) * 2007-01-31 2008-07-31 Cyntec Co., Ltd. Electronic package structure
US7479604B1 (en) * 2007-09-27 2009-01-20 Harris Corporation Flexible appliance and related method for orthogonal, non-planar interconnections
US8318549B2 (en) * 2009-10-29 2012-11-27 Freescale Semiconductor, Inc. Molded semiconductor package having a filler material
US8338236B1 (en) * 2011-06-15 2012-12-25 Freescale Semiconductor, Inc. Vented substrate for semiconductor device
US8587099B1 (en) * 2012-05-02 2013-11-19 Texas Instruments Incorporated Leadframe having selective planishing
JP2015065553A (ja) * 2013-09-25 2015-04-09 株式会社東芝 接続部材、半導体デバイスおよび積層構造体
FR3063555B1 (fr) * 2017-03-03 2021-07-09 Linxens Holding Carte a puce et procede de fabrication d’une carte a puce
US11540395B2 (en) * 2018-10-17 2022-12-27 Intel Corporation Stacked-component placement in multiple-damascene printed wiring boards for semiconductor package substrates

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS611067A (ja) 1984-06-13 1986-01-07 Stanley Electric Co Ltd プリント基板に装着されたｌｅｄチツプのモ−ルド方法
US4688152A (en) * 1986-08-11 1987-08-18 National Semiconductor Corporation Molded pin grid array package GPT
US4868349A (en) * 1988-05-09 1989-09-19 National Semiconductor Corporation Plastic molded pin-grid-array power package
KR100199261B1 (ko) * 1990-04-27 1999-06-15 가나이 쓰도무 반도체장치 및 그 제조방법 그리고 그것에 사용되는 성형장치
JPH04171969A (ja) * 1990-11-06 1992-06-19 Fujitsu Ltd 実装ｉｃチップ樹脂封止構造及び樹脂封止方法
JPH04373138A (ja) 1991-06-21 1992-12-25 Citizen Watch Co Ltd 樹脂封止半導体装置の製造方法
US5275546A (en) * 1991-12-30 1994-01-04 Fierkens Richard H J Plastic encapsulation apparatus for an integrated circuit lead frame and method therefor
US5326243A (en) * 1992-06-25 1994-07-05 Fierkens Richard H J Compression-cavity mold for plastic encapsulation of thin-package integrated circuit device
JPH06216174A (ja) 1993-01-14 1994-08-05 Hitachi Ltd 半導体装置のトランスファモールド方法
TW258829B (ja) * 1994-01-28 1995-10-01 Ibm
US5616958A (en) * 1995-01-25 1997-04-01 International Business Machines Corporation Electronic package
US5609889A (en) * 1995-05-26 1997-03-11 Hestia Technologies, Inc. Apparatus for encapsulating electronic packages
US5721450A (en) * 1995-06-12 1998-02-24 Motorola, Inc. Moisture relief for chip carriers

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