JP3377962B2 - Ｓｄｈフレーム信号カウンタ回路 - Google Patents
Ｓｄｈフレーム信号カウンタ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号を
伝送する基幹伝送システムで標準化されたＳＤＨフレー
ム信号の終端処理を行う回路において使用され、複数の
信号形式のＳＤＨフレーム信号に対して同期した処理を
行うために各フレーム形式に応じたタイミング信号を生
成するＳＤＨフレーム信号カウンタ回路に関する。
伝送する基幹伝送システムで標準化されたＳＤＨフレー
ム信号の終端処理を行う回路において使用され、複数の
信号形式のＳＤＨフレーム信号に対して同期した処理を
行うために各フレーム形式に応じたタイミング信号を生
成するＳＤＨフレーム信号カウンタ回路に関する。
【０００２】
【従来の技術】図５は、従来のＳＤＨフレーム信号カウ
ンタ回路を有するＳＤＨフレーム信号の処理回路の一構
成例を示す図である。同図に示すＳＤＨフレーム信号の
処理回路は、バイト単位に並列展開されたＳＴＭ−１６
のＳＤＨフレーム信号１と、このＳＤＨフレーム信号１
にバイト同期したクロックパルス２と、ＳＤＨフレーム
信号１にフレーム同期したフレームパルス３とを入力
し、このＳＤＨフレーム信号１に対して中継器セクショ
ン受信終端処理を行うＳＴＭ−１６中継器セクション受
信終端処理回路４である。
ンタ回路を有するＳＤＨフレーム信号の処理回路の一構
成例を示す図である。同図に示すＳＤＨフレーム信号の
処理回路は、バイト単位に並列展開されたＳＴＭ−１６
のＳＤＨフレーム信号１と、このＳＤＨフレーム信号１
にバイト同期したクロックパルス２と、ＳＤＨフレーム
信号１にフレーム同期したフレームパルス３とを入力
し、このＳＤＨフレーム信号１に対して中継器セクショ
ン受信終端処理を行うＳＴＭ−１６中継器セクション受
信終端処理回路４である。
【０００３】ＳＴＭ−１６中継器セクション受信終端処
理回路４は、フレームの最初から最後までに対してＢＩ
Ｐ−８演算を行い、次のフレーム期間中この演算結果を
保持するＢＩＰ−８演算部５と、フレームの１行目のペ
イロードの最初からフレームの最後までに対してデスク
ランブルを行うデスクランブラ部６と、デスクランブラ
部６が出力するデスクランブルＳＤＨフレーム信号７の
オーバーヘッド情報のうち、Ｊ０バイトとＢ１バイトと
Ｅ１バイトとＦ１バイトとＤ１バイトとＤ２バイトとＤ
３バイトをＳＤＨフレーム信号カウンタ回路９からの後
述するタイミング信号１２〜１８で読み取り、次の読み
取りが行われるまでこれらのバイト値を保持するオーバ
ーヘッド情報読取部８と、ＳＤＨフレーム信号カウンタ
回路９とを有する。
理回路４は、フレームの最初から最後までに対してＢＩ
Ｐ−８演算を行い、次のフレーム期間中この演算結果を
保持するＢＩＰ−８演算部５と、フレームの１行目のペ
イロードの最初からフレームの最後までに対してデスク
ランブルを行うデスクランブラ部６と、デスクランブラ
部６が出力するデスクランブルＳＤＨフレーム信号７の
オーバーヘッド情報のうち、Ｊ０バイトとＢ１バイトと
Ｅ１バイトとＦ１バイトとＤ１バイトとＤ２バイトとＤ
３バイトをＳＤＨフレーム信号カウンタ回路９からの後
述するタイミング信号１２〜１８で読み取り、次の読み
取りが行われるまでこれらのバイト値を保持するオーバ
ーヘッド情報読取部８と、ＳＤＨフレーム信号カウンタ
回路９とを有する。
【０００４】ＳＤＨフレーム信号カウンタ回路９をＳＤ
Ｈフレーム信号１に同期させるために、ＳＤＨフレーム
信号カウンタ回路９はＳＤＨフレーム信号１のフレーム
先頭位置を示すフレームパルス３によってリセットさ
れ、その後、ＳＤＨフレーム信号カウンタ回路９は、Ｓ
ＤＨフレーム信号１に同期するクロックパルス２の個数
を数え、この値をデコードすることによって、ＢＩＰ−
８演算部５とデスクランブラ部６とオーバーヘッド情報
読取部８とに対してタイミング信号を生成し出力する。
Ｈフレーム信号１に同期させるために、ＳＤＨフレーム
信号カウンタ回路９はＳＤＨフレーム信号１のフレーム
先頭位置を示すフレームパルス３によってリセットさ
れ、その後、ＳＤＨフレーム信号カウンタ回路９は、Ｓ
ＤＨフレーム信号１に同期するクロックパルス２の個数
を数え、この値をデコードすることによって、ＢＩＰ−
８演算部５とデスクランブラ部６とオーバーヘッド情報
読取部８とに対してタイミング信号を生成し出力する。
【０００５】このタイミング信号を図６に示す。ＢＩＰ
−８演算部５に対して出力するタイミング信号は、ＢＩ
Ｐ−８演算の開始・終了ならびにＢＩＰ−８演算結果の
保持開始・終了を示すフレーム先頭タイミング信号１０
である。デスクランブラ部６に対して出力するタイミン
グ信号は、デスクランブルの開始を示すデスクランブル
開始タイミング信号１１と、デスクランブルの終了を示
すフレーム先頭タイミング信号１０である。オーバーヘ
ッド情報読取部８に対して出力するタイミング信号は、
Ｊ０バイトの読取ならびに保持開始・終了を示すＪ０バ
イトタイミング信号１２、Ｂ１バイトの読取ならびに保
持開始・終了を示すＢ１バイトタイミング信号１３、Ｅ
１バイトの読取ならびに保持開始・終了を示すＥ１バイ
トタイミング信号１４、Ｆ１バイトの読取ならびに保持
開始・終了を示すＦ１バイトタイミング信号１５、Ｄ１
バイトの読取ならびに保持開始・終了を示すＤ１バイト
タイミング信号１６、Ｄ２バイトの読取ならびに保持開
始・終了を示すＤ２バイトタイミング信号１７、Ｄ３バ
イトの読取ならびに保持開始・終了を示すＤ３バイトタ
イミング信号１８である。図６に記述された各タイミン
グ信号を生成するときのカウンタ値は、ＳＴＭ−１６フ
レーム信号形式のみに有効であり、他のＳＤＨフレーム
形式、例えばＳＴＭ−１，ＳＴＭ−４，ＳＴＭ−６４等
では、このカウンタ値は各々異なる。
−８演算部５に対して出力するタイミング信号は、ＢＩ
Ｐ−８演算の開始・終了ならびにＢＩＰ−８演算結果の
保持開始・終了を示すフレーム先頭タイミング信号１０
である。デスクランブラ部６に対して出力するタイミン
グ信号は、デスクランブルの開始を示すデスクランブル
開始タイミング信号１１と、デスクランブルの終了を示
すフレーム先頭タイミング信号１０である。オーバーヘ
ッド情報読取部８に対して出力するタイミング信号は、
Ｊ０バイトの読取ならびに保持開始・終了を示すＪ０バ
イトタイミング信号１２、Ｂ１バイトの読取ならびに保
持開始・終了を示すＢ１バイトタイミング信号１３、Ｅ
１バイトの読取ならびに保持開始・終了を示すＥ１バイ
トタイミング信号１４、Ｆ１バイトの読取ならびに保持
開始・終了を示すＦ１バイトタイミング信号１５、Ｄ１
バイトの読取ならびに保持開始・終了を示すＤ１バイト
タイミング信号１６、Ｄ２バイトの読取ならびに保持開
始・終了を示すＤ２バイトタイミング信号１７、Ｄ３バ
イトの読取ならびに保持開始・終了を示すＤ３バイトタ
イミング信号１８である。図６に記述された各タイミン
グ信号を生成するときのカウンタ値は、ＳＴＭ−１６フ
レーム信号形式のみに有効であり、他のＳＤＨフレーム
形式、例えばＳＴＭ−１，ＳＴＭ−４，ＳＴＭ−６４等
では、このカウンタ値は各々異なる。
【０００６】
【発明が解決しようとする課題】上述したように、従来
のＳＤＨフレーム信号カウンタ回路では、入力されるＳ
ＤＨフレーム信号の信号形式によって、タイミング信号
を発生させるカウンタ値が異なるため、１つのＳＤＨフ
レーム信号カウンタ回路は１種類の信号形式にしか対応
できないという制約があった。複数の信号形式のＳＤＨ
フレーム信号に対して同期したタイミング信号を生成す
るためには、各信号形式に対応したＳＤＨフレーム信号
カウンタ回路を用意し、入力ＳＤＨフレーム信号の形式
に対応するＳＤＨフレーム信号カウンタ回路から出力さ
れたタイミング信号を選択する必要があるため、回路規
模が増大するとともに消費電力が増大するという問題が
ある。
のＳＤＨフレーム信号カウンタ回路では、入力されるＳ
ＤＨフレーム信号の信号形式によって、タイミング信号
を発生させるカウンタ値が異なるため、１つのＳＤＨフ
レーム信号カウンタ回路は１種類の信号形式にしか対応
できないという制約があった。複数の信号形式のＳＤＨ
フレーム信号に対して同期したタイミング信号を生成す
るためには、各信号形式に対応したＳＤＨフレーム信号
カウンタ回路を用意し、入力ＳＤＨフレーム信号の形式
に対応するＳＤＨフレーム信号カウンタ回路から出力さ
れたタイミング信号を選択する必要があるため、回路規
模が増大するとともに消費電力が増大するという問題が
ある。
【０００７】本発明は、上記に鑑みてなされたもので、
その目的とするところは、複数の信号形式のＳＤＨフレ
ーム信号に対して共用でき、小型で消費電力が低いＳＤ
Ｈフレーム信号カウンタ回路を提供することにある。
その目的とするところは、複数の信号形式のＳＤＨフレ
ーム信号に対して共用でき、小型で消費電力が低いＳＤ
Ｈフレーム信号カウンタ回路を提供することにある。
【０００８】上記目的を達成するために、請求項１記載
の本発明は、ＳＤＨフレーム信号を入力し、該ＳＤＨフ
レーム信号に対してフレーム同期の確認、パリティの演
算、デスクランブル、オーバーヘッド情報の読み取り、
オーバーヘッド情報の書き換え、スクランブルを含む処
理の内、１つ以上の処理を行うＳＤＨフレーム信号の処
理回路において前記ＳＤＨフレーム信号に同期したタイ
ミング信号を生成するＳＤＨフレーム信号カウンタ回路
であって、前記ＳＤＨフレーム信号が取り得る複数のフ
レーム形式それぞれに対応する複数のカウンタ長を設定
可能であり、前記入力されたＳＤＨフレーム信号のフレ
ーム形式に対応するカウンタ長を前記複数のカウンタ長
の中から設定し、前記入力されたＳＤＨフレーム信号に
バイト同期したクロックを計数し、この計数値が前記設
定したカウント長に達したときにカウンタパルスを出力
する可変長カウンタと、前記ＳＤＨフレーム信号の形式
に係わらず一定のカウンタ長を有し、前記可変長カウン
タから出力されるカウンタパルスを計数し、計数したカ
ウンタパルス数が前記一定カウンタ長に達したときに所
定のデコードパルスを出力する固定長カウンタと、前記
可変長カウンタが出力するカウンタパルスおよび前記固
定長カウンタが出力するデコードパルスを用いて、前記
タイミング信号を出力する論理演算手段とを有すること
を要旨とする。
の本発明は、ＳＤＨフレーム信号を入力し、該ＳＤＨフ
レーム信号に対してフレーム同期の確認、パリティの演
算、デスクランブル、オーバーヘッド情報の読み取り、
オーバーヘッド情報の書き換え、スクランブルを含む処
理の内、１つ以上の処理を行うＳＤＨフレーム信号の処
理回路において前記ＳＤＨフレーム信号に同期したタイ
ミング信号を生成するＳＤＨフレーム信号カウンタ回路
であって、前記ＳＤＨフレーム信号が取り得る複数のフ
レーム形式それぞれに対応する複数のカウンタ長を設定
可能であり、前記入力されたＳＤＨフレーム信号のフレ
ーム形式に対応するカウンタ長を前記複数のカウンタ長
の中から設定し、前記入力されたＳＤＨフレーム信号に
バイト同期したクロックを計数し、この計数値が前記設
定したカウント長に達したときにカウンタパルスを出力
する可変長カウンタと、前記ＳＤＨフレーム信号の形式
に係わらず一定のカウンタ長を有し、前記可変長カウン
タから出力されるカウンタパルスを計数し、計数したカ
ウンタパルス数が前記一定カウンタ長に達したときに所
定のデコードパルスを出力する固定長カウンタと、前記
可変長カウンタが出力するカウンタパルスおよび前記固
定長カウンタが出力するデコードパルスを用いて、前記
タイミング信号を出力する論理演算手段とを有すること
を要旨とする。
【０００９】請求項１記載の本発明にあっては、可変長
カウンタは、前記ＳＤＨフレーム信号が取り得る複数の
フレーム形式それぞれに対応する複数のカウンタ長を設
定可能であり、入力されたＳＤＨフレーム信号のフレー
ム形式に対応するカウンタ長を前記複数のカウンタ長の
中から設定し、前記入力されたＳＤＨフレーム信号にバ
イト同期したクロックを計数し、この計数値が前記設定
したカウント長に達したときにカウンタパルスを出力す
る。そして、固定長カウンタは、前記ＳＤＨフレーム信
号の形式に係わらず一定のカウンタ長を有し、前記可変
長カウンタから出力されるカウンタパルスを計数し、計
数したカウンタパルス数が前記一定カウンタ長に達した
ときに所定のデコードパルスを出力する。このとき、論
理演算手段は、前記可変長カウンタが出力するカウンタ
パルスおよび前記固定長カウンタが出力するデコードパ
ルスを用いて、前記タイミング信号を出力する。すなわ
ち、固定長カウンタが計数するカウンタパルスの出力タ
イミングを定める可変長カウンタのカウンタ長を、入力
されたＳＤＨフレーム信号のフレーム形式に対応するカ
ウンタ長に設定することができる。このため、ＳＤＨフ
レーム信号の複数のフレーム形式毎に複数のＳＤＨフレ
ーム信号カウンタ回路を設ける必要がなくなり、回路規
模および消費電力を低減でき、小型化を図ることができ
る。
カウンタは、前記ＳＤＨフレーム信号が取り得る複数の
フレーム形式それぞれに対応する複数のカウンタ長を設
定可能であり、入力されたＳＤＨフレーム信号のフレー
ム形式に対応するカウンタ長を前記複数のカウンタ長の
中から設定し、前記入力されたＳＤＨフレーム信号にバ
イト同期したクロックを計数し、この計数値が前記設定
したカウント長に達したときにカウンタパルスを出力す
る。そして、固定長カウンタは、前記ＳＤＨフレーム信
号の形式に係わらず一定のカウンタ長を有し、前記可変
長カウンタから出力されるカウンタパルスを計数し、計
数したカウンタパルス数が前記一定カウンタ長に達した
ときに所定のデコードパルスを出力する。このとき、論
理演算手段は、前記可変長カウンタが出力するカウンタ
パルスおよび前記固定長カウンタが出力するデコードパ
ルスを用いて、前記タイミング信号を出力する。すなわ
ち、固定長カウンタが計数するカウンタパルスの出力タ
イミングを定める可変長カウンタのカウンタ長を、入力
されたＳＤＨフレーム信号のフレーム形式に対応するカ
ウンタ長に設定することができる。このため、ＳＤＨフ
レーム信号の複数のフレーム形式毎に複数のＳＤＨフレ
ーム信号カウンタ回路を設ける必要がなくなり、回路規
模および消費電力を低減でき、小型化を図ることができ
る。
【００１０】
【発明の実施の形態】以下、図面を用いて本発明の実施
の形態を説明する。図１は、本発明の一実施形態に係る
ＳＤＨフレーム信号カウンタ回路を有するＳＤＨフレー
ム信号の処理回路の構成を示すブロック図である。同図
に示すＳＤＨフレーム信号の処理回路は、バイト単位に
並列展開されたＳＤＨフレーム信号Ｓ１と、ＳＤＨフレ
ーム信号Ｓ１にバイト同期したクロックパルスＳ２と、
ＳＤＨフレーム信号Ｓ１にフレーム同期したフレームパ
ルスＳ３とを入力し、このＳＤＨフレーム信号Ｓ１に対
して中継器セクション受信終端処理を行う中継器セクシ
ョン受信終端処理回路４０である。なお、ＳＤＨフレー
ム信号Ｓ１の形式としてＳＴＭ−４もしくはＳＴＭ−１
６を選択でき、この選択はフレーム形式選択信号Ｓ５に
よって行う。
の形態を説明する。図１は、本発明の一実施形態に係る
ＳＤＨフレーム信号カウンタ回路を有するＳＤＨフレー
ム信号の処理回路の構成を示すブロック図である。同図
に示すＳＤＨフレーム信号の処理回路は、バイト単位に
並列展開されたＳＤＨフレーム信号Ｓ１と、ＳＤＨフレ
ーム信号Ｓ１にバイト同期したクロックパルスＳ２と、
ＳＤＨフレーム信号Ｓ１にフレーム同期したフレームパ
ルスＳ３とを入力し、このＳＤＨフレーム信号Ｓ１に対
して中継器セクション受信終端処理を行う中継器セクシ
ョン受信終端処理回路４０である。なお、ＳＤＨフレー
ム信号Ｓ１の形式としてＳＴＭ−４もしくはＳＴＭ−１
６を選択でき、この選択はフレーム形式選択信号Ｓ５に
よって行う。
【００１１】中継器セクション受信終端処理回路４０
は、フレームの最初から最後までに対してＢＩＰ−８演
算を行い、次のフレーム期間中この演算結果を保持する
ＢＩＰ−８演算部５と、フレームの１行目のペイロード
の最初からフレームの最後までに対してデスクランブル
を行うデスクランブラ部６と、デスクランブラ部６が出
力するデスクランブルＳＤＨフレーム信号Ｓ８のオーバ
ーヘッド情報のうち、Ｊ０バイトとＢ１バイトとＥ１バ
イトとＦ１バイトとＤ１バイトとＤ２バイトとＤ３バイ
トをＳＤＨフレーム信号カウンタ回路９からの後述する
タイミング信号Ｓ１３〜Ｓ１９で読み取り、次の読み取
りが行われるまでこれらのバイト値を保持するオーバー
ヘッド情報読取部８と、本発明により実現されたＳＴＭ
−４のフレーム形式とＳＴＭ−１６のフレーム形式のど
ちらのＳＤＨフレーム信号に対しても共用可能なＳＤＨ
フレーム信号カウンタ回路４２とを有する。
は、フレームの最初から最後までに対してＢＩＰ−８演
算を行い、次のフレーム期間中この演算結果を保持する
ＢＩＰ−８演算部５と、フレームの１行目のペイロード
の最初からフレームの最後までに対してデスクランブル
を行うデスクランブラ部６と、デスクランブラ部６が出
力するデスクランブルＳＤＨフレーム信号Ｓ８のオーバ
ーヘッド情報のうち、Ｊ０バイトとＢ１バイトとＥ１バ
イトとＦ１バイトとＤ１バイトとＤ２バイトとＤ３バイ
トをＳＤＨフレーム信号カウンタ回路９からの後述する
タイミング信号Ｓ１３〜Ｓ１９で読み取り、次の読み取
りが行われるまでこれらのバイト値を保持するオーバー
ヘッド情報読取部８と、本発明により実現されたＳＴＭ
−４のフレーム形式とＳＴＭ−１６のフレーム形式のど
ちらのＳＤＨフレーム信号に対しても共用可能なＳＤＨ
フレーム信号カウンタ回路４２とを有する。
【００１２】ＳＤＨフレーム信号カウンタ回路４２は、
図２に示すように、クロックパルスＳ２の個数を数える
可変長カウンタ１０−１と、可変長カウンタ１０−１が
出力するカウンタパルス１０−２を数える固定長カウン
タ１０−３と、各カウンタの値を解読して、タイミング
信号Ｓ１１〜Ｓ１９をそれぞれ出力する複数のアンド回
路５１−５９とから構成される。可変長カウンタ１０−
１は、中継器セクション受信終端処理回路４０に入力さ
れる信号がＳＴＭ−４フレーム形式の場合に、クロック
パルスＳ２を０から１１まで数え（カウンタ長＝１
２）、ＳＴＭ−１６フレーム形式の場合にクロックパル
スＳ２を０から４７まで数える（カウンタ長＝４８）。
可変長カウンタ１０−１のカウンタ長の切替えは、フレ
ーム形式選択信号Ｓ５によって行われる。固定長カウン
タ１０−３は、可変長カウンタ１０−１が最大値となる
ときに出力するカウンタパルス１０−２を０から８９ま
で計数する列カウンタ１０−４と、この列カウンタ１０
−４が出力するカウンタパルス１０−５を０から８まで
計数する行カウンタ１０−６とを有する。
図２に示すように、クロックパルスＳ２の個数を数える
可変長カウンタ１０−１と、可変長カウンタ１０−１が
出力するカウンタパルス１０−２を数える固定長カウン
タ１０−３と、各カウンタの値を解読して、タイミング
信号Ｓ１１〜Ｓ１９をそれぞれ出力する複数のアンド回
路５１−５９とから構成される。可変長カウンタ１０−
１は、中継器セクション受信終端処理回路４０に入力さ
れる信号がＳＴＭ−４フレーム形式の場合に、クロック
パルスＳ２を０から１１まで数え（カウンタ長＝１
２）、ＳＴＭ−１６フレーム形式の場合にクロックパル
スＳ２を０から４７まで数える（カウンタ長＝４８）。
可変長カウンタ１０−１のカウンタ長の切替えは、フレ
ーム形式選択信号Ｓ５によって行われる。固定長カウン
タ１０−３は、可変長カウンタ１０−１が最大値となる
ときに出力するカウンタパルス１０−２を０から８９ま
で計数する列カウンタ１０−４と、この列カウンタ１０
−４が出力するカウンタパルス１０−５を０から８まで
計数する行カウンタ１０−６とを有する。
【００１３】図３は、図２に示す上述した関係をわかり
やすく図示した回路構成図である。同図に示すように、
可変長カウンタ１０−１は、２，４８８Ｇｂ／ｓのＳＴ
Ｍ−１６フレーム形式に対してカウンタ長が４８とな
り、６２２Ｍｂ／ｓのＳＴＭ−４フレーム形式に対して
カウンタ長が１２となるようにカウンタ長が可変する。
また、各フレーム形式に共通である固定長カウンタ１０
−３の列カウンタ１０−４は０から８９までの９０のカ
ウンタパルス１０−２を計数し、行カウンタ１０−６は
０から８までの９のカウンタパルス１０−５を計数す
る。そして、列カウンタ１０−４と行カウンタ１０−６
から出力されるデコードパルスが前記アンド回路５１−
５９からなるデコーダで解読され、ＳＤＨフレーム信号
に同期した各種タイミング信号Ｓ１１〜Ｓ１９が出力さ
れるようになっている。
やすく図示した回路構成図である。同図に示すように、
可変長カウンタ１０−１は、２，４８８Ｇｂ／ｓのＳＴ
Ｍ−１６フレーム形式に対してカウンタ長が４８とな
り、６２２Ｍｂ／ｓのＳＴＭ−４フレーム形式に対して
カウンタ長が１２となるようにカウンタ長が可変する。
また、各フレーム形式に共通である固定長カウンタ１０
−３の列カウンタ１０−４は０から８９までの９０のカ
ウンタパルス１０−２を計数し、行カウンタ１０−６は
０から８までの９のカウンタパルス１０−５を計数す
る。そして、列カウンタ１０−４と行カウンタ１０−６
から出力されるデコードパルスが前記アンド回路５１−
５９からなるデコーダで解読され、ＳＤＨフレーム信号
に同期した各種タイミング信号Ｓ１１〜Ｓ１９が出力さ
れるようになっている。
【００１４】図１、図２に戻って、ＳＤＨフレーム信号
カウンタ回路４２をＳＤＨフレーム信号Ｓ１に同期させ
るために、ＳＤＨフレーム信号カウンタ回路４２はＳＤ
Ｈフレーム信号Ｓ１のフレーム先頭位置を示すフレーム
パルスＳ３によってリセットされ、その後、ＳＤＨフレ
ーム信号カウンタ回路４２は、ＳＤＨフレーム信号Ｓ１
に同期するクロックパルスＳ２の個数を数え、この値を
デコードすることによって、ＢＩＰ−８演算部５とデス
クランブラ部６とオーバーヘッド情報読取部８とに対し
て、タイミング信号Ｓ１１〜Ｓ１９を生成し出力する。
カウンタ回路４２をＳＤＨフレーム信号Ｓ１に同期させ
るために、ＳＤＨフレーム信号カウンタ回路４２はＳＤ
Ｈフレーム信号Ｓ１のフレーム先頭位置を示すフレーム
パルスＳ３によってリセットされ、その後、ＳＤＨフレ
ーム信号カウンタ回路４２は、ＳＤＨフレーム信号Ｓ１
に同期するクロックパルスＳ２の個数を数え、この値を
デコードすることによって、ＢＩＰ−８演算部５とデス
クランブラ部６とオーバーヘッド情報読取部８とに対し
て、タイミング信号Ｓ１１〜Ｓ１９を生成し出力する。
【００１５】このタイミング信号Ｓ１１〜Ｓ１９を図４
に示す。ＢＩＰ−８演算部５に対して出力するタイミン
グ信号は、ＢＩＰ−８演算の開始・終了ならびにＢＩＰ
−８演算結果の保持開始・終了を示すフレーム先頭タイ
ミング信号Ｓ１１である。デスクランブラ部６に対して
出力するタイミング信号は、デスクランブルの開始を示
すデスクランブル開始タイミング信号Ｓ１２と、デスク
ランブルの終了を示すフレーム先頭タイミング信号Ｓ１
１である。オーバーヘッド情報読取部８に対して出力す
るタイミング信号は、Ｊ０バイトの読取ならびに保持開
始・終了を示すＪ０バイトタイミング信号Ｓ１３、Ｂ１
バイトの読取ならびに保持開始・終了を示すＢ１バイト
タイミング信号Ｓ１４、Ｅ１バイトの読取ならびに保持
開始・終了を示すＥ１バイトタイミング信号Ｓ１５、Ｆ
１バイトの読取ならびに保持開始・終了を示すＦ１バイ
トタイミング信号Ｓ１６、Ｄ１バイトの読取ならびに保
持開始・終了を示すＤ１バイトタイミング信号Ｓ１７、
Ｄ２バイトの読取ならびに保持開始・終了を示すＤ２バ
イトタイミング信号Ｓ１８、Ｄ３バイトの読取ならびに
保持開始・終了を示すＤ３バイトタイミング信号Ｓ１９
である。
に示す。ＢＩＰ−８演算部５に対して出力するタイミン
グ信号は、ＢＩＰ−８演算の開始・終了ならびにＢＩＰ
−８演算結果の保持開始・終了を示すフレーム先頭タイ
ミング信号Ｓ１１である。デスクランブラ部６に対して
出力するタイミング信号は、デスクランブルの開始を示
すデスクランブル開始タイミング信号Ｓ１２と、デスク
ランブルの終了を示すフレーム先頭タイミング信号Ｓ１
１である。オーバーヘッド情報読取部８に対して出力す
るタイミング信号は、Ｊ０バイトの読取ならびに保持開
始・終了を示すＪ０バイトタイミング信号Ｓ１３、Ｂ１
バイトの読取ならびに保持開始・終了を示すＢ１バイト
タイミング信号Ｓ１４、Ｅ１バイトの読取ならびに保持
開始・終了を示すＥ１バイトタイミング信号Ｓ１５、Ｆ
１バイトの読取ならびに保持開始・終了を示すＦ１バイ
トタイミング信号Ｓ１６、Ｄ１バイトの読取ならびに保
持開始・終了を示すＤ１バイトタイミング信号Ｓ１７、
Ｄ２バイトの読取ならびに保持開始・終了を示すＤ２バ
イトタイミング信号Ｓ１８、Ｄ３バイトの読取ならびに
保持開始・終了を示すＤ３バイトタイミング信号Ｓ１９
である。
【００１６】以上のタイミング信号Ｓ１１〜Ｓ１９は、
可変長カウンタ１０−１が０の値をとるときに出力され
る可変長カウンタ０パルス１０−７と、列カウンタ１０
−４が０の値をとるときに出力される列カウンタ０デコ
ードパルス１０−８もしくは列カウンタ１０−４が１の
値をとるときに出力される列カウンタ１デコードパルス
１０−９もしくは列カウンタ１０−４が２の値をとると
きに出力される列カウンタ２デコードパルス１０−１０
もしくは列カウンタ１０−４が３の値をとるときに出力
される列カウンタ３デコードパルス１０−１１と、行カ
ウンタ１０−６が０の値をとるときに出力される行カウ
ンタ０デコードパルス１０−１２もしくは行カウンタ１
０−６が１の値をとるときに出力される行カウンタ１デ
コードパルス１０−１３もしくは行カウンタ１０−６が
２の値をとるときに出力される行カウンタ２デコードパ
ルス１０−１４とのアンド回路５１−５９による論理積
によって生成することができる。
可変長カウンタ１０−１が０の値をとるときに出力され
る可変長カウンタ０パルス１０−７と、列カウンタ１０
−４が０の値をとるときに出力される列カウンタ０デコ
ードパルス１０−８もしくは列カウンタ１０−４が１の
値をとるときに出力される列カウンタ１デコードパルス
１０−９もしくは列カウンタ１０−４が２の値をとると
きに出力される列カウンタ２デコードパルス１０−１０
もしくは列カウンタ１０−４が３の値をとるときに出力
される列カウンタ３デコードパルス１０−１１と、行カ
ウンタ１０−６が０の値をとるときに出力される行カウ
ンタ０デコードパルス１０−１２もしくは行カウンタ１
０−６が１の値をとるときに出力される行カウンタ１デ
コードパルス１０−１３もしくは行カウンタ１０−６が
２の値をとるときに出力される行カウンタ２デコードパ
ルス１０−１４とのアンド回路５１−５９による論理積
によって生成することができる。
【００１７】上述したように、本実施形態のＳＤＨフレ
ーム信号カウンタ回路は、ＳＤＨフレーム信号の形式に
応じてカウンタ長が可変する可変長カウンタ１０−１と
固定長カウンタ１０−３である列カウンタ１０−４と行
カウンタ１０−６とを組み合わせることにより、複数の
ＳＤＨフレーム信号形式に対応し得るように構成してい
る。更に詳しくは、ＳＤＨフレーム信号は、その形式に
よらず２７０列×９行の構造を有し、この構造は、４n
バイト（ｎは０，１，２，３のいずれかの数）長の信号
を単位として構成され、ＳＤＨフレーム形式によってｎ
が異なる。対応すべきフレーム形式のｎがａからｂまで
の整数であるとき、可変長カウンタ１０−１のカウンタ
長をｎの値に応じて、４c-(b-n) ×ｍ（ｃはｂ−ａ以上
かつｂ以下の整数、ｍは１または２７０の約数）に設定
する。固定長カウンタ１０−３のカウンタ長は、ｎの値
によらず、４b-c ×２７０×９／ｍである。可変長カウ
ンタ１０−１によってＳＤＨフレーム信号の処理回路に
入力されるＳＤＨフレーム信号のバイト数を数え、４
c-(b-n) ×ｍのバイト数を数える毎に、カウンタパルス
１０−２を固定長カウンタ１０−３に出力する。固定長
カウンタ１０−３はカウンタパルス１０−２を数える。
固定長カウンタ１０−３の値をデコードすることによ
り、ＳＤＨフレーム信号の形式に依存しない共通タイミ
ング信号を生成する。そして、この共通タイミング信号
と可変長カウンタ１０−１の値とをデコードすることに
より、所望のタイミング信号Ｓ１１〜Ｓ１９を生成して
いるものである。
ーム信号カウンタ回路は、ＳＤＨフレーム信号の形式に
応じてカウンタ長が可変する可変長カウンタ１０−１と
固定長カウンタ１０−３である列カウンタ１０−４と行
カウンタ１０−６とを組み合わせることにより、複数の
ＳＤＨフレーム信号形式に対応し得るように構成してい
る。更に詳しくは、ＳＤＨフレーム信号は、その形式に
よらず２７０列×９行の構造を有し、この構造は、４n
バイト（ｎは０，１，２，３のいずれかの数）長の信号
を単位として構成され、ＳＤＨフレーム形式によってｎ
が異なる。対応すべきフレーム形式のｎがａからｂまで
の整数であるとき、可変長カウンタ１０−１のカウンタ
長をｎの値に応じて、４c-(b-n) ×ｍ（ｃはｂ−ａ以上
かつｂ以下の整数、ｍは１または２７０の約数）に設定
する。固定長カウンタ１０−３のカウンタ長は、ｎの値
によらず、４b-c ×２７０×９／ｍである。可変長カウ
ンタ１０−１によってＳＤＨフレーム信号の処理回路に
入力されるＳＤＨフレーム信号のバイト数を数え、４
c-(b-n) ×ｍのバイト数を数える毎に、カウンタパルス
１０−２を固定長カウンタ１０−３に出力する。固定長
カウンタ１０−３はカウンタパルス１０−２を数える。
固定長カウンタ１０−３の値をデコードすることによ
り、ＳＤＨフレーム信号の形式に依存しない共通タイミ
ング信号を生成する。そして、この共通タイミング信号
と可変長カウンタ１０−１の値とをデコードすることに
より、所望のタイミング信号Ｓ１１〜Ｓ１９を生成して
いるものである。
【００１８】なお、可変長カウンタ１０−１は、数バイ
トから数十バイト分のクロックパルスを計数するもので
あり、そのカウンタ長は８１０−１５５５２０バイトの
全カウンタ長に対して十分小さく、その回路規模および
消費電力も従来のものに比較して十分小さい。また、固
定長カウンタ１０−３の回路規模および消費電力は従来
のＳＤＨフレーム信号カウンタ回路とほぼ同じであるの
で、本実施形態のＳＤＨフレーム信号カウンタ回路の回
路規模および消費電力は全体として従来のものとほぼ同
じであるが、本実施形態のＳＤＨフレーム信号カウンタ
回路は複数のＳＤＨフレーム信号形式に対応し得るよう
になっているため、従来のように複数のＳＤＨフレーム
信号形式に対応して複数のＳＤＨフレーム信号カウンタ
回路を設ける場合に比較して、本実施形態のＳＤＨフレ
ーム信号カウンタ回路は小型化および低消費電力化を図
り得るものである。すなわち、本実施形態のＳＤＨフレ
ーム信号カウンタ回路は、回路規模および消費電力を増
大させることなく、複数のＳＤＨフレーム信号形式に対
応し得るものである。
トから数十バイト分のクロックパルスを計数するもので
あり、そのカウンタ長は８１０−１５５５２０バイトの
全カウンタ長に対して十分小さく、その回路規模および
消費電力も従来のものに比較して十分小さい。また、固
定長カウンタ１０−３の回路規模および消費電力は従来
のＳＤＨフレーム信号カウンタ回路とほぼ同じであるの
で、本実施形態のＳＤＨフレーム信号カウンタ回路の回
路規模および消費電力は全体として従来のものとほぼ同
じであるが、本実施形態のＳＤＨフレーム信号カウンタ
回路は複数のＳＤＨフレーム信号形式に対応し得るよう
になっているため、従来のように複数のＳＤＨフレーム
信号形式に対応して複数のＳＤＨフレーム信号カウンタ
回路を設ける場合に比較して、本実施形態のＳＤＨフレ
ーム信号カウンタ回路は小型化および低消費電力化を図
り得るものである。すなわち、本実施形態のＳＤＨフレ
ーム信号カウンタ回路は、回路規模および消費電力を増
大させることなく、複数のＳＤＨフレーム信号形式に対
応し得るものである。
【００１９】なお更に、上述した本実施形態は、一例と
してＳＴＭ−４およびＳＴＭ−１６に対応し得るように
構成したものであるが、可変長カウンタおよび固定長カ
ウンタの各パラメータは任意に変更し得るものであると
ともに、また他のＳＤＨフレーム信号形式、例えばＳＴ
Ｍ−１，ＳＴＭ−６４などにも適用し得るものであるこ
とは勿論のことである。更に、本発明のＳＤＨフレーム
信号カウンタ回路は、中継器セクション受信終端処理回
路に適用し得るだけでなく、ＳＤＨフレームを入力し、
そのフレームに同期した処理を行う他のすべての回路に
も適用し得るものである。
してＳＴＭ−４およびＳＴＭ−１６に対応し得るように
構成したものであるが、可変長カウンタおよび固定長カ
ウンタの各パラメータは任意に変更し得るものであると
ともに、また他のＳＤＨフレーム信号形式、例えばＳＴ
Ｍ−１，ＳＴＭ−６４などにも適用し得るものであるこ
とは勿論のことである。更に、本発明のＳＤＨフレーム
信号カウンタ回路は、中継器セクション受信終端処理回
路に適用し得るだけでなく、ＳＤＨフレームを入力し、
そのフレームに同期した処理を行う他のすべての回路に
も適用し得るものである。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
可変長カウンタがＳＤＨフレーム形式信号に応じてカウ
ンタ長を可変し、ＳＤＨフレーム信号に同期したクロッ
クを計数し、固定長カウンタが可変長カウンタからのカ
ウンタパルスを計数し、可変長カウンタからのカウンタ
パルスと固定長カウンタからのデコードパルスを論理演
算手段で解読して、ＳＤＨフレーム信号に同期したタイ
ミング信号を出力するので、従来のように複数のＳＤＨ
フレーム信号の形式に応じて複数のＳＤＨフレーム信号
カウンタ回路を設ける必要がなく、回路規模および消費
電力を低減でき、小型化を図ることができる。
可変長カウンタがＳＤＨフレーム形式信号に応じてカウ
ンタ長を可変し、ＳＤＨフレーム信号に同期したクロッ
クを計数し、固定長カウンタが可変長カウンタからのカ
ウンタパルスを計数し、可変長カウンタからのカウンタ
パルスと固定長カウンタからのデコードパルスを論理演
算手段で解読して、ＳＤＨフレーム信号に同期したタイ
ミング信号を出力するので、従来のように複数のＳＤＨ
フレーム信号の形式に応じて複数のＳＤＨフレーム信号
カウンタ回路を設ける必要がなく、回路規模および消費
電力を低減でき、小型化を図ることができる。
【図１】本発明の一実施形態に係るＳＤＨフレーム信号
カウンタ回路を有するＳＤＨフレーム信号の処理回路の
構成を示すブロック図である。
カウンタ回路を有するＳＤＨフレーム信号の処理回路の
構成を示すブロック図である。
【図２】図１に示すＳＤＨフレーム信号の処理回路に使
用されているＳＤＨフレーム信号カウンタ回路の詳細な
構成を示す回路図である。
用されているＳＤＨフレーム信号カウンタ回路の詳細な
構成を示す回路図である。
【図３】図２に示す可変長カウンタと固定長カウンタを
構成する列カウンタおよび行カウンタとの関係をわかり
やすく図示した回路構成図である。
構成する列カウンタおよび行カウンタとの関係をわかり
やすく図示した回路構成図である。
【図４】図１に示すＳＤＨフレーム信号カウンタ回路か
ら出力されるタイミング信号を示す図である。
ら出力されるタイミング信号を示す図である。
【図５】従来のＳＤＨフレーム信号カウンタ回路を有す
るＳＤＨフレーム信号の処理回路の構成を示すブロック
図である。
るＳＤＨフレーム信号の処理回路の構成を示すブロック
図である。
【図６】図５に示すＳＤＨフレーム信号の処理回路に使
用されているＳＤＨフレーム信号カウンタ回路から出力
されるタイミング信号を示す図である。
用されているＳＤＨフレーム信号カウンタ回路から出力
されるタイミング信号を示す図である。
５ ＢＩＰ−８演算部
６ デスクランブラ部
８ オーバーヘッド情報読取部
１０−１ 可変長カウンタ
１０−３ 固定長カウンタ
１０−４ 列カウンタ
１０−６ 行カウンタ
４０ 中継器セクション受信終端処理回路
４２ ＳＤＨフレーム信号カウンタ回路
５１−５９ アンド回路
フロントページの続き
(56)参考文献 特開 平５−252127（ＪＰ，Ａ)
特開 平８−335920（ＪＰ，Ａ)
特開 平８−163068（ＪＰ，Ａ)
特開 平３−184436（ＪＰ，Ａ)
特開 平６−120920（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04J 3/00 - 3/26
H04L 5/22 - 5/26
H04L 7/00 - 7/10
ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (3)
- 【請求項１】 ＳＤＨフレーム信号を入力し、該ＳＤＨ
フレーム信号に対してフレーム同期の確認、パリティの
演算、デスクランブル、オーバーヘッド情報の読み取
り、オーバーヘッド情報の書き換え、スクランブルを含
む処理の内、１つ以上の処理を行うＳＤＨフレーム信号
の処理回路において前記ＳＤＨフレーム信号に同期した
タイミング信号を生成するＳＤＨフレーム信号カウンタ
回路であって、前記ＳＤＨフレーム信号が取り得る複数のフレーム形式
それぞれに対応する複数のカウンタ長を設定可能であ
り、前記入力されたＳＤＨフレーム信号のフレーム形式
に対応するカウンタ長を前記複数のカウンタ長の中から
設定し、前記入力されたＳＤＨフレーム信号にバイト同
期したクロックを計数し、この計数値が前記設定したカ
ウント長に達したときにカウンタパルスを出力する可変
長カウンタと、 前記ＳＤＨフレーム信号の形式に係わらず一定のカウン
タ長を有し、 前記可変長カウンタから出力されるカウン
タパルスを計数し、計数したカウンタパルス数が前記一
定カウンタ長に達したときに所定のデコードパルスを出
力する固定長カウンタと、 前記可変長カウンタが出力するカウンタパルスおよび前
記固定長カウンタが出力するデコードパルスを用いて、
前記タイミング信号を出力する論理演算手段とを有する
ことを特徴とするＳＤＨフレーム信号カウンタ回路。 - 【請求項２】 前記ＳＤＨフレーム信号は、４ ｎ バイト
（ｎは、０、１、２、３の何れかの数）長の信号を単位
として構成され、その複数のフレーム形式それぞれによ
って前記ｎが異なるようになっており、 前記可変長カウンタの複数のカウンタ長は、前記複数の
フレーム形式それぞれのｎにより定まる複数の数である
ことを特徴とする請求項１記載のＳＤＨフレーム信号カ
ウンタ回路。 - 【請求項３】 前記入力されたＳＤＨフレーム信号のフ
レーム形式に対応するｎがａからｂまでの整数であると
き、前記可変長カウンタは、前記カウント長を４
ｃ−（ｂ−ｎ） ×ｍ（但し、ｃはｂ−ａ以上かつｂ以下
の整数、ｍは１また は２７０の約数）に設定するように
なっており、前記固定長カウンタのカウンタ長は、４
ｂ−ｃ ×２７０×９／ｍであることを特徴とする請求項
２記載のＳＤＨフレーム信号カウンタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11273699A JP3377962B2 (ja) | 1999-04-20 | 1999-04-20 | Ｓｄｈフレーム信号カウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11273699A JP3377962B2 (ja) | 1999-04-20 | 1999-04-20 | Ｓｄｈフレーム信号カウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000307538A JP2000307538A (ja) | 2000-11-02 |
| JP3377962B2 true JP3377962B2 (ja) | 2003-02-17 |
Family
ID=14594272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11273699A Expired - Lifetime JP3377962B2 (ja) | 1999-04-20 | 1999-04-20 | Ｓｄｈフレーム信号カウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3377962B2 (ja) |
-
1999
- 1999-04-20 JP JP11273699A patent/JP3377962B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000307538A (ja) | 2000-11-02 |
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