JP3370870B2 - クロック・タイミング再調整回路およびビデオ・クロック入力信号のタイミングを水平同期信号と整合させるように再調整する方法 - Google Patents
クロック・タイミング再調整回路およびビデオ・クロック入力信号のタイミングを水平同期信号と整合させるように再調整する方法Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K6/00—Manipulating pulses having a finite slope and not covered by one of the other main groups of this subclass
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
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- H—ELECTRICITY
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- H04N5/00—Details of television systems
- H04N5/04—Synchronising
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- H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
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Description
【０００１】
【発明の属する技術分野】本発明は、遅延回路に関し、
特に、縦続接続された遅延段とクロック信号のタイミン
グを再調整するための選択回路とを備える遅延回路に関
する。
特に、縦続接続された遅延段とクロック信号のタイミン
グを再調整するための選択回路とを備える遅延回路に関
する。
【０００２】
【従来の技術】縦続接続遅延段と、同期信号でクロック
信号のタイミングを再調整するための選択回路とを使用
する遅延回路はよく知られており、例えば、ビデオ信号
同期回路に広く使用されている。１つの例は、１９９１
年２月１２日にウイリス（Ｗｉｌｌｉｓ）氏外に付与さ
れた“多画像表示に関するタイミング誤差を補正するた
めの方法と装置”という名称の米国特許第４９９２８７
４号に示されている。ウイリス氏外は、ピクチャ・イン
・ピクチャ（ＰＩＰ）処理を行うテレビ受像機用のスキ
ュー補正システムについて述べている。ウイリス氏外の
ＰＩＰ受像機の実施例の構成要素はクロック移相回路を
含んでおり、主画像信号のバーストにロックされたサン
プリング・クロックのタイミングを、画像表示処理回路
から得られる水平同期信号で再調整する。
信号のタイミングを再調整するための選択回路とを使用
する遅延回路はよく知られており、例えば、ビデオ信号
同期回路に広く使用されている。１つの例は、１９９１
年２月１２日にウイリス（Ｗｉｌｌｉｓ）氏外に付与さ
れた“多画像表示に関するタイミング誤差を補正するた
めの方法と装置”という名称の米国特許第４９９２８７
４号に示されている。ウイリス氏外は、ピクチャ・イン
・ピクチャ（ＰＩＰ）処理を行うテレビ受像機用のスキ
ュー補正システムについて述べている。ウイリス氏外の
ＰＩＰ受像機の実施例の構成要素はクロック移相回路を
含んでおり、主画像信号のバーストにロックされたサン
プリング・クロックのタイミングを、画像表示処理回路
から得られる水平同期信号で再調整する。
【０００３】本発明は、ウイリス氏外により述べられた
普通のタイプのクロック・タイミング再調整回路を改善
し、標準的な半導体処理技術を使用する集積回路におい
てタイミング再調整回路の構成を容易にすることを目指
している。本発明によって解決される問題の性質を理解
するために、まず最初にウイリス氏外のタイミング再調
整回路の実施例を少し詳しく考察することが役に立つ。
この目的のために、“従来技術による回路構成”を示す
図１はウイリス氏外の特許に基づいて描かれている。
普通のタイプのクロック・タイミング再調整回路を改善
し、標準的な半導体処理技術を使用する集積回路におい
てタイミング再調整回路の構成を容易にすることを目指
している。本発明によって解決される問題の性質を理解
するために、まず最初にウイリス氏外のタイミング再調
整回路の実施例を少し詳しく考察することが役に立つ。
この目的のために、“従来技術による回路構成”を示す
図１はウイリス氏外の特許に基づいて描かれている。
【０００４】図１のクロック・タイミング再調整装置１
００は、水平同期信号ＨＳでタイミングが再調整され
る、すなわち“端縁部が整合される”、主クロック入力
信号ＭＣＫを受け取る入力端子を備えている。主クロッ
ク入力信号ＭＣＫは、１５個の遅延要素Δ１〜Δ１５か
ら成るタップ付き遅延ライン１３０の入力に導線１０４
を介して結合される。遅延ライン１３０のタップＴ１〜
Ｔ１５は、遅延されない主クロック入力信号ＭＣＫと共
に、１５個の“Ｄ”型フリップフロップを備えているメ
モリ装置１０６に、それぞれ母線１１２と導線１０４を
介して供給される。メモリ装置１０６内のフリップフロ
ップはすべて、入力端子１１４に供給される水平同期信
号ＨＳの前縁により同時にクロック制御される。その結
果、メモリ装置１０６内の１５個のフリップフロップ
は、水平同期パルスが到着した時点で撮られた、遅延ラ
イン１３０のすべてのタップ値の“スナップ写真”と見
なされるものを貯える。１５個の遅延要素があり、各遅
延は少なくとも５ナノセカンドなので、貯えられたタッ
プ値は、水平同期信号の到着した瞬時におけるクロック
信号ＭＣＫの完全な１サイクル（例えば、ＮＴＳＣ方式
を仮定すると、７０ナノセカンド）のサンプルを表わし
ている。
００は、水平同期信号ＨＳでタイミングが再調整され
る、すなわち“端縁部が整合される”、主クロック入力
信号ＭＣＫを受け取る入力端子を備えている。主クロッ
ク入力信号ＭＣＫは、１５個の遅延要素Δ１〜Δ１５か
ら成るタップ付き遅延ライン１３０の入力に導線１０４
を介して結合される。遅延ライン１３０のタップＴ１〜
Ｔ１５は、遅延されない主クロック入力信号ＭＣＫと共
に、１５個の“Ｄ”型フリップフロップを備えているメ
モリ装置１０６に、それぞれ母線１１２と導線１０４を
介して供給される。メモリ装置１０６内のフリップフロ
ップはすべて、入力端子１１４に供給される水平同期信
号ＨＳの前縁により同時にクロック制御される。その結
果、メモリ装置１０６内の１５個のフリップフロップ
は、水平同期パルスが到着した時点で撮られた、遅延ラ
イン１３０のすべてのタップ値の“スナップ写真”と見
なされるものを貯える。１５個の遅延要素があり、各遅
延は少なくとも５ナノセカンドなので、貯えられたタッ
プ値は、水平同期信号の到着した瞬時におけるクロック
信号ＭＣＫの完全な１サイクル（例えば、ＮＴＳＣ方式
を仮定すると、７０ナノセカンド）のサンプルを表わし
ている。
【０００５】フリップフロップ１０６に貯えられた１５
個のすべてのタップ値を比較することにより、どのタッ
プの出力信号の端縁部が水平同期信号ＨＳの前縁に最も
接近しているかを判定することができる。この識別は、
貯えられた１５個のタップ値をメモリ装置１０６から１
５の導線の母線１１８を介して受け取るタップ選択論理
回路１０８により行われる。論理回路１０８は、１５の
入力のタップ遅延から、タップＴ１〜Ｔ１５における遅
延された１５個の信号または入力信号（遅延されてな
い）のうちどれが水平同期信号ＨＳの前縁に最も接近し
た端縁部すなわち遷移を有するのか識別する出力信号
を、１６導線の母線１２０に供給する。最も接近したタ
ップ信号は、論理回路１０８で識別された後に、１６導
線母線１２０を介して多重スイッチ１１０に供給され
る。次にスイッチ１１０は、１５個のタップ信号（遅延
されている）または入力信号（遅延されてない）のうち
１つを出力信号ＹＣＫとして選択し、この信号を、その
水平ラインの残りの期間の間に出力端子１１６に供給す
る。
個のすべてのタップ値を比較することにより、どのタッ
プの出力信号の端縁部が水平同期信号ＨＳの前縁に最も
接近しているかを判定することができる。この識別は、
貯えられた１５個のタップ値をメモリ装置１０６から１
５の導線の母線１１８を介して受け取るタップ選択論理
回路１０８により行われる。論理回路１０８は、１５の
入力のタップ遅延から、タップＴ１〜Ｔ１５における遅
延された１５個の信号または入力信号（遅延されてな
い）のうちどれが水平同期信号ＨＳの前縁に最も接近し
た端縁部すなわち遷移を有するのか識別する出力信号
を、１６導線の母線１２０に供給する。最も接近したタ
ップ信号は、論理回路１０８で識別された後に、１６導
線母線１２０を介して多重スイッチ１１０に供給され
る。次にスイッチ１１０は、１５個のタップ信号（遅延
されている）または入力信号（遅延されてない）のうち
１つを出力信号ＹＣＫとして選択し、この信号を、その
水平ラインの残りの期間の間に出力端子１１６に供給す
る。
【０００６】上述のようにして、入力マスタークロック
信号ＭＣＫは、選択論理回路１０８により水平同期信号
の前縁部に最も接近しているとして識別されたタップで
遅延され、このタップはあとに続くすべてのマスターク
ロック信号をその水平ラインの残りの期間の間に遅延す
る。次の水平ラインが始まると、水平同期信号の端縁は
タップ遅延データをすべてメモリ１０６内に再び保持
し、サイクルが繰り返される。従って、マスタークロッ
ク信号ＭＣＫは、選択されたタップ遅延により位相がシ
フトされ、位相シフトされた出力クロックＹＣＫが発生
され、ＹＣＫは端縁部が水平同期信号と整合される。
信号ＭＣＫは、選択論理回路１０８により水平同期信号
の前縁部に最も接近しているとして識別されたタップで
遅延され、このタップはあとに続くすべてのマスターク
ロック信号をその水平ラインの残りの期間の間に遅延す
る。次の水平ラインが始まると、水平同期信号の端縁は
タップ遅延データをすべてメモリ１０６内に再び保持
し、サイクルが繰り返される。従って、マスタークロッ
ク信号ＭＣＫは、選択されたタップ遅延により位相がシ
フトされ、位相シフトされた出力クロックＹＣＫが発生
され、ＹＣＫは端縁部が水平同期信号と整合される。
【０００７】本発明は、前述したタイプのタイミング再
調整装置において、各集積回路ごとに変動する、遅延要
素の伝搬遅延およびタップ選択論理回路１０８内のゲー
ト遷移の伝搬遅延に関する問題に向けられている。伝搬
遅延の変動は、いくつかのタイミング再調整パラメータ
（例えば、遅延の数とタップの数、および注文または標
準セル製作技術の選択）に影響を及ぼし、これはまた、
完成した回路の歩留まりとコストに影響するので、重要
な問題である。
調整装置において、各集積回路ごとに変動する、遅延要
素の伝搬遅延およびタップ選択論理回路１０８内のゲー
ト遷移の伝搬遅延に関する問題に向けられている。伝搬
遅延の変動は、いくつかのタイミング再調整パラメータ
（例えば、遅延の数とタップの数、および注文または標
準セル製作技術の選択）に影響を及ぼし、これはまた、
完成した回路の歩留まりとコストに影響するので、重要
な問題である。
【０００８】具体的に言うと、すでに知られているタイ
ミング再調整回路についての前述の説明において、タッ
プは全部で１５個あり、マスタークロックの周期は７０
ナノセカンドであった。この周期の値は、ＮＴＳＣ方式
の標準信号が色副搬送波の４倍の周波数（４ＦSC）でサ
ンプリングされるという仮定に基づいている。マスター
クロック・パルスＭＣＫに完全な１サイクル（７０ナノ
セカンド）の遅延を与えるためには、遅延ラインは少な
くとも７０ナノセカンドを超える遅延を生じなければな
らない。タップの数が１５で、１遅延要素当りの遅延が
５ナノセカンドであれば、全遅延時間は少なくとも７５
ナノセカンドとなり、遅延ラインに要求される最少の全
遅延は満たされる。
ミング再調整回路についての前述の説明において、タッ
プは全部で１５個あり、マスタークロックの周期は７０
ナノセカンドであった。この周期の値は、ＮＴＳＣ方式
の標準信号が色副搬送波の４倍の周波数（４ＦSC）でサ
ンプリングされるという仮定に基づいている。マスター
クロック・パルスＭＣＫに完全な１サイクル（７０ナノ
セカンド）の遅延を与えるためには、遅延ラインは少な
くとも７０ナノセカンドを超える遅延を生じなければな
らない。タップの数が１５で、１遅延要素当りの遅延が
５ナノセカンドであれば、全遅延時間は少なくとも７５
ナノセカンドとなり、遅延ラインに要求される最少の全
遅延は満たされる。
【０００９】タップの遅延時間の選択に影響を及ぼすも
う１つの要素は人間の目の視覚解像度である。垂直ライ
ンの端縁部の変動を目で見て気づかれないようにするた
めに、遅延の分解度を１０ナノセカンドまたはそれより
細かくする必要があることが判明している。この点で、
５ナノセカンドの遅延は十分過ぎる。視覚に基づく最大
遅延１０ナノセカンド、１５個の遅延要素の１要素当り
の最小遅延５ナノセカンドで、マスタークロックの周期
に基づく最少全遅延を与えると仮定すれば、遅延値の最
大の“広がり”は２対１（２：１）の割合になる。
う１つの要素は人間の目の視覚解像度である。垂直ライ
ンの端縁部の変動を目で見て気づかれないようにするた
めに、遅延の分解度を１０ナノセカンドまたはそれより
細かくする必要があることが判明している。この点で、
５ナノセカンドの遅延は十分過ぎる。視覚に基づく最大
遅延１０ナノセカンド、１５個の遅延要素の１要素当り
の最小遅延５ナノセカンドで、マスタークロックの周期
に基づく最少全遅延を与えると仮定すれば、遅延値の最
大の“広がり”は２対１（２：１）の割合になる。
【００１０】タイミング再調整回路は、遅延要素の伝搬
遅延変動（ｂａｔｃｈ−ｔｏ−ｂａｔｃｈ：各バッチご
との）を２対１とし、半導体プロセスを使用して構成さ
れている。しかしながら、この２対１の割合は、標準セ
ル遅延装置を使って処理する場合には比較的厳しい許容
誤差である。上述した規準をすべて満たすために、注文
設計された遅延“セル”（要素）を使用して、２対１を
超えない遅延変動すなわち“広がり”を得る必要がある
ことが判明している。半導体プロセスにおいて遅延要素
を注文設計することにより、各チップごとの遅延の変動
を約２対１（２：１）の割合に減らすことができる。他
方、標準セル遅延要素を使用すると、各チップごとの遅
延の“広がり”はずっと広くなる（例えば、集積回路の
各バッチごとの（ｂａｔｃｈ−ｔｏ−ｂａｔｃｈ）予想
される最大遅延と最小遅延の割合は４：１）が、コスト
の面では明らかに有利である。
遅延変動（ｂａｔｃｈ−ｔｏ−ｂａｔｃｈ：各バッチご
との）を２対１とし、半導体プロセスを使用して構成さ
れている。しかしながら、この２対１の割合は、標準セ
ル遅延装置を使って処理する場合には比較的厳しい許容
誤差である。上述した規準をすべて満たすために、注文
設計された遅延“セル”（要素）を使用して、２対１を
超えない遅延変動すなわち“広がり”を得る必要がある
ことが判明している。半導体プロセスにおいて遅延要素
を注文設計することにより、各チップごとの遅延の変動
を約２対１（２：１）の割合に減らすことができる。他
方、標準セル遅延要素を使用すると、各チップごとの遅
延の“広がり”はずっと広くなる（例えば、集積回路の
各バッチごとの（ｂａｔｃｈ−ｔｏ−ｂａｔｃｈ）予想
される最大遅延と最小遅延の割合は４：１）が、コスト
の面では明らかに有利である。
【００１１】すでに知られているタイミング再調整回路
を具体化する際のもう１つの問題は、タップ選択論理回
路１０８におけるゲートの伝搬遅延に関するものであ
る。論理回路１０８はどのタップの信号が同期信号の端
縁に最も接近しているかを識別しなければならないこと
を思い起こされたい。もし遅延の広がり４：１を選択す
るならば、１タップ当りの最大遅延は１０ｎＳ（視覚の
閾値）となり、最小遅延は２．５ｎＳとなる。遅延が
２．５ｎＳの遅延要素の場合、最小全遅延がクロック周
期よりも長くなければならない（＞７０ｎＳ）という条
件を満足するためには、遅延が３０必要とされるであろ
う。しかしながら、もし遅延が３０あるとすれば、選択
論理回路１０８への入力も３０個なければならず、この
論理回路１０８は、直列または“リップル（ｒｉｐｐｌ
ｅ）”桁上げ処理を使用する。問題となるのは、もし選
択論理回路１０８において３０段を通る全ゲート伝搬遅
延時間がマスタークロックの周期７０ｎＳを超えると、
選択論理回路１０８は、１クロック・サイクル内で３０
個のタップ信号のすべての処理を完了できないので、最
も接近したＭＣＫクロックの端縁を識別できないかも知
れない。
を具体化する際のもう１つの問題は、タップ選択論理回
路１０８におけるゲートの伝搬遅延に関するものであ
る。論理回路１０８はどのタップの信号が同期信号の端
縁に最も接近しているかを識別しなければならないこと
を思い起こされたい。もし遅延の広がり４：１を選択す
るならば、１タップ当りの最大遅延は１０ｎＳ（視覚の
閾値）となり、最小遅延は２．５ｎＳとなる。遅延が
２．５ｎＳの遅延要素の場合、最小全遅延がクロック周
期よりも長くなければならない（＞７０ｎＳ）という条
件を満足するためには、遅延が３０必要とされるであろ
う。しかしながら、もし遅延が３０あるとすれば、選択
論理回路１０８への入力も３０個なければならず、この
論理回路１０８は、直列または“リップル（ｒｉｐｐｌ
ｅ）”桁上げ処理を使用する。問題となるのは、もし選
択論理回路１０８において３０段を通る全ゲート伝搬遅
延時間がマスタークロックの周期７０ｎＳを超えると、
選択論理回路１０８は、１クロック・サイクル内で３０
個のタップ信号のすべての処理を完了できないので、最
も接近したＭＣＫクロックの端縁を識別できないかも知
れない。
【００１２】
【発明が解決しようとする課題】本発明は、比較的幅広
い伝搬遅延変動（例えば４対１）を示す遅延要素を備え
た、集積回路の形で構成するのに適するクロック・タイ
ミング再調整装置の必要を満たすことを目指している。
い伝搬遅延変動（例えば４対１）を示す遅延要素を備え
た、集積回路の形で構成するのに適するクロック・タイ
ミング再調整装置の必要を満たすことを目指している。
【００１３】
【課題を解決するための手段】本発明は具体化する遅延
装置は、縦続接続の複数の遅延要素が例えば集積回路内
に形成され、クロック入力信号に応答し、遅延された複
数のクロック信号をそれぞれのタップに供給する。選択
回路が、それに供給される同期信号に応答し、複数のタ
ップの中の選択された１つを出力に結合させ、同期信号
と端縁部が一致する遅延されたクロック出力信号を発生
する。選択されたタップ間の遅延要素の数は変動する。
発明の構成 縦続接続された複数の遅延要素（Ｔ１−Ｔ１
９）から成り、クロック入力信号に応答し、複数の遅延
されたクロック信号をそれぞれのタップに供給する遅延
ライン（３０）と、 供給される同期信号（ＨＳ）に応答
し、前記タップの中から選択された１つを出力に結合さ
せ、前記同期信号と端縁部が一致する遅延されたクロッ
ク出力信号（ＹＣＫ）を供給する選択回路（６）とを含
み、 いくつかのタップ間で遅延要素の数が異なる、集積
化されたクロック・タイミング再調整回路。
装置は、縦続接続の複数の遅延要素が例えば集積回路内
に形成され、クロック入力信号に応答し、遅延された複
数のクロック信号をそれぞれのタップに供給する。選択
回路が、それに供給される同期信号に応答し、複数のタ
ップの中の選択された１つを出力に結合させ、同期信号
と端縁部が一致する遅延されたクロック出力信号を発生
する。選択されたタップ間の遅延要素の数は変動する。
発明の構成 縦続接続された複数の遅延要素（Ｔ１−Ｔ１
９）から成り、クロック入力信号に応答し、複数の遅延
されたクロック信号をそれぞれのタップに供給する遅延
ライン（３０）と、 供給される同期信号（ＨＳ）に応答
し、前記タップの中から選択された１つを出力に結合さ
せ、前記同期信号と端縁部が一致する遅延されたクロッ
ク出力信号（ＹＣＫ）を供給する選択回路（６）とを含
み、 いくつかのタップ間で遅延要素の数が異なる、集積
化されたクロック・タイミング再調整回路。
【００１４】
【発明の実施の形態】本発明を具体化する、図２のクロ
ック・タイミング再調整装置２００は、従来の“標準セ
ル”遅延要素を備え、例えば集積回路の形で構成するよ
うに設計されており、“標準セル”が呈する各バッチご
と（ｂａｔｃｈ−ｔｏ−ｂａｔｃｈ）の遅延変動は最大
４対１（４：１）の割合であり、遅延ラインの２９個の
各遅延要素にタップを付けた場合に必要とされるほどの
多数のタップを必要としない。この解決方法では、最も
右側（すなわち、最後）のタップが選択されるのは、サ
ブ要素（ｓｕｂ−ｅｌｅｍｅｎｔ）の遅延が視覚の上限
１０ｎＳ以下であるときだけである、という事実が利用
されている。この原理により、１タップ当りの通常の遅
延は遅延ラインに沿って幾何学的に増加されて、しか
も、１タップ当りの最悪の場合の遅延は要求される１０
ｎＳ以下になることが保証される。実際には、以下に説
明するように、１タップ当りの遅延要素の配分は単純に
幾何学的ではなく、線形の遅延領域と漸進的遅延領域を
含んでいる。この遅延配分を決定する方法についての詳
細な説明は図４に関して以下に述べる。
ック・タイミング再調整装置２００は、従来の“標準セ
ル”遅延要素を備え、例えば集積回路の形で構成するよ
うに設計されており、“標準セル”が呈する各バッチご
と（ｂａｔｃｈ−ｔｏ−ｂａｔｃｈ）の遅延変動は最大
４対１（４：１）の割合であり、遅延ラインの２９個の
各遅延要素にタップを付けた場合に必要とされるほどの
多数のタップを必要としない。この解決方法では、最も
右側（すなわち、最後）のタップが選択されるのは、サ
ブ要素（ｓｕｂ−ｅｌｅｍｅｎｔ）の遅延が視覚の上限
１０ｎＳ以下であるときだけである、という事実が利用
されている。この原理により、１タップ当りの通常の遅
延は遅延ラインに沿って幾何学的に増加されて、しか
も、１タップ当りの最悪の場合の遅延は要求される１０
ｎＳ以下になることが保証される。実際には、以下に説
明するように、１タップ当りの遅延要素の配分は単純に
幾何学的ではなく、線形の遅延領域と漸進的遅延領域を
含んでいる。この遅延配分を決定する方法についての詳
細な説明は図４に関して以下に述べる。
【００１５】タップの数を減らす主要な利点は、タップ
選択論理回路８への入力の数を減らすことであることを
思い起こされたい。この場合、線形の遅延ラインでは２
８個あるタップが、漸進的遅延ラインでは１９個に減ら
される。タップ選択論理回路８はリップル（ｒｉｐｐｌ
ｅ）型の構造（図５に示す）で、従って、入力の数に比
例する伝搬時間を有する。これはマスタークロックＭＣ
Ｋの１周期（７０ｎＳ）以内に安定しなければならず、
本発明による、累進的または漸進的タップ配分を使用す
ることは、この要件を満たす効果的な方法である。
選択論理回路８への入力の数を減らすことであることを
思い起こされたい。この場合、線形の遅延ラインでは２
８個あるタップが、漸進的遅延ラインでは１９個に減ら
される。タップ選択論理回路８はリップル（ｒｉｐｐｌ
ｅ）型の構造（図５に示す）で、従って、入力の数に比
例する伝搬時間を有する。これはマスタークロックＭＣ
Ｋの１周期（７０ｎＳ）以内に安定しなければならず、
本発明による、累進的または漸進的タップ配分を使用す
ることは、この要件を満たす効果的な方法である。
【００１６】更に詳しく説明すると、図２のクロック・
タイミング再調整装置２００は、入力端子１４に供給さ
れる水平同期信号ＨＳを基準にしてタイミングを再調整
される主クロック入力信号ＭＣＫを受け取る入力端子２
を備えている。主クロック入力信号ＭＣＫは、導線４を
介して、２９個の遅延要素Δ１〜Δ２９から成るタップ
付き遅延ライン３０の入力に結合される。これらの遅延
要素は１９個の箇所でタップが付けられ、ある特定の遅
延配分（以下に述べる）を有する１９個の遅延されたタ
ップ信号（Ｔ１〜Ｔ１９）を発生する。
タイミング再調整装置２００は、入力端子１４に供給さ
れる水平同期信号ＨＳを基準にしてタイミングを再調整
される主クロック入力信号ＭＣＫを受け取る入力端子２
を備えている。主クロック入力信号ＭＣＫは、導線４を
介して、２９個の遅延要素Δ１〜Δ２９から成るタップ
付き遅延ライン３０の入力に結合される。これらの遅延
要素は１９個の箇所でタップが付けられ、ある特定の遅
延配分（以下に述べる）を有する１９個の遅延されたタ
ップ信号（Ｔ１〜Ｔ１９）を発生する。
【００１７】遅延されたタップ信号は、遅延されない主
クロック入力信号ＭＣＫと共に、母線１２と導線４を介
して、それぞれ１９個の“Ｄ”型すなわち“データ”型
のフリップフロップから成るメモリ装置６に供給され
る。メモリ装置６内のフリップフロップはすべて、入力
端子１４において水平同期信号の前縁で同時にクロック
制御される。その結果、メモリ装置６内の１９個のフリ
ップフロップには、水平同期信号ＨＳが到着した瞬時に
撮られる、遅延ライン３０における完全な１サイクルの
マスタークロック信号ＭＣＫの波形の“スナップ写真
（ｓｎａｐ−ｓｈｏｔ）”または“プロフィール（ｐｒ
ｏｆｉｌｅ）”と見做されるものが貯えられる。
クロック入力信号ＭＣＫと共に、母線１２と導線４を介
して、それぞれ１９個の“Ｄ”型すなわち“データ”型
のフリップフロップから成るメモリ装置６に供給され
る。メモリ装置６内のフリップフロップはすべて、入力
端子１４において水平同期信号の前縁で同時にクロック
制御される。その結果、メモリ装置６内の１９個のフリ
ップフロップには、水平同期信号ＨＳが到着した瞬時に
撮られる、遅延ライン３０における完全な１サイクルの
マスタークロック信号ＭＣＫの波形の“スナップ写真
（ｓｎａｐ−ｓｈｏｔ）”または“プロフィール（ｐｒ
ｏｆｉｌｅ）”と見做されるものが貯えられる。
【００１８】マスタークロック信号の“スナップ写真”
は、図３のＡの波形Ｔ０〜Ｔ６で示されている。波形Ｔ
０は、遅延ライン３０の入力に供給されるマスタークロ
ック信号ＭＣＫである。その他の波形はそれぞれタップ
Ｔ１〜Ｔ６における信号に相当する。勿論、タップ波形
は全部で１９個あるが、図面を簡略化するために、６個
だけが図示されている。
は、図３のＡの波形Ｔ０〜Ｔ６で示されている。波形Ｔ
０は、遅延ライン３０の入力に供給されるマスタークロ
ック信号ＭＣＫである。その他の波形はそれぞれタップ
Ｔ１〜Ｔ６における信号に相当する。勿論、タップ波形
は全部で１９個あるが、図面を簡略化するために、６個
だけが図示されている。
【００１９】図３のＡと図３のＢで垂直の点線は、水平
同期信号の遷移と一致しており、水平同期信号の遷移３
００の瞬時にメモリー６内に貯えられているすべてのタ
ップ値（例えば、２進法の１または２進法のゼロ）を判
別する。メモリ６内に貯えられた１９個のすべてのタッ
プ値を比較することにより、どのタップが水平同期信号
の前縁に最も接近しているかを判定することができる。
この判別は、貯えられている１９個のタップ値をメモリ
装置６から母線１８を介して受け取るタップ選択論理回
路８で行われる。図３で、最も接近しているタップはＴ
３（太線で示す）であり、これは、３個の遅延要素で遅
延されたマスタークロックＭＣＫの信号に相当する。
同期信号の遷移と一致しており、水平同期信号の遷移３
００の瞬時にメモリー６内に貯えられているすべてのタ
ップ値（例えば、２進法の１または２進法のゼロ）を判
別する。メモリ６内に貯えられた１９個のすべてのタッ
プ値を比較することにより、どのタップが水平同期信号
の前縁に最も接近しているかを判定することができる。
この判別は、貯えられている１９個のタップ値をメモリ
装置６から母線１８を介して受け取るタップ選択論理回
路８で行われる。図３で、最も接近しているタップはＴ
３（太線で示す）であり、これは、３個の遅延要素で遅
延されたマスタークロックＭＣＫの信号に相当する。
【００２０】最も近接したタップが判別されると、タッ
プ選択論理回路８は、母線２１の導線のうちの１つによ
り多重スイッチ１０に信号を送る。すると、多重スイッ
チ１０はタップＴ３を出力端子１１６に接続する。これ
は図３のＣに示す信号ＹＣＫの波形で説明され、タイミ
ングの再調整されたクロック信号ＹＣＫの前縁は水平同
期信号ＨＳの前縁と一致しており、ＹＣＫ信号それ自体
は、３個の遅延要素で遅延されたマスタークロック信号
ＭＣＫと一致する。水平同期信号の遷移より前の部分に
は斜線をつけて、信号ＹＣＫの以前の位相は関係がない
ことを表わしている。現在のラインの遅延を判定する際
に以前のラインからのデータは必要とされないからであ
る。すなわち、遅延は１ラインごとに改めて判定される
ので、現在のラインの遅延を判定する際に以前のライン
の遅延は重要ではない。
プ選択論理回路８は、母線２１の導線のうちの１つによ
り多重スイッチ１０に信号を送る。すると、多重スイッ
チ１０はタップＴ３を出力端子１１６に接続する。これ
は図３のＣに示す信号ＹＣＫの波形で説明され、タイミ
ングの再調整されたクロック信号ＹＣＫの前縁は水平同
期信号ＨＳの前縁と一致しており、ＹＣＫ信号それ自体
は、３個の遅延要素で遅延されたマスタークロック信号
ＭＣＫと一致する。水平同期信号の遷移より前の部分に
は斜線をつけて、信号ＹＣＫの以前の位相は関係がない
ことを表わしている。現在のラインの遅延を判定する際
に以前のラインからのデータは必要とされないからであ
る。すなわち、遅延は１ラインごとに改めて判定される
ので、現在のラインの遅延を判定する際に以前のライン
の遅延は重要ではない。
【００２１】この点を要約すると、入力マスタークロッ
ク信号ＭＣＫは、メモリ６内に貯えられたタップのデー
タから選択論理回路８により選択される遅延ライン３０
内のタップにより遅延され、このタップは多重スイッチ
１０により出力端子１１６に接続されるので、あとに続
くマスタークロック信号はすべて、その水平ラインの残
りの期間の間に遅延される。次の水平ラインが始まる
と、水平同期信号の端縁は再びメモリ６内のタップ遅延
データをすべて保持し、サイクルが繰り返される。従っ
て、マスタークロック信号ＭＣＫは選択されたタップ遅
延により位相がシフトされ、水平同期信号ＨＳと端縁が
一致する位相シフトされた出力クロックとＹＣＫ３０４
が発生される。従って、そのあとに続く、水平ラインの
残りの期間についてサイクルはすべて水平同期信号ＨＳ
と同期する。次の同期信号が現れると、この過程が繰り
返され、出力クロックＹＣＫは同期信号ＨＳと同期する
ので、タイミングを再調整されたクロック信号ＹＣＫは
１水平ラインごとに更新される。
ク信号ＭＣＫは、メモリ６内に貯えられたタップのデー
タから選択論理回路８により選択される遅延ライン３０
内のタップにより遅延され、このタップは多重スイッチ
１０により出力端子１１６に接続されるので、あとに続
くマスタークロック信号はすべて、その水平ラインの残
りの期間の間に遅延される。次の水平ラインが始まる
と、水平同期信号の端縁は再びメモリ６内のタップ遅延
データをすべて保持し、サイクルが繰り返される。従っ
て、マスタークロック信号ＭＣＫは選択されたタップ遅
延により位相がシフトされ、水平同期信号ＨＳと端縁が
一致する位相シフトされた出力クロックとＹＣＫ３０４
が発生される。従って、そのあとに続く、水平ラインの
残りの期間についてサイクルはすべて水平同期信号ＨＳ
と同期する。次の同期信号が現れると、この過程が繰り
返され、出力クロックＹＣＫは同期信号ＨＳと同期する
ので、タイミングを再調整されたクロック信号ＹＣＫは
１水平ラインごとに更新される。
【００２２】図２の遅延ラインは、４対１（４：１）の
遅延変動（各バッチごとに）、具体的には最小２．５ｎ
Ｓから最大１０ｎＳまで、を有する遅延要素を使用して
製造することを想定している。各バッチごとの変動とい
うのは、クロック・タイミング再調整回路の１回分の生
産において、遅延はすべて２．５ｎＳであり、別の回の
生産においては遅延はすべて１０ｎＳであることを意味
している。遅延ライン３０において、遅延要素の総数は
２９個に増加されているので、遅延要素がすべて２．５
ｎＳであるという最悪の場合、遅延ライン全体で最大遅
延は７２．５ｎＳとなる。この遅延７２．５ｎＳはマス
タークロックの周期７０ｎＳ（ＮＴＳＣ方式の信号を仮
定し、クロック周波数を色副搬送波の４倍とする）より
も長いので、主クロックＭＣＫと水平同期信号ＨＳの前
縁との位相関係の全範囲をカバーしている。
遅延変動（各バッチごとに）、具体的には最小２．５ｎ
Ｓから最大１０ｎＳまで、を有する遅延要素を使用して
製造することを想定している。各バッチごとの変動とい
うのは、クロック・タイミング再調整回路の１回分の生
産において、遅延はすべて２．５ｎＳであり、別の回の
生産においては遅延はすべて１０ｎＳであることを意味
している。遅延ライン３０において、遅延要素の総数は
２９個に増加されているので、遅延要素がすべて２．５
ｎＳであるという最悪の場合、遅延ライン全体で最大遅
延は７２．５ｎＳとなる。この遅延７２．５ｎＳはマス
タークロックの周期７０ｎＳ（ＮＴＳＣ方式の信号を仮
定し、クロック周波数を色副搬送波の４倍とする）より
も長いので、主クロックＭＣＫと水平同期信号ＨＳの前
縁との位相関係の全範囲をカバーしている。
【００２３】１タップ当りの遅延要素の“遅延配分”は
図２の例に示されており、遅延要素は２９個あり、タッ
プは１９個だけで、タップの配分は均一（ｕｎｉｆｏｒ
ｍ）でない。例えば、最初の１３個のタップは遅延要素
１個分の“間隔を置かれ”ており、次の３個のタップは
遅延要素２個分の間隔を置かれ、次の２個のタップは遅
延要素３個分の間隔を置かれ、最後の１９番目の遅延タ
ップはその前の１８番目のタップから遅延要素４個分の
間隔を置かれている。このような配分により、４：１の
範囲にわたる遅延要素の変動に対し１タップ当り少なく
とも１０マイクロ・セカンドの分解度（ｒｅｓｏｌｕｔ
ｉｏｎ）が得られる。
図２の例に示されており、遅延要素は２９個あり、タッ
プは１９個だけで、タップの配分は均一（ｕｎｉｆｏｒ
ｍ）でない。例えば、最初の１３個のタップは遅延要素
１個分の“間隔を置かれ”ており、次の３個のタップは
遅延要素２個分の間隔を置かれ、次の２個のタップは遅
延要素３個分の間隔を置かれ、最後の１９番目の遅延タ
ップはその前の１８番目のタップから遅延要素４個分の
間隔を置かれている。このような配分により、４：１の
範囲にわたる遅延要素の変動に対し１タップ当り少なく
とも１０マイクロ・セカンドの分解度（ｒｅｓｏｌｕｔ
ｉｏｎ）が得られる。
【００２４】図４は、図２の遅延配分、および他の３つ
の場合についての遅延配分を示す。図４で、第１欄は遅
延ライン３０のタップ数である。“均一遅延要素”と呼
ばれる第２の欄は、各タップ間に１遅延要素を有する線
形遅延ラインの場合、最少全遅延７０ｎＳを得るのに必
要とされるタップの総数は２８であることを示してい
る。“単位型遅延要素”と呼ばれる欄は、図２の例につ
いて各タップ間の遅延要素を示している。図４に示すよ
うに、最小全遅延７２．５ｎＳを得るためにタップの数
は１９に減らされている。これは、線形の遅延ラインの
場合に必要とされる２８個のタップ数に比較して著しい
減少である。“２分の１単位型”遅延要素と呼ばれる欄
は、１．２５マイクロ・セカンド（２．５マイクロ・セ
カンドの２分の１）の遅延要素が利用できる場合に使用
される遅延配分の一例である。図４に示すように、タッ
プは更に２個減少しているが、必要とされる遅延要素の
数は増加している。
の場合についての遅延配分を示す。図４で、第１欄は遅
延ライン３０のタップ数である。“均一遅延要素”と呼
ばれる第２の欄は、各タップ間に１遅延要素を有する線
形遅延ラインの場合、最少全遅延７０ｎＳを得るのに必
要とされるタップの総数は２８であることを示してい
る。“単位型遅延要素”と呼ばれる欄は、図２の例につ
いて各タップ間の遅延要素を示している。図４に示すよ
うに、最小全遅延７２．５ｎＳを得るためにタップの数
は１９に減らされている。これは、線形の遅延ラインの
場合に必要とされる２８個のタップ数に比較して著しい
減少である。“２分の１単位型”遅延要素と呼ばれる欄
は、１．２５マイクロ・セカンド（２．５マイクロ・セ
カンドの２分の１）の遅延要素が利用できる場合に使用
される遅延配分の一例である。図４に示すように、タッ
プは更に２個減少しているが、必要とされる遅延要素の
数は増加している。
【００２５】図４の最後の欄は、連続的に調節可能な遅
延要素を含んでいる標準セル・ライブラリーを所有して
いる場合のタップについての要件を示す。また、この欄
は、図に示す実施例についての特定の要件（全遅延、遅
延分解度、遅延の広がりなど）を満たすタイミング再調
整回路のための絶体最少数のタップを表わしている。図
４に見られるように、連続的遅延要素の場合、わずか１
６のタップでタップ間の最大遅延４．００単位に近づい
ている。これは２分の１単位型の場合よりも１タップだ
け優れており、単位型遅延要素の場合よりも３タップだ
け優れている。それでも、単位型遅延の構造、あるいは
２分の１単位型の例における付加的遅延の必要性を考慮
すると、図２の単純な単位型が明らかに好ましい。
延要素を含んでいる標準セル・ライブラリーを所有して
いる場合のタップについての要件を示す。また、この欄
は、図に示す実施例についての特定の要件（全遅延、遅
延分解度、遅延の広がりなど）を満たすタイミング再調
整回路のための絶体最少数のタップを表わしている。図
４に見られるように、連続的遅延要素の場合、わずか１
６のタップでタップ間の最大遅延４．００単位に近づい
ている。これは２分の１単位型の場合よりも１タップだ
け優れており、単位型遅延要素の場合よりも３タップだ
け優れている。それでも、単位型遅延の構造、あるいは
２分の１単位型の例における付加的遅延の必要性を考慮
すると、図２の単純な単位型が明らかに好ましい。
【００２６】１タップ当りの遅延を正確に計算すること
は容易ではないが、遅延の配分を決定する以下に示す方
程式およびそれに関連するいくつかの例を考えることに
より容易に理解されるであろう。最初に、連続的遅延要
素の場合についてタップ遅延の計算を考えてみる。以下
に述べる離散的遅延の場合は、本質的に、連続的遅延の
場合の整数的拡散である。
は容易ではないが、遅延の配分を決定する以下に示す方
程式およびそれに関連するいくつかの例を考えることに
より容易に理解されるであろう。最初に、連続的遅延要
素の場合についてタップ遅延の計算を考えてみる。以下
に述べる離散的遅延の場合は、本質的に、連続的遅延の
場合の整数的拡散である。
【００２７】連続的遅延の場合、最初の７タップは各々
１個の“標準的遅延要素”に等しくなければならない。
前に述べた視覚の分解度の要件を満たすために、最も粗
い遅延要素でも１０ｎＳ以上にすることはできず、また
全遅延は７０ｎＳに等しくなければならないので、最小
の全遅延７０ｎＳ、および各タップ間で均一の遅延分解
度１０ｎＳを生じるためには、各々１０ｎＳの遅延要素
が少なくとも７個必要とされる。従って、図４の“連続
的遅延”の欄において、最初の７個のタップは各々１．
００として記載されている。記載された値はすべて、
“標準的遅延要素”と称されるものを規準として正規化
されており、“標準的遅延要素”の値は製法によって異
なり、２．５〜１０ｎＳの値である。次に、実際の遅延
を求めるには、“標準的遅延要素”の値に正規化された
値を掛ける。
１個の“標準的遅延要素”に等しくなければならない。
前に述べた視覚の分解度の要件を満たすために、最も粗
い遅延要素でも１０ｎＳ以上にすることはできず、また
全遅延は７０ｎＳに等しくなければならないので、最小
の全遅延７０ｎＳ、および各タップ間で均一の遅延分解
度１０ｎＳを生じるためには、各々１０ｎＳの遅延要素
が少なくとも７個必要とされる。従って、図４の“連続
的遅延”の欄において、最初の７個のタップは各々１．
００として記載されている。記載された値はすべて、
“標準的遅延要素”と称されるものを規準として正規化
されており、“標準的遅延要素”の値は製法によって異
なり、２．５〜１０ｎＳの値である。次に、実際の遅延
を求めるには、“標準的遅延要素”の値に正規化された
値を掛ける。
【００２８】次のタップ（８番タップ）、およびその後
のすべてのタップは、４：１の広がり、１０ｎＳの最大
タップ差および少なくとも７０ｎＳの全遅延（マスター
クロックＭＣＫの逆数）について以下の関係式によって
計算される。最初に、Ｎ番目のタップについて、 （Σ＋Ｘｎ）Ｔ＝７０ｎＳ （１） ＸｎＴ＝１０ｎＳ （２） Ｘｎ ＝（１／６）（Σ）＝０．１６６６６Σ （３） 上記の方程式でΣはＮ番目の段に先立つすべての段（例
えば、ＮからＮ−１段まで）；Ｔは“標準的遅延要素”
１個当りの遅延；Ｘｎは、遅延要素が連続的に変えられ
る場合（図４の右端の欄）、所定の段“ｎ”についての
正規化された遅延増分（これは、例えば“標準的遅延要
素”１個当りの遅延で割られた遅延増加量）；１０は許
容される最小限度の分解度に相当する１０ｎＳの定数；
７０は１ライン全体について最小の全遅延に相当する７
０ｎＳの定数。これはマスタークロック信号ＭＣＫの逆
数に等しい。
のすべてのタップは、４：１の広がり、１０ｎＳの最大
タップ差および少なくとも７０ｎＳの全遅延（マスター
クロックＭＣＫの逆数）について以下の関係式によって
計算される。最初に、Ｎ番目のタップについて、 （Σ＋Ｘｎ）Ｔ＝７０ｎＳ （１） ＸｎＴ＝１０ｎＳ （２） Ｘｎ ＝（１／６）（Σ）＝０．１６６６６Σ （３） 上記の方程式でΣはＮ番目の段に先立つすべての段（例
えば、ＮからＮ−１段まで）；Ｔは“標準的遅延要素”
１個当りの遅延；Ｘｎは、遅延要素が連続的に変えられ
る場合（図４の右端の欄）、所定の段“ｎ”についての
正規化された遅延増分（これは、例えば“標準的遅延要
素”１個当りの遅延で割られた遅延増加量）；１０は許
容される最小限度の分解度に相当する１０ｎＳの定数；
７０は１ライン全体について最小の全遅延に相当する７
０ｎＳの定数。これはマスタークロック信号ＭＣＫの逆
数に等しい。
【００２９】上記の方程式（１）は、現在の遅延と以前
のすべての遅延の合計が、最小限度の値である７０ｎＳ
（これはマスタークロックＭＣＫの周期である）に等し
くなければならないことを示している。方程式（２）
は、正規化された遅延増分を、許容される最小限度の分
解度（例えば１０ｎＳ）で表わしている。上記方程式
（１）と（２）を組み合わせ、Ｘｎについて解くと方程
式（３）が得られ、方程式（３）より、累進的に重み付
けされる遅延ラインのＮ番目のタップについて正規化さ
れた遅延増分である値が得られる。
のすべての遅延の合計が、最小限度の値である７０ｎＳ
（これはマスタークロックＭＣＫの周期である）に等し
くなければならないことを示している。方程式（２）
は、正規化された遅延増分を、許容される最小限度の分
解度（例えば１０ｎＳ）で表わしている。上記方程式
（１）と（２）を組み合わせ、Ｘｎについて解くと方程
式（３）が得られ、方程式（３）より、累進的に重み付
けされる遅延ラインのＮ番目のタップについて正規化さ
れた遅延増分である値が得られる。
【００３０】方程式（３）の使用の一例として、Ｎ番目
の段について正規化された遅延値の増分を決定するに
は、以前のすべての段（Ｎ−１）の正規化された遅延の
６分の１を求める。どの遅延ラインにおいても、値１の
遅延要素が少なくとも７個なければならず、各遅延が１
０ｎＳなので、その遅延ラインの全遅延に等しくなる。
従って、最初の７段は、各々、正規化された遅延増分
“１”を有する。第８段では、それ以前の段の合計は７
であり、従って、正規化された遅延増分は（“Ｘ”）
０．１６６６６（７）で、１．１６６６６となる。これ
は図４の“連続的遅延要素”の８番タップの欄に記入さ
れている。８番タップの正規化された遅延増分（１．１
６６６）をそれ以前の７タップに加えると、それまでの
すべての正規化された遅延増分の合計８．１６６６が得
られる。この８．１６６６を６で割ると、９番タップの
正規化された遅延増分１．３６１１が得られる。この手
順を繰り返すことにより、図４に示すように、正規化さ
れた遅延増分が計算される。
の段について正規化された遅延値の増分を決定するに
は、以前のすべての段（Ｎ−１）の正規化された遅延の
６分の１を求める。どの遅延ラインにおいても、値１の
遅延要素が少なくとも７個なければならず、各遅延が１
０ｎＳなので、その遅延ラインの全遅延に等しくなる。
従って、最初の７段は、各々、正規化された遅延増分
“１”を有する。第８段では、それ以前の段の合計は７
であり、従って、正規化された遅延増分は（“Ｘ”）
０．１６６６６（７）で、１．１６６６６となる。これ
は図４の“連続的遅延要素”の８番タップの欄に記入さ
れている。８番タップの正規化された遅延増分（１．１
６６６）をそれ以前の７タップに加えると、それまでの
すべての正規化された遅延増分の合計８．１６６６が得
られる。この８．１６６６を６で割ると、９番タップの
正規化された遅延増分１．３６１１が得られる。この手
順を繰り返すことにより、図４に示すように、正規化さ
れた遅延増分が計算される。
【００３１】正規化された遅延増分の離散値の計算は連
続値の計算と同様であるが、どの段についても、正規化
された増加値は整数でなければ以前の合計に加算されな
い。例えば、第８段から始めて、８番タップから１２番
タップまでについて、正規化された増分値は１．１６６
６，１．２５０，１．５００，１．６６６６，１．８１
１である。これらはすべて整数でない。これらはどれ
も、方程式（３）を適用する場合、加算されないので、
１番タップから１２番タップまではすべて正規化された
増分値１を有し、合計Σは１２となる。
続値の計算と同様であるが、どの段についても、正規化
された増加値は整数でなければ以前の合計に加算されな
い。例えば、第８段から始めて、８番タップから１２番
タップまでについて、正規化された増分値は１．１６６
６，１．２５０，１．５００，１．６６６６，１．８１
１である。これらはすべて整数でない。これらはどれ
も、方程式（３）を適用する場合、加算されないので、
１番タップから１２番タップまではすべて正規化された
増分値１を有し、合計Σは１２となる。
【００３２】この例で、１３番タップは、正規化された
増分値が整数である最初のタップである。１３番タップ
の場合、それ以前のすべての正規化された値の合計は１
２であり、１２を６で割ると２になる。従って、１３番
タップと次のタップの間に遅延要素が２個あり、正規化
されたタップ増分値（１４番タップに使用する）は
“２”だけ進められる。結局、正規化された増分値は
“３”段増加し、最後の段の値は“４”となる（これ
は、各々２．５ｎＳの段が４段必要とされることを意味
している）。
増分値が整数である最初のタップである。１３番タップ
の場合、それ以前のすべての正規化された値の合計は１
２であり、１２を６で割ると２になる。従って、１３番
タップと次のタップの間に遅延要素が２個あり、正規化
されたタップ増分値（１４番タップに使用する）は
“２”だけ進められる。結局、正規化された増分値は
“３”段増加し、最後の段の値は“４”となる（これ
は、各々２．５ｎＳの段が４段必要とされることを意味
している）。
【００３３】図５は、各々が１．２５ｎＳの“２分の１
遅延”要素を使用することにより達成される遅延配分の
例である。これら２分の１遅延要素は、図４の“２分の
１単位型”欄の遅延配分を実現する。図に示すように、
必要とされるタップは１７個（単位型の場合よりも２個
少ない）だけであるが、遅延要素は４９個使用されてい
る。実際には、もし２．５ｎＳと１．２５ｎＳの遅延要
素を集積回路に形成することができるならば、使用され
る遅延要素の数はもっと少なくすることができる。
遅延”要素を使用することにより達成される遅延配分の
例である。これら２分の１遅延要素は、図４の“２分の
１単位型”欄の遅延配分を実現する。図に示すように、
必要とされるタップは１７個（単位型の場合よりも２個
少ない）だけであるが、遅延要素は４９個使用されてい
る。実際には、もし２．５ｎＳと１．２５ｎＳの遅延要
素を集積回路に形成することができるならば、使用され
る遅延要素の数はもっと少なくすることができる。
【００３４】図６は、図２のタイミング再調整装置を実
現するのに適する論理回路を示す。フリップフロップ、
選択回路および多重スイッチ回路は各タップについて同
様であるので、図面を簡略化するために、二と三の段の
みを示す。例外として、最初の段と最後の段で帰還が行
われて、同期信号の前縁に達した後に、選択処理が停止
される。本質的に、Ｄ型フリップフロップ６、タップ選
択論理回路８およびスイッチ１０は、図に示すように、
前に述べたウイリス氏外の米国特許第４，９９２，８７
４号にあるので、ここでは簡単に説明するだけにする。
全体の回路動作は、図２の例とそれに関連する図３およ
び図４で以前述べたとおりである。
現するのに適する論理回路を示す。フリップフロップ、
選択回路および多重スイッチ回路は各タップについて同
様であるので、図面を簡略化するために、二と三の段の
みを示す。例外として、最初の段と最後の段で帰還が行
われて、同期信号の前縁に達した後に、選択処理が停止
される。本質的に、Ｄ型フリップフロップ６、タップ選
択論理回路８およびスイッチ１０は、図に示すように、
前に述べたウイリス氏外の米国特許第４，９９２，８７
４号にあるので、ここでは簡単に説明するだけにする。
全体の回路動作は、図２の例とそれに関連する図３およ
び図４で以前述べたとおりである。
【００３５】マスタークロック信号ＭＣＫの正方向の遷
移に応答して、信号ＭＣＫの異なる各位相の瞬時サンプ
ルは、メモリ６のそれぞれのＤ型フリップフロップ（６
１０，６２０，６３０，６４０）に貯えられる。遅延ラ
イン３０で生じる全遅延はマスタークロック信号ＭＣＫ
の約１周期なので、これらのフリップフロップに貯えら
れる値は、同期信号ＨＳの遷移の時に撮られた、異なる
タップにおけるクロック信号ＭＣＫのすべての位相の
“スナップ写真”を表わしている。
移に応答して、信号ＭＣＫの異なる各位相の瞬時サンプ
ルは、メモリ６のそれぞれのＤ型フリップフロップ（６
１０，６２０，６３０，６４０）に貯えられる。遅延ラ
イン３０で生じる全遅延はマスタークロック信号ＭＣＫ
の約１周期なので、これらのフリップフロップに貯えら
れる値は、同期信号ＨＳの遷移の時に撮られた、異なる
タップにおけるクロック信号ＭＣＫのすべての位相の
“スナップ写真”を表わしている。
【００３６】もしこの“スナップ写真”の中にマスター
クロック信号の正方向の遷移が含まれているならば、フ
リップフロップの１つ、例えば、６２０は論理１の出力
信号を有し、その次のフリップフロップ６３０は論理ゼ
ロの出力信号を有する。この場合、タップ選択論理回路
８のアンドゲート６３４への入力信号はすべて論理１と
なる。この場合、アンドゲート６３４の出力信号によ
り、タップ１８から供給されるクロック位相信号はアン
ドゲート６３８とオアゲート６６０（多重スイッチ１０
内にある）を通過することができ、その間、タイミング
再調整装置の出力信号は、次の同期パルスが現れるま
で、その水平ライン期間の残りの期間中出力端子に接続
されたままの状態にある。
クロック信号の正方向の遷移が含まれているならば、フ
リップフロップの１つ、例えば、６２０は論理１の出力
信号を有し、その次のフリップフロップ６３０は論理ゼ
ロの出力信号を有する。この場合、タップ選択論理回路
８のアンドゲート６３４への入力信号はすべて論理１と
なる。この場合、アンドゲート６３４の出力信号によ
り、タップ１８から供給されるクロック位相信号はアン
ドゲート６３８とオアゲート６６０（多重スイッチ１０
内にある）を通過することができ、その間、タイミング
再調整装置の出力信号は、次の同期パルスが現れるま
で、その水平ライン期間の残りの期間中出力端子に接続
されたままの状態にある。
【００３７】タップの論理レベルすなわちメモリ６に貯
えられた“スナップ写真”の中に遷移が１つ以上含まれ
ている時、インバータ６１６，６３６，６４６，６５６
を含む抑止回路により、第１の遷移に対応するクロック
信号の位相のみが、遅延されたクロック出力信号ＹＣＫ
として選択される。“スナップ写真”の中に負方向の遷
移のみが含まれている時、またはフリップフロップ内に
保持されるサンプル値がすべて論理１で、捕捉された遷
移がないことが示されると、タップ１９において遅延要
素２９から供給されるクロック信号の位相は、位相が一
致した出力信号ＹＣＫとして選択される。この選択は
“擬似段（ｐｓｅｕｄｏ−ｓｔａｇｅ）”６５５により
行われる。最後に、“スナップ写真”の中に遷移が１つ
も含まれておらず、種々のフリップフロップ内に保持さ
れる値がすべて論理ゼロである時、マスタークロックＭ
ＣＫの信号は、アンドゲート６１４と６１８とインバー
タ６１６の働きにより、位相が一致した出力信号ＹＣＫ
として選択される。
えられた“スナップ写真”の中に遷移が１つ以上含まれ
ている時、インバータ６１６，６３６，６４６，６５６
を含む抑止回路により、第１の遷移に対応するクロック
信号の位相のみが、遅延されたクロック出力信号ＹＣＫ
として選択される。“スナップ写真”の中に負方向の遷
移のみが含まれている時、またはフリップフロップ内に
保持されるサンプル値がすべて論理１で、捕捉された遷
移がないことが示されると、タップ１９において遅延要
素２９から供給されるクロック信号の位相は、位相が一
致した出力信号ＹＣＫとして選択される。この選択は
“擬似段（ｐｓｅｕｄｏ−ｓｔａｇｅ）”６５５により
行われる。最後に、“スナップ写真”の中に遷移が１つ
も含まれておらず、種々のフリップフロップ内に保持さ
れる値がすべて論理ゼロである時、マスタークロックＭ
ＣＫの信号は、アンドゲート６１４と６１８とインバー
タ６１６の働きにより、位相が一致した出力信号ＹＣＫ
として選択される。
【００３８】
【発明の効果】 クロック・タイミング再調整装置にお
いて、各集積回路ごとに変動する、遅延要素の伝搬遅延
およびタップ選択論理回路内のゲート遷移の伝搬遅延に
関する問題を解決することができる。また、累進的また
は漸進的タップ配分を使用することにより、タップの数
を減らすことができる。
いて、各集積回路ごとに変動する、遅延要素の伝搬遅延
およびタップ選択論理回路内のゲート遷移の伝搬遅延に
関する問題を解決することができる。また、累進的また
は漸進的タップ配分を使用することにより、タップの数
を減らすことができる。
【図１】従来技術で知られているクロック・タイミング
再調整装置のブロック図である。
再調整装置のブロック図である。
【図２】本発明を実施するクロック・タイミング再調整
装置のブロック図である。
装置のブロック図である。
【図３】図２のクロック・タイミング再調整装置の動作
の或る局面を説明する詳細なタイミング図である。
の或る局面を説明する詳細なタイミング図である。
【図４】図２に例示する本発明の遅延要素の正規化され
た遅延配分の比較を示すものである。
た遅延配分の比較を示すものである。
【図５】図２の装置の変更を示すブロック図である。
【図６】図２の例に使用するのに適するタップ選択回路
を示す論理回路図である。
を示す論理回路図である。
２ 入力端子
４ 導体
６ メモリ装置（Ｄ型フリップフロップ）
８ タップ選択論理回路
１０ 多重スイッチ
１２，１８，２１，２２ 母線
１４ 入力端子
１６ 出力端子
３０ 遅延ライン
２００ クロック・タイミング再調整装置
６１０，６２０，６３０，６４０ Ｄ型フリップフロ
ップ ６１４，６２４，６３４，６３８ アンドゲート ６１６，６３６，６４６，６５６ インバータ ６５５ 擬似段 ６６０ オアゲート
ップ ６１４，６２４，６３４，６３８ アンドゲート ６１６，６３６，６４６，６５６ インバータ ６５５ 擬似段 ６６０ オアゲート
フロントページの続き
(72)発明者 マーク フランシス ルムライク
アメリカ合衆国 インデイアナ州 イン
デイアナポリスインデイアン・レイク・
ブールバード 10308
(72)発明者 ジヨン ウイリアム ギユレク
アメリカ合衆国 インデイアナ州 イン
デイアナポリスノース・グラハム・アベ
ニユー 757
(56)参考文献 特開 平６−98354（ＪＰ，Ａ)
特開 昭60−204121（ＪＰ，Ａ)
特開 昭60−59814（ＪＰ，Ａ)
特開 昭64−67029（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04N 5/06
H03L 7/00
H05K 5/00
Claims (6)
- 【請求項１】 縦続接続された複数の遅延要素から成
り、クロック入力信号に応答し、複数の遅延されたクロ
ック信号をそれぞれのタップに供給する遅延ラインと、 供給される同期信号に応答し、前記タップの中から選択
された１つを出力に結合させ、前記同期信号と端縁部が
一致する遅延されたクロック出力信号を供給する選択回
路とを含み、 いくつかのタップ間で遅延要素の数が異なる、集積化さ
れたクロック・タイミング再調整回路。 - 【請求項２】 タップ間の遅延要素の数が、第１のグル
ープのタップについては一定であり、第２のグループの
タップについては累進的である、請求項１に記載の再調
整回路。 - 【請求項３】 前記第１のグループのタップが、前記縦
続接続された所定の数の遅延要素について遅延要素１個
分だけ間隔を置かれ、且つ前記第２のグループのタップ
が、所定の数の前記タップについて少なくとも遅延要素
２個分だけ間隔を置かれている、請求項２に記載の再調
整回路。 - 【請求項４】 ビデオ・クロック入力信号のタイミング
を水平同期信号と整合させるように再調整する方法であ
って、 前記ビデオ入力クロック信号を集積回路のタップ付き遅
延ラインに供給し、該遅延ラインのそれぞれの出力タッ
プにおいて、複数の累進的に遅延されたクロック信号を
発生する段階と、 前記水平同期信号の一定の遷移と同時に前記タップのう
ちの１つを出力端子に結合させ、前記水平同期信号と縁
端が一致する、タイミングが再調整されたビデオ出力ク
ロック信号を発生する段階と、 前記タイミングが再調整されたクロック出力信号につい
て最小の遅延分解度を得るために且つ前記タップ付き遅
延ラインについて最小の全遅延を得るために必要とされ
るタップの数を最小限度にするように１タップ当りの遅
延時間の非線形配分を選択する段階とから成る、前記方
法。 - 【請求項５】 １タップ当りの遅延時間の前記所定の非
線形配分を選択する段階が、 １タップ当り一定不変の遅延を生じるように前記遅延ラ
インに第１のグループの遅延要素を配分する段階と、 １タップ当り累進的に増大する遅延を生じるように前記
遅延ラインに第２のグループの遅延要素を配分する段階
を含む、請求項４に記載の方法。 - 【請求項６】 前記最小遅延分解度として約１０マイク
ロセカンドの時間を選択し、且つ前記遅延ラインについ
て前記最小の全遅延として前記入力クロック信号の周期
に等しい時間を選択する、請求項５に記載の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US547830 | 1995-10-25 | ||
| US08/547,830 US5663767A (en) | 1995-10-25 | 1995-10-25 | Clock re-timing apparatus with cascaded delay stages |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09149286A JPH09149286A (ja) | 1997-06-06 |
| JP3370870B2 true JP3370870B2 (ja) | 2003-01-27 |
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ID=24186322
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29923396A Expired - Fee Related JP3370870B2 (ja) | 1995-10-25 | 1996-10-24 | クロック・タイミング再調整回路およびビデオ・クロック入力信号のタイミングを水平同期信号と整合させるように再調整する方法 |
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| Country | Link |
|---|---|
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| EP (1) | EP0771105B1 (ja) |
| JP (1) | JP3370870B2 (ja) |
| KR (1) | KR100397773B1 (ja) |
| CN (1) | CN1155232C (ja) |
| MY (1) | MY112993A (ja) |
| SG (1) | SG77581A1 (ja) |
| TW (1) | TW294877B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5945862A (en) * | 1997-07-31 | 1999-08-31 | Rambus Incorporated | Circuitry for the delay adjustment of a clock signal |
| KR100242972B1 (ko) * | 1997-12-06 | 2000-02-01 | 윤종용 | 평판 디스플레이 장치의 트래킹 조정 회로 |
| US5999032A (en) * | 1998-03-05 | 1999-12-07 | Etron Technology, Inc. | Multiple phase synchronous race delay clock distribution circuit with skew compensation |
| US5923613A (en) * | 1998-03-18 | 1999-07-13 | Etron Technology, Inc. | Latched type clock synchronizer with additional 180°-phase shift clock |
| US6111925A (en) * | 1998-03-25 | 2000-08-29 | Vanguard International Semiconductor Corporation | Clock synchronized delay scheme using edge-triggered delay lines and latches with one clock lock time |
| US6150863A (en) * | 1998-04-01 | 2000-11-21 | Xilinx, Inc. | User-controlled delay circuit for a programmable logic device |
| TW452731B (en) * | 1998-05-29 | 2001-09-01 | Amtran Technology Co Ltd | Circuit that correctly transfers the analog image signal from VGA card to the digital image signal |
| CN1068167C (zh) * | 1998-06-12 | 2001-07-04 | 瑞轩科技股份有限公司 | 用于视频图形信号的模拟/数字转换电路 |
| US6369670B1 (en) * | 1999-09-27 | 2002-04-09 | Texas Instruments Incorporated | Dynamically adjustable tapped delay line |
| US6580305B1 (en) * | 1999-12-29 | 2003-06-17 | Intel Corporation | Generating a clock signal |
| FR2823341B1 (fr) * | 2001-04-04 | 2003-07-25 | St Microelectronics Sa | Identification d'un circuit integre a partir de ses parametres physiques de fabrication |
| JP2014219963A (ja) * | 2013-04-12 | 2014-11-20 | 信越ポリマー株式会社 | センサーシート作製用シート及びその製造方法、タッチパッド用センサーシート及びその製造方法 |
| CN104900260B (zh) * | 2014-03-07 | 2018-08-24 | 中芯国际集成电路制造(上海)有限公司 | 延时选择器 |
| KR102592124B1 (ko) * | 2018-09-21 | 2023-10-20 | 삼성전자주식회사 | 수평 동기화 신호에 기반하여 업 스케일링을 수행하는 시간 구간을 확장하기 위한 전자 장치 및 방법 |
| CN112463125B (zh) * | 2020-12-09 | 2023-09-15 | 百富计算机技术（深圳）有限公司 | 一种虚拟定时器的定时方法及设备 |
| CN118282372B (zh) * | 2024-06-03 | 2024-08-09 | 上海泰矽微电子有限公司 | 一种多开关控制电路及芯片 |
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|---|---|---|---|---|
| JPS6059814A (ja) * | 1983-09-12 | 1985-04-06 | Hitachi Ltd | プログラマブル遅延回路およびこれを用いた半導体集積回路装置 |
| JPS60204121A (ja) * | 1984-03-29 | 1985-10-15 | Fujitsu Ltd | 位相同期回路 |
| US4667240A (en) * | 1985-07-31 | 1987-05-19 | Rca Corporation | Timing correction circuitry as for TV signal recursive filters |
| US4638360A (en) * | 1985-09-03 | 1987-01-20 | Rca Corporation | Timing correction for a picture-in-picture television system |
| US4814879A (en) * | 1987-08-07 | 1989-03-21 | Rca Licensing Corporation | Signal phase alignment circuitry |
| US4782391A (en) * | 1987-08-19 | 1988-11-01 | Rca Licensing Corporation | Multiple input digital video features processor for TV signals |
| EP0343952A3 (en) * | 1988-05-26 | 1991-10-30 | Matsushita Electric Industrial Co., Ltd. | Focus error detection system for an optical recording/reproducing system |
| US4992874A (en) * | 1989-07-03 | 1991-02-12 | Rca Licensing Corporation | Method and apparatus for correcting timing errors as for a multi-picture display |
| JPH07142997A (ja) * | 1990-11-29 | 1995-06-02 | Internatl Business Mach Corp <Ibm> | ディレイ・ライン較正回路 |
| US5365128A (en) * | 1991-10-17 | 1994-11-15 | Intel Corporation | High-resolution synchronous delay line |
| US5309111A (en) * | 1992-06-26 | 1994-05-03 | Thomson Consumer Electronics | Apparatus for measuring skew timing errors |
| US5374860A (en) * | 1993-01-15 | 1994-12-20 | National Semiconductor Corporation | Multi-tap digital delay line |
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- 1996-10-22 KR KR1019960047345A patent/KR100397773B1/ko not_active IP Right Cessation
- 1996-10-24 CN CNB961226978A patent/CN1155232C/zh not_active Expired - Fee Related
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