JP3369754B2 - 高入力力率電源回路およびこの電源回路の過電流保護回路 - Google Patents
高入力力率電源回路およびこの電源回路の過電流保護回路Info
- Publication number
- JP3369754B2 JP3369754B2 JP25934994A JP25934994A JP3369754B2 JP 3369754 B2 JP3369754 B2 JP 3369754B2 JP 25934994 A JP25934994 A JP 25934994A JP 25934994 A JP25934994 A JP 25934994A JP 3369754 B2 JP3369754 B2 JP 3369754B2
- Authority
- JP
- Japan
- Prior art keywords
- switch element
- circuit
- power supply
- wave rectifier
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Rectifiers (AREA)
- Dc-Dc Converters (AREA)
Description
率の高い力率改善された高入力力率電源回路およびこの
電源回路の過電流保護回路に関するものである。
電源をブリッジ型全波整流器で全波整流し、さらに平滑
コンデンサで平滑化して、スイッチング電源のコンバー
タに供給してなるものである。このスイッチング電源回
路において、ブリッジ型全波整流器の直後のコンデンサ
への入力電圧は、正弦波で、これが平滑化されてコンデ
ンサの直後は商用周期の2倍のリップル電圧を含む直流
電圧となる。
ンデンサの電圧が低下したときだけしか流れず、入力電
圧が図8(a)の実線特性線のように、正弦波であるの
に対し、電流波形は、図8(b)の点線特性線のよう
に、導通角の狭い、ピークの大きな波形となり、波高値
が高くなる。したがって、力率が0.5程度と極めて悪
くなる。
電源回路が使用されている。従来の力率改善型スイッチ
ング電源回路は、図6に示すように、昇圧チョッパと呼
ばれるブースト回路が使用されている。これをさらに詳
しく説明すると、ブリッジ型全波整流器11の正端子に
インダクタンス素子14と整流用ダイオード15を直列
に接続し、整流用ダイオード15のカソードをコンデン
サ12の正電極に接続し、このコンデンサ12の負電極
をブリッジ型全波整流器11の負端子に接続し、さら
に、インダクタンス素子14と整流用ダイオード15の
接続点からもう一方のダイオード17を介して、MOS
−FETからなるスイッチ素子16のドレインに接続
し、このスイッチング素子16のソースをコンデンサ1
2の負電極とブリッジ型全波整流器11の負端子の接続
点に接続し、ブリッジ型全波整流器11の正負端子間に
コンデンサ18を接続して構成される。そして、インダ
クタンス素子14、ダイオード17、スイッチ素子16
およびダイオード15によって昇圧チョッパ回路が構成
されている。
路としての作用は、つぎのとおりである。コンデンサ1
2の正電極に、トランス21の1次巻線22の一端を接
続し、この1次巻線22の他端をスイッチ素子16のド
レインに接続することにより、ダイオード15によって
コンデンサ12の充電電圧を昇圧し、この電圧をスイッ
チ素子16で高周波スイッチングしてトランス21の1
次巻線22と2次巻線23を介して2次側に電力を供給
するものである。
力率改善としての作用は、つぎのとおりである。トラン
ス21を介して電力を変換し2次側に伝達する高周波ス
イッチングと同期して動作するように、インダクタンス
素子14とダイオード17、スイッチ素子16およびダ
イオード15で昇圧チョッパ回路を構成する。この昇圧
チョッパ回路において、交流入力電流を商用サイクル内
で高周波スイッチングすることにより、入力電流を平均
化して入力力率を改善するものである。すなわち、図7
(a)に示すように、交流電源を全波整流した入力電圧
は、商用半サイクル毎に電圧の山部と谷部があり、これ
を図7(b)のように高周波スイッチングすることによ
り、図8(b)に点線特性線で示すような一般的なコン
デンサ12入力における導通角の狭い入力電流を、図8
(c)に示すような正弦波状に広げて入力力率を改善す
るものである。
第1のスイッチ素子16による高周波電流を流すための
小容量フィルムコンデンサによるバイパスコンデンサで
あり、電解コンデンサのような大容量でないため、商用
半サイクル毎に略0Vになり、入力力率を悪化すること
はない。
路では、力率を改善する昇圧チョッパ回路用としてダイ
オード17により、出力電圧によるPWM制御信号で駆
動されるスイッチ素子16の信号を使用し、このスイッ
チ素子16に力率改善と電力伝達の両方の電流を重畳し
ている。
で示される。 昇圧電圧V=Vin×(Ton+Toff)÷Toff このように、昇圧電圧Vは、スイッチ素子16のオン時
間で決定され、特にAC200V系の入力電圧を変換す
るスイッチング電源においては、コンデンサ12に充電
される電圧が高く、スイッチ素子16に印加される電圧
が高くなり、高耐圧の電解コンデンサ(たとえば600
V)や高耐圧のMOS−FET(たとえば1000V)
が必要となる。実際には、一般的な電解コンデンサの耐
圧が最大450Vなので、250Vや300Vのものを
直列に使用したり、FETでは900Vの耐圧のものを
選別したり工夫していた。しかし、コンデンサ12のリ
ーク電流やスイッチ素子16のオン抵抗による損失が大
きく、電源回路全体としての変換効率が低下する場合が
多かった。
護回路についても、商用入力電圧の半サイクル毎にスイ
ッチ素子16の電流値が変化するため、過電流保護回路
は出力電力が増加すると、まず商用入力電圧の商用半サ
イクルの山部で過電流保護動作を開始し、谷部では過電
流保護を行わない、通常の動作を繰り返すため、可聴帯
域の雑音を発生する。さらに、過電流保護回路が完全に
動作するまで、出力側に過大な平均電力を供給するた
め、スイッチ素子16、トランス21、ダイオード24
に過大な電流を流してしまうという問題点もあった。
16に耐圧の低い、損失の少ない部品を使用し、電源回
路として変換効率を高い力率改善された回路を得ること
を目的とするものである。
をブリッジ型全波整流器11で整流した電圧を第1のス
イッチ素子16で高周波スイッチングする電源回路にお
いて、前記ブリッジ型全波整流器11の正端子からイン
ダクタンス素子14、ダイオード15を順次直列に介し
てコンデンサ12とトランス21の1次巻線22に接続
し、前記1次巻線22の他端を前記第1のスイッチ素子
16のドレインに接続し、前記インダクタンス素子14
とダイオード15の接続点を第2のスイッチ素子20の
ドレインに接続し、前記第1のスイッチ素子16と第2
のスイッチ素子20のソースをコンデンサ12の負端子
とブリッジ型全波整流器11の負端子に接続し、前記第
1のスイッチ素子16、第2のスイッチ素子20のゲー
トに、同一のPWM制御用IC19の出力信号に遅延時
間を持たせて、第2のスイッチ素子20を第1のスイッ
チ素子16より短く駆動する駆動回路13を接続したこ
とを特徴とする高入力力率電源回路である。
制御信号が入力すると、まず第1のスイッチ素子16が
オンし、T1だけ遅れて第2のスイッチ素子20がオン
する。つぎに、PWM制御用IC19からの信号がなく
なると、第2のスイッチ素子20がまずオフし、T2だ
け遅れて第1のスイッチ素子16がオフする。このよう
にして第2のスイッチ素子20のオン時間は、第1のス
イッチ素子16のオン時間より短い、いわゆるデューテ
ィ比の狭い信号で駆動することができ、コンデンサ12
の昇圧電圧を低くすることができる。
わりに昇圧チョッパ回路用に第2のスイッチ素子20を
用意し、この第2のスイッチ素子20のオン時間を例え
ばCRによる充電時定数回路で短くして制御信号として
用いることにより、コンデンサ12に充電される昇圧電
圧を低くして、第1のスイッチ素子16に印加される電
圧を低くでき、耐圧の低い損失の少ない部品を使用でき
ることとなり、電源回路の変換効率を高くするものであ
る。
る。交流電源10にブリッジ型全波整流器11を接続
し、このブリッジ型全波整流器11の正端子に直列にイ
ンダクタンス素子14とダイオード15を接続し、この
ダイオード15のカソード側をコンデンサ12の正電極
とトランス21の1次巻線22の一端に接続する。前記
1次巻線22の他端は、第1のスイッチ素子16のドレ
インに接続し、また、前記インダクタンス素子14とダ
イオード15の接続点を第2のスイッチ素子20のドレ
インに接続し、これら第1のスイッチ素子16と第2の
スイッチ素子20のソースを前記コンデンサ12の負端
子と前記ブリッジ型全波整流器11の負端子に接続す
る。
子間のコンデンサ18は、前記図6の場合と同様、第1
のスイッチ素子16および第2のスイッチ素子20によ
る高周波電流を流すための小容量フィルムコンデンサに
よるバイパスコンデンサであり、電解コンデンサのよう
な大容量でないため、商用半サイクル毎に略0Vにな
り、入力力率を悪化することはない。
イオード24、コンデンサ25を介して+出力端子2
6、−出力端子27が接続され、この+出力端子26、
−出力端子27には、検出手段28、ホトカプラーなど
の絶縁手段29、PWM制御用IC19を介して駆動回
路13に接続され、この駆動回路13は前記第1のスイ
ッチ素子16と第2のスイッチ素子20のゲートに接続
されている。
9からの制御信号を、図3のように、第2のスイッチ素
子20のオン時間が第1のスイッチ素子16のオン時間
よりも短くなるようにして用いるためのもので、具体的
には、図2に示すように、PWM制御用IC19と第1
のスイッチ素子16のゲートとの間に介在した第1の遅
延回路47と、PWM制御用IC19と第2のスイッチ
素子20のゲートとの間に介在した第2の遅延回路48
とからなる。
抵抗32と、抵抗30と、抵抗30と並列にかつ第1の
スイッチ素子16のゲートへ向かって順方向に接続した
ダイオード40と、第1のスイッチ素子16の持つゲー
ト容量50とで構成され、また、前記第2の遅延回路4
8は、直列接続した抵抗33と、抵抗31と、抵抗31
と並列にかつ第2のスイッチ素子20のゲートへ向かっ
て逆方向に接続したダイオード41と、第2のスイッチ
素子20の持つゲート容量51とで構成されている。な
お、前記抵抗31は、抵抗30に比較して十分大きな値
のものが用いられ、また、抵抗33は、抵抗30と抵抗
32の合成抵抗値に比較して十分小さな抵抗値のものが
用いられる。
3に基づき説明する。駆動回路13は、PWM制御用I
C19からの制御信号が入力すると、第1の遅延回路4
7の抵抗32、順方向のダイオード40を経てゲート容
量50が即座に充電されて第1のスイッチ素子16がオ
ンする。第2の遅延回路48は、ダイオード41が逆方
向のため、抵抗33、抵抗31を経てゲート容量51が
充電され、第2のスイッチ素子20は第1のスイッチ素
子16よりもT1だけ遅れてオンする。
がなくなると、第1の遅延回路47のゲート容量51の
充電電荷が、順方向のダイオード41、抵抗33を経て
急速に放電され、第2のスイッチ素子20がまずオフす
る。第1の遅延回路47では、ダイオード40が逆方向
のため、ゲート容量50の充電電荷が、抵抗30、抵抗
32を経てゆっくりと放電され、第2のスイッチ素子2
0よりもT2だけ遅れてオフする。
のオン時間は、第1のスイッチ素子16のオン時間より
短い、いわゆるデューティ比の狭い信号で駆動すること
ができ、コンデンサ12の昇圧電圧を低くすることがで
きる。
オン時間は、第1のスイッチ素子16のオン時間の約8
0%としたが、第1のスイッチ素子16、第2のスイッ
チ素子20として使用するFETによってゲート容量に
差があるため、設計時点でFETを選定するときに抵抗
値を調整することが必要である。
め、第1のスイッチ素子16、第2のスイッチ素子20
に用いるFETのゲート容量に対して、抵抗とダイオー
ドからなる充電時定数で第1のスイッチ素子16、第2
のスイッチ素子20のデューティ比を設定したが、コス
ト的に問題がなければ半導体素子による遅延回路を用い
るようにしてもよい。
路における第1のスイッチ素子16、第2のスイッチ素
子20の過電流保護回路について、図4により説明す
る。前記第1のスイッチ素子16の過電流保護回路は、
第1のスイッチ素子16のソースと負端子との間に、抵
抗34を接続するとともに、抵抗36と抵抗38の直列
回路を接続し、さらに抵抗38と並列にコンデンサ52
を接続してなるものである。前記第2のスイッチ素子2
0の過電流保護回路は、第2のスイッチ素子20のソー
スと負端子との間に、抵抗35を接続し、かつオア回路
としてのダイオード42と抵抗37を介して前記抵抗3
6と抵抗38との接続点に接続してなるものである。
にて第1のスイッチ素子16を流れる電流を検出し、抵
抗36と抵抗38で検出電圧を分圧し、コンデンサ52
でサージ電圧を除去する。第2のスイッチ素子20にお
いても同様に、抵抗35にて第2のスイッチ素子20を
流れる電流を検出し、抵抗37と抵抗38で検出電圧を
分圧し、コンデンサ52でサージ電圧を除去する。この
抵抗36、抵抗37、抵抗38のそれぞれの接続点にお
ける分圧された検出信号をPWM制御用IC19の電流
制限端子に加え、一定値以上の時、第1のスイッチ素子
16と第2のスイッチ素子20をオフして過電流から保
護する。前記抵抗36、抵抗37は略同一抵抗値とする
ことにより、各FETの電流検出信号の遅れを合わすこ
とができる。
第2のスイッチ素子20の電流が商用入力電圧の半サイ
クル毎に変化しており、予期される最大電流を第2のス
イッチ素子20が流したときにダイオード24の順方向
電圧降下分を見込んで、高めの電圧が得られるように設
定する。
れたコンデンサ12の直流電圧を高周波スイッチングす
るため、従来のスイッチング電源の過電流保護回路と同
様に安定な動作が可能である。また、第1のスイッチ素
子16、第2のスイッチ素子20の電流検出信号のPW
M制御用IC19に対する閾値電圧は、電力伝達を行う
第1のスイッチ素子16に対して、昇圧を行う第2のス
イッチ素子20の動作を遅くするため、出力電力を供給
できる電流値に対して電流検出信号の電圧を低めに設定
すると良好である。
限端子の閾値電圧を200mVとした場合、第1のスイ
ッチ素子16は、電源回路として出力すべき電力に対し
て120%程度で過電流保護回路が動作し、第2のスイ
ッチ素子20は、これ以上の電力をコンデンサ12に充
電する場合に動作するように設定すれば、商用入力電圧
の半サイクル毎に電流値の変化に対する第2のスイッチ
素子20の電流検出信号でなく、略直流であるコンデン
サ12の電圧をスイッチングする第1のスイッチ素子1
6の電流検出信号で、安定した過電流保護を行うことが
でき、第2のスイッチ素子20による昇圧チョッパ側が
先に過電流保護状態になって、昇圧しなくなることによ
るコンデンサ12の電圧不足でスイッチング電源の出力
電圧が低下することが防げる。
ド15の接続位置を図1の場合と変えた本発明の第2実
施例を示すものである。さらに詳しくは、交流電源10
にブリッジ型全波整流器11を接続し、このブリッジ型
全波整流器11の正端子に直列に第2のスイッチ素子2
0のドレインを接続し、この第2のスイッチ素子20の
ソースをインダクタンス素子14の一端に接続し、この
インダクタンス素子14の他端をブリッジ型全波整流器
11の負端子に接続する。このインダクタンス素子14
とブリッジ型全波整流器11の接続点からダイオード1
5を介してコンデンサ12の正電極とトランス21の1
次巻線22の一端に接続する。前記1次巻線22の他端
は、第1のスイッチ素子16のドレインに接続し、ま
た、第1のスイッチ素子16のソースを前記第2のスイ
ッチ素子20とインダクタンス素子14の接続点に接続
する。
ッチ素子16および第2スイッチ素子20による高周波
電流を流すための小容量フィルムコンデンサによるバイ
パスコンデンサであり、電解コンデンサのような大容量
でないため、商用半サイクル毎に略0Vになり、入力力
率を悪化することはない。
チ素子16と第2のスイッチ素子20の駆動回路13と
過電流保護回路46は、図2および図4で示した本発明
の第1実施例の場合と全く同様に使用でき、機能的に何
ら変わるものではない。また、この図5に示した第2実
施例では、交流電源10からコンデンサ12に直接充電
する経路がないので、突入電流が流れず、スイッチング
電源で一般的に用いられる突入電流抑制回路が不要にな
るという特徴を有する。
回路用に第2のスイッチ素子20を用意し、この第2の
スイッチ素子20のオン時間を、第1のスイッチ素子1
6のオン時間より短い、いわゆるデューティ比の狭い信
号で駆動することができ、コンデンサ12に充電される
昇圧電圧を低くして、第1のスイッチ素子16に印加さ
れる電圧を低くでき、耐圧の低い損失の少ない部品を使
用できることとなり、電源回路の変換効率を高くするこ
とができる。
り、可聴帯域の雑音の発生を抑制し、かつ過電流保護回
路が完全に動作するまでに、出力側に過大な平均電力を
供給して、第1のスイッチ素子16、トランス21、ダ
イオード24に過大な電流を流してしまうというような
ことがない。
直接充電する経路がないように、インダクタンス素子1
4とダイオード15の接続位置を変えることにより、突
入電流が流れず、スイッチング電源で一般的に用いられ
る突入電流抑制回路が不要になる。
端子の閾値電圧を200mVとした場合、第1のスイッ
チ素子16は、電源回路として出力すべき電力に対して
120%程度で過電流保護回路が動作し、第2のスイッ
チ素子20は、これ以上の電力をコンデンサ12に充電
する場合に動作するように設定すれば、商用入力電圧の
半サイクル毎に電流値の変化に対する第2のスイッチ素
子20の電流検出信号でなく、略直流であるコンデンサ
12の電圧をスイッチングする第1のスイッチ素子16
の電流検出信号で、安定した過電流保護を行うことがで
き、第2のスイッチ素子20による昇圧チョッパ側が先
に過電流保護状態になって、昇圧しなくなることによる
コンデンサ12の電圧不足でスイッチング電源の出力電
圧が低下することが防げる。
を示す電気回路図である。
である。
20の信号波形図である。
回路を結合した場合の電気回路図である。
を示す電気回路図である。
ある。
ンサ入力の力率改善前の波形図、(c)は力率改善した
入力波形図である。
コンデンサ、13…駆動回路、14…インダクタンス素
子、15…ダイオード、16…第1のスイッチ素子、1
7…ダイオード、18…コンデンサ、19…PWM制御
用IC、20…第2のスイッチ素子、21…トランス、
22…1次巻線、23…2次巻線、24…ダイオード、
25…コンデンサ、26…+出力端子、27…−出力端
子、28…検出手段、29…絶縁手段、30…抵抗、3
1…抵抗、32…抵抗、33…抵抗、34…抵抗、35
…抵抗、36…抵抗、37…抵抗、38…抵抗、40…
ダイオード、41…ダイオード、42…ダイオード、4
6…過電流保護回路、47…第1の遅延回路、48…第
2の遅延回路、50…ゲート容量、51…ゲート容量、
52…コンデンサ。
Claims (4)
- 【請求項1】 交流電源10をブリッジ型全波整流器1
1で整流した電圧を第1のスイッチ素子16で高周波ス
イッチングする電源回路において、前記ブリッジ型全波
整流器11の正端子からインダクタンス素子14、ダイ
オード15を順次直列に介してコンデンサ12とトラン
ス21の1次巻線22の一端に接続し、前記1次巻線2
2の他端を前記第1のスイッチ素子16のドレインに接
続し、前記インダクタンス素子14とダイオード15の
接続点に、前記第1のスイッチング素子16と同様に前
記ブリッジ型全波整流器11で整流した電圧を高周波ス
イッチングする第2のスイッチ素子20のドレインを接
続し、前記第1のスイッチ素子16と第2のスイッチ素
子20のソースをコンデンサ12の負端子とブリッジ型
全波整流器11の負端子に接続し、前記第1のスイッチ
素子16、第2のスイッチ素子20のゲートにそれぞ
れ、同一のPWM制御用IC19の出力信号に遅延時間
を持たせて駆動する駆動回路13の第1の遅延回路47
と第2の遅延回路48を接続し、前記第1の遅延回路4
7は、少なくとも2個の抵抗30、抵抗32と、第1の
スイッチ素子16のゲート容量50と、前記抵抗30に
並列で第1のスイッチ素子16のゲートへ向かって順方
向のダイオード40とで構成された充放電回路からな
り、前記第2の遅延回路48は、少なくとも2個の抵抗
31、抵抗33と、第2のスイッチ素子20のゲート容
量51と、前記抵抗31に並列で第2のスイッチ素子2
0のゲートへ向かって逆方向のダイオード41とで構成
された充放電回路からなり、前記第2のスイッチ素子2
0を第1のスイッチ素子16より短く駆動せしめてなる
ことを特徴とする高入力力率電源回路。 - 【請求項2】 交流電源10をブリッジ型全波整流器1
1で整流した電圧を第1のスイッチ素子16で高周波ス
イッチングする電源回路において、前記ブリッジ型全波
整流器11の正端子に、前記第1のスイッチング素子1
6と同様に前記ブリッジ型全波整流器11で整流した電
圧を高周波スイッチングする第2のスイッチ素子20の
ドレインを接続し、この第2のスイッチ素子20のソー
スをインダクタンス素子14の一端に接続し、このイン
ダクタンス素子14の他端をブリッジ型全波整流器11
の負端子に接続し、この接続点からダイオード15のカ
ソードをコンデンサ12の正電極とトランス21の1次
巻線22の一端に接続し、このトランス21の1次巻線
22の他端を第1のスイッチ素子16のドレインに接続
し、第1のスイッチ素子16のソースをインダクタンス
素子14と第2のスイッチ素子20とコンデンサ12の
接続点に接続し、第1のスイッチ素子16と第2のスイ
ッチ素子20のゲートに、同一のPWM制御用IC19
の出力信号に遅延時間を持たせて駆動する駆動回路13
の第1の遅延回路47と第2の遅延回路48を接続し、
前記第1の遅延回路47は、少なくとも2個の抵抗3
0、抵抗32と、第1のスイッチ素子16のゲート容量
50と、前記抵抗30に並列で第1のスイッチ素子16
のゲートへ向かって順方向のダイオード40とで構成さ
れた充放電回路からなり、前記第2の遅延回路48は、
少なくとも2個の抵抗31、抵抗33と、第2のスイッ
チ素子20のゲート容量51と、前記抵抗31に並列で
第2のスイッチ素子20のゲートへ向かって逆方向のダ
イオード41とで構成された充放電回路からなり、前記
第2のスイッチ素子20を第1のスイッチ素子16より
短く駆動せしめてなることを特徴とする高入力力率電源
回路。 - 【請求項3】 交流電源10をブリッジ型全波整流器1
1で整流した電圧を第1のスイッチ素子16で高周波ス
イッチングする電源回路において、前記ブリッジ型全波
整流器11の正端子からインダクタンス素子14、ダイ
オード15を順次直列に介してコンデンサ12とトラン
ス21の1次巻線22の一端に接続し、前記1次巻線2
2の他端を前記第1のスイッチ素子16のドレインに接
続し、前記インダクタンス素子14とダイオード15の
接続点に、前記第1のスイッチング素子16と同様に前
記ブリッジ型全波整流器11で整流した電圧を高周波ス
イッチングする第2のスイッチ素子20のドレインを接
続し、前記第1のスイッチ素子16と第2のスイッチ素
子20のソースをコンデンサ12の負端子とブリッジ型
全波整流器11の負端子に接続し、前記第1のスイッチ
素子16、第2のスイッチ素子20のゲートに、同一の
PWM制御用IC19の出力信号に遅延時間を持たせ
て、第2のスイッチ素子20を第1のスイッチ素子16
より短く駆動する駆動回路13を接続し、前記第1のス
イッチ素子16と第2のスイッチ素子20のソースにそ
れぞれ直列に挿入した抵抗34、抵抗35により、これ
らの素子16、20の電流をそれぞれ検出し、前記第2
のスイッチ素子20の検出信号に直列に挿入したオア回
路としてのダイオード42を用いて、PWM制御用IC
19の電流制限端子に加えるようにし、電力変換時に第
1のスイッチ素子16の電流検出信号が第2のスイッチ
素子20の電流検出信号より高い信号を発生するように
したことを特徴とする高入力力率電源回路の過電流保護
回路。 - 【請求項4】 交流電源10をブリッジ型全波整流器1
1で整流した電圧を第1のスイッチ素子16で高周波ス
イッチングする電源回路において、前記ブリッジ型全波
整流器11の正端子に、前記第1のスイッチング素子1
6と同様に前記ブリッジ型全波整流器11で整流した電
圧を高周波スイッチングする第2のスイッチ素子20の
ドレインを接続し、この第2のスイッチ素子20のソー
スをインダクタンス素子14の一端に接続し、このイン
ダクタンス素子14の他端をブリッジ型全波整流器11
の負端子に接続し、この接続点からダイオード15のカ
ソードをコンデンサ12の正電極とトランス21の1次
巻線22の一端に接続し、このトランス21の1次巻線
22の他端を第1のスイッチ素子16のドレインに接続
し、第1のスイッチ素子16のソースをインダクタンス
素子14と第2のスイッチ素子20とコンデンサ12の
接続点に接続し、第1のスイッチ素子16と第2のスイ
ッチ素子20のゲートに、同一のPWM制御用IC19
の出力信号に遅延時間を持たせて、第2のスイッチ素子
20を第1のスイッチ素子16より短く駆動する駆動回
路13を接続し、前記第1のスイッチ素子16と第2の
スイッチ素子20のソースにそれぞれ直列に挿入した抵
抗34、抵抗35により、これらの素子16、20の電
流をそれぞれ検出し、前記第2のスイッチ素子20の検
出信号に直列に挿入したオア回路としてのダイオード4
2を用いて、PWM制御用IC19の電流制限端子に加
えるようにし、電力変換時に第1のスイッチ素子16の
電流検出信号が第2のスイッチ素子20の電流検出信号
より高い信号を発生するようにしたことを特徴とする高
入力力率電源回路の過電流保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25934994A JP3369754B2 (ja) | 1994-09-29 | 1994-09-29 | 高入力力率電源回路およびこの電源回路の過電流保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25934994A JP3369754B2 (ja) | 1994-09-29 | 1994-09-29 | 高入力力率電源回路およびこの電源回路の過電流保護回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08103080A JPH08103080A (ja) | 1996-04-16 |
JP3369754B2 true JP3369754B2 (ja) | 2003-01-20 |
Family
ID=17332881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25934994A Expired - Lifetime JP3369754B2 (ja) | 1994-09-29 | 1994-09-29 | 高入力力率電源回路およびこの電源回路の過電流保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3369754B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6150086B2 (ja) * | 2016-03-23 | 2017-06-21 | 東芝ライテック株式会社 | 力率改善回路及び電源装置 |
JP6433536B2 (ja) * | 2017-05-16 | 2018-12-05 | 三菱電機株式会社 | 電力変換装置 |
CN108011509A (zh) * | 2018-01-15 | 2018-05-08 | 国网安徽省电力公司合肥供电公司 | 基于电感的死区生成电路 |
CN108593993B (zh) * | 2018-07-03 | 2024-06-18 | 刘欣然 | 基于线路负荷电流的感应取电测量系统 |
CN111879994A (zh) * | 2020-08-24 | 2020-11-03 | 长沙智汇芯智能科技有限公司 | 一种双向电流检测电路及其检测方法 |
-
1994
- 1994-09-29 JP JP25934994A patent/JP3369754B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH08103080A (ja) | 1996-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7023186B2 (en) | Two stage boost converter topology | |
JP4528404B2 (ja) | Pwm(パルス幅変調)コンバータにおいてスイッチング損失を低減するためのソフトスイッチングセル | |
JP3381254B2 (ja) | 交流−直流変換装置 | |
US5164656A (en) | Switching power supply with constant or sinusoidal input current | |
JP2004343923A (ja) | スイッチング電源装置 | |
JP3451419B2 (ja) | スイッチング電源装置 | |
JP2003272887A (ja) | 放電灯点灯回路 | |
JP3369754B2 (ja) | 高入力力率電源回路およびこの電源回路の過電流保護回路 | |
JP2818641B2 (ja) | スイッチング電源 | |
JP4880630B2 (ja) | Dc/dc電力変換装置 | |
JP3926991B2 (ja) | 放電灯点灯回路 | |
JP4051899B2 (ja) | 電源回路および電源回路の制御方法 | |
JPH11150952A (ja) | スイッチング型直流電源装置 | |
JP3677198B2 (ja) | スイッチング電源 | |
JPH0833341A (ja) | 力率改善型スイッチング電源回路 | |
JP4082200B2 (ja) | Dc−dcコンバータ | |
JPH1132480A (ja) | スイッチング型直流電源装置 | |
JP3757729B2 (ja) | インバータ装置 | |
JP4415363B2 (ja) | スイッチング電源 | |
JP3034860B1 (ja) | 電力回生装置 | |
JP3670419B2 (ja) | 交流入力用電源装置 | |
JP3400160B2 (ja) | スイッチング電源 | |
JP3400132B2 (ja) | スイッチング電源 | |
JP3562251B2 (ja) | 電源装置 | |
JP2001286131A (ja) | 電源装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081115 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081115 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091115 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101115 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101115 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111115 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121115 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131115 Year of fee payment: 11 |
|
EXPY | Cancellation because of completion of term |