JP3369754B2 - 高入力力率電源回路およびこの電源回路の過電流保護回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源回路として変換効
率の高い力率改善された高入力力率電源回路およびこの
電源回路の過電流保護回路に関するものである。

【０００２】

【従来の技術】一般に、スイッチング電源回路は、交流
電源をブリッジ型全波整流器で全波整流し、さらに平滑
コンデンサで平滑化して、スイッチング電源のコンバー
タに供給してなるものである。このスイッチング電源回
路において、ブリッジ型全波整流器の直後のコンデンサ
への入力電圧は、正弦波で、これが平滑化されてコンデ
ンサの直後は商用周期の２倍のリップル電圧を含む直流
電圧となる。

【０００３】しかるに、コンデンサへの入力電流は、コ
ンデンサの電圧が低下したときだけしか流れず、入力電
圧が図８（ａ）の実線特性線のように、正弦波であるの
に対し、電流波形は、図８（ｂ）の点線特性線のよう
に、導通角の狭い、ピークの大きな波形となり、波高値
が高くなる。したがって、力率が０．５程度と極めて悪
くなる。

【０００４】そこで、従来より力率改善型スイッチング
電源回路が使用されている。従来の力率改善型スイッチ
ング電源回路は、図６に示すように、昇圧チョッパと呼
ばれるブースト回路が使用されている。これをさらに詳
しく説明すると、ブリッジ型全波整流器１１の正端子に
インダクタンス素子１４と整流用ダイオード１５を直列
に接続し、整流用ダイオード１５のカソードをコンデン
サ１２の正電極に接続し、このコンデンサ１２の負電極
をブリッジ型全波整流器１１の負端子に接続し、さら
に、インダクタンス素子１４と整流用ダイオード１５の
接続点からもう一方のダイオード１７を介して、ＭＯＳ
−ＦＥＴからなるスイッチ素子１６のドレインに接続
し、このスイッチング素子１６のソースをコンデンサ１
２の負電極とブリッジ型全波整流器１１の負端子の接続
点に接続し、ブリッジ型全波整流器１１の正負端子間に
コンデンサ１８を接続して構成される。そして、インダ
クタンス素子１４、ダイオード１７、スイッチ素子１６
およびダイオード１５によって昇圧チョッパ回路が構成
されている。

【０００５】以上の回路において、スイッチング電源回
路としての作用は、つぎのとおりである。コンデンサ１
２の正電極に、トランス２１の１次巻線２２の一端を接
続し、この１次巻線２２の他端をスイッチ素子１６のド
レインに接続することにより、ダイオード１５によって
コンデンサ１２の充電電圧を昇圧し、この電圧をスイッ
チ素子１６で高周波スイッチングしてトランス２１の１
次巻線２２と２次巻線２３を介して２次側に電力を供給
するものである。

【０００６】以上の回路において、昇圧チョッパ回路の
力率改善としての作用は、つぎのとおりである。トラン
ス２１を介して電力を変換し２次側に伝達する高周波ス
イッチングと同期して動作するように、インダクタンス
素子１４とダイオード１７、スイッチ素子１６およびダ
イオード１５で昇圧チョッパ回路を構成する。この昇圧
チョッパ回路において、交流入力電流を商用サイクル内
で高周波スイッチングすることにより、入力電流を平均
化して入力力率を改善するものである。すなわち、図７
（ａ）に示すように、交流電源を全波整流した入力電圧
は、商用半サイクル毎に電圧の山部と谷部があり、これ
を図７（ｂ）のように高周波スイッチングすることによ
り、図８（ｂ）に点線特性線で示すような一般的なコン
デンサ１２入力における導通角の狭い入力電流を、図８
（ｃ）に示すような正弦波状に広げて入力力率を改善す
るものである。

【０００７】なお、図６において、コンデンサ１８は、
第１のスイッチ素子１６による高周波電流を流すための
小容量フィルムコンデンサによるバイパスコンデンサで
あり、電解コンデンサのような大容量でないため、商用
半サイクル毎に略０Ｖになり、入力力率を悪化すること
はない。

【０００８】

【発明が解決しようとする課題】図６に示した従来の回
路では、力率を改善する昇圧チョッパ回路用としてダイ
オード１７により、出力電圧によるＰＷＭ制御信号で駆
動されるスイッチ素子１６の信号を使用し、このスイッ
チ素子１６に力率改善と電力伝達の両方の電流を重畳し
ている。

【０００９】昇圧チョッパ回路の昇圧電圧Ｖは、下記式
で示される。 昇圧電圧Ｖ＝Ｖｉｎ×（Ｔｏｎ＋Ｔｏｆｆ）÷Ｔｏｆｆ このように、昇圧電圧Ｖは、スイッチ素子１６のオン時
間で決定され、特にＡＣ２００Ｖ系の入力電圧を変換す
るスイッチング電源においては、コンデンサ１２に充電
される電圧が高く、スイッチ素子１６に印加される電圧
が高くなり、高耐圧の電解コンデンサ（たとえば６００
Ｖ）や高耐圧のＭＯＳ−ＦＥＴ（たとえば１０００Ｖ）
が必要となる。実際には、一般的な電解コンデンサの耐
圧が最大４５０Ｖなので、２５０Ｖや３００Ｖのものを
直列に使用したり、ＦＥＴでは９００Ｖの耐圧のものを
選別したり工夫していた。しかし、コンデンサ１２のリ
ーク電流やスイッチ素子１６のオン抵抗による損失が大
きく、電源回路全体としての変換効率が低下する場合が
多かった。

【００１０】また、スイッチング電源に必要な過電流保
護回路についても、商用入力電圧の半サイクル毎にスイ
ッチ素子１６の電流値が変化するため、過電流保護回路
は出力電力が増加すると、まず商用入力電圧の商用半サ
イクルの山部で過電流保護動作を開始し、谷部では過電
流保護を行わない、通常の動作を繰り返すため、可聴帯
域の雑音を発生する。さらに、過電流保護回路が完全に
動作するまで、出力側に過大な平均電力を供給するた
め、スイッチ素子１６、トランス２１、ダイオード２４
に過大な電流を流してしまうという問題点もあった。

【００１１】本発明は、コンデンサ１２とスイッチ素子
１６に耐圧の低い、損失の少ない部品を使用し、電源回
路として変換効率を高い力率改善された回路を得ること
を目的とするものである。

【００１２】

【課題を解決するための手段】本発明は、交流電源１０
をブリッジ型全波整流器１１で整流した電圧を第１のス
イッチ素子１６で高周波スイッチングする電源回路にお
いて、前記ブリッジ型全波整流器１１の正端子からイン
ダクタンス素子１４、ダイオード１５を順次直列に介し
てコンデンサ１２とトランス２１の１次巻線２２に接続
し、前記１次巻線２２の他端を前記第１のスイッチ素子
１６のドレインに接続し、前記インダクタンス素子１４
とダイオード１５の接続点を第２のスイッチ素子２０の
ドレインに接続し、前記第１のスイッチ素子１６と第２
のスイッチ素子２０のソースをコンデンサ１２の負端子
とブリッジ型全波整流器１１の負端子に接続し、前記第
１のスイッチ素子１６、第２のスイッチ素子２０のゲー
トに、同一のＰＷＭ制御用ＩＣ１９の出力信号に遅延時
間を持たせて、第２のスイッチ素子２０を第１のスイッ
チ素子１６より短く駆動する駆動回路１３を接続したこ
とを特徴とする高入力力率電源回路である。

【００１３】

【作用】駆動回路１３は、ＰＷＭ制御用ＩＣ１９からの
制御信号が入力すると、まず第１のスイッチ素子１６が
オンし、Ｔ１だけ遅れて第２のスイッチ素子２０がオン
する。つぎに、ＰＷＭ制御用ＩＣ１９からの信号がなく
なると、第２のスイッチ素子２０がまずオフし、Ｔ２だ
け遅れて第１のスイッチ素子１６がオフする。このよう
にして第２のスイッチ素子２０のオン時間は、第１のス
イッチ素子１６のオン時間より短い、いわゆるデューテ
ィ比の狭い信号で駆動することができ、コンデンサ１２
の昇圧電圧を低くすることができる。

【００１４】

【実施例】本発明の基本的原理は、ダイオード１７の代
わりに昇圧チョッパ回路用に第２のスイッチ素子２０を
用意し、この第２のスイッチ素子２０のオン時間を例え
ばＣＲによる充電時定数回路で短くして制御信号として
用いることにより、コンデンサ１２に充電される昇圧電
圧を低くして、第１のスイッチ素子１６に印加される電
圧を低くでき、耐圧の低い損失の少ない部品を使用でき
ることとなり、電源回路の変換効率を高くするものであ
る。

【００１５】本発明の第１実施例を図１に基づき説明す
る。交流電源１０にブリッジ型全波整流器１１を接続
し、このブリッジ型全波整流器１１の正端子に直列にイ
ンダクタンス素子１４とダイオード１５を接続し、この
ダイオード１５のカソード側をコンデンサ１２の正電極
とトランス２１の１次巻線２２の一端に接続する。前記
１次巻線２２の他端は、第１のスイッチ素子１６のドレ
インに接続し、また、前記インダクタンス素子１４とダ
イオード１５の接続点を第２のスイッチ素子２０のドレ
インに接続し、これら第１のスイッチ素子１６と第２の
スイッチ素子２０のソースを前記コンデンサ１２の負端
子と前記ブリッジ型全波整流器１１の負端子に接続す
る。

【００１６】前記ブリッジ型全波整流器１１の正負両端
子間のコンデンサ１８は、前記図６の場合と同様、第１
のスイッチ素子１６および第２のスイッチ素子２０によ
る高周波電流を流すための小容量フィルムコンデンサに
よるバイパスコンデンサであり、電解コンデンサのよう
な大容量でないため、商用半サイクル毎に略０Ｖにな
り、入力力率を悪化することはない。

【００１７】前記トランス２１の２次巻線２３には、ダ
イオード２４、コンデンサ２５を介して＋出力端子２
６、−出力端子２７が接続され、この＋出力端子２６、
−出力端子２７には、検出手段２８、ホトカプラーなど
の絶縁手段２９、ＰＷＭ制御用ＩＣ１９を介して駆動回
路１３に接続され、この駆動回路１３は前記第１のスイ
ッチ素子１６と第２のスイッチ素子２０のゲートに接続
されている。

【００１８】この駆動回路１３は、ＰＷＭ制御用ＩＣ１
９からの制御信号を、図３のように、第２のスイッチ素
子２０のオン時間が第１のスイッチ素子１６のオン時間
よりも短くなるようにして用いるためのもので、具体的
には、図２に示すように、ＰＷＭ制御用ＩＣ１９と第１
のスイッチ素子１６のゲートとの間に介在した第１の遅
延回路４７と、ＰＷＭ制御用ＩＣ１９と第２のスイッチ
素子２０のゲートとの間に介在した第２の遅延回路４８
とからなる。

【００１９】前記第１の遅延回路４７は、直列接続した
抵抗３２と、抵抗３０と、抵抗３０と並列にかつ第１の
スイッチ素子１６のゲートへ向かって順方向に接続した
ダイオード４０と、第１のスイッチ素子１６の持つゲー
ト容量５０とで構成され、また、前記第２の遅延回路４
８は、直列接続した抵抗３３と、抵抗３１と、抵抗３１
と並列にかつ第２のスイッチ素子２０のゲートへ向かっ
て逆方向に接続したダイオード４１と、第２のスイッチ
素子２０の持つゲート容量５１とで構成されている。な
お、前記抵抗３１は、抵抗３０に比較して十分大きな値
のものが用いられ、また、抵抗３３は、抵抗３０と抵抗
３２の合成抵抗値に比較して十分小さな抵抗値のものが
用いられる。

【００２０】このように構成された電源回路の作用を図
３に基づき説明する。駆動回路１３は、ＰＷＭ制御用Ｉ
Ｃ１９からの制御信号が入力すると、第１の遅延回路４
７の抵抗３２、順方向のダイオード４０を経てゲート容
量５０が即座に充電されて第１のスイッチ素子１６がオ
ンする。第２の遅延回路４８は、ダイオード４１が逆方
向のため、抵抗３３、抵抗３１を経てゲート容量５１が
充電され、第２のスイッチ素子２０は第１のスイッチ素
子１６よりもＴ１だけ遅れてオンする。

【００２１】つぎに、ＰＷＭ制御用ＩＣ１９からの信号
がなくなると、第１の遅延回路４７のゲート容量５１の
充電電荷が、順方向のダイオード４１、抵抗３３を経て
急速に放電され、第２のスイッチ素子２０がまずオフす
る。第１の遅延回路４７では、ダイオード４０が逆方向
のため、ゲート容量５０の充電電荷が、抵抗３０、抵抗
３２を経てゆっくりと放電され、第２のスイッチ素子２
０よりもＴ２だけ遅れてオフする。

【００２２】以上のようにして第２のスイッチ素子２０
のオン時間は、第１のスイッチ素子１６のオン時間より
短い、いわゆるデューティ比の狭い信号で駆動すること
ができ、コンデンサ１２の昇圧電圧を低くすることがで
きる。

【００２３】本実施例では、第２のスイッチ素子２０の
オン時間は、第１のスイッチ素子１６のオン時間の約８
０％としたが、第１のスイッチ素子１６、第２のスイッ
チ素子２０として使用するＦＥＴによってゲート容量に
差があるため、設計時点でＦＥＴを選定するときに抵抗
値を調整することが必要である。

【００２４】前記実施例では、回路構成を安価にするた
め、第１のスイッチ素子１６、第２のスイッチ素子２０
に用いるＦＥＴのゲート容量に対して、抵抗とダイオー
ドからなる充電時定数で第１のスイッチ素子１６、第２
のスイッチ素子２０のデューティ比を設定したが、コス
ト的に問題がなければ半導体素子による遅延回路を用い
るようにしてもよい。

【００２５】つぎに、以上のような本発明による電源回
路における第１のスイッチ素子１６、第２のスイッチ素
子２０の過電流保護回路について、図４により説明す
る。前記第１のスイッチ素子１６の過電流保護回路は、
第１のスイッチ素子１６のソースと負端子との間に、抵
抗３４を接続するとともに、抵抗３６と抵抗３８の直列
回路を接続し、さらに抵抗３８と並列にコンデンサ５２
を接続してなるものである。前記第２のスイッチ素子２
０の過電流保護回路は、第２のスイッチ素子２０のソー
スと負端子との間に、抵抗３５を接続し、かつオア回路
としてのダイオード４２と抵抗３７を介して前記抵抗３
６と抵抗３８との接続点に接続してなるものである。

【００２６】以上のような回路構成において、抵抗３４
にて第１のスイッチ素子１６を流れる電流を検出し、抵
抗３６と抵抗３８で検出電圧を分圧し、コンデンサ５２
でサージ電圧を除去する。第２のスイッチ素子２０にお
いても同様に、抵抗３５にて第２のスイッチ素子２０を
流れる電流を検出し、抵抗３７と抵抗３８で検出電圧を
分圧し、コンデンサ５２でサージ電圧を除去する。この
抵抗３６、抵抗３７、抵抗３８のそれぞれの接続点にお
ける分圧された検出信号をＰＷＭ制御用ＩＣ１９の電流
制限端子に加え、一定値以上の時、第１のスイッチ素子
１６と第２のスイッチ素子２０をオフして過電流から保
護する。前記抵抗３６、抵抗３７は略同一抵抗値とする
ことにより、各ＦＥＴの電流検出信号の遅れを合わすこ
とができる。

【００２７】実際の動作としては、図７に示すように、
第２のスイッチ素子２０の電流が商用入力電圧の半サイ
クル毎に変化しており、予期される最大電流を第２のス
イッチ素子２０が流したときにダイオード２４の順方向
電圧降下分を見込んで、高めの電圧が得られるように設
定する。

【００２８】一方、第１のスイッチ素子１６は、昇圧さ
れたコンデンサ１２の直流電圧を高周波スイッチングす
るため、従来のスイッチング電源の過電流保護回路と同
様に安定な動作が可能である。また、第１のスイッチ素
子１６、第２のスイッチ素子２０の電流検出信号のＰＷ
Ｍ制御用ＩＣ１９に対する閾値電圧は、電力伝達を行う
第１のスイッチ素子１６に対して、昇圧を行う第２のス
イッチ素子２０の動作を遅くするため、出力電力を供給
できる電流値に対して電流検出信号の電圧を低めに設定
すると良好である。

【００２９】例えば、ＰＷＭ制御用ＩＣ１９の過電流制
限端子の閾値電圧を２００ｍＶとした場合、第１のスイ
ッチ素子１６は、電源回路として出力すべき電力に対し
て１２０％程度で過電流保護回路が動作し、第２のスイ
ッチ素子２０は、これ以上の電力をコンデンサ１２に充
電する場合に動作するように設定すれば、商用入力電圧
の半サイクル毎に電流値の変化に対する第２のスイッチ
素子２０の電流検出信号でなく、略直流であるコンデン
サ１２の電圧をスイッチングする第１のスイッチ素子１
６の電流検出信号で、安定した過電流保護を行うことが
でき、第２のスイッチ素子２０による昇圧チョッパ側が
先に過電流保護状態になって、昇圧しなくなることによ
るコンデンサ１２の電圧不足でスイッチング電源の出力
電圧が低下することが防げる。

【００３０】図５はインダクタンス素子１４とダイオー
ド１５の接続位置を図１の場合と変えた本発明の第２実
施例を示すものである。さらに詳しくは、交流電源１０
にブリッジ型全波整流器１１を接続し、このブリッジ型
全波整流器１１の正端子に直列に第２のスイッチ素子２
０のドレインを接続し、この第２のスイッチ素子２０の
ソースをインダクタンス素子１４の一端に接続し、この
インダクタンス素子１４の他端をブリッジ型全波整流器
１１の負端子に接続する。このインダクタンス素子１４
とブリッジ型全波整流器１１の接続点からダイオード１
５を介してコンデンサ１２の正電極とトランス２１の１
次巻線２２の一端に接続する。前記１次巻線２２の他端
は、第１のスイッチ素子１６のドレインに接続し、ま
た、第１のスイッチ素子１６のソースを前記第２のスイ
ッチ素子２０とインダクタンス素子１４の接続点に接続
する。

【００３１】コンデンサ１８は、前記同様、第１のスイ
ッチ素子１６および第２スイッチ素子２０による高周波
電流を流すための小容量フィルムコンデンサによるバイ
パスコンデンサであり、電解コンデンサのような大容量
でないため、商用半サイクル毎に略０Ｖになり、入力力
率を悪化することはない。

【００３２】以上のような構成において、第１のスイッ
チ素子１６と第２のスイッチ素子２０の駆動回路１３と
過電流保護回路４６は、図２および図４で示した本発明
の第１実施例の場合と全く同様に使用でき、機能的に何
ら変わるものではない。また、この図５に示した第２実
施例では、交流電源１０からコンデンサ１２に直接充電
する経路がないので、突入電流が流れず、スイッチング
電源で一般的に用いられる突入電流抑制回路が不要にな
るという特徴を有する。

【００３３】

【発明の効果】

（１）従来のダイオード１７の代わりに、昇圧チョッパ
回路用に第２のスイッチ素子２０を用意し、この第２の
スイッチ素子２０のオン時間を、第１のスイッチ素子１
６のオン時間より短い、いわゆるデューティ比の狭い信
号で駆動することができ、コンデンサ１２に充電される
昇圧電圧を低くして、第１のスイッチ素子１６に印加さ
れる電圧を低くでき、耐圧の低い損失の少ない部品を使
用できることとなり、電源回路の変換効率を高くするこ
とができる。

【００３４】（２）過電流保護回路を改良したことによ
り、可聴帯域の雑音の発生を抑制し、かつ過電流保護回
路が完全に動作するまでに、出力側に過大な平均電力を
供給して、第１のスイッチ素子１６、トランス２１、ダ
イオード２４に過大な電流を流してしまうというような
ことがない。

【００３５】（３）交流電源１０からコンデンサ１２に
直接充電する経路がないように、インダクタンス素子１
４とダイオード１５の接続位置を変えることにより、突
入電流が流れず、スイッチング電源で一般的に用いられ
る突入電流抑制回路が不要になる。

【００３６】（４）ＰＷＭ制御用ＩＣ１９の過電流制限
端子の閾値電圧を２００ｍＶとした場合、第１のスイッ
チ素子１６は、電源回路として出力すべき電力に対して
１２０％程度で過電流保護回路が動作し、第２のスイッ
チ素子２０は、これ以上の電力をコンデンサ１２に充電
する場合に動作するように設定すれば、商用入力電圧の
半サイクル毎に電流値の変化に対する第２のスイッチ素
子２０の電流検出信号でなく、略直流であるコンデンサ
１２の電圧をスイッチングする第１のスイッチ素子１６
の電流検出信号で、安定した過電流保護を行うことがで
き、第２のスイッチ素子２０による昇圧チョッパ側が先
に過電流保護状態になって、昇圧しなくなることによる
コンデンサ１２の電圧不足でスイッチング電源の出力電
圧が低下することが防げる。

【図面の簡単な説明】

【図１】本発明による高入力力率電源回路の第１実施例
を示す電気回路図である。

【図２】図１における駆動回路１３の具体的電気回路図
である。

【図３】第１のスイッチ素子１６と第２のスイッチ素子
２０の信号波形図である。

【図４】本発明による高入力力率電源回路に過電流保護
回路を結合した場合の電気回路図である。

【図５】本発明による高入力力率電源回路の第２実施例
を示す電気回路図である。

【図６】従来の高入力力率電源回路を示す電気回路図で
ある。

【図７】力率改善の動作波形図である。

【図８】（ａ）は交流入力電圧波形図、（ｂ）はコンデ
ンサ入力の力率改善前の波形図、（ｃ）は力率改善した
入力波形図である。

【符号の説明】

１０…交流電源、１１…ブリッジ型全波整流器、１２…
コンデンサ、１３…駆動回路、１４…インダクタンス素
子、１５…ダイオード、１６…第１のスイッチ素子、１
７…ダイオード、１８…コンデンサ、１９…ＰＷＭ制御
用ＩＣ、２０…第２のスイッチ素子、２１…トランス、
２２…１次巻線、２３…２次巻線、２４…ダイオード、
２５…コンデンサ、２６…＋出力端子、２７…−出力端
子、２８…検出手段、２９…絶縁手段、３０…抵抗、３
１…抵抗、３２…抵抗、３３…抵抗、３４…抵抗、３５
…抵抗、３６…抵抗、３７…抵抗、３８…抵抗、４０…
ダイオード、４１…ダイオード、４２…ダイオード、４
６…過電流保護回路、４７…第１の遅延回路、４８…第
２の遅延回路、５０…ゲート容量、５１…ゲート容量、
５２…コンデンサ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 7/217 H02M 3/155 H02M 3/28

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 交流電源１０をブリッジ型全波整流器１
   １で整流した電圧を第１のスイッチ素子１６で高周波ス
   イッチングする電源回路において、前記ブリッジ型全波
   整流器１１の正端子からインダクタンス素子１４、ダイ
   オード１５を順次直列に介してコンデンサ１２とトラン
   ス２１の１次巻線２２の一端に接続し、前記１次巻線２
   ２の他端を前記第１のスイッチ素子１６のドレインに接
   続し、前記インダクタンス素子１４とダイオード１５の
   接続点に、前記第１のスイッチング素子１６と同様に前
   記ブリッジ型全波整流器１１で整流した電圧を高周波ス
   イッチングする第２のスイッチ素子２０のドレインを接
   続し、前記第１のスイッチ素子１６と第２のスイッチ素
   子２０のソースをコンデンサ１２の負端子とブリッジ型
   全波整流器１１の負端子に接続し、前記第１のスイッチ
   素子１６、第２のスイッチ素子２０のゲートにそれぞ
   れ、同一のＰＷＭ制御用ＩＣ１９の出力信号に遅延時間
   を持たせて駆動する駆動回路１３の第１の遅延回路４７
   と第２の遅延回路４８を接続し、前記第１の遅延回路４
   ７は、少なくとも２個の抵抗３０、抵抗３２と、第１の
   スイッチ素子１６のゲート容量５０と、前記抵抗３０に
   並列で第１のスイッチ素子１６のゲートへ向かって順方
   向のダイオード４０とで構成された充放電回路からな
   り、前記第２の遅延回路４８は、少なくとも２個の抵抗
   ３１、抵抗３３と、第２のスイッチ素子２０のゲート容
   量５１と、前記抵抗３１に並列で第２のスイッチ素子２
   ０のゲートへ向かって逆方向のダイオード４１とで構成
   された充放電回路からなり、前記第２のスイッチ素子２
   ０を第１のスイッチ素子１６より短く駆動せしめてなる
   ことを特徴とする高入力力率電源回路。
2. 【請求項２】 交流電源１０をブリッジ型全波整流器１
   １で整流した電圧を第１のスイッチ素子１６で高周波ス
   イッチングする電源回路において、前記ブリッジ型全波
   整流器１１の正端子に、前記第１のスイッチング素子１
   ６と同様に前記ブリッジ型全波整流器１１で整流した電
   圧を高周波スイッチングする第２のスイッチ素子２０の
   ドレインを接続し、この第２のスイッチ素子２０のソー
   スをインダクタンス素子１４の一端に接続し、このイン
   ダクタンス素子１４の他端をブリッジ型全波整流器１１
   の負端子に接続し、この接続点からダイオード１５のカ
   ソードをコンデンサ１２の正電極とトランス２１の１次
   巻線２２の一端に接続し、このトランス２１の１次巻線
   ２２の他端を第１のスイッチ素子１６のドレインに接続
   し、第１のスイッチ素子１６のソースをインダクタンス
   素子１４と第２のスイッチ素子２０とコンデンサ１２の
   接続点に接続し、第１のスイッチ素子１６と第２のスイ
   ッチ素子２０のゲートに、同一のＰＷＭ制御用ＩＣ１９
   の出力信号に遅延時間を持たせて駆動する駆動回路１３
   の第１の遅延回路４７と第２の遅延回路４８を接続し、
   前記第１の遅延回路４７は、少なくとも２個の抵抗３
   ０、抵抗３２と、第１のスイッチ素子１６のゲート容量
   ５０と、前記抵抗３０に並列で第１のスイッチ素子１６
   のゲートへ向かって順方向のダイオード４０とで構成さ
   れた充放電回路からなり、前記第２の遅延回路４８は、
   少なくとも２個の抵抗３１、抵抗３３と、第２のスイッ
   チ素子２０のゲート容量５１と、前記抵抗３１に並列で
   第２のスイッチ素子２０のゲートへ向かって逆方向のダ
   イオード４１とで構成された充放電回路からなり、前記
   第２のスイッチ素子２０を第１のスイッチ素子１６より
   短く駆動せしめてなることを特徴とする高入力力率電源
   回路。
3. 【請求項３】 交流電源１０をブリッジ型全波整流器１
   １で整流した電圧を第１のスイッチ素子１６で高周波ス
   イッチングする電源回路において、前記ブリッジ型全波
   整流器１１の正端子からインダクタンス素子１４、ダイ
   オード１５を順次直列に介してコンデンサ１２とトラン
   ス２１の１次巻線２２の一端に接続し、前記１次巻線２
   ２の他端を前記第１のスイッチ素子１６のドレインに接
   続し、前記インダクタンス素子１４とダイオード１５の
   接続点に、前記第１のスイッチング素子１６と同様に前
   記ブリッジ型全波整流器１１で整流した電圧を高周波ス
   イッチングする第２のスイッチ素子２０のドレインを接
   続し、前記第１のスイッチ素子１６と第２のスイッチ素
   子２０のソースをコンデンサ１２の負端子とブリッジ型
   全波整流器１１の負端子に接続し、前記第１のスイッチ
   素子１６、第２のスイッチ素子２０のゲートに、同一の
   ＰＷＭ制御用ＩＣ１９の出力信号に遅延時間を持たせ
   て、第２のスイッチ素子２０を第１のスイッチ素子１６
   より短く駆動する駆動回路１３を接続し、前記第１のス
   イッチ素子１６と第２のスイッチ素子２０のソースにそ
   れぞれ直列に挿入した抵抗３４、抵抗３５により、これ
   らの素子１６、２０の電流をそれぞれ検出し、前記第２
   のスイッチ素子２０の検出信号に直列に挿入したオア回
   路としてのダイオード４２を用いて、ＰＷＭ制御用ＩＣ
   １９の電流制限端子に加えるようにし、電力変換時に第
   １のスイッチ素子１６の電流検出信号が第２のスイッチ
   素子２０の電流検出信号より高い信号を発生するように
   したことを特徴とする高入力力率電源回路の過電流保護
   回路。
4. 【請求項４】 交流電源１０をブリッジ型全波整流器１
   １で整流した電圧を第１のスイッチ素子１６で高周波ス
   イッチングする電源回路において、前記ブリッジ型全波
   整流器１１の正端子に、前記第１のスイッチング素子１
   ６と同様に前記ブリッジ型全波整流器１１で整流した電
   圧を高周波スイッチングする第２のスイッチ素子２０の
   ドレインを接続し、この第２のスイッチ素子２０のソー
   スをインダクタンス素子１４の一端に接続し、このイン
   ダクタンス素子１４の他端をブリッジ型全波整流器１１
   の負端子に接続し、この接続点からダイオード１５のカ
   ソードをコンデンサ１２の正電極とトランス２１の１次
   巻線２２の一端に接続し、このトランス２１の１次巻線
   ２２の他端を第１のスイッチ素子１６のドレインに接続
   し、第１のスイッチ素子１６のソースをインダクタンス
   素子１４と第２のスイッチ素子２０とコンデンサ１２の
   接続点に接続し、第１のスイッチ素子１６と第２のスイ
   ッチ素子２０のゲートに、同一のＰＷＭ制御用ＩＣ１９
   の出力信号に遅延時間を持たせて、第２のスイッチ素子
   ２０を第１のスイッチ素子１６より短く駆動する駆動回
   路１３を接続し、前記第１のスイッチ素子１６と第２の
   スイッチ素子２０のソースにそれぞれ直列に挿入した抵
   抗３４、抵抗３５により、これらの素子１６、２０の電
   流をそれぞれ検出し、前記第２のスイッチ素子２０の検
   出信号に直列に挿入したオア回路としてのダイオード４
   ２を用いて、ＰＷＭ制御用ＩＣ１９の電流制限端子に加
   えるようにし、電力変換時に第１のスイッチ素子１６の
   電流検出信号が第２のスイッチ素子２０の電流検出信号
   より高い信号を発生するようにしたことを特徴とする高
   入力力率電源回路の過電流保護回路。