JP3368080B2 - 電源装置 - Google Patents
電源装置Info
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- JP3368080B2 JP3368080B2 JP00269195A JP269195A JP3368080B2 JP 3368080 B2 JP3368080 B2 JP 3368080B2 JP 00269195 A JP00269195 A JP 00269195A JP 269195 A JP269195 A JP 269195A JP 3368080 B2 JP3368080 B2 JP 3368080B2
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- Control Or Security For Electrophotography (AREA)
- Circuit Arrangements For Discharge Lamps (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電源装置に関し、特に
複写機、プリンター等の画像形成装置に適応される電源
装置に関する。
複写機、プリンター等の画像形成装置に適応される電源
装置に関する。
【０００２】
【従来の技術】従来、この種の電源装置として一般に用
いられている電圧共振型スイッチング電源装置において
は、その１次側の共振波形を安定にさせ、確実にゼロク
ロススイッチさせることが設計上のポイントとなってい
る。
いられている電圧共振型スイッチング電源装置において
は、その１次側の共振波形を安定にさせ、確実にゼロク
ロススイッチさせることが設計上のポイントとなってい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の電源装置では、Ｌ（インピーダンス）負荷
が存在するとその影響で共振周波数が極端に変化するこ
とがあり、これに応じて従来では過渡的には制御が安定
しないか、応答性が悪かったという問題があった。
ような従来の電源装置では、Ｌ（インピーダンス）負荷
が存在するとその影響で共振周波数が極端に変化するこ
とがあり、これに応じて従来では過渡的には制御が安定
しないか、応答性が悪かったという問題があった。
【０００４】本発明は、上述の点に鑑みてなされたもの
で、その目的とするところはＬ負荷により極端に共振波
形が変化したとしても応答よくその変化に追従して制御
することが可能な電源装置を提供することにある。
で、その目的とするところはＬ負荷により極端に共振波
形が変化したとしても応答よくその変化に追従して制御
することが可能な電源装置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、コンバータトランスの所定の巻線の整流
出力を検出した検出値と所定値を比較するアナログコン
パレータと、該アナログコンパレータの出力によりカウ
ントアップ／ダウンを切換えられる第１と第２のアップ
／ダウンカウンタと、該第１と第２のアップ／ダウンカ
ウンタの出力を選択するセレクタと、前記コンバータト
ランスの別の所定の巻線の出力に応じて所定のタイミン
グで同期パルスを発生する同期回路と、該同期パルスの
発生タイミングで前記セレクタで選択された前記アップ
／ダウンカウンタの出力をロードするダウンカウンタ
と、該ダウンカウンタの出力とそれぞれ異なる所定のデ
ジタル値とを比較する第１と第２のデジタルコンパレー
タとからなる制御回路を有し、前記第１のデジタルコン
パレータの出力に応じて前記コンバータトランスの１次
側駆動巻線のスイッチング素子の導通タイミングを決定
し、前記第２のデジタルコンパレータの出力に応じて前
記セレクタは選択すべき前記アップ／ダウンカウンタを
決定することを特徴とする。
め、本発明は、コンバータトランスの所定の巻線の整流
出力を検出した検出値と所定値を比較するアナログコン
パレータと、該アナログコンパレータの出力によりカウ
ントアップ／ダウンを切換えられる第１と第２のアップ
／ダウンカウンタと、該第１と第２のアップ／ダウンカ
ウンタの出力を選択するセレクタと、前記コンバータト
ランスの別の所定の巻線の出力に応じて所定のタイミン
グで同期パルスを発生する同期回路と、該同期パルスの
発生タイミングで前記セレクタで選択された前記アップ
／ダウンカウンタの出力をロードするダウンカウンタ
と、該ダウンカウンタの出力とそれぞれ異なる所定のデ
ジタル値とを比較する第１と第２のデジタルコンパレー
タとからなる制御回路を有し、前記第１のデジタルコン
パレータの出力に応じて前記コンバータトランスの１次
側駆動巻線のスイッチング素子の導通タイミングを決定
し、前記第２のデジタルコンパレータの出力に応じて前
記セレクタは選択すべき前記アップ／ダウンカウンタを
決定することを特徴とする。
【０００６】また、本発明はその一形態として、前記第
１と第２のアップ／ダウンカウンタは常に所定値の差分
を有することを特徴とする。
１と第２のアップ／ダウンカウンタは常に所定値の差分
を有することを特徴とする。
【０００７】また、本発明は他の形態として、前記制御
回路と同一機能を有する制御回路として、ＣＰＵ・ＲＯ
Ｍ・ＲＡＭ等のデジタル回路と、Ｄ／Ａコンバータ等の
アナログ回路とを共に同一チップ上に形成したことを特
徴とする。
回路と同一機能を有する制御回路として、ＣＰＵ・ＲＯ
Ｍ・ＲＡＭ等のデジタル回路と、Ｄ／Ａコンバータ等の
アナログ回路とを共に同一チップ上に形成したことを特
徴とする。
【０００８】
【作用】本発明では、第１のデジタルコンパレータの出
力に応じてコンバータトランスの１次側駆動巻線のスイ
ッチング素子の導通タイミングを決定し、第２のデジタ
ルコンパレータの出力に応じてセレクタは選択すべきア
ップ／ダウンカウンタを決定することで、電圧共振波形
の周期を疑似的に測定し、適正なＯＮ期間を有する２種
の駆動波形を選択するようにしている。これにより、Ｌ
負荷により極端に共振波形が変化したとしても応答よく
その変化に追従して制御することができる。
力に応じてコンバータトランスの１次側駆動巻線のスイ
ッチング素子の導通タイミングを決定し、第２のデジタ
ルコンパレータの出力に応じてセレクタは選択すべきア
ップ／ダウンカウンタを決定することで、電圧共振波形
の周期を疑似的に測定し、適正なＯＮ期間を有する２種
の駆動波形を選択するようにしている。これにより、Ｌ
負荷により極端に共振波形が変化したとしても応答よく
その変化に追従して制御することができる。
【０００９】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００１０】図１は本発明の一実施例における電源装置
の構成を示す。図１において、ＡＣ（交流）ライン入力
を整流・平滑（図示せず）した＋出力は、ＶＢとしてコ
ンバータトランスＴ１の１次巻線であるＮ１巻線の一端
に印加される。なお、上記整流・平滑出力の−側は図中
の“丸矢印”で示す。また、Ｎ１巻線の他端はスイッチ
ングトランジスタ（本実施例ではＦＥＴ（電界効果トラ
ンジスタ））Ｔｒ１のドレインに接続される。またこの
スイッチングトランジスタＴｒ１の端子と“丸矢印”の
間には共振コンデンサＣ１が挿入される。この共振コン
デンサＣ１は、Ｎ１巻線に等価的に存在している固有の
インダクタンスと共振して、Ｎ１巻線に発生する電圧波
形を正弦波状にすることで、スイッチングロスを低減
し、効率的にトランスＴ１の２次側に電力を伝達するた
めのものである。スイッチングトランジスタＴｒ１を駆
動するパルス信号は後述の制御回路により生成され、Ｍ
ＰＷＭ信号としてドライバ１を介して供給される。ここ
で制御回路が２次側に配される場合は、ドライバ１内で
絶縁される。トランジスタＴｒ１がスイッチングするこ
とにより、トランスＴ１の各２次巻線Ｎ２，Ｎ３，Ｎ
４，Ｎ５等にはＮ１巻線波形と相似で、各巻線比に応じ
た所望の電圧波形が発生する。巻線構成は必要とされる
出力数に応じて図１に例示されるように複数組巻線され
るが、本発明においては特にＮ２，Ｎ４，Ｎ５に注目す
る。
の構成を示す。図１において、ＡＣ（交流）ライン入力
を整流・平滑（図示せず）した＋出力は、ＶＢとしてコ
ンバータトランスＴ１の１次巻線であるＮ１巻線の一端
に印加される。なお、上記整流・平滑出力の−側は図中
の“丸矢印”で示す。また、Ｎ１巻線の他端はスイッチ
ングトランジスタ（本実施例ではＦＥＴ（電界効果トラ
ンジスタ））Ｔｒ１のドレインに接続される。またこの
スイッチングトランジスタＴｒ１の端子と“丸矢印”の
間には共振コンデンサＣ１が挿入される。この共振コン
デンサＣ１は、Ｎ１巻線に等価的に存在している固有の
インダクタンスと共振して、Ｎ１巻線に発生する電圧波
形を正弦波状にすることで、スイッチングロスを低減
し、効率的にトランスＴ１の２次側に電力を伝達するた
めのものである。スイッチングトランジスタＴｒ１を駆
動するパルス信号は後述の制御回路により生成され、Ｍ
ＰＷＭ信号としてドライバ１を介して供給される。ここ
で制御回路が２次側に配される場合は、ドライバ１内で
絶縁される。トランジスタＴｒ１がスイッチングするこ
とにより、トランスＴ１の各２次巻線Ｎ２，Ｎ３，Ｎ
４，Ｎ５等にはＮ１巻線波形と相似で、各巻線比に応じ
た所望の電圧波形が発生する。巻線構成は必要とされる
出力数に応じて図１に例示されるように複数組巻線され
るが、本発明においては特にＮ２，Ｎ４，Ｎ５に注目す
る。
【００１１】Ｎ２は出力巻線であり、巻線Ｎ２からはダ
イオードＤ１、コンデンサＣ２で整流・平滑された電源
出力Ｖ０が生成される。電源出力Ｖ０は抵抗Ｒ１，Ｒ２
で分圧されて電圧検出信号Ｖｓｎｓとして制御回路のア
ナログコンパレータ１１に入力され、制御回路は電源出
力Ｖ０を一定ならしむように動作する。なお、制御回路
は電源ＯＮ時にパワーオンリセットされる。
イオードＤ１、コンデンサＣ２で整流・平滑された電源
出力Ｖ０が生成される。電源出力Ｖ０は抵抗Ｒ１，Ｒ２
で分圧されて電圧検出信号Ｖｓｎｓとして制御回路のア
ナログコンパレータ１１に入力され、制御回路は電源出
力Ｖ０を一定ならしむように動作する。なお、制御回路
は電源ＯＮ時にパワーオンリセットされる。
【００１２】また、Ｎ５は検出巻線であり、巻線Ｎ５の
出力は同期検出回路４により後述のようにタイミング同
期信号ＳＹＮＣとしてダウンカウンタ３のプリロード端
子に入力される。ダウンカウンタ３は、プリロード端子
に信号が入力されると、強制的にゼロリセットされ、ゼ
ロフラッグ信号Ｚを生成する構成になっており、Ｚ信号
はロード制御回路１０を介してダウンカウンタ３のロー
ド端子に接続される。ロード制御回路１０の出力はアッ
プダウン制御（Ｕ／Ｄ制御）回路９にも入力される。
出力は同期検出回路４により後述のようにタイミング同
期信号ＳＹＮＣとしてダウンカウンタ３のプリロード端
子に入力される。ダウンカウンタ３は、プリロード端子
に信号が入力されると、強制的にゼロリセットされ、ゼ
ロフラッグ信号Ｚを生成する構成になっており、Ｚ信号
はロード制御回路１０を介してダウンカウンタ３のロー
ド端子に接続される。ロード制御回路１０の出力はアッ
プダウン制御（Ｕ／Ｄ制御）回路９にも入力される。
【００１３】また、Ｎ４は蛍光灯ＦＬへ電力供給する巻
線である。蛍光灯は消灯状態では高インピーダンスであ
り、点灯開始するためには蛍光管固有の比較的高電圧の
交流波形が必要で、かつ点灯開始すると低インピーダン
スになるため、点灯時の電圧波形は低電圧である。この
条件を満たすため、本実施例では、巻線Ｎ４の出力をコ
イルＬＦＬを介して蛍光灯ＬＦの両端に接続している。
また、蛍光灯の点灯／消灯を制御するためにダイオード
ブリッジ回路ＤＢ１とトランジスタＳＷ．ＦによるＡＣ
シャントスイッチを設けている。なお、コンデンサＣｙ
１，Ｃｙ２は消灯時に蛍光灯のフィラメントを予熱する
電流量を調整するものである。
線である。蛍光灯は消灯状態では高インピーダンスであ
り、点灯開始するためには蛍光管固有の比較的高電圧の
交流波形が必要で、かつ点灯開始すると低インピーダン
スになるため、点灯時の電圧波形は低電圧である。この
条件を満たすため、本実施例では、巻線Ｎ４の出力をコ
イルＬＦＬを介して蛍光灯ＬＦの両端に接続している。
また、蛍光灯の点灯／消灯を制御するためにダイオード
ブリッジ回路ＤＢ１とトランジスタＳＷ．ＦによるＡＣ
シャントスイッチを設けている。なお、コンデンサＣｙ
１，Ｃｙ２は消灯時に蛍光灯のフィラメントを予熱する
電流量を調整するものである。
【００１４】上記ダウンカウンタ３はトランスＴ１を駆
動する周波数よりも充分に高い周波数のクロックＣＬＫ
が供給され、かつ必要な分解能と周期を得られるような
ビット幅をもつ前述のようなゼロフラグ信号Ｚを生成す
る機能を有するプリセッタブルカウンタである。このダ
ウンカウンタ３のデジタルセット入力端子には図中の
７，８の符号で示すアップダウンカウンタ（Ｕ／Ｄカウ
ンタ）Ａ及びＢの出力がセレクタ６により選択されて入
力され、この入力がクロックＣＬＫによりカウントダウ
ンされる。
動する周波数よりも充分に高い周波数のクロックＣＬＫ
が供給され、かつ必要な分解能と周期を得られるような
ビット幅をもつ前述のようなゼロフラグ信号Ｚを生成す
る機能を有するプリセッタブルカウンタである。このダ
ウンカウンタ３のデジタルセット入力端子には図中の
７，８の符号で示すアップダウンカウンタ（Ｕ／Ｄカウ
ンタ）Ａ及びＢの出力がセレクタ６により選択されて入
力され、この入力がクロックＣＬＫによりカウントダウ
ンされる。
【００１５】さらに、Ｕ／Ｄ制御回路９には前述の電圧
検出信号Ｖｓｎｓと予め与えられた所定値Ｅ０をアナロ
グコンパレータ１１で比較した結果が入力される。Ｕ／
Ｄ制御回路９は上記クロックＣＬＫと上記のコンパレー
ト結果とロード制御回路１０の出力とから、Ｕ／Ｄカウ
ンタ７および８のカウントアップ／ダウン信号及びクロ
ックを生成する。
検出信号Ｖｓｎｓと予め与えられた所定値Ｅ０をアナロ
グコンパレータ１１で比較した結果が入力される。Ｕ／
Ｄ制御回路９は上記クロックＣＬＫと上記のコンパレー
ト結果とロード制御回路１０の出力とから、Ｕ／Ｄカウ
ンタ７および８のカウントアップ／ダウン信号及びクロ
ックを生成する。
【００１６】上記ダウンカウンタ３のデジタル出力Ｈ
は、符号２で示すデジタルコンパレータＡにより、予め
設定されたデジタル値Ｘと比較され、その比較結果であ
るデジタルコンパレータ２の出力はハイ／ロー（ｈｉｇ
ｈ／ｌｏｗ）レベルのＭＰＷＭ信号としてドライバ１を
介してトランスＴ１を駆動する。また、カウンタ３の出
力は符号５で示すデジタルコンパレータＢにも入力され
て予め設定されたデジタル値Ｗと比較され、その比較結
果であるデジタルコンパレータ５の出力によりセレクタ
６でＵ／Ｄカウンタ７と８のいずれか一方を選択し、ダ
ウンカウンタ３のセット値とするかを決定する。
は、符号２で示すデジタルコンパレータＡにより、予め
設定されたデジタル値Ｘと比較され、その比較結果であ
るデジタルコンパレータ２の出力はハイ／ロー（ｈｉｇ
ｈ／ｌｏｗ）レベルのＭＰＷＭ信号としてドライバ１を
介してトランスＴ１を駆動する。また、カウンタ３の出
力は符号５で示すデジタルコンパレータＢにも入力され
て予め設定されたデジタル値Ｗと比較され、その比較結
果であるデジタルコンパレータ５の出力によりセレクタ
６でＵ／Ｄカウンタ７と８のいずれか一方を選択し、ダ
ウンカウンタ３のセット値とするかを決定する。
【００１７】上述の制御回路１〜１１の動作をタイミン
グチャートで示すと図２のようになる。図２において、
図中の横軸は時間を表す。（Ａ）はダウンカウンタ３の
出力値Ｈを模式的に表す。（Ｂ）はコンパレータ（Ａ）
２の出力、即ちＭＰＷＭ信号を示し、（Ｃ）は同期検出
回路４の出力信号ＳＹＮＣを示し、（Ｄ）はアナログコ
ンパレータ１１の出力信号を示す。また（Ａ）の鋸波の
立上がりの波高値がＵ／Ｄカウンタ７または８の出力に
相当する。さらに、（Ａ）のＸ，Ｗで示すのがデジタル
コンパレータ２の設定値Ｘとデジタルコンパレータ５の
設定値Ｗに相当する。さらに、（Ｅ）はスイッチングト
ランジスタＴｒ１のドレイン電圧波形である。
グチャートで示すと図２のようになる。図２において、
図中の横軸は時間を表す。（Ａ）はダウンカウンタ３の
出力値Ｈを模式的に表す。（Ｂ）はコンパレータ（Ａ）
２の出力、即ちＭＰＷＭ信号を示し、（Ｃ）は同期検出
回路４の出力信号ＳＹＮＣを示し、（Ｄ）はアナログコ
ンパレータ１１の出力信号を示す。また（Ａ）の鋸波の
立上がりの波高値がＵ／Ｄカウンタ７または８の出力に
相当する。さらに、（Ａ）のＸ，Ｗで示すのがデジタル
コンパレータ２の設定値Ｘとデジタルコンパレータ５の
設定値Ｗに相当する。さらに、（Ｅ）はスイッチングト
ランジスタＴｒ１のドレイン電圧波形である。
【００１８】図２の図中の（Ｉ）の期間は電源出力が目
標設定値に達し、制御安定状態のときであり、ＭＰＷＭ
信号のｈｉｇｈ（ハイ）のパルス幅がほぼ等間隔に増減
して出力巻線Ｎ２の電源出力Ｖ０を一定値に保持してい
る。また、図２の図中の（II）の期間は過渡応答時の波
形の動作を表す。
標設定値に達し、制御安定状態のときであり、ＭＰＷＭ
信号のｈｉｇｈ（ハイ）のパルス幅がほぼ等間隔に増減
して出力巻線Ｎ２の電源出力Ｖ０を一定値に保持してい
る。また、図２の図中の（II）の期間は過渡応答時の波
形の動作を表す。
【００１９】さらに、図１と図２を参照して本発明実施
例の全体の動作を説明する。
例の全体の動作を説明する。
【００２０】まず、トランジスタＳＷ．ＦがＯＮ状態の
ときに、同期検出回路４が動作し、ＳＹＮＣ信号が生成
されたとすると、前述の様にダウンカウンタ３はゼロリ
セットされてＺフラッグ信号が出力される。そうする
と、ロード制御回路１０を介してダウンカウンタ３はセ
レクタ６を介してＵ／Ｄカウンタ７の出力をロードし、
さらにダウンカウンタ３の出力Ｈと設定値Ｘとをデジタ
ルコンパレータ２が比較して出力Ｈが設定値Ｘより大の
ときはコンパレータ２のｈｉｇｈのレベルのＭＰＷＭ信
号を出力する。そうすると、ドライバ１を介してトラン
ジスタＴｒ１をオン状態にし、トランジスタＴ１のＮ１
巻線に電圧ＶＢが印加され、Ｎ１巻線に励磁エネルギー
を蓄積する（図２ののタイミング）。
ときに、同期検出回路４が動作し、ＳＹＮＣ信号が生成
されたとすると、前述の様にダウンカウンタ３はゼロリ
セットされてＺフラッグ信号が出力される。そうする
と、ロード制御回路１０を介してダウンカウンタ３はセ
レクタ６を介してＵ／Ｄカウンタ７の出力をロードし、
さらにダウンカウンタ３の出力Ｈと設定値Ｘとをデジタ
ルコンパレータ２が比較して出力Ｈが設定値Ｘより大の
ときはコンパレータ２のｈｉｇｈのレベルのＭＰＷＭ信
号を出力する。そうすると、ドライバ１を介してトラン
ジスタＴｒ１をオン状態にし、トランジスタＴ１のＮ１
巻線に電圧ＶＢが印加され、Ｎ１巻線に励磁エネルギー
を蓄積する（図２ののタイミング）。
【００２１】次に、ダウンカウンタ３がクロックＣＬＫ
によりカウントダウンされて行き、ダウンカウンタ３の
出力Ｈが設定値Ｘよりも小さくなると、コンパレータ２
は反転してｌｏｗレベルのＭＰＷＭ信号を出力する（図
２ののタイミング）。この結果、ドライバ１を介して
トランジスタＴｒ１がターンオフし、トランスＴ１のＮ
１巻線に蓄積された励磁エネルギーは等価的に存在する
インダクタンスＬとコンデンサＣ１により決定される周
波数で電圧共振して、正弦波状のフライバック波形が発
生する。この電圧波形はトランスＴ１の各２次巻線Ｎ２
〜Ｎ５にも発生し、ダイオードＤ１がターンオンしてコ
ンデンサＣ２が充電され、直流電圧Ｖ０が得られる。
によりカウントダウンされて行き、ダウンカウンタ３の
出力Ｈが設定値Ｘよりも小さくなると、コンパレータ２
は反転してｌｏｗレベルのＭＰＷＭ信号を出力する（図
２ののタイミング）。この結果、ドライバ１を介して
トランジスタＴｒ１がターンオフし、トランスＴ１のＮ
１巻線に蓄積された励磁エネルギーは等価的に存在する
インダクタンスＬとコンデンサＣ１により決定される周
波数で電圧共振して、正弦波状のフライバック波形が発
生する。この電圧波形はトランスＴ１の各２次巻線Ｎ２
〜Ｎ５にも発生し、ダイオードＤ１がターンオンしてコ
ンデンサＣ２が充電され、直流電圧Ｖ０が得られる。
【００２２】さらに、ダウンカウンタ３はクロックＣＬ
Ｋでカウントダウンされて行くが、フライバック波形の
図２ので示すゼロクロスのタイミングで同期検出回路
４が動作し、ＳＹＮＣ信号が発生すると、再びセレクタ
６を介してＵ／Ｄカウンタ７の出力をロードする。
Ｋでカウントダウンされて行くが、フライバック波形の
図２ので示すゼロクロスのタイミングで同期検出回路
４が動作し、ＳＹＮＣ信号が発生すると、再びセレクタ
６を介してＵ／Ｄカウンタ７の出力をロードする。
【００２３】以上を１サイクルとしてトランスＴ１を駆
動する。Ｕ／Ｄ制御回路９は、出力Ｖ０を抵抗Ｒ１，Ｒ
２で分圧した値Ｖｓｎｓが目標設定値Ｅ０よりも低い期
間ではＵ／Ｄカウンタ７及び８をカウントアップし、そ
の値Ｖｓｎｓが目標設定値Ｅ０を越えたならばＵ／Ｄカ
ウンタ７及び８をカウントダウンすることで、ダウンカ
ウンタ３にセットするデータを制御する。この結果、ダ
ウンカウンタ３の出力Ｈがコンパレータ２で比較する設
定値Ｘを越えている期間、トランジスタＴｒ１のＯＮ期
間が制御される。なお、Ｕ／Ｄ制御回路９は電源全体の
応答特性や後段の動作との整合性を考慮して、タイミン
グを調整してＵ／Ｄカウンタ７，８を駆動する。このよ
うにして、ダウンカウンタ３にロードされるデジタル設
定値が増減することで、上記の出力Ｖ０が一定値に制御
される。
動する。Ｕ／Ｄ制御回路９は、出力Ｖ０を抵抗Ｒ１，Ｒ
２で分圧した値Ｖｓｎｓが目標設定値Ｅ０よりも低い期
間ではＵ／Ｄカウンタ７及び８をカウントアップし、そ
の値Ｖｓｎｓが目標設定値Ｅ０を越えたならばＵ／Ｄカ
ウンタ７及び８をカウントダウンすることで、ダウンカ
ウンタ３にセットするデータを制御する。この結果、ダ
ウンカウンタ３の出力Ｈがコンパレータ２で比較する設
定値Ｘを越えている期間、トランジスタＴｒ１のＯＮ期
間が制御される。なお、Ｕ／Ｄ制御回路９は電源全体の
応答特性や後段の動作との整合性を考慮して、タイミン
グを調整してＵ／Ｄカウンタ７，８を駆動する。このよ
うにして、ダウンカウンタ３にロードされるデジタル設
定値が増減することで、上記の出力Ｖ０が一定値に制御
される。
【００２４】トランジスタＳＷ．ＦがＯＮ状態の時に、
トランスＴ１の１次側に等価的に存在するインダクタン
スは、Ｎ１巻線のインダクタンスＬ１とコイルＬＦＬと
が並列に接続されているのと同等であり、この状態では
フライバック波形の共振周波数はＬ１／／ＬＦＬとＣ１
で決定される。
トランスＴ１の１次側に等価的に存在するインダクタン
スは、Ｎ１巻線のインダクタンスＬ１とコイルＬＦＬと
が並列に接続されているのと同等であり、この状態では
フライバック波形の共振周波数はＬ１／／ＬＦＬとＣ１
で決定される。
【００２５】ところが、トランジスタＳＷ．ＦがＯＦＦ
して、蛍光灯ＦＬが点灯開始するまでは、蛍光灯ＦＬは
高インピーダンスであるから、コイルＬＦＬは１次側か
らは見えなくなり、その場合の共振周波数はＬ１とＣ１
で決定される。それ故、トランジスタＳＷ．ＦがＯＦＦ
すると、図２のに示すように、フライバック波形の周
波数が下がり、波高値が減じてしまう。こうなると、各
巻線に発生する波高値が低下するので、出力Ｖ０は低下
する。もちろん、前述のＵ／Ｄ制御により徐々にスイッ
チングトランジスタＴｒ１のＯＮ期間が伸びてゆき、波
高値は回復するが、その期間は比較的に長い。
して、蛍光灯ＦＬが点灯開始するまでは、蛍光灯ＦＬは
高インピーダンスであるから、コイルＬＦＬは１次側か
らは見えなくなり、その場合の共振周波数はＬ１とＣ１
で決定される。それ故、トランジスタＳＷ．ＦがＯＦＦ
すると、図２のに示すように、フライバック波形の周
波数が下がり、波高値が減じてしまう。こうなると、各
巻線に発生する波高値が低下するので、出力Ｖ０は低下
する。もちろん、前述のＵ／Ｄ制御により徐々にスイッ
チングトランジスタＴｒ１のＯＮ期間が伸びてゆき、波
高値は回復するが、その期間は比較的に長い。
【００２６】そこで、コンパレータ５の比較によりダウ
ンカウンタ３の出力値Ｈが設定値Ｗ（Ｗ＜Ｘ）よりも低
下したならばセレクタ６はＵ／Ｄカウンタ８の出力を選
択するようにしている。Ｕ／Ｄカウンタ８は予め決めら
れた値（これをαとする）をプリセットされており、そ
の値を基準としてアップ／ダウンされており、常にＵ／
Ｄカウンタ７よりもαの値だけカウント値が多くなって
いる。これにより、図２ので示すタイミングでロード
されたデータでトランスＴ１を駆動するので図２ので
示す波高値は一気に元の値に回復する。また、蛍光灯Ｆ
Ｌが点灯して低インピーダンスになる場合や、トランジ
スタＳＷ．ＦがＯＮになる時にはこれと逆の動作をす
る。
ンカウンタ３の出力値Ｈが設定値Ｗ（Ｗ＜Ｘ）よりも低
下したならばセレクタ６はＵ／Ｄカウンタ８の出力を選
択するようにしている。Ｕ／Ｄカウンタ８は予め決めら
れた値（これをαとする）をプリセットされており、そ
の値を基準としてアップ／ダウンされており、常にＵ／
Ｄカウンタ７よりもαの値だけカウント値が多くなって
いる。これにより、図２ので示すタイミングでロード
されたデータでトランスＴ１を駆動するので図２ので
示す波高値は一気に元の値に回復する。また、蛍光灯Ｆ
Ｌが点灯して低インピーダンスになる場合や、トランジ
スタＳＷ．ＦがＯＮになる時にはこれと逆の動作をす
る。
【００２７】（他の実施例）前述のアナログコンパレー
タ１１、第１と第２のアップ／ダウンカウンタ７，８等
を含む制御回路と同一機能を有する制御回路として、Ｃ
ＰＵ・ＲＯＭ・ＲＡＭ等のデジタル回路と、Ｄ／Ａコン
バータ等のアナログ回路とを共に同一チップ上に形成す
ることで、各設定値をＣＰＵで設定することができる。
この構成により、種々の条件により最適な値をソフトで
設定することが可能になる。
タ１１、第１と第２のアップ／ダウンカウンタ７，８等
を含む制御回路と同一機能を有する制御回路として、Ｃ
ＰＵ・ＲＯＭ・ＲＡＭ等のデジタル回路と、Ｄ／Ａコン
バータ等のアナログ回路とを共に同一チップ上に形成す
ることで、各設定値をＣＰＵで設定することができる。
この構成により、種々の条件により最適な値をソフトで
設定することが可能になる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
Ｌ負荷により極端に共振波形が変化したとしても応答よ
くその変化に追従して制御することが可能な電源装置を
実現できる。
Ｌ負荷により極端に共振波形が変化したとしても応答よ
くその変化に追従して制御することが可能な電源装置を
実現できる。
【図１】本発明の一実施例の電源装置の構成を示すブロ
ック図である。
ック図である。
【図２】本発明の一実施例の制御装置の動作を示すタイ
ミングチャートである。
ミングチャートである。
１ ドライバ
２ デジタルコンパレータＡ
３ ダウンカウンタ
４ 同期検出回路
５ デジタルコンパレータＢ
６ セレクタ
７ アップダウンカウンタＡ
８ アップダウンカウンタＢ
９ アップダウン制御回路
１０ ロード制御回路
１１ アナログコンパレータ
Ｔ１ コンバータトランス
Ｔｒ１ スイッチングトランジスタ
Ｎ１〜Ｎ５ 巻線
Ｃ１ 共振コンデンサ
Claims (3)
- 【請求項１】 コンバータトランスの所定の巻線の整流
出力を検出した検出値と所定値を比較するアナログコン
パレータと、 該アナログコンパレータの出力によりカウントアップ／
ダウンを切換えられる第１と第２のアップ／ダウンカウ
ンタと、 該第１と第２のアップ／ダウンカウンタの出力を選択す
るセレクタと、 前記コンバータトランスの別の所定の巻線の出力に応じ
て所定のタイミングで同期パルスを発生する同期回路
と、 該同期パルスの発生タイミングで前記セレクタで選択さ
れた前記アップ／ダウンカウンタの出力をロードするダ
ウンカウンタと、 該ダウンカウンタの出力とそれぞれ異なる所定のデジタ
ル値とを比較する第１と第２のデジタルコンパレータと
からなる制御回路を有し、 前記第１のデジタルコンパレータの出力に応じて前記コ
ンバータトランスの１次側駆動巻線のスイッチング素子
の導通タイミングを決定し、前記第２のデジタルコンパ
レータの出力に応じて前記セレクタは選択すべき前記ア
ップ／ダウンカウンタを決定することを特徴とする電源
装置。 - 【請求項２】 前記第１と第２のアップ／ダウンカウン
タは常に所定値の差分を有することを特徴とする請求項
１に記載の電源装置。 - 【請求項３】 前記制御回路と同一機能を有する制御回
路として、ＣＰＵ・ＲＯＭ・ＲＡＭ等のデジタル回路
と、Ｄ／Ａコンバータ等のアナログ回路とを共に同一チ
ップ上に形成したことを特徴とする請求項１または２に
記載の電源装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00269195A JP3368080B2 (ja) | 1995-01-11 | 1995-01-11 | 電源装置 |
| US08/798,626 US5748460A (en) | 1995-01-11 | 1997-02-11 | Power supply apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00269195A JP3368080B2 (ja) | 1995-01-11 | 1995-01-11 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08191567A JPH08191567A (ja) | 1996-07-23 |
| JP3368080B2 true JP3368080B2 (ja) | 2003-01-20 |
Family
ID=11536311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00269195A Expired - Fee Related JP3368080B2 (ja) | 1995-01-11 | 1995-01-11 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3368080B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10163032A1 (de) * | 2001-12-20 | 2003-07-03 | Tridonicatco Gmbh & Co Kg | Elektronisches Vorschaltgerät für eine Gasentladungslampe |
| US8098503B2 (en) * | 2010-02-09 | 2012-01-17 | Power Integrations, Inc. | Method and apparatus to control a power converter having a low loop bandwidth |
-
1995
- 1995-01-11 JP JP00269195A patent/JP3368080B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08191567A (ja) | 1996-07-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |