JP3359689B2 - A semiconductor circuit, and a manufacturing method thereof - Google Patents

A semiconductor circuit, and a manufacturing method thereof

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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、薄膜トランジスタ(T FIELD OF THE INVENTION The present invention relates to a thin film transistor (T
FT)を複数個有する半導体回路および作製方法に関するものである。 FT) to a semiconductor circuit and a manufacturing method having a plurality of. 本発明によって作製される薄膜トランジスタは、ガラス等の絶縁基板上、単結晶シリコン等の半導体基板上、いずれにも形成される。 Thin film transistor manufactured by the present invention, on an insulating substrate such as glass, on a semiconductor substrate such as single crystal silicon, to both formed. 特に本発明は、モノリシック型アクティブマトリクス回路(液晶ディスプレー等に使用される)のように、低速動作のマトリクス回路と、それを駆動する高速動作の周辺回路を有する半導体回路に関する。 In particular, the present invention is, as in the monolithic active matrix circuit (used in liquid crystal displays, etc.), a matrix circuit for low-speed operation, to a semiconductor circuit having a peripheral circuit of the high-speed operation of driving it.

【0002】 [0002]

【従来の技術】最近、絶縁基板上に、薄膜状の活性層(活性領域ともいう)を有する絶縁ゲイト型の半導体装置の研究がなされている。 Recently, on the insulating substrate, the study of insulated gate semiconductor device having a thin film of the active layer (also referred to as the active region) have been made. 特に、薄膜状の絶縁ゲイトトランジスタ、いわゆる薄膜トランジスタ(TFT)が熱心に研究されている。 In particular, thin-film insulated gate transistor, a so-called thin film transistor (TFT) has been intensely studied. これらは、透明な絶縁基板上に形成され、マトリクス構造を有する液晶等の表示装置において、各画素の制御用に利用することや駆動回路に利用することが目的であり、利用する半導体の材料・結晶状態によって、アモルファスシリコンTFTや結晶性シリコンTFTというように区別されている。 They are formed on a transparent insulating substrate, a display device such as a liquid crystal having a matrix structure, is it the purpose of use in and drive circuit be utilized for control of each pixel of the semiconductor utilizing Materials the crystalline state are distinguished as that an amorphous silicon TFT and the crystalline silicon TFT.

【0003】一般にアモルファス状態の半導体の電界移動度は小さく、したがって、高速動作が要求されるTF [0003] Generally in semiconductor field mobility of an amorphous state is small, therefore, TF the high-speed operation is required
Tには利用できない。 Not available in T. また、アモルファスシリコンでは、P型の電界移動度は著しく小さいので、Pチャネル型のTFT(PMOSのTFT)を作製することができず、したがって、Nチャネル型TFT(NMOSのTF Further, in the amorphous silicon, the P-type field mobility of extremely small, it is impossible to manufacture a P-channel type TFT (PMOS of TFT), therefore, N-channel type TFT (NMOS of TF
T)と組み合わせて、相補型のMOS回路(CMOS) In combination with T), the complementary type MOS circuit (CMOS)
を形成することができない。 It can not be formed.

【0004】しかしながら、アモルファス半導体によって形成したTFTはOFF電流が小さいという特徴を持つ。 However, TFT formed by an amorphous semiconductor has a feature that OFF current is small. そこで、液晶ディスプレーのアクティブマトリクスの画素回路のトランジスタのように、それほどの高速動作が要求されず、一方の導電型だけで十分であり、かつ、電荷保持能力の高いTFTが必要とされる用途に利用されている。 Therefore, as in the transistor of the pixel circuit for an active matrix liquid crystal displays is not so much the high-speed operation request, is sufficient only one conductivity type, and, in applications requiring high charge retention capability TFT It's being used. しかしながら、高速動作が要求される周辺回路には利用できなかった。 However, it was not available in the peripheral circuit for which high-speed operation is required.

【0005】一方、結晶半導体は、アモルファス半導体よりも電界移動度が大きく、したがって、高速動作が可能である。 On the other hand, crystalline semiconductors, large field mobility than amorphous semiconductor, therefore, it can operate at high speed. 結晶性シリコンでは、NMOSのTFTだけでなく、PMOSのTFTも同様に得られるのでCMO The crystalline silicon, as well as an NMOS TFT, because it is obtained also the PMOS TFT CMO
S回路を形成することが可能で、例えば、アクティブマトリクス方式の液晶表示装置においては、アクティブマトリクス部分のみならず、周辺回路(ドライバー等)をもCMOSの結晶性TFTで構成する、いわゆるモノリシック構造を有するものが知られている。 It can form a S circuit, for example, in the active matrix liquid crystal display device, not the active matrix portion only, to a CMOS crystalline TFT also peripheral circuits (a driver or the like), a so-called monolithic structure those with is known.

【0006】しかしながら、結晶性シリコンTFTはゲイトに電圧が印加されていないとき(非選択時)のリーク電流がアモルファスシリコンTFTに比べて大きく、 However, crystalline silicon TFT leakage current when the voltage on the gate is not applied (when not selected) is larger than the amorphous silicon TFT,
液晶ディスプレーで使用するには、このリーク電流を補うための補助容量を設け、さらにTFTを2段直列にしてリーク電流を減じるという手段が講じられた。 For use in liquid crystal displays is an auxiliary capacitor for compensating the leakage current provided, means are taken as reducing the leakage current was further the TFT in two stages in series.

【0007】図3には、液晶ディスプレーに用いられるアクティブマトリクス回路のブロック図を示す。 [0007] FIG. 3 shows a block diagram of an active matrix circuit used in a liquid crystal display. 基板7 The substrate 7
上には周辺ドライバー回路として、列デコーダー1、行デコーダー2が設けられ、また、マトリクス領域3にはトランジスタとキャパシタからなる画素回路4が形成され、マトリクス領域と周辺回路とは、配線5、6によって接続される。 As a peripheral driver circuit on the column decoder 1, the row decoder 2 is provided, also, in the matrix area 3 pixel circuit 4 comprised of transistors and capacitors are formed, the matrix area and the peripheral circuit, lines 5 and 6 They are connected by. 周辺回路に用いるTFTは高速動作が、 TFT is a high-speed operation to be used for peripheral circuits,
また、画素回路に用いるTFTは低リーク電流が要求されたが、それらの特性は物理的に矛盾するものであるが、同一基板上に同一プロセスで形成することが求められていた。 Although the TFT used in the pixel circuit low leakage current is required, although their properties is to physically contradictory, it has been desired to form in the same process on the same substrate.

【0008】通常、結晶性シリコンを得るには600℃ [0008] Normally, 600 ° C. to obtain a crystalline silicon
程度の温度での長時間のアニールか、もしくは1000 Or a long time of annealing at a degree of temperature, or 1000
℃以上の高温でのアニールが必要であった。 ℃ or annealing at a high temperature was required. 例えば、アモルファスシリコンTFTの高いOFF抵抗を利用し、 For example, utilizing the highly amorphous silicon TFT OFF resistor,
なおかつ、同一基板上にモノリシックに高い移動度を有するポリシリコンTFTの周辺回路を形成しようとすることは上記のアニール工程においてアモルファスシリコンが結晶化してしまうため不可能であった。 Yet, it tries to form a peripheral circuit of the polysilicon TFT having a monolithic high mobility on the same substrate has been impossible for amorphous silicon in the annealing step of the above being crystallized.

【0009】 [0009]

【発明が解決しようとする課題】本発明はこのような困難な課題に対して解答を与えんとするものであるが、そのためにプロセスが複雑化し、歩留り低下やコスト上昇を招くことは望ましくない。 SUMMARY OF THE INVENTION It is an object of the present invention are those to do give an answer to such difficult problems, the process for is complicated, it is undesirable to deteriorate and the cost increase yield . 本発明の主旨とするところは、高移動度が要求されるTFTと低リーク電流が要求されるTFTという2種類のTFTを最小限のプロセスの変更によって、量産性を維持しつつ、容易に作り分けることにある。 It is a gist of the present invention, by changing the minimum process two types of TFT that TFT which TFT and low leakage current high mobility is required is required, while maintaining productivity, easy to make there to be divided.

【0010】 [0010]

【課題を解決するための手段】本発明者の研究の結果、 In order to solve the problems] As a result of the inventor's research,
実質的にアモルファス状態のシリコン被膜に微量の触媒材料を添加することによって結晶化を促進させ、結晶化温度を低下させ、結晶化時間を短縮できることが明らかになった。 Substantially to promote crystallization by adding a catalyst material traces on the silicon film in an amorphous state, to lower the crystallization temperature, it was revealed that can shorten the crystallization time. 触媒材料としては、ニッケル(Ni)、鉄(Fe)、コバルト(Co)、白金(Pt)の単体、もしくはそれらの珪化物等の化合物が適している。 As the catalyst material, nickel (Ni), iron (Fe), cobalt (Co), compounds of a single, or their silicides such as platinum (Pt) are suitable. 具体的には、これらの触媒元素を有する膜、粒子、クラスター等をアモルファスシリコン膜の下、もしくは上に密着して形成し、あるいはイオン注入法等の方法によってアモルファスシリコン膜中にこれらの触媒元素を導入し、その後、これを適当な温度、典型的には580℃以下の温度で熱アニールすることによって結晶化させることができる。 Specifically, a film having these catalyst element, particles, clusters or the like is formed in close contact under the amorphous silicon film, or the top, or those of the catalyst element to the amorphous silicon film by a method such as an ion implantation method introduced, then this an appropriate temperature, typically may be crystallized by thermal annealing at a temperature of 580 ° C..

【0011】さらに化学的気相成長法(CVD法)によってアモルファスシリコン膜を形成する際には原料ガス中に、また、スパッタリング等の物理的気相法でアモルファスシリコン膜を形成する際には、ターゲットや蒸着源等の成膜材料中に、これらの触媒材料を添加しておいてもよい。 Furthermore chemical vapor deposition raw material gas in forming the amorphous silicon film by chemical vapor deposition (CVD), also when forming the amorphous silicon film by a physical vapor phase method such as sputtering is like the film forming material of the target or vapor deposition source, it may be added to these catalyst materials. 当然のことであるが、アニール温度が高いほど結晶化時間は短いという関係がある。 Of course, as the crystallization time annealing temperature is high relation that short. また、ニッケル、鉄、コバルト、白金の濃度が大きいほど結晶化温度が低く、結晶化時間が短いという関係がある。 Also, related nickel, iron, cobalt, as the concentration of platinum is greater crystallization temperature is low, that the crystallization time is shorter. 本発明人の研究では、結晶化を進行させるには、これらのうちの少なくとも1つの元素の濃度が1×10 17 cm -3以上、 In the present invention's study, in order to proceed crystallization, the concentration of at least one element of these than 1 × 10 17 cm -3,
好ましくは5×10 18 cm -3以上存在することが必要であることがわかった。 Preferably it was found that it is necessary to be present 5 × 10 18 cm -3 or more.

【0012】なお、上記触媒材料はいずれもシリコンにとっては好ましくない材料であるので、できるだけその濃度が低いことが望まれる。 [0012] Since for the silicon either the catalyst material is undesirable material, it is desirable as far as possible that the concentration is low. 本発明人の研究では、これらの触媒材料の濃度は合計して1×10 20 cm -3を越えないことが望まれる。 In the present invention's study, the concentration of these catalytic materials are desired not exceed 1 × 10 20 cm -3 in total.

【0013】さらに、注目すべき事柄は、このような触媒材料の存在しない領域では全く結晶化を進行させることなく、アモルファス状態を維持できることである。 Furthermore, what should be noted, without completely proceed crystallization in the absence region of such catalyst material, it is to be maintained an amorphous state. 例えば、通常、このような触媒材料を有しない、典型的にはその濃度が1×10 17 cm -3以下、好ましくは1×1 For example, normally, no such catalyst materials typically have a concentration 1 × 10 17 cm -3 or less, preferably 1 × 1
16 cm -3以下のアモルファスシリコンの結晶化は60 0 16 cm -3 crystallization below the amorphous silicon 60
0℃以上の温度で開始されるが、580℃以下では全く進行しない。 0 ℃ is initiated at a temperature above, but not proceed at all at 580 ° C. or less. ただし、300℃以上の雰囲気ではアモルファスシリコン中のダングリングボンドを中和するのに必要な水素が離脱するので、良好な半導体特性を得るにはアニールは水素雰囲気でおこなわれることが望まれる。 However, in an atmosphere of more than 300 ° C. Since the hydrogen required to neutralize the dangling bonds in the amorphous silicon to leave, to obtain good semiconductor characteristics annealing is desirably carried out in a hydrogen atmosphere.

【0014】本発明では、上記の触媒材料による結晶化の特徴を生かして、アモルファスシリコン膜を形成して、一部を選択的に結晶化させて、アクティブマトリクス回路の周辺回路の結晶シリコンTFTに用い、他のアモルファス状態の部分をマトリクス領域(画素回路)のアモルファスシリコンTFTとして用いることを特徴とする。 In the present invention, by utilizing the characteristics of the crystallization by the catalyst material, to form an amorphous silicon film is selectively crystallized partially, the crystalline silicon TFT of the peripheral circuit for an active matrix circuit used, which comprises using a portion of the other amorphous as an amorphous silicon TFT of the matrix area (pixel circuit). この結果、低リーク電流と高速動作という矛盾するトランジスタを有する回路を同一基板上に同時に形成することができる。 As a result, it is possible to simultaneously form a circuit having a transistor that conflicts of low leakage current and high-speed operation on the same substrate. 以下に実施例を用いて、より詳細に本発明を説明する。 Using examples below, the present invention will be described in more detail.

【0015】 [0015]

【実施例】〔実施例1〕 本実施例は同一基板上に実質的に同一プロセスによって、結晶シリコンTFTとアモルファスシリコンTFTを形成する例を示す。 EXAMPLES Example 1 This Example shows an example in which the substantially same process on the same substrate, to form a crystalline silicon TFT and the amorphous silicon TFT. 図1に本実施例の作製工程の断面図を示す。 It shows a cross-sectional view of manufacturing steps of the embodiment in FIG. まず、基板(コーニング7059)10上にスパッタリング法によって厚さ2000Åの酸化珪素の下地膜11を形成した。 First, to form a base film 11 of silicon oxide having a thickness of 2000Å by sputtering on a substrate (Corning 7059) 10. さらに、プラズマCVD法によって、厚さ500〜1500 Furthermore, the plasma CVD method, a thickness of 500 to 1,500
Å、例えば1500Åの真性(I型)のアモルファスシリコン膜12を堆積した。 Å, for example, depositing an amorphous silicon film 12 of 1500Å intrinsic (I type). 連続して、スパッタリング法によって、厚さ5〜200Å、例えば20Åの珪化ニッケル膜(化学式NiSi x 、0.4≦x≦2.5、例えば、x=2.0)13を図に示すように選択的に形成した。 Continuously, by sputtering, the thickness 5~200A, e.g. 20Å of nickel silicide film (chemical formula NiSi x, 0.4 ≦ x ≦ 2.5 , for example, x = 2.0) 13 as shown in FIG. It was selectively formed. (図1(A)) (FIG. 1 (A))

【0016】そして、これを水素還元雰囲気下(好ましくは、水素の分圧が0.1〜1気圧)、500℃で4時間アニールして結晶化させた。 [0016] Then, (preferably, the partial pressure of hydrogen is 0.1 to 1 atm) which under a hydrogen reducing atmosphere to crystallize for 4 hours annealing at 500 ° C.. この結果、珪化ニッケル膜13の下方のアモルファスシリコン膜は結晶化して結晶シリコン膜12aとなった。 As a result, the lower amorphous silicon film of nickel silicide film 13 became crystalline silicon film 12a is crystallized. 一方、珪化ニッケル膜の存在しなかった領域のシリコン膜はアモルファス状態のまま(12b)であった。 On the other hand, the silicon film in the region that did not exist in the nickel silicide film was left in an amorphous state (12b). (図1(B)) (FIG. 1 (B))

【0017】得られたシリコン膜をフォトリソグラフィー法によってパターニングし、島状シリコン領域14a The obtained silicon film is patterned by photolithography, island silicon region 14a
(結晶シリコン領域)および14b(アモルファスシリコン領域)を形成した。 To form a (crystalline silicon region) and 14b (amorphous silicon region). さらに、スパッタリング法によって厚さ1000Åの酸化珪素膜15をゲイト絶縁膜として堆積した。 Furthermore, depositing a silicon oxide film 15 having a thickness of 1000Å as a gate insulating film by sputtering. スパッタリングには、ターゲットとして酸化珪素を用い、スパッタリング時の基板温度は200 The sputtering, silicon oxide is used as the target, the substrate temperature during sputtering was 200
〜400℃、例えば350℃、スパッタリング雰囲気は酸素とアルゴンで、アルゴン/酸素=0〜0.5、例えば0.1以下とした。 To 400 ° C., for example 350 ° C., the sputtering atmosphere of oxygen and argon, argon / oxygen = 0 to 0.5, for example to 0.1 or less. 引き続いて、減圧CVD法によって、厚さ6000〜8000Å、例えば6000Åのシリコン膜(0.1〜2%の燐を含む)を堆積した。 Subsequently, the low pressure CVD method, the thickness 6000~8000A, was deposited for example 6000Å silicon film (including 0.1% to 2% of phosphorus). なお、この酸化珪素とシリコン膜の成膜工程は連続的におこなうことが望ましい。 The deposition process of the silicon oxide and the silicon film is preferably performed continuously. そして、シリコン膜をパターニングして、ゲイト電極16a、16b、16cを形成した。 Then, by patterning the silicon film and the gate electrodes 16a, 16b, and 16c are formed. (図1(C)) (FIG. 1 (C))

【0018】次に、プラズマドーピング法によって、シリコン領域にゲイト電極をマスクとして不純物(燐およびホウ素)を注入した。 Next, by plasma doping, and implanting impurities (phosphorus and boron) using the gate electrodes as a mask the silicon region. ドーピングガスとして、フォスフィン(PH 3 )およびジボラン(B 26 )を用い、 As the doping gas, phosphine (PH 3) and diborane (B 2 H 6),
前者の場合は、加速電圧を60〜90kV、例えば80 In the former case, the acceleration voltage 60~90KV, for example 80
kV、後者の場合は、40〜80kV、例えば65kV kV, in the latter case, 40~80kV, for example 65kV
とした。 And the. ドース量は1×10 15 〜8×10 15 cm -2 、例えば、燐を2×10 15 cm -2 、ホウ素を5×10 15とした。 Dose of the 1 × 10 15 ~8 × 10 15 cm -2, for example, phosphorus 2 × 10 15 cm -2, and boron and 5 × 10 15. この結果、P型の不純物領域17a、N型の不純物領域17bおよび17cが形成された。 As a result, P-type impurity regions 17a, N-type impurity regions 17b and 17c are formed. なお、この際には、燐のドーピングの後に、ニッケルを1×10 13 〜1 Incidentally, in this case, after the doping of phosphorus, 1 nickel × 10 13 to 1
×10 15 cm -2 、例えば5×10 14 cm -2ドーピングした。 × 10 15 cm -2, for example 5 to × 10 14 cm -2 doping. (図1(D)) (FIG. 1 (D))

【0019】その後、水素還元雰囲気中、500℃で4 [0019] Then, in a hydrogen reducing atmosphere, 4 at 500 ℃
時間アニールすることによって、不純物を活性化させた。 By time annealing to activate the impurities. このとき、先に結晶化された領域14aにはニッケルが拡散しているので、このアニールによって再結晶化が容易に進行し、また、島状半導体領域14bにおいても、燐のドーピングされた領域17cにはニッケルも同時にドーピングされているので、この程度のアニールでも十分に結晶化した。 At this time, since the previously crystallized region 14a nickel is diffused, recrystallization proceeds easily by the annealing, also in the island-shaped semiconductor region 14b, phosphorus doping region 17c since nickel has also been doped simultaneously in it was well crystallized at this degree of annealing. こうして不純物領域17a〜17 Thus impurity region 17a~17
cが活性化した。 c is activated. なお、アモルファスシリコンTFTの活性領域にはニッケルが存在しないので結晶化しなかった。 Note that the active region of amorphous silicon TFT did not crystallize because there is no nickel. 続いて、厚さ6000Åの酸化珪素膜18を層間絶縁物としてプラズマCVD法によって形成し、これにコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの多層膜によって結晶シリコンTF Subsequently, a silicon oxide film 18 having a thickness of 6000Å was formed by a plasma CVD method as an interlayer insulator, to which contact holes are formed, a metallic material, such as crystalline silicon TF by a multilayered film of titanium nitride and aluminum
Tの電極・配線19a、19b、19c、アモルファスシリコンTFTの電極・配線19d、19eを形成した。 T of the electrode and wiring 19a, 19b, 19c, amorphous silicon TFT electrodes and wiring 19d, to form 19e. 最後に、1気圧の水素雰囲気で350℃、30分のアニールをおこなった。 Finally, 350 ° C. in a hydrogen atmosphere of 1 atm, annealing is performed for 30 minutes. 以上の工程によって半導体回路が完成した。 Semiconductor circuit is completed by the above steps. (図1(E)) 得られたTFTの活性領域に含まれるニッケルの濃度を2次イオン質量分析(SIMS)法によって測定したところ、結晶シリコンTFTでは、1×10 18 〜5×10 As measured by (FIG. 1 (E)) concentration of nickel contained in the active region of the resulting TFT secondary ion mass spectrometry (SIMS), the crystalline silicon TFT, 1 × 10 18 ~5 × 10
18 cm -3のニッケルが観測されたが、アモルファスシリコンではニッケルは測定限界(1×10 16 cm -3 )以下であった。 18 cm -3 of nickel was observed, but the amorphous silicon nickel was measurement limit (1 × 10 16 cm -3) or less.

【0020】〔実施例2〕 本実施例は、結晶シリコンTFTを周辺ドライバー回路に、また、アモルファスシリコンTFTを画素回路に用いたものである。 [0020] Example 2 This example, a peripheral driver circuit crystalline silicon TFT, also those using amorphous silicon TFT in the pixel circuit. 図2に本実施例の作製工程の断面図を示す。 It shows a cross-sectional view of manufacturing steps of the embodiment in FIG. 基板(コーニング7 Substrate (Corning 7
059)20上にスパッタリングによって厚さ500〜 059) thickness 500 by sputtering 20 on
2000Å、例えば1000Åのタンタル被膜を形成し、これをパターニングしてアモルファスシリコンTF 2000 Å, for example, to form a 1000Å of tantalum film, amorphous silicon TF by patterning the
Tのゲイト電極配線21を形成した。 To form a T of the gate electrode wiring 21. タンタルの配線の周囲には、陽極酸化によって厚さ1000〜3000 Around the tantalum wire, thickness by anodic oxidation of 1000 to 3000
Å、例えば1500Åの陽極酸化膜22を設けた。 Å, for example, 1500Å of the anodized film 22 is provided.

【0021】そして、スパッタリング法によって、厚さ2000Åの酸化珪素膜23を形成した。 [0021] Then, by a sputtering method to form a silicon oxide film 23 having a thickness of 2000 Å. この酸化珪素膜23は、アモルファスシリコンTFTのゲイト絶縁膜として機能すると同時に、結晶シリコンTFTの下地絶縁膜としても機能する。 This silicon oxide film 23, and at the same time functions as a gate insulating film of an amorphous silicon TFT, also functions as a base insulating film of the crystalline silicon TFT. その後、プラズマCVD法によって、厚さ200〜1500Å、例えば500Åのアモルファスシリコン膜24を堆積した。 Thereafter, by a plasma CVD method, and depositing an amorphous silicon film 24 having a thickness of 200~1500A, for example, 500 Å. そして、アモルファスシリコン膜24をフォトレジスト25でマスクして、イオン注入法によって選択的にニッケルイオンを注入し、ニッケルが1×10 18 〜2×10 19 cm -3 、例えば、5×10 18 cm -3だけ含まれるような領域26を作製した。 Then, an amorphous silicon film 24 is masked with a photoresist 25, selectively implanting nickel ions by ion implantation, nickel 1 × 10 18 ~2 × 10 19 cm -3, for example, 5 × 10 18 cm the region 26 as contained only -3 were prepared.

【0022】この領域26の深さは200〜500Åとし、加速エネルギーはそれに合わせて最適なものを選択した。 The depth of this region 26 is set to 200 to 500 Å, the acceleration energy was selected the most appropriate ones accordingly. また、結晶性シリコンTFTにおいて活性領域となるべき領域にはニッケルが注入されないようにした。 Also, the region that becomes the active region in the crystalline silicon TFT was set to nickel are not implanted.
ただし、チャネル長は20μm以下、好ましくは10μ However, the channel length is 20μm or less, preferably 10μ
m以下とした。 It was following the m. それ以上のチャネル長では活性領域全体を結晶化させることができなかった。 It could not be crystallized entire active region at higher channel length. (図2(A)) (FIG. 2 (A))

【0023】そして、0.1〜1気圧の水素雰囲気下、 [0023] Then, under a hydrogen atmosphere of 0.1 to 1 atm,
550℃で8時間アニールして結晶化させた。 And 8 hours annealing at 550 ° C. to crystallize. この結晶化工程によって、ニッケルの注入された領域はもちろん、その領域に挟まれた領域やその周囲(図2(B)において24aで示す)も結晶化した。 This crystallization process, the implanted regions of the nickel, of course, (indicated by 24a in see FIG. 2 (B)) region and sandwiched between the area around even crystallized. 550℃、8時間のアニールでは横方向に約10μmの結晶化が進行した。 550 ° C., the crystallization of about 10μm in the lateral direction is progressed by annealing for 8 hours. 一方、ニッケルが注入されなかった領域24bはアモルファス状態のままであった。 On the other hand, the region 24b where nickel has not been implanted remained in an amorphous state. (図2(B)) (FIG. 2 (B))

【0024】その後、このシリコン膜をパターニングして、島状シリコン領域27a(結晶シリコン領域)および27b(アモルファスシリコン領域)を形成した。 [0024] Then, by patterning this silicon film was formed an island silicon region 27a (crystalline silicon region) and 27b (amorphous silicon region). さらに、テトラ・エトキシ・シラン(Si(OC 25 Further, tetraethoxysilane (Si (OC 2 H 5)
4 、TEOS)と酸素を原料として、プラズマCVD法によって結晶シリコンTFTのゲイト絶縁膜として、厚さ1000Åの酸化珪素28を形成した。 4, TEOS) and oxygen as a raw material, as a gate insulating film of the crystalline silicon TFT by plasma CVD method to form a silicon oxide 28 having a thickness of 1000 Å. 原料には、上記ガスに加えて、トリクロロエチレン(C 2 HCl 3 The raw material, in addition to the gas, trichlorethylene (C 2 HCl 3)
を用いた。 It was used. 成膜前にチャンバーに酸素を400SCCM 400SCCM oxygen into the chamber before the formation
流し、基板温度300℃、全圧5Pa、RFパワー15 Sink, a substrate temperature of 300 ° C., a total pressure of 5 Pa, RF power 15
0Wでプラズマを発生させ、この状態を10分保った。 Plasma was generated at 0 W, keeping this state 10 minutes.
その後、チャンバーに酸素300SCCM、TEOSを15SCCM、トリクロロエチレンを2SCCMを導入して、酸化珪素膜の成膜をおこなった。 Thereafter, oxygen 300SCCM the chamber, the TEOS 15 SCCM, and introducing 2SCCM trichlorethylene was subjected to deposition of the silicon oxide film. 基板温度、RF Substrate temperature, RF
パワー、全圧は、それぞれ300℃、75W、5Paであった。 Power, total pressure, 300 ° C., respectively, 75W, was 5 Pa. 成膜完了後、チャンバーに100Torrの水素を導入し、350℃で35分の水素アニールをおこなった。 After the film formation completed, the introduction of hydrogen 100Torr the chamber and subjected to 35 minutes of the hydrogen annealing at 350 ° C..

【0025】引き続いて、スパッタリング法によって、 [0025] Then, by a sputtering method,
厚さ6000〜8000Å、例えば6000Åのアルミニウム膜(2%のシリコンを含む)を堆積した。 The thickness 6000~8000A, was deposited, for example, 6000Å aluminum film (containing 2% silicon). アルミニウムの代わりにタンタル、チタン、タングステン、モリブテンでもよい。 Tantalum instead of aluminum, titanium, tungsten, or a molybdenum. なお、この酸化珪素28とアルミニウム膜の成膜工程は連続的におこなうことが望ましい。 The deposition process of the silicon oxide 28 and the aluminum film is preferably performed continuously.
そして、アルミニウム膜をパターニングして、TFTのゲイト電極29a、29bを形成した。 Then, by patterning the aluminum film, gate electrodes 29a of the TFT, to form 29b. さらに、このアルミニウム配線の表面を陽極酸化して、表面に酸化物層を形成した。 Further, the surface of the aluminum wire was anodized to form an oxide layer on the surface. 陽極酸化は、酒石酸の1〜5%エチレングリコール溶液中でおこなった。 Anodization was performed with 1-5% ethylene glycol solution of tartaric acid. 得られた酸化物層の厚さは2000Åであった。 The thickness of the resulting oxide layer was 2000 Å. また、裏面からの露光によって、アモルファスシリコンTFTのシリコン上にゲイト電極21に自己整合的にフォトレジストのマスク30を形成した。 Further, by exposure from the back side to form a self-aligned manner mask 30 of photoresist to the gate electrode 21 on the silicon of the amorphous silicon TFT. (図2(C)) (FIG. 2 (C))

【0026】次に、プラズマドーピング法によって、シリコン領域に不純物(燐)を注入した。 Next, by plasma doping, and implanting an impurity (phosphorus) in the silicon region. ドーピングガスとして、フォスフィン(PH 3 )を用い、加速電圧を6 Used as the doping gas, phosphine (PH 3), the accelerating voltage 6
0〜90kV、例えば80kVとした。 0~90kV, for example, was set to 80kV. ドース量は1× Dose amount is 1 ×
10 15 〜8×10 15 cm -2 、例えば、2×10 15 cm -2 10 15 ~8 × 10 15 cm -2 , for example, 2 × 10 15 cm -2
とした。 And the. このようにしてN型の不純物領域31aおよび31cを形成した。 There was thus formed an N-type impurity regions 31a and 31c. さらに、今度は左側の結晶シリコンTFT(Nチャネル型TFT)およびアモルファスシリコンTFT(マトリクス領域)をフォトレジストでマスクして、再び、プラズマドーピング法で右側の結晶シリコンTFT(PチャネルTFT)のシリコン領域に不純物(ホウ素)を注入した。 Further, the silicon area of ​​the turn left crystal silicon TFT (N channel type TFT) and amorphous silicon TFT by masking (matrix area) in the photoresist, again, the right side of the crystalline silicon TFT by plasma doping (P-channel TFT) It was injected impurities (boron) in. ドーピングガスとして、ジボラン(B 26 )を用い、加速電圧を50〜80kV、 As the doping gas, diborane (B 2 H 6), the acceleration voltage 50~80KV,
例えば65kVとした。 For example, it was 65kV. ドース量は1×10 15 〜8×1 Dose of the 1 × 10 15 ~8 × 1
15 cm -2 、例えば、先に注入された燐より多い5×1 0 15 cm -2, for example, more than phosphorus injected earlier 5 × 1
15 cm -2とした。 0 15 was cm -2. このようにしてP型の不純物領域3 In this way, the P-type impurity region 3
1bを形成した。 1b was formed.

【0027】その後、レーザーアニール法によって不純物の活性化をおこなった。 [0027] Then, it was carried out to activate the impurities by laser annealing method. レーザーとしてはKrFエキシマーレーザー(波長248nm、パルス幅20nse KrF as a laser excimer laser (wavelength 248 nm, pulse width 20nse
c)を用いたが、その他のレーザー、例えば、XeFエキシマーレーザー(波長353nm)、XeClエキシマーレーザー(波長308nm)、ArFエキシマーレーザー(波長193nm)等を用いてもよい。 Was used c), other lasers, for example, XeF excimer laser (wavelength 353 nm), XeCl excimer laser (wavelength 308 nm), may be used ArF excimer laser (wavelength 193 nm) or the like. レーザーのエネルギー密度は、200〜400mJ/cm 2 、例えば250mJ/cm 2とし、1か所につき2〜10ショット、例えば2ショット照射した。 The energy density of the laser is, 200 to 400 mJ / cm 2, for example, a 250 mJ / cm 2, 2 to 10 shots per location, for example 2 shots irradiated. レーザー照射時に、基板を200〜450℃程度に加熱してもよい。 During laser irradiation, the substrate may be heated to approximately 200 to 450 ° C.. 基板を加熱した場合には最適なレーザーエネルギー密度が温度によって変わることに注意しなければならない。 Optimum laser energy density in the case of heating the substrate must be noted that the temperature dependent. なお、アモルファスシリコンTFTの活性領域は、その上にマスク30が存在するため結晶化しなかった。 The active region of amorphous silicon TFT was not crystallized because the mask 30 is present on it. この結果、結晶シリコンTFTの不純物領域31a、31bおよびアモルファスシリコンTFTの不純物領域31cが活性化された。 As a result, impurity regions 31a of crystalline silicon TFT, 31b and the amorphous silicon TFT impurity region 31c is activated. (図2(D)) (FIG. 2 (D))

【0028】続いて、層間絶縁物として厚さ2000Å [0028] Subsequently, the thickness 2000Å as an interlayer insulating material
の酸化珪素膜32をTEOSを原料とするプラズマCV Plasma CV of the silicon oxide film 32 using TEOS as a raw material
D法によって形成し、さらに、スパッタリング法によって、厚さ500〜1000Å、例えば800Åのインジウム錫酸化膜(ITO)を堆積した。 Formed by Method D, further, by a sputtering method to deposit a thickness of 500-1000, for example, 800Å indium tin oxide (ITO). そして、これをエッチングして画素電極33を形成した。 Then, to form a pixel electrode 33 which is etched. さらに、層間絶縁物32ににコンタクトホールを形成して、金属材料、 Further, by forming a contact hole in the interlayer insulator 32, a metal material,
例えば、窒化チタンとアルミニウムの多層膜によって結晶シリコンTFT(周辺ドライバー回路)のソース、ドレイン電極・配線34a、34b、34cおよびアモルファスシリコンTFT(画素回路)の電極・配線34 For example, electrodes and wiring of the source of the crystalline silicon TFT (peripheral driver circuit) by a multilayered film of titanium nitride and aluminum, the drain electrode and wiring 34a, 34b, 34c and amorphous silicon TFT (pixel circuit) 34
d、34eを形成した。 d, to form a 34e. 以上の工程によって半導体回路が完成した。 Semiconductor circuit is completed by the above steps. (図2(E)) (FIG. 2 (E))

【0029】作製された半導体回路において、結晶シリコンTFT(周辺ドライバー回路)の特性は従来の60 [0029] In the fabricated semiconductor circuit, characteristics of the conventional crystalline silicon TFT (peripheral driver circuit) 60
0℃のアニールによって結晶化する工程によって作製されたものとは何ら劣るところはなかった。 0 was no place in any way inferior by annealing ℃ and those made by a process of crystallizing. 例えば、本実施例によって作成したシフトレジスタは、ドレイン電圧15Vで11MHz、17Vで16MHzの動作を確認できた。 For example, a shift register created according to this example is, 11 MHz with a drain voltage 15V, it was confirmed the behavior of 16MHz at 17 V. また、信頼性の試験においても従来のものとの差を見出せなかった。 Also, we did not find a difference between the conventional in test reliability. さらに、アモルファスシリコンT In addition, amorphous silicon T
FT(画素回路)の特性に関しては、リーク電流は10 For the properties of FT (pixel circuit), the leakage current is 10
-13 A以下であった。 It was -13 A or less.

【0030】 [0030]

【発明の効果】本発明によって、同一基板上に、同一プロセスによって、高速動作が可能な結晶性シリコンTF The present invention, on the same substrate by the same process, crystalline silicon TF capable of high speed operation
Tと低リーク電流を特徴とするアモルファスシリコンT Amorphous silicon T, wherein T and low leakage current
FTを形成することができた。 It was able to form the FT. これを液晶ディスプレーに応用した場合には、量産性の向上と特性の改善が図られる。 If this was applied to a liquid crystal display, the improvement of improvement and characteristics of mass productivity can be improved.

【0031】また、本発明は、例えば、500℃というような低温、かつ、4時間という短時間でシリコンの結晶化をおこなうことによっても、スループットを向上させることができる。 Further, the present invention is, for example, a low temperature such as that 500 ° C., and also by performing the crystallization of silicon in a short time of 4 hours, thereby improving the throughput. 加えて、従来、600℃以上のプロセスを採用した場合にはガラス基板の縮みやソリが歩留り低下の原因として問題となっていたが、本発明を利用することによってそのような問題点は一気に解消してしまう。 In addition, conventionally, the glass substrate shrinkage and warpage becomes a problem as a cause of reduced yield in the case of employing a 600 ° C. or more processes, such problems by utilizing the present invention is once eliminated Resulting in.

【0032】このことは、大面積の基板を一度に処理できることを意味するものである。 [0032] This is meant to be able to handle the substrate having a large area at a time. すなわち、大面積基板を処理することによって、1枚の基板から多くの半導体回路(的理楠回路等)を切りだすことによって単価を大幅に低下させることができる。 That is, by processing a large area substrate, it is possible to significantly reduce the unit cost by cut out a number of semiconductor circuits from one substrate (specifically Rikusunoki circuit). このように本発明は工業上有益な発明である。 Thus, the present invention is industrially valuable invention.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 実施例1の作製工程断面図を示す。 1 shows a manufacturing process sectional views of a first embodiment.

【図2】 実施例2の作製工程断面図を示す。 2 shows a manufacturing process sectional views of a second embodiment.

【図3】 モノリシック型アクティブマトリクス回路の構成例を示す。 3 shows a configuration example of a monolithic active matrix circuit.

【符号の説明】 DESCRIPTION OF SYMBOLS

10・・・基板 11・・・下地絶縁膜(酸化珪素) 12・・・アモルファスシリコン膜 13・・・珪化ニッケル膜 14・・・島状シリコン領域 15・・・ゲイト絶縁膜(酸化珪素) 16・・・ゲイト電極(燐ドープされたシリコン) 17・・・ソース、ドレイン領域 18・・・層間絶縁物 19・・・金属配線・電極(窒化チタン/アルミニウム) 10 ... substrate 11 ... base insulating film (silicon oxide) 12 ... amorphous silicon film 13 ... a nickel silicide film 14 ... island silicon region 15 ... gate insulating film (silicon oxide) 16 ... gate electrode (phosphorus doped silicon) 17 ... source, drain regions 18 ... interlayer insulator 19 ... metal wiring electrode (titanium nitride / aluminum)

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−268212(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/786 H01L 21/20 H01L 21/336 G02F 1/1368 ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent flat 6-268212 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 29/786 H01L 21/20 H01L 21 / 336 G02F 1/1368

Claims (13)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】 アモルファスシリコン膜でなる活性領域を有する第1の薄膜トランジスタと、結晶性シリコン膜でなる活性領域を有する第2の薄膜トランジスタとを有する半導体回路であって、 前記アモルファスシリコン膜中のアモルファスシリコンの結晶化を促進させる金属元素の濃度は10 17 cm -3未満であり、 前記結晶性シリコン膜中のアモルファスシリコンの結晶化を促進させる金属元素の濃度は1×10 17 〜1×10 1. A semiconductor circuit having a second thin film transistor having a first thin film transistor having an active region made of amorphous silicon film, an active region comprising crystalline silicon film, amorphous of the amorphous silicon film the concentration of the metal element for promoting crystallization of silicon is less than 10 17 cm -3, the concentration of the metal element for promoting crystallization of amorphous silicon of the crystalline silicon film is 1 × 10 17 ~1 × 10
    20 cm -3であることを特徴とする半導体回路。 The semiconductor circuit, which is a 20 cm -3.
  2. 【請求項2】 アモルファスシリコン膜でなる活性領域を有する第1の薄膜トランジスタと、結晶性シリコン膜でなる活性領域を有する第2の薄膜トランジスタとを有する半導体回路であって、 前記結晶性シリコン膜及び前記アモルファスシリコン膜は同一絶縁膜に接して設けられ、 前記アモルファスシリコン膜中のアモルファスシリコンの結晶化を促進させる金属元素の濃度は10 17 cm -3未満であり、 前記結晶性シリコン膜中のアモルファスシリコンの結晶化を促進させる金属元素の濃度は1×10 17 〜1×10 2. A first thin film transistor having an active region made of amorphous silicon film, a semiconductor circuit having a second thin film transistor having an active region comprising crystalline silicon film, the crystalline silicon film and the amorphous silicon film is provided in contact with the same insulating film, the concentration of the metal element for promoting crystallization of amorphous silicon of the amorphous silicon film is less than 10 17 cm -3, the amorphous silicon of the crystalline silicon film the concentration of the crystallization metal element for promoting 1 × 10 17 ~1 × 10
    20 cm -3であることを特徴とする半導体回路。 The semiconductor circuit, which is a 20 cm -3.
  3. 【請求項3】 アモルファスシリコン膜でなる活性領域を有する第1の薄膜トランジスタと、結晶性シリコン膜でなる活性領域を有する第2の薄膜トランジスタとを有する半導体回路であって、 前記第1の薄膜トランジスタは、ゲイト電極と、前記ゲイト電極上に設けられた前記絶縁膜と、前記絶縁膜上に設けられた前記アモルファスシリコン膜とを有し、 前記第2の薄膜トランジスタは、前記絶縁膜と、前記絶縁膜上に接して設けられた前記結晶性シリコン膜と、前記結晶性シリコン膜上に設けられたゲイト電極とを有し、 前記アモルファスシリコン膜中のアモルファスシリコンの結晶化を促進させる金属元素の濃度は10 17 cm -3未満であり、 前記結晶性シリコン膜中のアモルファスシリコンの結晶化を促進させる金属元素の濃度は1 A first thin film transistor having a wherein active region made of amorphous silicon film, a semiconductor circuit having a second thin film transistor having an active region comprising crystalline silicon film, said first thin film transistor, and the gate electrode, the said insulating film provided on the gate electrode, and a said amorphous silicon film formed on the insulating film, the second thin film transistor, the insulating film and the insulating film wherein the crystalline silicon film provided in contact with, and a gate electrode provided on the crystalline silicon film, the concentration of the metal element for promoting crystallization of amorphous silicon of the amorphous silicon film is 10 17 is less than cm -3, the concentration of the metal element for promoting crystallization of amorphous silicon of the crystalline silicon film is 1 10 17 〜1×10 10 17 ~1 × 10
    20 cm -3であることを特徴とする半導体回路。 The semiconductor circuit, which is a 20 cm -3.
  4. 【請求項4】 請求項2または3において、前記絶縁膜は酸化珪素膜であることを特徴とする半導体回路。 4. The method of claim 2 or 3, a semiconductor circuit, wherein the insulation film is a silicon oxide film.
  5. 【請求項5】 請求項1乃至4のいずれか一において、 5. A any one of claims 1 to 4,
    前記アモルファスシリコンの結晶化を促進させる金属元素の濃度は2次イオン質量分析法によって測定された最小値によって定義されることを特徴とする半導体回路。 Semiconductor circuit, characterized in that it is defined concentration of the metal element for promoting crystallization of the amorphous silicon by the minimum value measured by secondary ion mass spectrometry.
  6. 【請求項6】 請求項1乃至5のいずれか一において、 6. In any one of claims 1 to 5,
    前記アモルファスシリコンの結晶化を促進させる金属元素は、ニッケル、鉄、コバルト、白金の少なくとも1つであることを特徴とする半導体回路。 Metal element for promoting crystallization of the amorphous silicon, nickel, iron, cobalt, semiconductor circuits, wherein at least is one of the platinum.
  7. 【請求項7】 アモルファスシリコン膜を形成し、 前記アモルファスシリコン膜にアモルファスシリコンの結晶化を促進させる金属元素を有する物質を選択的に密着させ、 前記アモルファスシリコン膜を加熱することにより、前記アモルファスシリコンの結晶化を促進させる金属元素を密着させた部分のアモルファスシリコン膜を結晶化させ、 前記アモルファスシリコン膜をパターニングして、アモルファスシリコンでなる領域と、結晶化されたシリコンでなる領域と、を形成し、 前記アモルファスシリコンでなる領域及び前記結晶化さ 7. forming an amorphous silicon film, the amorphous silicon film a material having a metallic element for promoting crystallization of amorphous silicon selectively brought into close contact with, by heating the amorphous silicon film, the amorphous silicon the portion is brought into close contact with the metal element for promoting crystallization of the amorphous silicon film is crystallized, and patterning the amorphous silicon film, forming a region made of amorphous silicon, a region made of crystallized silicon, and, region and the crystallization formed of the amorphous silicon
    れたシリコン領域に、それぞれ、薄膜トランジスタを形 The silicon regions, respectively, form a thin film transistor
    することを特徴とする半導体回路の作製方法。 The method for manufacturing a semiconductor circuit which is characterized in that formed.
  8. 【請求項8】 アモルファスシリコン膜を形成し、 前記アモルファスシリコン膜上にアモルファスシリコンの結晶化を促進させる金属元素を有する膜を選択的に形成し、 前記アモルファスシリコン膜を加熱することにより、前記アモルファスシリコンの結晶化を促進させる金属元素を形成した部分のアモルファスシリコン膜を結晶化させ、 前記アモルファスシリコン膜をパターニングして、アモルファスシリコンでなる領域と、結晶化されたシリコンでなる領域と、を形成し、 前記アモルファスシリコンでなる領域及び前記結晶化さ 8. form an amorphous silicon film, by the film selectively formed having an amorphous silicon film metal element for promoting crystallization of amorphous silicon on, to heat the amorphous silicon film, the amorphous the amorphous silicon film in a portion forming a metal element for promoting crystallization of silicon is crystallized by patterning the amorphous silicon film, forming a region made of amorphous silicon, a region made of crystallized silicon, and, region and the crystallization formed of the amorphous silicon
    れたシリコン領域に、 それぞれ、薄膜トランジスタを形 The silicon regions, respectively, form a thin film transistor
    することを特徴とする半導体回路の作製方法。 The method for manufacturing a semiconductor circuit which is characterized in that formed.
  9. 【請求項9】 請求項8において、前記アモルファスシリコンの結晶化を促進させる金属元素を有する膜は、前記金属元素と珪素との化合物でなる膜であることを特徴とする半導体回路の作製方法。 9. The method of claim 8, a film having a metal element for promoting crystallization of the amorphous silicon, a method for manufacturing a semiconductor circuit, wherein the a film of a compound of a metal element and silicon.
  10. 【請求項10】 アモルファスシリコン膜を形成し、 前記アモルファスシリコン膜にアモルファスシリコンの結晶化を促進させる金属元素を選択的に添加し、 前記アモルファスシリコン膜を加熱することにより、前記アモルファスシリコンの結晶化を促進させる金属元素を添加した部分のアモルファスシリコン膜を結晶化させ、 前記アモルファスシリコン膜をパターニングして、アモルファスシリコンでなる領域と、結晶化されたシリコンでなる領域と、を形成し、 前記アモルファスシリコンでなる領域及び前記結晶化さ 10. A forming an amorphous silicon film, the added metal element for promoting crystallization of amorphous silicon in the amorphous silicon film selectively, by heating the amorphous silicon film, the crystallization of the amorphous silicon to crystallize the amorphous silicon film portion adding a metal element for promoting the amorphous silicon film is patterned to form a region made of amorphous silicon, a region made of crystallized silicon, said amorphous region and the crystallization consisting of silicon
    れたシリコン領域に、それぞれ、薄膜トランジスタを形 The silicon regions, respectively, form a thin film transistor
    することを特徴とする半導体回路の作製方法。 The method for manufacturing a semiconductor circuit which is characterized in that formed.
  11. 【請求項11】 第1及び第2の領域に薄膜トランジスタが形成された半導体回路の作製方法であって、 前記第1の領域において、第1のゲイト電極を形成し、 前記第1及び第2の領域において、前記第1のゲイト電極上方を覆うように絶縁膜を形成し、 前記第1及び第2の領域において、前記絶縁膜上にアモルファスシリコン膜を形成し、 前記第2の領域における前記アモルファスシリコン膜に、アモルファスシリコンの結晶化を促進させる金属元素を選択的に添加し、 前記アモルファスシリコン膜を加熱することにより前記金属元素が添加された領域を結晶化させ、 前記アモルファスシリコン膜をパターニングして、アモルファスシリコンでなる領域と、結晶化されたシリコンでなる領域と、を形成し、 前記結晶化されたシリコンで 11. A manufacturing method of the first and second semiconductor circuit which thin film transistors are formed in a region, in the first region, forming a first gate electrode, the first and second in the region, the first gate electrode above an insulating film is formed to cover the said at first and second regions, the amorphous silicon film is formed on the insulating film, the amorphous in the second region the silicon film, and selectively adding a metal element for promoting crystallization of amorphous silicon, the amorphous silicon film a region in which the metal element is added by heating to crystallize, and patterning the amorphous silicon film Te, a region made of amorphous silicon, a region made of crystallized silicon, to form, in the crystallized silicon る領域上に第2のゲイト電極を形成することを特徴とする半導体回路の作製方法。 The method for manufacturing a semiconductor circuit and forming a second gate electrode on that region.
  12. 【請求項12】 請求項7乃至11のいずれか一において、前記アモルファスシリコンの結晶化を促進させる金属元素は、ニッケル、鉄、コバルト、白金の少なくとも1つであることを特徴とする半導体回路の作製方法。 12. The any one of claims 7 to 11, the metal element for promoting crystallization of the amorphous silicon, nickel, iron, cobalt, semiconductor circuits, wherein at least is one of the platinum manufacturing method.
  13. 【請求項13】 請求項7乃至12のいずれか一において、前記アモルファスシリコンでなる領域のアモルファスシリコンの結晶化を促進させる金属元素の濃度は10 13. In any one of claims 7 to 12, the concentration of the metal element for promoting crystallization of amorphous silicon region made of the amorphous silicon 10
    17 cm -3未満であり、 前記結晶化されたシリコンでなる領域のアモルファスシリコンの結晶化を促進させる金属元素の濃度は1×10 17 cm less than -3, the concentration of the metal element for promoting crystallization of the amorphous silicon regions formed of the crystallized silicon 1 × 10
    17 〜1×10 20 cm -3であることを特徴とする半導体回路の作製方法。 The method for manufacturing a semiconductor circuit, characterized in that 17 is ~1 × 10 20 cm -3.
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